TWI497496B

TWI497496B - 三維記憶體陣列架構

Info

Publication number: TWI497496B
Application number: TW100139819A
Authority: TW
Inventors: Chun Hsiung Hung; Shuo Nan Hung; Ji Yu Hung; Shin Lin Huang; Fu Tsang Wang
Original assignee: Macronix Int Co Ltd
Priority date: 2011-01-19
Filing date: 2011-11-01
Publication date: 2015-08-21
Also published as: CN102610260A; TW201232547A; KR20120084268A; KR101844074B1; JP2012150876A; CN102610260B

Description

三維記憶體陣列架構

本發明之技術係關於高密度記憶裝置，特別是關於記憶裝置中具有多階層記憶胞以提供三維記憶體陣列的安排。

當積體電路中的裝置之臨界尺寸縮減至通常記憶胞技術的極限時，設計者則轉而尋求記憶胞的多重堆疊平面技術以達成更高的儲存密度，以及每一個位元較低的成本。舉例而言，薄膜電晶體技術已經應用在電荷捕捉記憶體之中，可參閱如賴等人的論文"A multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory",IEEE Int'l Electron Device Meeting,2006年12月11~13日；及Jung等人的論文"Three Dimensionally Stack NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS structure for Beyond 30nm Node",IEEE Int'l Electron Device Meeting,2006年12月11~13日。

此外，交會點陣列技術也已經應用在反熔絲記憶體之中，可參閱如Johnson等人的論文"512-Mb PROM with a Three Dimensional Array of Diode/Anti-fuse Memory Cells",IEEE J. of Solid-state Circuits,vol. 38,no. 11,2003年11月。在Johnson等人所描述的設計中，多層字元線及位元線被使用，其具有記憶元件於交會點。此記憶元件包含p+多晶矽陽極與字元線連接，及n+多晶矽陰極與位元線連接，而陰極與陽極之間由反熔絲材料分隔。

在一個三維陣列中，不同階層中的結構電氣特性可以導致程式化、抹除、及電荷儲存的動態不同，包括在不同階層間該些記憶胞與記憶狀態對應的臨界電壓之變動。因此，為了達成在每一層中記憶胞讀寫品質的最佳化，程式化及抹除過程在某些程度上必須適應目標記憶胞不同層間的變異。這些變異也會導致記憶胞的承受力問題以及產生其他的複雜問題。

在一個三維陣列中，例如是主位元線的存取線，被安排成用來存取此陣列的不同階層，必須使得其例如是電容或是電感的特性能夠隨著所耦接之電路因為不同層間的變異之不同而跟著變動。舉例而言，主位元線通常是延伸至用來讀取及寫入記憶胞的感測電路。在不同層間的垂直連接器及其他之不同特性會導致在主位元線間的電容值產生變動。這些電容值的差異會影響於讀取、程式化、或抹除操作時的主位元線電壓，且會影響規範的需求，例如是於程式化與抹除狀態間較大的讀取區間。

因此需要提供一種三維積體電路記憶體結構，其包以減少因為不同層間的差異所造成的複雜問題。

此處所描述之技術係藉由在所選取位元線中施加不同的偏壓條件來補償記憶胞之間臨界電壓的變動。

此處的補償技術可以使用於包括三維陣列的記憶體架構中，以及沒有包括三維陣列的記憶體架構中，以提供管理導致臨界電壓變動的動態記憶胞特性。

在一三維陣列中，此處描述與所在階層相關的讀取操作其可以藉由在此陣列中每一階層之區域位元線中施加不同的讀取偏壓條件來補償記憶胞階層之間臨界電壓的變動。

此處也描述在一三維陣列中連接記憶胞不同階層間的例如是主位元線之存取線的技術，其可以提供在主位元線之間的電容差異極小化。

此處所描述之積體電路裝置包括一記憶胞陣列及偏壓電路。此偏壓電路藉由在所選取位元線中施加不同的偏壓條件來補償記憶胞之間臨界電壓的變動。

在一三維陣列中，此處描述與所在階層相關的讀取操作其可以藉由在此陣列中每一階層之區域位元線中施加不同的讀取偏壓條件來補償記憶胞階層之間臨界電壓的變動。此與所在階層相關的讀取操作其可以不需要施加不同的字元線電壓或是不需要搭配在此陣列架構中的字元線電壓變動而達成。

此處所描述之積體電路裝置包括一記憶胞陣列，其包括複數階層的記憶胞。此複數階層的記憶胞包括區域位元線及與區域位元線耦接的記憶胞。主位元線與此陣列中對應的區域位元線群組耦接。此積體電路裝置還包括解碼電路以選取複數階層中的記憶胞，包括複數個階層、複數個列以及複數個行的解碼器。此積體電路裝置更包括與主位元線耦接的偏壓電路，以提供所選取的偏壓電壓。此偏壓電路係響應控制主位元線的選取偏壓電壓之控制信號，其與所選取記憶胞的階層對應，在此範例中為在一給定列及一給定行中所對應的所選取階層。

此處也描述在一三維陣列中連接記憶胞不同階層間的主位元線技術，其可以提供在主位元線之間的電容差異極小化。在本發明之一目的，連接不同階層之間的連接器係安排於主位元線上，使得連接至每一條主位元線上對於階層間的階層指標之統計方程式是等於一常數。

此處所描述之積體電路裝置包括複數個立方體。在此複數個立方體中的立方體包含複數個階層L(z)。複數個階層中的階層L(z)包括各自的二維記憶胞陣列，其具有複數條字元線及複數條區域位元線與此陣列中對應的記憶胞耦接。積體電路裝置還包括複數條主位元線。複數條主位元線中的主位元線包括複數個連接器。複數個連接器中的連接器與與給定的主位元線耦接，而此主位元線則與複數個立方體中的對應區域位元線耦接。在此處所描述的實施例中，此給定的主位元線中，一個立方體中的對應區域位元線是在與另一個立方體中的對應區域位元線不同的階層L(z)上。藉由主位元線將沿著線上的不同立方體之不同階層耦接在一起，可以調整此主位元線上的電容值。此外，使用此設計準則至分享記憶胞不同立方體的一組主位元線，可以使此組中的每一條體位元線上的電容幾乎相等。偏壓電路與複數條主位元線耦接，其係根據所選取記憶胞的階層L(z)，來補償與所選取記憶胞之記憶狀態對應的臨界電壓之變動。

本發明以下的實施例描述係搭配圖式1到17進行說明。

第1圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路175包括三維反及閘快閃記憶體陣列160，其係具有可以如此處所描述的操作之多階層記憶胞。一列解碼器161與沿著記憶陣列160列方向安排之複數條字元線162耦接。行解碼器158與複數條串列選擇線159耦接以選擇記憶體陣列160中的行進行讀取、抹除及程式化記憶胞的操作。平面解碼器163經由主位元線159與此記憶體陣列的複數個階層耦接。主位元線159與此記憶體陣列160安排於不同階層中沿著行方向排列之複數條區域位元線(未示)耦接。位址係由匯流排165提供給行解碼器158、列解碼器161及平面解碼器163。方塊166中的感測放大器與資料輸入結構在此範例中經由資料匯流排167與平面解碼器163耦接。資料由積體電路175上的輸入/輸出埠提供給資料輸入線171，或者由積體電路175其他內部/外部的資料源，輸入至方塊166中的資料輸入結構。在此例示實施例中，其他電路174係包含於積體電路175之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由反及閘快閃記憶體陣列所支援的系統單晶片功能。資料由方塊166中的感測放大器，經由資料輸出線172，提供至積體電路175，或提供至積體電路175內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了狀態機構169，並控制了由電壓供應源或是方塊168產生或提供之偏壓調整供應電壓的應用，以進行此處所描述之許多操作。這些操作可以包括抹除、程式化及陣列160中每一階層具有不同讀取條件之階層相關的讀取操作。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

為了清楚的目的，此名詞"程式化"係用來表示一個增加記憶胞臨界電壓的操作。儲存於已程式化記憶胞中的資料可由邏輯"0"或邏輯"1"代表。此名詞"抹除"係用來表示一個減少記憶胞臨界電壓的操作。儲存於已抹除記憶胞中的資料可以由程式化狀態的反相代表，例如邏輯"1"或邏輯"0"。此外，多階記憶胞可以被程式化至許多不同的臨界準位，且根據設計所需被抹除至一個單一的最高或最低臨界準位。此外，此名詞"寫入"係用來表示一個改變記憶胞臨界電壓的操作，可以是用來表示程式化或抹除。

第2圖顯示第1圖中之三維反及閘快閃記憶結構160的一部分示意圖。在此範例圖中顯示三個記憶胞階層，其是一立方體記憶胞的代表圖，此立方體記憶胞可以包括許多階層。

複數條字元線WLn-1、WLn和WLn+1平行地於一第一方向上延伸。這些字元線與列解碼器161電性耦接，且這些字元線與記憶胞的閘極連接，而這些記憶胞串聯安排成為反及閘串列。字元線WLn是代表性的字元線。如第2圖中所示，字元線是在每一層平面中與其下的記憶胞的閘極垂直連接。

複數條區域位元線沿著行方向上排列以構成記憶胞陣列160不同階層中的反及閘串列。如第2圖中所示，陣列160包括在第三階層上的區域位元線BL31，在第二階層上的區域位元線BL21，及在第一階層上的區域位元線BL11。記憶胞具有介電電荷捕捉結構於對應的字元線與區域位元線之間。在此例示中，為了簡化起見，每一個反及閘串列中僅顯示三個記憶胞。舉例而言，由第三階層上的區域位元線BL31所構成的反及閘串列包含記憶胞220、222、224。在一典型的應用中，一反及閘串列可以包含16、32或更多個記憶胞。

包括SLLn-1、SLLn、SLLn+1的複數條串列選擇線與行解碼器158電性耦接，且這些串列選擇線與串列選擇電晶體的閘極連接，其安排於這些記憶胞反及閘串列的第一端。如第2圖中所示，每一條串列選擇線是在每一層平面中與串列選擇電晶體的閘極垂直連接。舉例而言，串列選擇線SLLn+1分別在三個階層平面中與串列選擇電晶體210、212、214的閘極連接。

在一特定階層中的區域位元線選擇性地藉由對應的選擇電晶體而與一特定階層中的延伸線耦接。舉例而言，在第三階層中的區域位元線選擇性地藉由此階層中的選擇電晶體而與延伸線240耦接。類似地，在第二階層中的區域位元線選擇性地與延伸線242耦接，而在第一階層中的區域位元線選擇性地與延伸線244耦接。

每一階層中的延伸線包括一對應的接觸墊，其與和對應的主位元線耦接之垂直連接器連接。舉例而言，在第三階層中的延伸線240經由接觸墊230及垂直連接器200而與主位元線GBLn-1耦接。在第二階層中的延伸線242經由接觸墊232及垂直連接器202而與主位元線GBLn耦接。在第一階層中的延伸線244與主位元線GBLn+1耦接。

主位元線GBLn-1、GBLn和GBLn+1與陣列中160額外的區塊(未示)耦接且延伸至平面解碼器163及感測放大器，其安排為一頁面緩衝架構以允許較寬、平行讀取與寫入操作。在此方式下可以建立三維解碼網路，其中一被選取記憶胞使用一條字元線、一條位元線及一串列選擇線SSL進行存取。

區塊選擇電晶體安排於這些記憶胞反及閘串列的第二端。舉例而言，區塊選擇電晶體260安排於由記憶胞220、222、224構成之反及閘串列的第二端。接地選擇線GSL與區塊選擇電晶體的閘極連接。接地選擇線GSL與列解碼器161電性耦接以於此處所描述的操作時接收偏壓電壓。

區塊選擇電晶體係用來選擇性地將此區塊中的反及閘串列之第二端與共同源極線CSL上的一參考電壓耦接。此共同源極線CSL與列解碼器161電性耦接以於此處所描述的操作時接收偏壓電壓。在此處所描述的某些操作時，此共同源極線CSL被偏壓至一個較此反及閘串列相對側的位元線上更高的參考電壓，而不是像傳統的"源極"角色般接地或是靠近地電位。

第3圖顯示一個三維反及閘快閃記憶體陣列一部分的範例剖面示意圖。在第3圖中，係將填充材料省略以更清楚地顯示構成此三維記憶體陣列的字元線及位元線。

此記憶體陣列形成位於底層半導體或是其他結構(未示)上方的一絕緣層310之上。此記憶體陣列包括複數條作為字元線WL1、WL2的導線325-1、325-2，且安排與列解碼器連接。一矽化物層形成於導線325-1、325-2的上表面之上。

此導線325-1、325-2在不同階層中係順形地形成於作為區域位元線的長條半導體材料之上。舉例而言，長條半導體材料312在第三階層中作為區域位元線，長條半導體材料313在第二階層中作為區域位元線，而長條半導體材料314在第一階層中作為區域位元線。

此長條半導體材料可以是p型半導體材料。而導線325-1、325-2可以使用相同或不同的半導體材料，或是其他的導電字元線材料。舉例而言，長條半導體材料可以是p型多晶矽，或是p型磊晶單晶矽，而導線325-1、325-2可以使用相對濃摻雜的p+多晶矽。

替代地，長條半導體材料可以是n型半導體材料。而導線325-1、325-2可以使用相同或不同導電型態的半導體材料。此n型半導體材料安排導致埋藏-通道空乏型態的電荷捕捉記憶胞。舉例而言，長條半導體材料可以是n型多晶矽，或是n型磊晶單晶矽，而導線325-1、325-2可以使用相對濃摻雜的p+多晶矽。典型n型長條半導體材料的摻雜濃度約為10¹⁸ /cm³ ，可使用實施例的範圍大約在10¹⁷ /cm³ 到10¹⁹ /cm³ 之間。使用n型長條半導體材料對於無接面的實施例是較佳的選擇，因為可以改善沿著反及閘串列的導電率及因此允許更高的讀取電流。

此記憶胞具有電荷儲存結構介於導線325-1、325-2與作為區域位元線的長條半導體材料之間。舉例而言，記憶胞380在第三階層中形成於導線325-1與作為區域位元線312的長條半導體材料之間。在此例示中，為了簡化起見，此反及閘串列僅顯示兩個記憶胞。在所描述的實施例中，每一個記憶胞示雙重閘極場效電晶體，其具有主動電荷儲存區域於對應的長條半導體材料與導線325-1、325-2之間介面的兩側。

在此範例中，電荷儲存結構包括一穿隧層、一電荷捕捉層及一阻擋層。在一實施例中，穿隧層是氧化矽(O)、電荷捕捉層是氮化矽(N)而阻擋層是氧化矽(O)。替代地，記憶胞也可以包含其他電荷捕捉結構，包括像是氮氧化矽(Si_x O_y N_z )、高含矽量之氮化物、高含矽量之氧化物，包括內嵌奈米粒子的捕捉層等等。

在一實施例中，可以使用能隙工程(BE)之SONOS電荷儲存結構所取代，其包括介電穿隧層97，且層次間在0V偏壓時具有倒U型價帶。在一實施例中，此多層穿隧層包括第一層稱為電洞穿隧層，第二層稱為能帶補償層及第三層稱為隔離層。在此實施例中，電洞穿隧層97包括二氧化矽層形成於長條半導體材料的側表面，其可利用如現場蒸汽產生(in-situ steam generation，ISSG)之方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入一氧化氮之方式來進行氮化。第一層中的二氧化矽之厚度係小於20埃，且最好是小於15埃，在一代表性實施例中為10或12埃。

串列選擇線SLLn、SLLn+1與串列選擇電晶體的閘極連接，其安排於這些記憶胞反及閘串列的第一端。這些串列選擇電晶體是形成於對應反及閘串列的長條半導體材料與一多階串列選擇閘極結構之間。舉例而言，串列選擇電晶體350是形成於長條半導體材料312與串列選擇閘極結構329之間。此串列選擇閘極結構329經由接觸栓塞365與串列選擇線SLLn耦接。

長條半導體材料經由延伸線而與相同平面中的其他長條半導體材料選擇性地耦接。舉例而言，在第三階層中長條半導體材料經由延伸線340而與另一長條半導體材料選擇性地耦接。類似地，在第二階層中長條半導體材料經由延伸線342而與另一長條半導體材料選擇性地耦接，在第一階層中長條半導體材料經由延伸線344而與另一長條半導體材料選擇性地耦接。

在第三階層中的延伸線340經由接觸墊330及垂直連接器300而與主位元線GBLn-1耦接。在第二階層中的延伸線342經由接觸墊332及垂直連接器302而與主位元線GBLn耦接。在第一階層中的延伸線344經由接觸墊334及垂直連接器304而與主位元線GBLn+1耦接。

主位元線GBLn-1、GBLn和GBLn+1與陣列中160額外的區塊(未示)耦接且延伸至平面解碼器163及感測放大器。

區塊選擇電晶體安排於這些記憶胞反及閘串列的第二端。舉例而言，區塊選擇電晶體351安排於由長條半導體材料312構成之反及閘串列的第二端。作為接地選擇線GSL的閘極結構349與區塊選擇電晶體的閘極連接。

區塊選擇電晶體係用來選擇性地將此區塊中的反及閘串列之第二端與共同源極線CSL 370上的一參考電壓耦接。此共同源極線CSL 370與字元線平行地延伸。

第3圖所示的結構可以利用2011年1月31日申請之美國專利案13/108110的技術來製造，在此引用為參考資料。

於操作時，每一個記憶胞根據其臨界電壓儲存一資料值。讀取或寫入一記憶胞可以藉由施加合適的電壓至其字元線、位元線、串列選擇線、接地選擇線、及共同源極線而達成。

在記憶胞的一程式化操作時，施加合適的電壓以誘發電子穿隧進入所選取記憶胞的電荷儲存層。此程式化操作增加所選取記憶胞的臨界電壓。所選取記憶胞可以藉由例如富勒-諾德漢(FN)電子穿隧來進行程式化。

在記憶胞的一抹除操作時，施加合適的電壓以誘發電洞穿隧進入所選取記憶胞的電荷儲存層或是誘發電子穿隧離開電荷儲存層。此抹除操作降低所選取記憶胞的臨界電壓。

在此記憶胞的讀取操作時，施加一個合適的電壓使得通過所選取記憶胞的電流可以被感測。資料值可以根據於讀取操作時通過所選取記憶胞的電流而被決定。此讀取電壓可以選取使得一抹除的記憶胞於讀取操作時被開啟(例如導通電流)，而一程式化的記憶胞於讀取操作時保持關閉(例如不導通電流)。

在一三維陣列中，階層之間的差異可以導致動態電荷儲存的不同，且造成不同階層間記憶胞所對應的記憶狀態之變動。第4圖顯示一個範例，其中構成記憶胞通道區域的長條半導體材料在較低階層的厚度(自一側至另一側)係大於在較高階層的厚度。如此通道厚度的不同是因為形成此裝置所使用的蝕刻製程造成的。

假如在記憶胞的每一層均使用相同的程式化及抹除操作，這些階層間例如厚度及其他條件的不同會導致在不同層中的記憶胞間工作電場的差異。

因此，為了達成每一階層記憶胞之一特定記憶狀態的相同工作電場，程式化及抹除過程必須隨著所選取記憶胞的階層做某種程度的調整。這些調整會導致記憶胞的承受力問題以及產生其他的複雜問題。第5圖顯示一個四階層程式化記憶胞之範例。在第5圖所示的範例中，在第四階層之程式化記憶胞具有一臨界電壓分佈500其通常高於在第一階層之程式化記憶胞的臨界電壓分佈510。

此外，假如使用相同的讀取操作於每一層中，在不同階層間記憶胞的臨界電壓變動會減少介於程式化與抹除狀態間的讀取邊界。較窄的讀取邊界則需要更複雜的電路控制，且會導致較慢的讀取過程。

一種技術可以達成較寬的讀取邊界，其係施加較小的字元線電壓以讀取及驗證較低階層的記憶胞，而施加較大的字元線電壓以讀取及驗證較高階層的記憶胞。如此方案由第5圖所顯示，其中有四條不同的線標示為讀取電壓Vread及四條不同的線標示為程式化驗證電壓Vpv。然而，因為字元線係根據第2圖與第3圖中的陣列組態於每一階層中與記憶胞耦接，根據選取記憶胞所在的階層施加不同的字元線電壓會造成無法同時讀取每一層中的記憶胞。

此處所描述之階層相關的讀取操作可以藉由在陣列160每一階層中之位元線施加不同的讀取偏壓條件來補償臨界電壓的變動，使得在不同階層讀取操作時位元線上的電流即使是在不同階層記憶胞之臨界電壓變動的情況下仍保持在一個較緊密的分佈內。如此，此處所描述之技術可以維持在每一階層中介於程式化與抹除狀態間的讀取邊界，而不需要不同的字元線讀取電壓。

第6圖是此處所描述之執行一階層相關讀取操作的一操作系列之流程圖。

在步驟610時，接收一特定位址的讀取命令。

在步驟620時，此特定位址由解碼電路解碼以辨識其實體位置，包括此階層及與此位址相關的所選取記憶胞。此解碼電路響應此位址而產生指示所選取記憶胞之階層的控制信號。

在步驟630時，此解碼電路響應此控制信號而對所選取記憶胞之位元線進行預充電至與此所選取記憶胞階層相關的一電壓準位。

在步驟640時，在所選取記憶胞進行此讀取操作以決定所儲存的資料值。在步驟650時，資料則自頁面緩衝器輸出。

第7圖是一個合適用來執行一階層相關讀取操作於一所選取記憶胞700的電路示意圖。

所選取記憶胞700是在此陣列一特定階層中由區域位元線BL 710所形成的反及閘串列之一部分。此反及閘串列也包括記憶胞702和記憶胞704。串列選擇電晶體712先與區域位元線BL 710耦接後再經由接觸墊714及垂直連接器716而與主位元線720耦接。此串列選擇電晶體712的閘極則是與串列選擇線SSL 718耦接。

區塊選擇電晶體706選擇性地將此區塊中的反及閘串列之第二端與共同源極線CSL 708耦接。

主位元線720經由平面解碼器而與此主位元線720之一頁面緩衝器中的感測放大器電路730耦接。由電壓源及控制邏輯(圖式中由方塊750~754代表)所提供的信號BLCLAMP、VBOOST、BLPWR、BLPRECHG及PBEN用來控制讀取操作的時序及表現，其包括一預充區間及一感測區間，會於以下搭配第8圖加以詳細說明。一記憶胞位置解碼器760根據所選取記憶胞在此陣列中一特定階層或其他區段或區塊中的位置，被用來提供記憶胞位置資訊以產生以下所描述的VBOOST信號和BLCLAMP信號。在某些實施例中，此記憶胞位置解碼器760與一三維陣列中的平面解碼器是相同的電路。

制壓電晶體M1與主位元線720及資料線DLIB耦接。信號BLCLAMP與制壓電晶體M1的閘極連接。

預充電晶體M2具有第一終端與資料線DLIB連接，第二終端與信號BLPWR連接，及閘極與信號BLPRECHG耦接。

信號VBOOST經由電容器C1而與資料線DLIB耦接。

致能電晶體M3連接於資料線DLIB與栓鎖為基的感測放大器電路740之間。控制信號PBEN與致能電晶體M3的閘極連接。

第8圖是顯示第7圖中所示的電路執行一階層相關讀取操作於一所選取記憶胞700的範例時序圖。

當初始化一讀取操作時，控制信號BLCLAMP、VBOOST、BLPWR、BLPRECHG及PBEN被施加以控制此讀取操作的時序。

當時間區間T0時，字元線WL0和WL2與未選取記憶胞702和704的閘極耦接，且被充電至一電壓值VPASSR足以開啟未選取記憶胞702和704。字元線WL1與選取記憶胞700的閘極耦接以充電至VREAD。VREAD足以開啟在抹除狀態的選取記憶胞700，但是不足以開啟在程式化狀態的選取記憶胞700。如所示的實施例，此電壓值VREAD大致對每一階層中的記憶胞均相等，串列選擇線718被充電至一高準位以開啟串列選擇電晶體712。接地選擇線GSL被設置於至一低準位以關閉接地選擇電晶體706。

所選取區域位元線710藉由設定可控制電壓BLCLAMP和時序信號BLPRECHG至高準位及BLPWR至地而經由M1及M2放電至地。共同源極線CSL被充電至高準位以對未選取區域位元線充電。未選取區域位元線經由器各自的偏壓電路被充電至共同源極線CSL的準位。

當時間區間T1時，信號BLPWR充電至一個例如是2.3V的中間電壓，以經由M2將資料線DLIB充電。信號BLCLAMP根據所選取記憶胞700的階層被偏壓至電壓值VBLCLAMP1。如同圖中由四條線代表所代表的VBLCLAMP1時序值，對每一個陣列階層使用不同的偏壓準位以提供判斷不同階層之考量條件之用。換句換說，在陣列中不同階層的位元線被預充電至不同的電壓準位。在此方式下，不同的預充電位元線準位可以補償臨界電壓在此階層中記憶胞之間的差異。此預充電位元線準位BL是由時間區間T1內介於VBLCLAMP1與電晶體M1臨界電壓之間的差值來給定。

當時間區間T2時，信號BLCLAMP和BLPRECHG設定為低準位以關閉M1及M2，因此將所選取位元線710及資料線DLIB浮接。接地選擇線GSL被充電至高準位以開啟區塊選擇電晶體706，因此將反及閘串列之第二端與共同源極線CSL 708(保持在高準位)耦接。如同圖中由四條線代表所代表的位元線BL時序值一般，此所選取位元線710會根據流經所選取記憶胞700的電流來充電，這四條線分別代表高臨界HVT(因為電流被阻擋而是平的)及低臨界LVT電壓(因為電流自CSL流至DILB而增加)記憶狀態。於時間區間T2的某段區間中，會根據所選取記憶胞700的階層藉由對信號VBOOST施加不同的電壓準位將資料線DLIB升壓至一個較高的電壓。如此可以在時間區間T3時提供資料線DLIB一個較大的電壓擺動，如同圖中由四條線代表所代表的VBOOST及資料線DLIB時序值一般。

當時間區間T3的某段區間時，控制信號BLCLAMP被偏壓至電壓值VBLCLAMP2。VBLCLAMP2也會根據所選取位元線710的階層來決定，如同圖中由四條線代表所代表的VBLCLAMP時序值一般。此VBLCLAMP2的電壓值係大於在時間區間T1時所施加的VBLCLAMP1電壓值。舉例而言，在一給定選取記憶胞中，VBLCLAMP2可以較VBLCLAMP1大於約0.2V。

假如於時間區間T2之後，所選取位元線710被充電至一個電壓為小於VBLCLAMP2減去M1的臨界電壓，則當施加VBLCLAMP2時M1被開啟。如此會將所選取位元線710與資料線DLIB耦合，且將兩者之間的電壓等化，如同第8圖中的DILB軌跡所示。或者是，假如於時間區間T2之後，所選取位元線710被充電至一個電壓為大於VBLCLAMP2減去M1的臨界電壓，則M1被關閉。如此會保持資料線DLIB的準位。

於穩定資料線DLIB上的電壓準位後，信號VBOOST被設定為低準位以提供資料線DLIB一個合適的準位供感測放大器的栓鎖設定。此感測放大器可以在時間區間T3即將結束時或之前根據資料線DLIB上的電壓感測資料。

於時間區間T4，所有的信號回到其初始值。

因此，此處所描述之一種積體電路，其中該記憶陣列包括複數條位元線經由各自的鉗位電晶體與一組資料線中對應的資料線耦接，該些資料線與對應的感測電路耦接，且其中該偏壓電路於記憶陣列中一選取記憶胞之讀取操作時係對時序信號進行響應，且包括一預充電電路與該資料線連接，及一偏壓電壓源以施加一偏壓電壓至與該選取記憶胞相關之該鉗位電晶體的一控制終端。

在此範例中的記憶陣列包含一反及閘陣列，其包括複數個具有各自的接地選擇電晶體、串列選擇電晶體、接地選擇線、串列選擇線、字元線之反及閘串列，以及包括與該記憶陣列及該偏壓電路耦接的一控制電路，以進行於一選取反及閘串列所選取記憶胞的讀取操作，而導致以下序列：於一第一時間區間T0時，充電與選取反及閘串列耦接的字元線至一目標準位以進行讀取，且在該接地選擇電晶體關閉、串列選擇電晶體開啟的情況下經由該預充電電路將該位元線放電至一低參考電壓；於一第二時間區間T1時，將該資料線預充電至一讀取參考電壓且施加一個與該所選取記憶胞相關的一第一鉗位電壓至該鉗位電晶體，其中所選取反及閘串列上的該資料線及位元線被預充電至與所選取記憶胞相關的準位；於一第三時間區間T2時，關閉該鉗位電晶體且將該預充電電路自該資料線上解除連接，開啟該接地選擇電晶體而施加一讀取偏壓電壓至該源極線；於一第四時間區間T3時，施加一高於該第一鉗位電壓的一個與該所選取記憶胞相關的第二鉗位電壓至該鉗位電晶體，且感測該資料線上的該準位以指示儲存於該所選取記憶胞中的一資料值。

在此處所描述的一實施例中，該偏壓電路包含一升壓電路與該資料線耦接，其響應於該讀取操作時的時序信號，以電容性地提升該資料線上的一電壓將其增加一升壓值，且一升壓電壓源與該升壓電路耦接以設定與該所選取記憶胞相關的該升壓值，且其中該序列包括於該第四時間區間T3內或之前，於感測該資料線前施加一升壓電壓以將該資料線升壓。

此處所描述之讀取操作可以使用於包括三維陣列的記憶體架構中，以及沒有包括三維陣列的記憶體架構中，可以在不需要施加不同的字元線電壓或是搭配在此陣列中的記憶胞間施加變動的字元線電壓情況下，以提供管理導致臨界電壓變動的動態記憶胞特性。

如同之前所描述過的，在一三維記憶陣列中，此主位元線在記憶陣列不同階層中經由接觸墊及垂直連接器而與區域位元線耦接。

各個不同階層中接觸墊及垂直連接器間的差異，以及階層間的其他差異導致主位元線間的整體電容值的差異。舉例而言，請重新參閱第3圖，接觸墊330及第三階層的垂直連接器300之電容值就與接觸墊332及第二階層的垂直連接器302不相同。這些差異會導致主位元線間的整體電容值之變動，其又會減少速度及電壓和電流大小的讀取區間，且會影響讀取時的其他陣列特性。

第9圖顯示連接主位元線GBL1至GBL8到具有多個階層記憶胞的複數個立方體之一範例佈局示意圖。而第10、11、12和13圖則顯示每一個立方體之垂直連接器的剖面圖。

每一個立方體包含複數個階層，每一個包括各自的二維記憶胞陣列。每一個二維記憶胞陣列包括複數條字元線及複數條區域位元線與陣列中對應的記憶胞耦接。此二維記憶胞陣列可以舉例而言使用上述之反及閘組態來實施。替代地，也可以使用其他的陣列組態。

立方體的大小及數目可以隨著實施例而變動。在某些實施例中，每一個立方體的大小可以舉例而言為2千位元組(2KB)，4千位元組(4KB)，8千位元組(8KB)或是一萬六千位元組(16KB)。

主位元線GBL1至GBL8在此立方體的各個不同階層中經由垂直連接器而與區域位元線(未示)耦接。在此例示中，為了簡化起見每一個立方體包括四層。與上方主位元線耦接之垂直連接器的階層係由階層指標1、2、3或4來表示。舉例而言，主位元線GBL1在記憶胞立方體Cube N-1的第一階層經由階層1連接器而與區域位元線耦接，在記憶胞立方體Cube N的第二階層經由階層2連接器而與區域位元線耦接，在記憶胞立方體Cube N+1的第三階層經由階層3連接器而與區域位元線耦接，在記憶胞立方體Cube N+2的第四階層經由階層4連接器而與區域位元線耦接。

在此範例中每一個立方體之垂直連接器是放置在標示為"區域位元線之階梯連接器結構"的位置上，其可以使用類似於第3圖所示的方式將每一階層中的接觸墊以階梯狀安排。

將由在陣列中將主位元線GBL1至GBL8的每一條耦接至不同的階層，可以使得在主位元線GBL1至GBL8間的電容差異變得較小。

在此例示實施例中，連接器的安排是對應於主位元線GBL1至GBL8之區域位元線的階層指標之總合是等於一個常數的。替代地，連接器的安排是可以為其他的統計方程式，例如是階層指標之平均是等於一個常數的。通常而言，連接器的安排是選擇主位元線間的電容變動是適用於某一個特定應用的。

在此情況下，主位元線GBL1至GBL8間的電容變動於選定限制下可以是較小的或是易於控制的。其則可以提供在程式化與抹除狀態間的一個較大讀取區間。

第14圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路1475包括三維反及閘快閃記憶體陣列1460，其係具有每一條主位元線均與記憶胞的複數個階層耦接。一列解碼器1461與沿著記憶陣列1460列方向安排之複數條字元線1462耦接。行解碼器1458與複數條串列選擇線1459耦接以選擇記憶體陣列1460中的行進行讀取、抹除及程式化記憶胞的操作。平面解碼器1463經由主位元線1459與此記憶體陣列的複數個階層耦接。主位元線1459與此記憶體陣列1460安排於不同階層中沿著行方向排列之複數條區域位元線(未示)耦接。位址係由匯流排1465提供給行解碼器1458、列解碼器1461及平面解碼器1463。方塊1466中的感測放大器與資料輸入結構在此範例中經由資料匯流排1467與平面解碼器1463耦接。資料由積體電路1475上的輸入/輸出埠提供給資料輸入線1471，或者由積體電路1475其他內部/外部的資料源，輸入至方塊1466中的資料輸入結構。在此例示實施例中，其他電路1474係包含於積體電路1475之內，例如泛用目的處理器或特殊目的應用電路，或是模組組合以提供由反及閘快閃記憶體陣列所支援的系統單晶片功能。資料由方塊1466中的感測放大器，經由資料輸出線1472，提供至積體電路1475，或提供至積體電路1475內部/外部的其他資料終端。

在本實施例中所使用的控制器係使用了狀態機構1469，提供控制信號以控制由電壓供應源或是方塊1468產生或提供之偏壓調整供應電壓的應用，以進行此處所描述之許多操作。這些操作可以包括抹除、程式化及陣列1460中每一階層具有不同讀取條件之階層相關的讀取操作。該控制器可利用特殊目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。

第15圖為顯示主位元線GBL1至GBL8與一解碼架構中的頁面緩衝器1511~1518之連接方塊示意圖。此頁面緩衝器1511~1518可以包括舉例而言類似於第7圖中的電路。在包括偏壓電路以對記憶胞位置偏壓來補償位元線偏壓的實施例中，此頁面緩衝器包含一鉗位電晶體、一升壓電晶體、一栓鎖及對位元線電源之充電電路。

切換電路與該複數條主位元線耦接，以根據與該所選取記憶胞的該階層L(z)施加一偏壓電壓至一選取主位元線上。在此範例中的切換電路包括平面解碼器1463及電壓切換開關1500、1502、1504、1506。在此範例中，當對一位址初始化一讀取操作時，此平面解碼器1463解碼此位址以辨識與此位址相關之所選取記憶胞實體位置，包括其所在立方體及階層。此平面解碼器1463係響應位址而產生指示所選取記憶胞之所在立方體及階層的控制信號CNTRL。

電壓切換器1500、1502、1504、1506分別接收方塊1468中的電壓供應源產生或提供的不同電壓信號Vsource1、Vsource2、Vsource3、Vsource4。電壓切換器1500、1502、1504、1506係響應控制信號CNTRL以輸出電壓信號Vsource1、Vsource2、Vsource3、Vsource4之一作為上述之與階層相關之控制信號VBLCLAMP。此階層相關之控制信號VBLCLAMP提供至與主位元線GBL1至GBL8耦接的頁面緩衝電路中的制壓電晶體(未示)。如同以上所描述的，此階層相關之控制信號VBLCLAMP於之前描述的階層相關讀取操作時會對所選取記憶胞的主位元線及區域位元線進行預充電。

在第15圖中，每一個頁面緩衝器1511~1518與不同的主位元線耦接，允許較寬及平行地讀取操作。

在此例示的範例中，主位元線GBL1至GBL8在每一個區塊的相同階層中與不同組的位元線連接。因此，此電壓切換器1500的輸出同時提供至與主位元線GBL1耦接的頁面緩衝器1(1511)及與主位元線GBL5耦接的頁面緩衝器5(1515)。

第16圖顯示一個三維反及閘快閃記憶體陣列一部分的範例剖面示意圖，其具有每一條主位元線與記憶胞的複數個階層耦接。在此例示範例中，僅顯示四個階層的記憶胞，其是一個可以包括多個階層的記憶胞立方體的代表。

絕緣材料自圖中省略以顯示此結構更多的細節。舉例而言，將此山脊形狀堆疊介於長條半導體材料間的絕緣層省略，以及介於長條半導體材料山脊形狀堆疊間的絕緣層省略。

此多層陣列形成於一絕緣層之上，且包括複數條導線1625-1、...、1625-n-1、1625-n，係作為字元線WLn、WLn-1...、WL1且順形地形成於作為區域位元線的山脊狀長條半導體材料之上。在相同階層中的長條半導體材料藉由具有安排成階梯狀的接觸墊之延伸線電性耦接在一起。

此處所示的字元線其係由主結構的後至前標示為1到N，適用於偶數的記憶頁面。對於奇數的記憶頁面，其字元線則是由主結構的後至前標示為N到1。

如圖中所示，在立方體第一側的延伸線1602、1603、1604、1605電性連接至不同的主位元線GBL1至GBL4。類似地，延伸線1652、1653、1654、1655電性連接至不同的主位元線GBL1至GBL4。

任何給定的長條半導體材料堆疊與延伸線1602、1603、1604、1605或延伸線1652、1653、1654、1655耦接。長條半導體材料堆疊具有兩種相反的排列-位元線端至源極線端或是源極線端至位元線端之一。

長條半導體材料堆疊藉由延伸線1652、1653、1654、1655終結於一側，並通過串列選擇線SSL閘極結構1619、閘極選擇線GSL 1626、字元線1625-1、...、1625-n-1、1625-n、閘極選擇線GSL 1627最後由源極線1628終結於另一側。這些長條半導體材料堆疊並不與延伸線1602、1603、1604、1605連接。

長條半導體材料堆疊藉由延伸線1602、1603、1604、1605終結於一側，並通過串列選擇線SSL閘極結構1609、閘極選擇線GSL 1627、字元線1625-N、...、1625-1、閘極選擇線GSL 1626最後由源極線(與所示的相對)終結於另一側。這些長條半導體材料堆疊並不與延伸線1652、1653、1654、1655連接。

電荷儲存結構將字元線1625-1到1625-n與長條半導體材料分隔。閘極(或接地)選擇線GSL 1626和1627類似於字元線順形地形成於長條半導體材料堆疊山脊之上。

主位元線GBL1至GBL4在金屬層M1、M2和M3處形成。在此例示中，雖然與圖中的其他部分不同，每一條主位元線GBL1至GBL4與記憶胞立方體的兩個不同階層耦接。舉例而言，在此例示中，主位元線GBL1與延伸線1605耦接，其與作為區域位元線的一組長條半導體材料在第四階層連接，且與延伸線1652耦接，其與作為區域位元線的一組長條半導體材料在第一階層。以下會在第17圖中更詳細地描述。

第17圖顯示一個具有第16圖中所示組態之記憶胞的主位元線與複數個階層立方體連接的範例佈局示意圖。

主位元線GBL1至GBL8在此立方體的不同階層中經由垂直連接器而與區域位元線(未示)連接。在此例示圖示中，為了簡化起見立方體僅顯示四個階層。與上方主位元線耦接之垂直連接器的階層係由階層指標1、2、3或4來表示。

舉例而言，主位元線GBL1在記憶胞立方體Cube M的第一階層經由階層1連接器而與區域位元線耦接，在記憶胞立方體Cube M的第二階層經由階層2連接器而與區域位元線耦接，在記憶胞立方體Cube M+1的第三階層經由階層3連接器而與區域位元線耦接。

在此範例中每一個立方體之垂直連接器是放置在標示為"區域位元線之階梯連接器結構"的位置上，其可以使用類似於第17圖所示的方式將每一階層中的接觸墊以階梯狀安排。

在第16圖和第17圖的範例中，主位元線GBL1至GBL8是在第三金屬層被圖案化，而串列選擇線SSL1至SSL8是在第一及第二金屬層被圖案化。此串列選擇線與串列選擇電晶體，經由與此底層串列平行的第一金屬區段以及字元線平行的第二金屬區段，在此立方體的兩端交錯地耦接。在此圖示中，此立方體與字元線平行的區段標示為SSL1至SSL8。金屬層間之垂直連接器是放置在標示為"X’"的位置上。在此範例中，字元線WLx及每一個立方體頂部和底部之單數和雙數的接地選擇線GSL1和GSL2，是一個例如是多晶矽層的圖案化導體層於第一金屬層之下。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

175、1475．．．積體電路

160、1460．．．三維反及閘快閃記憶體陣列

161、1461．．．列解碼器

162、1462．．．字元線

158、1458．．．行解碼器

163、1463．．．平面解碼器

164、1464．．．位元線

165、167、1465、1467．．．匯流排

166、1466．．．感測放大器/資料輸入結構

174、1474．．．其他電路

169．．．程式化、抹除及階層相關讀取操作之狀態機構

168、1468．．．偏壓調整供應電壓

171、1471．．．資料輸入線

172、1472．．．資料輸出線

200、202、204．．．垂直連接器

210、212、214．．．串列選擇電晶體

220、222、224．．．記憶胞

230、232、234．．．接觸墊

240、242、244．．．延伸線

260．．．區塊選擇電晶體

300、302、304．．．垂直連接器

310．．．絕緣層

312、313、314．．．長條半導體材料

325-1、325-2．．．導線(字元線)

329．．．串列選擇閘極結構

330、332、334．．．接觸墊

340、342、344．．．延伸線

350．．．串列選擇電晶體

351．．．區塊選擇電晶體

365．．．接觸栓塞

370．．．共同源極線CSL

380．．．記憶胞

700．．．所選取記憶胞

702、704．．．記憶胞

706．．．區塊選擇電晶體

708．．．共同源極線CSL

710．．．區域位元線BL

712．．．串列選擇電晶體

714．．．接觸墊及

716．．．垂直連接器

718．．．串列選擇線SSL

720‧‧‧主位元線

730、740‧‧‧感測放大器電路

1459‧‧‧串列選擇線

1460‧‧‧具有主位元線與複數個階層耦接之三維反及閘快閃記憶體陣列

1469‧‧‧狀態機構

1500、1502、1504、1506‧‧‧電壓切換器

1511~1518‧‧‧頁面緩衝器

1602、1603、1604、1605‧‧‧延伸線

1619‧‧‧串列選擇線SSL閘極結構

1625-1、...、1625-n-1、1625-n‧‧‧字元線

1626、1627‧‧‧閘極選擇線GSL

1628‧‧‧源極線

1652、1653、1654、1655‧‧‧延伸線

第1圖顯示根據本發明一實施例之積體電路的簡化示意圖，其中積體電路包括三維反及閘快閃記憶體陣列，其係具有可以如此處所描述的操作之多階層記憶胞。

第2圖顯示第1圖中之三維反及閘快閃記憶結構的一部分示意圖。

第3圖顯示一個三維反及閘快閃記憶體陣列一部分的範例剖面示意圖。

第4圖顯示一個範例，其中構成記憶胞通道區域的長條半導體材料在較低階層的厚度係大於在較高階層的厚度。

第5圖顯示一個四階層程式化記憶胞之範例臨界電壓分佈。

第7圖是一個合適用來執行一階層相關讀取操作於一所選取記憶胞的電路示意圖。

第8圖是顯示第7圖中所示的電路執行一階層相關讀取操作於一所選取記憶胞的範例時序圖。

第9圖顯示連接主位元線到具有多個階層記憶胞的複數個立方體之一範例佈局示意圖。

第10、11、12和13圖則顯示第9圖結構中每一個立方體之垂直連接器的剖面圖。

第14圖顯示根據本發明一實施例之積體電路的簡化示意圖，其中積體電路包括三維反及閘快閃記憶體陣列，其係具有每一條主位元線均與記憶胞的複數個階層耦接。

第15圖為顯示主位元線與一解碼架構中的頁面緩衝器之連接方塊示意圖。

第16圖顯示一個三維反及閘快閃記憶體陣列一部分的範例剖面示意圖，其具有每一條主位元線與記憶胞的複數個階層耦接。

1602、1603、1604、1605．．．延伸線

1619．．．串列選擇線SSL閘極結構

1625-1、...、1625-n-1、1625-n．．．字元線

1626、1627．．．閘極選擇線GSL

1628．．．源極線

1652、1653、1654、1655．．．延伸線

Claims

一種積體電路，包含：一記憶陣列；以及偏壓電路，其藉由施加不同的偏壓條件至選取用於讀取操作的位元線來補償該記憶陣列中各記憶胞之記憶狀態相對應臨界電壓之變動。
如申請專利範圍第1項之積體電路，其中該記憶陣列包括複數條位元線，其經由各自鉗位電晶體與一組資料線中的對應資料線耦接，該些資料線與相對應感測電路耦接，且其中該偏壓電路於記憶陣列之一選取記憶胞之讀取操作時，係對時序信號進行響應，且包括一預充電電路與該資料線連接，及一偏壓電壓源以施加一偏壓電壓至與該選取記憶胞相關之該鉗位位電晶體的一控制終端。
如申請專利範圍第2項之積體電路，其中該記憶陣列是一反及閘陣列，其包括複數個具有各自的接地選擇電晶體、串列選擇電晶體、接地選擇線、串列選擇線、字元線之反及閘串列，以及包括與該記憶陣列及該偏壓電路耦接的一控制電路，以進行於一選取反及閘串列所選取記憶胞的讀取操作，而導致以下序列：於一第一時間區間T0時，充電與選取反及閘串列耦接的字元線至一目標準位以進行讀取，且在該接地選擇電晶體關閉、串列選擇電晶體開啟的情況下經由該預充電電路將該位元線放電至一低參考電壓；於一第二時間區間T1時，將該資料線預充電至一讀取參考電壓且施加一個與該所選取記憶胞相關的一第一鉗位電壓至該鉗位電晶體，其中所選取反及閘串列上的該資料線及位元線被預充電至與所選取記憶胞相關的準位；於一第三時間區間T2時，關閉該鉗位電晶體且將該預充電電路自該資料線上解除連接，開啟該接地選擇電晶體而施加一讀取偏壓電壓至該源極線；於一第四時間區間T3時，施加一高於該第一鉗位電壓的一個與該所選取記憶胞相關的第二鉗位電壓至該鉗位電晶體，且感測該資料線上的該準位以指示儲存於該所選取記憶胞中的一資料值。
如申請專利範圍第3項之積體電路，其中該偏壓電路包含一升壓電路與該資料線耦接，其響應於該讀取操作時的時序信號，以電容性地將該資料線上的一電壓增加一升壓值。
如申請專利範圍第3項之積體電路，其中該偏壓電路包含一升壓電路與該資料線耦接，其響應於該讀取操作時的時序信號，以電容性地提升該資料線上的一電壓將其增加一升壓值，且一升壓電壓源與該升壓電路耦接以設定與該所選取記憶胞相關的該升壓值，且其中該序列包括於該第四時間區間T3內或之前，於感測該資料線前施加一升壓電壓以將該資料線升壓。
如申請專利範圍第1項之積體電路，其中施加至該陣列中該記憶胞上的該字元線電壓於該不同偏壓條件時大致相同。
如申請專利範圍第1項之積體電路，其中該記憶陣列包括複數個立方體，在該複數個立方體中的立方體包含複數個階層L(z)，該複數個階層中的階層L(z)包括各自的二維記憶胞陣列，其具有複數條字元線及複數條區域位元線與該陣列中對應的記憶胞耦接；以及複數條主位元線，該複數條主位元線中的主位元線包括複數個連接器，該複數個連接器中的連接器與與給定的主位元線耦接，而該給定的主位元線則與該複數個立方體中的對應區域位元線耦接，且其中該複數個立方體中的對應區域位元線是在與另一個立方體中的對應區域位元線不同的階層L(z)上。
一種積體電路，包括：複數個立方體，在該複數個立方體中的立方體包含複數個階層L(z)，該複數個階層中的階層L(z)包括各自的二維記憶胞陣列，其具有複數條字元線及複數條區域位元線與該陣列中對應的記憶胞耦接；複數條主位元線，該複數條主位元線中的主位元線包括複數個連接器，該複數個連接器中的連接器與與給定的主位元線耦接，而該給定的主位元線則與該複數個立方體中的對應區域位元線耦接，且其中該複數個立方體中的對應區域位元線是在與另一個立方體中的對應區域位元線不同的階層L(z)上；以及切換電路，與該複數條主位元線耦接，以根據與該所選取記憶胞的該階層L(z)施加一偏壓電壓至一選取主位元線上。
如申請專利範圍第8項之積體電路，其中該複數個立方體中的每一個立方體包含N個階層L(z)(階層指標1到N)，且連接於每一條該區域位元線與該複數條主位元線之間的該連接器，使得該階層L(z)所對應區域位元線的階層指標之統計方程式是等於一常數。
如申請專利範圍第9項之積體電路，其中於一給定立方體之該複數個階層中的一階層包括：一接觸墊與一位於相對應主位元線上的複數個連接器其中之一連接，及切換器選擇性地連接該接觸墊與該對應區域位元線。
如申請專利範圍第10項之積體電路，其中該陣列是一反及閘陣列，且該切換器包含串列選擇電晶體。
如申請專利範圍第8項之積體電路，包含偏壓電路與該切換電路主耦接，該切換電路係根據該所選取記憶胞的該階層L(z)來補償與該所選取記憶胞之記憶狀態對應的臨界電壓變動。
如申請專利範圍第8項之積體電路，包含緩衝器，與該複數條主位元線及該切換電路耦接。
一種積體電路裝置，包含：一記憶陣列包括複數個記憶胞階層，在該複數個記憶胞階層中的階層包括區域位元線及與該區域位元線耦接的記憶胞；複數條主位元線，與該陣列中的對應區域位元線組耦接；解碼電路，以選取該複數個記憶胞階層中的記憶胞；以及偏壓電路，與該複數條主位元線耦接以提供選取偏壓電壓，及響應控制信號以為該所選取記憶胞的該階層對應的該主位元線選擇一偏壓電壓。
如申請專利範圍第14項之積體電路裝置，其中與一給定該主位元線耦接的該組區域位元線包括在該陣列中超過一階層的區域位元線。
如申請專利範圍第14項之積體電路裝置，其中該記憶陣列中具有N個階層L(z)(階層指標1到N)，且數組耦接至該複數條主位元線中之各別主位元線的區域位元線，被設置成該階層L(z)之對應於該等主位元線之每一主位元線的該組區域位元線的階層指標之統計結果是等於一常數。
如申請專利範圍第16項之積體電路裝置，其中該記憶陣列中在該複數個階層中的一階層包括一接觸墊與一對應主位元線之上的一連接器連接，及切換器選擇性地連接該接觸墊與該對應區域位元線。
如申請專利範圍第14項之積體電路裝置，其中該主位元線經由各自的鉗位電晶體與一組資料線中對應的資料線耦接，該資料線與對應的感測電路耦接，且其中該偏壓電路於憶陣列中一選取記憶胞之讀取操作時係對時序信號進行響應，且包括一預充電電路與該資料線連接，及一偏壓電壓源以施加一偏壓電壓至與該選取記憶胞相關之該鉗位電晶體的一控制終端。
如申請專利範圍第18項之積體電路裝置，其中該記憶陣列是一反及閘陣列，其包括複數個具有各自的接地選擇電晶體、串列選擇電晶體、接地選擇線、串列選擇線、字元線之反及閘串列，以及包括與該記憶陣列及該偏壓電路耦接的一控制電路，以進行於一選取反及閘串列所選取記憶胞的讀取操作，而導致以下序列：於一第一時間區間T0時，充電與選取反及閘串列耦接的字元線至一目標準位以進行讀取，且在該接地選擇電晶體關閉、串列選擇電晶體開啟的情況下經由該預充電電路將該位元線放電至一低參考電壓；於一第二時間區間T1時，將該資料線預充電至一讀取參考電壓且施加一個與該所選取記憶胞相關的一第一鉗位電壓至該鉗位電晶體，其中所選取反及閘串列上的該資料線及位元線被預充電至與所選取記憶胞相關的準位；於一第三時間區間T2時，關閉該鉗位電晶體且將該預充電電路自該資料線上解除連接，開啟該接地選擇電晶體而施加一讀取偏壓電壓至該源極線；於一第四時間區間T3時，施加一高於該第一鉗位電壓的一個與該所選取記憶胞相關的第二鉗位電壓至該鉗位電晶體，且感測該資料線上的該準位以指示儲存於該所選取記憶胞中的一資料值。
如申請專利範圍第18項之積體電路裝置，其中該偏壓電路包含一升壓電路與該資料線耦接，其響應於該讀取操作時的時序信號，以電容性地提升該資料線上的一電壓將其增加一升壓值。
如申請專利範圍第18項之積體電路裝置，其中該偏壓電路包含一升壓電路與該資料線耦接，其響應於該讀取操作時的時序信號，以電容性地提升該資料線上的一電壓將其增加一升壓值，且一升壓電壓源與該升壓電路耦接以設定與該所選取記憶胞相關的該升壓值，且其中該序列包括於該第四時間區間T3內或之前，於感測該資料線前施加一升壓電壓以將該資料線升壓。