CN102446549A

CN102446549A - 记忆体及与非门快闪记忆体的低电压程序化方法

Info

Publication number: CN102446549A
Application number: CN2010105553440A
Authority: CN
Inventors: 蔡秉宏; 黄竣祥; 蔡文哲
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2010-09-30
Filing date: 2010-11-19
Publication date: 2012-05-09
Anticipated expiration: 2030-11-19
Also published as: CN102446549B; US8947939B2; US20120081962A1

Abstract

本发明是有关于一种记忆体及与非门快闪记忆体的低电压程序化方法，该记忆体，包含多个记忆胞串联安排于一半导体主体中，例如与非门串列中，具有多条字元线。一所选取记忆胞藉由热载子注入进行程序化。此程序化操作是基于控制介于此与非门串列中所选取记忆胞的第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的第二侧的一第二半导体主体区域的载子流动。施加高于热载子注入能障的程序化电位至所选取记忆胞，且之后通过所选取记忆胞的漏极至源极电压及所选取记忆胞中的载子流动到达足以支持热载子注入的阶级，其是由与该选取记忆胞邻接的切换记忆胞控制。

Description

记忆体及与非门快闪记忆体的低电压程序化方法

技术领域

本发明涉及一种快闪记忆体技术，特别是涉及一种在与非门组态中合适作为低电压程序化及抹除操作的快闪记忆体及与非门快闪记忆体的低电压程序化方法。

背景技术

快闪记忆体是非挥发集成电路记忆体技术的一类。传统的快闪记忆体使用浮动栅极记忆胞。随着记忆装置的密度提升，浮动栅极记忆胞之间逾加靠近，储存在相邻浮动栅极中的电荷交互影响即会造成问题，因此形成限制，使得采用浮动栅极的快闪记忆体密度无法提升。另一种快闪记忆体所使用的记忆胞称为电荷捕捉记忆胞，其采用电荷捕捉层取代浮动栅极。电荷捕捉记忆胞是利用电荷捕捉材料，不会如浮动栅极一般造成个别记忆胞之间的相互影响，并且可以应用于高密度的快闪记忆体。

典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及藉由一电荷储存结构而与通道分离的栅极，其中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，穿隧介电层则由氧化硅(O)形成，电荷储存层由氮化硅形成(N)，阻障介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。

快闪记忆体装置通常可以使用与非门(NAND)或是或非门(NOR)架构来施作，但也可以是其他的架构，包括与门(AND)架构。此与非门(NAND)架构特别因为其在资料储存应用方面的高密度及高速的优点而受到青睐。而或非门(NOR)架构则是适合于例如程序法储存等其他应用上，因为随机存取是重要的功能需求。在一与非门(NAND)架构中，程序化过程通常是依赖富勒-诺得汉(FN)穿隧，且需要高电压，通常是在20伏特数量级，且需要高电压晶体管来处理。此额外的高电压晶体管及搭配使用于逻辑和其他资料流的晶体管在同一集成电路中，会造成工艺的复杂性增加。如此则会增加此装置的制造成本。

由此可见，上述现有的与非门快闪记忆体在产品结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体与非门快闪记忆体的低电压程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的与非门快闪记忆体存在的缺陷，而提供一种新的记忆体与非门快闪记忆体的低电压程序化方法，所要解决的技术问题是使其可以在与非门(NAND)架构中利用低电压即可程序化操作，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体，其包含：多个记忆胞串联安排于一半导体主体中；多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与多条位元线耦接，以适合利用下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化：在一程序化区间时偏压该多个记忆胞的第一及第二侧之一至一漏极端电压，且偏压该第一及第二侧的另一者至一源极端电压；在该程序化区间时施加漏极端导通电压至介于该所选取字元线与该第一及第二侧的一者之间的字元线；在该程序化区间时施加源极端导通电压至介于该所选取字元线与该第一及第二侧的另一者之间的字元线；在该程序化区间时施加一程序化电压至该所选取字元线；及施加一切换电压至与该所选取字元线及其对应的选取记忆胞邻接的字元线及其对应的记忆胞，以控制在该程序化区间时的电导。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体，其中所述的切换电压在该程序化区间时会变动，使得在该程序化区间的一部分时热载子注入发生在该所选取记忆胞以设置该所选取记忆胞至一程序化临界阶级。

前述的记忆体，其中所述的施加一切换电压包括一段时间包含一系列的增加或减少大小的脉冲。

前述的记忆体，其中所述的施加一切换电压包括施加一个或多个具有一快速上升或快速下降边缘至少一者的脉冲。

前述的记忆体，其中所述的多个记忆胞安排成一与非门串列。

前述的记忆体，更包括一第一切换开关在一参考线与该多个记忆胞的该第一侧之间，及一第二切换开关在一第一位元线与该多个记忆胞的该第二侧之间，且其中该控制电路在该程序化区间开启该第一切换开关及开启该第二切换开关。

前述的记忆体，更包括第二多个记忆胞与该多条字元线耦接，一对应的第一切换开关在该参考线与该第二多个记忆胞的一第一侧之间，及一对应的第二切换开关在一第二位元线与该第二多个记忆胞的一第二侧之间，且其中该控制电路经由该第一位元线施加该漏极端电压至该第二多个记忆胞的该第二侧，经由该参考线施加该源极端电压至该第二多个记忆胞的该第一侧，且经由该第二位元线施加一与该源极端电压相同或接近的电压至该第二多个记忆胞的该第二侧以抑制热载子注入。

前述的记忆体，更包括第二多个记忆胞与该多条字元线耦接，一对应的第一切换开关在该参考线与该第二多个记忆胞的该第一侧之间，及一对应的第二切换开关在一第二位元线与该第二多个记忆胞的该第二侧之间，且其中该控制电路经由该第一位元线施加该源漏端电压至该第二多个记忆胞的该第二侧，经由该参考线施加该漏极端电压至该第二多个记忆胞的该第一侧，且经由该第二位元线施加一与该漏极端电压相同或接近的电压至该第二多个记忆胞的该第二侧以抑制热载子注入。

前述的记忆体，更包括第二多个记忆胞与该多条字元线耦接及一第二位元线，且其中该控制电路线施加一电压至该第二位元线以抑制热载子注入。

前述的记忆体，更包括额外的记忆胞与该多个记忆胞串联于该半导体主体中及一额外的字元线，且放置介于该多个记忆胞与该第一及第二切换开关的一者之间，且其中该控制电路线在程序化与该额外的字元线邻接的一目标记忆胞时施加该切换电压至该额外的字元线。

前述的记忆体，更包括一第一切换开关在一参考线与该多个记忆胞的该第一侧之间，及一第二切换开关在一位元线与该多个记忆胞的该第二侧之间。

前述的记忆体，更包括第二多个记忆胞与该多条字元线及一第二位元线耦接，且其中该控制电路线在该程序化区间操作以偏压该第二位元线使得在该选取字元线的一第一侧的该第二多个记忆胞的一第一半导体主体区域及在该选取字元线的一第二侧的该第二多个记忆胞的一第二半导体主体区域被偏压至接近一给定电压阶级，例如是该源极端电压或是该漏极端电压，以抑制热载子产生。

前述的记忆体，更包括多条位元线及多条共同源极线，其中该多个记忆胞安排成一第一与非门串列与该多条位元线中的一第一位元线及该多条共同源极线中的一第一共同源极线耦接，且包括：多个额外的与非门串列与该多条字元线、该多条位元线及该多条共同源极线耦接，且其中该多个额外的与非门串列中的一第二与非门串列与该第一位元线及该多条共同源极线中的一第二共同源极线耦接。

前述的记忆体，其中所述的第一及第二与非门串列是安排成沿着一列方向彼此邻近。

前述的记忆体，其中所述的第一及第二与非门串列是安排成沿着一行方向彼此邻近。

前述的记忆体，更包括多层的记忆胞、多条位元线及多条共同源极线，其中该多个记忆胞安排成一第一与非门串列在该多层中的一层与该多条位元线中的一第一位元线及该多条共同源极线中的一第一共同源极线耦接，且包括：多个额外的与非门串列与该多条字元线、该多条位元线及该多条共同源极线耦接，且其中该多个额外的与非门串列中的一第二与非门串列与该多层中的另一层耦接至该第一位元线及该多条共同源极线中的一第二共同源极线，且该多个额外的与非门串列中的一第三与非门串列与该多层中的该另一层耦接至该另一位元线及该第一共同源极线。

前述的记忆体，其中所述的控制电路在该程序化区间时施加该切换电压至超过一条字元线。

前述的记忆体，其中所述的多个记忆胞安排成一共同源极与非门快闪记忆体阵列中的一与非门串列。

前述的记忆体，其中所述的多个记忆胞安排成一虚拟接地与非门快闪记忆体阵列中的一与非门串列。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体，其包含：一与非门串列包含多个记忆胞串联安排于一半导体主体中；多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与多条位元线耦接，以适合利用下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化：藉由施加一切换电压至邻接该所选取字元线的一字元线控制该与非门串列的电导，以诱发等效源极于该与非门串列的一选取记忆胞的一侧的一第一半导体主体区域中及诱发等效漏极于该与非门串列的该选取记忆胞的另一侧的一第二半导体主体区域中；偏压该第一半导体主体区域至一源极端电压；偏压该第二半导体主体区域至一漏极端电压；及施加一大于一热载子注入能障阶级的程序化电位至该所选取记忆胞。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种与非门快闪记忆体的低电压程序化方法，其是诱发热载子注入于一与非门阵列的一与非门串列中的一选取记忆胞，该方法包括以下步骤：藉由施加一切换电压至邻接该所选取字元线的一字元线控制该与非门串列的电导，以诱发等效源极于该与非门串列的一选取记忆胞的一侧的一第一半导体主体区域中及诱发等效漏极于该与非门串列的该选取记忆胞的另一侧的一第二半导体主体区域中；偏压该等效漏极至一漏源极端电压；偏压该等效源极至一漏极端参考电压；以及施加一大于一热载子注入能障阶级的程序化电位至该所选取记忆胞。

前述的与非门快闪记忆体的低电压程序化方法，其中所述的与非门阵列中的该与非门串列包括一第一切换开关在一位元线或参考线与该与非门串列的一第一侧之间，及一第二切换开关在一位元线或参考线与该与非门串列的一第二侧之间，且其中该偏压包括：开启该与非门串列中的该第一切换开关，包括该选取记忆胞及经由该第一切换开关施加该源极端电压至该与非门串列的该第一侧；及开启该与非门串列中的该第二切换开关，包括该选取记忆胞及经由该第二切换开关施加该漏极端电压至该与非门串列的该第二侧。

前述的与非门快闪记忆体的低电压程序化方法，其中所述的与非门阵列中的该与非门串列包括一第一切换开关在一位元线或参考线与该与非门串列的一第一侧之间，及一第二切换开关在一位元线或参考线与该与非门串列的一第二侧之间，且其中该偏压包括：开启该与非门串列中的该第一切换开关，包括该选取记忆胞及经由该第一切换开关施加该漏极端电压至该与非门串列的该第一侧；以及开启该与非门串列中的该第二切换开关，包括该选取记忆胞及经由该第二切换开关施加该源极端电压至该与非门串列的该第二侧。

前述的与非门快闪记忆体的低电压程序化方法，更包括关闭至少一未选取与非门串列中的该第一及第二切换开关的一者。

前述的与非门快闪记忆体的低电压程序化方法，更包括开启至少一未选取与非门串列中的该第一及第二切换开关。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

为达到上述目的，本发明提供了一种记忆装置，组态为低电压操作，其包含多个记忆胞串联安排于一半导体主体中，例如可以被应用于与非门阵列的与非门串列中，具有多条字元线与对应的记忆胞耦接。控制电路与该多条位元线及半导体主体耦接，以适合藉由热载子注入对一所选取记忆胞进行程序化，这些热载子是使用控制的字元线电压在一目标记忆胞上，在此称为切换电压V-SW。一源极端电压施加于此串列的一侧，其是共同接地或是其他特定电压以作为源极端电压。所选取记忆胞在程序化时施加源极端电压的一侧在此称为“等效源极端”或是“等效源极”。一漏源极端电压施加于此串列的另一侧，其是施加一供应电位在此业界通常称为VD，是其他特定电压以作为漏极端电压。所选取记忆胞在程序化时施加漏极端电压的一侧在此称为“等效漏极端”或是“等效汲极”。为了控制切换记忆胞的电导，在程序化区间的一部分时V-SW设置至一偏压条件在邻接目标记忆胞的主体建立一条件以支持足够热电场(漏极至源极电压)且足够的通道电流于此目标记忆胞中，其中程序化电压施加至此目标记忆胞，以诱发热载子注入。使用此程序的热载子注入可以应用控制电路实施，其在程序化区间实施加一程序化电压至所选取字元线(与该目标记忆胞对应)，其施加切换电压V-SW至所选取字元线的等效源极侧的邻接字元线，其施加导通电压至其他的字元线，而连接介于位元线与共同线之间的半导体主体，以致能程序化电流的流动。

在程序化区间时，此选取字元线藉由一程序化电压偏压，其足以克服通道热载子能障阶级。然而，此程序化电压可以远小于典型FN程序化所需的电压。与多个记忆胞所对应的字元线接收一导通电压，其是低于程序化电压以抑制其他记忆胞的干扰。在程序化区间的切换电压也类似地低于程序化电压以抑制此切换记忆胞的干扰。

对一与非门串列实施例，一第一切换开关(接地选择切换开关或底位元线切换开关)提供在多个晶体管的一第一端，且一第二切换开关(串列选择切换开关或顶位元线切换开关)提供在多个晶体管的一第二端。在此实施例中，控制电路于程序化区间时操作以开启第一及第二切换开关以致能使电流在半导体主体中流动。选择线(例如串列选择线SSL或接地选择线GSL)与此多条字元线平行可以耦接至第一及第二切换开关。当所选取记忆胞与这些选择线之一邻接时，则切换电压V-SW可以施加至切换开关，而不是记忆胞。替代地，一假字元线可以被加至此串列中，其操作以接收V-SW来对此与非门串列中的第一个或最后记忆胞进行程序化。

在第二多个记忆胞与相同的多条字元线耦接，例如一位选取位元线上的一平行与非门串列，此控制电路可以操作施加一共同电压(例如源极端或漏极端电压)至该多个晶体管的第一端及第二端两者。在此安排中，所选取字元线两端的半导体主体区域被偏压至类似的电压阶级以防止在未选取串列上的热载子注入。

另外，为达到上述目的，本发明还提供了一种诱发一与非门阵列的与非门串列中的一选取记忆胞热载子注入以进行程序化的方法，其是根据使用V-SW邻接所选取记忆胞以造成载子的流动及热电场。一高于热载子注入能障阶级的程序化电位施加于所选取记忆胞，且然后漏极至源极电压通过所选取记忆胞且所选取记忆胞中的载子流动到达一足以支持热载子注入的阶级。

借由上述技术方案，本发明记忆体及与非门快闪记忆体的低电压程序化方法至少具有下列优点及有益效果：

本发明记忆体及与非门快闪记忆体的低电压程序化方法因为较低操作电压而抑工艺程序化干扰。其使用切换电位以达成热载子注入因而可使用较低的操作电压。因此使得在集成电路上的驱动电路可以仅使用单一MOSFET工艺来实施，而不需要额外的高电压MOSFET工艺。

此外，本发明的字元线电压也低于传统与非门快闪记忆体FN程序化所需。因此，也不需要非常高电压的驱动装置。此外，通过与非门快闪记忆体中穿隧氧化层的垂直电场也小于FN程序化所需。因为所需的电场较低，因此可以提升装置的靠性。

更进一步地，较传统FN操作本发明所需为低的程序化及导通V-PASS电压导致字元线层间介电层的电压降低，因此可以减少字元线层间介电层因为字元线间距缩小而产生的崩溃问题。

综上所述，本发明是有关于一种记忆体及与非门快闪记忆体的低电压程序化方法，该记忆体，包含多个记忆胞串联安排于一半导体主体中，例如与非门串列中，具有多条字元线。一所选取记忆胞藉由热载子注入进行程序化。此程序化操作是基于控制介于此与非门串列中所选取记忆胞的第一侧的一第一半导体主体区域与该与非门串列的该选取记忆胞的第二侧的一第二半导体主体区域的载子流动。施加高于热载子注入能障的程序化电位至所选取记忆胞，且之后通过所选取记忆胞的漏极至源极电压及所选取记忆胞中的载子流动到达足以支持热载子注入的阶级，其是由与该选取记忆胞邻接的切换记忆胞控制。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A和图1B是显示一现有习知的FN穿隧程序化技术的一选取与非门串列及一非选取与非门串列的简要剖面图。

图2是显示一选取与非门(NAND)串列的简要剖面图及其通道电流与程序化偏压关系图，显示使用现有习知技艺的方案在与非门(NAND)串列中尝试诱发热载子注入程序化所遭遇的问题。

图3是显示一选取与非门(NAND)串列的简要剖面图及其通道电流与程序化偏压关系图，显示此处所描述的在一与非门串列中诱发热载子注入的程序化偏压条件。

图4是显示使用此处所描述的程序化偏压条件的一共同源极型态的与非门型态记忆阵列的布局图。

图5是显示此处所描述的热载子注入程序化操作时位元线及字元线偏压电压的一范例的时序示意图。

图6是显示热载子注入使用此处所描述的调整偏压时和传统FN穿隧使用的程序化电位与热载子注入所使用的程序化电位类似时，临界电压的改变与程序化时间的关系图。

图7是显示所施加的切换电压V-SW与临界电压的改变的关系图，具有-3V临界电压的切换记忆胞及具有1V临界电压的切换记忆胞，以显示切换电压V-SW的操作区间。

图8是显示一与非门阵列的记忆胞临界电压分布图示，其具有切换电压V-SW分布于记忆胞临界电压分布的中央及边缘，显示决定此处所描述切换电压V-SW操作区间的一方案。

图9是显示在一程序化操作时使用一步进切换、验证及重试步骤机制的时序图，以用来设置切换电压。

图10是显示在一程序化操作时使用一递增坡度三角型态脉冲的时序图，以用来设置切换电压。

图11是显示在一程序化操作时使用一递减坡度三角型态脉冲的时序图，以用来设置切换电压。

图12是显示具有一斜率领先及落后边缘的切换电压脉冲的时序图。

图13是显示根据一替代实施例使用多重切换记忆胞字元线的一共同源极型态与非门记忆阵列的示意图，其使用此处所描述的程序化偏压条件。

图14是显示根据另一替代实施例使用接地位元线及施加VD共同源极线与偏压VD至未选取位元线上的一共同源极型态与非门记忆阵列的示意图，其使用此处所描述的程序化偏压条件。

图15是显示根据另一替代实施例使用接地位元线及施加VD共同源极线与偏压VD至未选取位元线的共同源极线端及压升电位于位元线端的一共同源极型态与非门记忆阵列的示意图，其使用此处所描述的程序化偏压条件。

图16是显示具有假字元线邻接与非门串列两端的一与非门阵列的简化布局示意图。

图17是显示虚拟接地与非门型态记忆阵列进行程序化操作时的示意图，其使用此处所描述的程序化偏压条件且具有程序化电流自底部流向顶部。

图18是显示虚拟接地与非门型态记忆阵列进行程序化操作时的示意图，其使用此处所描述的程序化偏压条件且具有程序化电流自顶部流向底部。

图19是显示多平面共同源极与非门型态记忆阵列进行程序化操作时的简要示意图，其使用此处所描述的程序化偏压条件且具有共享位元线及共同源极解码。

图20是显示多平面共同源极与非门型态记忆阵列进行程序化操作时的简要示意图，其使用此处所描述的程序化偏压条件且具有共享字元线及共同源极解码。

图21是显示三维共同源极与非门型态记忆阵列进行程序化操作时的简要示意图，其使用此处所描述的程序化偏压条件且具有共享字元线及共同源极解码。

图22是显示集成电路的方框示意图，其使用本发明实施例的记忆胞及偏压电路。

7、8：栅介电层

9：电荷捕捉结构

10：半导体主体

11、19：接点

12-18：节点

21：接地选择线GSL

22-27：字元线

28：串列选择线SSL

30、105：共同源极线CS

31：位元线

32：未选取位元线

40、100、156、300、320、400、420：目标记忆胞

41、112、113、114、155、304、324：切换记忆胞

42：第一切换开关

43：第二切换开关

50、51：半导体主体中的区域

52：空乏区域

101、102、103、104、201-207、380-383、480-483：与非门串列

111：接地选择晶体管

112：串列选择晶体管

301、321：第一切换晶体管

302、322：第二切换晶体管

310、314、315、330-335：半导体主体中的区域

180、312：等效源极区域

181、313：等效漏极区域

395、396、428、429：共同源极线CS

398、399：共享接点

401-403：记忆胞

421-423：记忆胞

450、451：位元线

500-503：源/漏极串列

810：集成电路

812：与非门快闪记忆体(例如三维)

814：字元线/串列选择及接地选择解码器与驱动器

816：字元线

818：位元线解码器

819：共同源极线解码器

820：位元线

822、826：总线 824：感测放大器/资料输入结构

830：其他电路

834：(热载子注入程序化及FN抹除)控制器

836：偏压调整供应电压

828：资料输入线

832：资料输出线

1106：串列选择线

1160、1161、1162：导线

1170、1171、1172、1173、1174、1175、1182、1184：记忆胞

1190、1191：共同源极选择晶体管

1196、1197：串列选择晶体管

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体与非门快闪记忆体的低电压程序化方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1A和图1B是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其中显示多个介电电荷捕捉快闪记忆胞串联安排以形成与非门串列及偏压供FN穿隧程序化之用。图1A是显示一与非门串列的偏压，其包括一选取位元线上的目标记忆胞，而图1B是显示一与非门串列上未被选取位元线的偏压。使用能隙工程SONOS电荷捕捉技术以实施与非门快闪记忆体的一技术可参阅美国专利第7315474号，其在此引为参考资料。与非门串列可以使用许多不同的组态实施，包括鳍形场效晶体管技术、浅沟渠隔离技术、垂直与非门技术等等。某些垂直与非门结构的范例，请参阅Kim等人标题为″Non-volatile memory device，method of operating same andmethod of fabricating the same″的欧洲专利第EP 2048709号。另一种类似的结构是用于浮动栅极记忆胞，使用导电的浮动栅极。

请参阅图1A所示，此记忆胞是形成于一半导体主体10之上。对于n通道记忆胞而言，半导体主体10可以是一隔离的p井，其位于一半导体晶片的深n井区内。替代地，此半导体主体10可以由介电层或是其他材料隔离。在某些实施例中也可以使用p通道记忆胞，其中半导体主体的掺杂材料是n型。

多个快闪记忆胞可以安排成沿着一个与字元线方向正交的位元线方向排列的串列。字元线22-27沿伸通过一些平行的与非门串列。节点12-18是由半导体主体中的n型区域(对n通道装置而言)，且作为记忆胞的源/漏极区域。一个由金属氧化物半导体晶体管形成的第一切换开关具有一栅极于接地选择线GSL 21中，其连接于具有第一字元线22的对应记忆胞与由半导体主体10中的n型区域形成的一接点11之间。此接点11与共同源极线CS 30连接。一个由金属氧化物半导体晶体管形成的第二切换开关具有一栅极于串列选择线SSL 28中，其连接于具有最后字元线27的对应记忆胞与由半导体主体10中的n型区域形成的一接点19之间。此接点19与位元线BL 31连接。在此例示实施例中的第一及第二切换开关是金属氧化物半导体晶体管，此范例中具有二氧化硅的栅介电层7和8。

在此例示中，为了简化起见此串列中具有六个记忆胞。在典型的组态中，一个与非门串列可以包含16、32或更多个记忆胞串联安排。这些记忆胞所对应的字元线22-27具有电荷捕捉结构9于字元线与半导体主体10中通道区域之间。此记忆胞中的电荷捕捉结构9可以是介电电荷捕捉结构、浮动栅极电荷捕捉结构、或是其他合适作为使用此处所描述技术来程序化的快闪记忆体结构。此外，与非门快闪结构的实施例中已经开发出没有接面的形态，其中节点13-17，且选择性地包括节点12和18可以自此结构中省略。

图1A是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其是诱发FN穿隧以对与字元线24对应的记忆胞进行程序化的偏压示意图。根据此处所显示的偏压，接地选择线GSL偏压至大约为0V而共同源极线接地，使得与接地选择线GSL 21对应的第一切换开关是关闭的，且串列选择线SSL偏压至约VCC而所选取的位元线也是接地，使得与串列选择线SSL 28对应的第二切换开关是开启的。在这些条件下，与与非门串列相关的区域33中的半导体主体是预充电至约0V。此选取字元线24被偏压至一高电压程序化阶级V-PGM，在某些实施例中可以高达20伏特的数量级。未选取字元线22、23、25-27被偏压至一导通电压V-PASS，其是比V-PGM还小的一个可以抑制此串列中未选取记忆胞的程序化的电压。其结果是，电子穿隧进入所选取的记忆胞的电荷捕捉结构中。

图1B是显示一现有习知技术与非门(NAND)架构快闪记忆体的剖面图，其是对分享图1A中字元线22-27的与非门串列未选取位元线的偏压示意图。由图中可以发现，所有字元线的接地选择线GSL与串列选择线SSL皆与图1A所示的偏压相同。类似地，共同源极线30也是接地。然而，未选取的位元线偏压至约为VCC的阶级。如此会将第二切换开关关闭，其与串列选择线SSL对应，且将区域35中的半导体主体与未选取的位元线BL 32解除耦接。其结果是，区域35中的半导体主体会由施加至字元线22-27的电压所产生的电容耦合自我压升，其可以防止足以干扰未选取与非门串列的记忆胞中电荷捕捉结构的电场形成。根据电容性自我压升的所谓的递增步进脉冲程序化(ISSP)操作是业界所熟知的。

图2是显示一选取与非门(NAND)串列的程序化偏压，其是使用现有习知技艺的热载子程序化的示意图。

在图2中，共同源极线CS 30是接地，且选取的位元线31也是与VD耦接。接地选择线GSL 21是耦接到一通过电压以开启第一切换开关42，将半导体主体与共同源极线CS 30耦接。串列选择线SSL 28偏压至一通过电压而开启第二切换开关43，且将半导体主体与所选取的位元线31耦接，其是与VD或是一位元线程序化偏压耦接。与目标记忆胞40对应的字元线接收程序化脉冲V-PGM。由于此程序化偏压的结果，一通道电流IPGM在此串列中的半导体主体流动，其完全开启时是由轨迹55表示。此外，通过目标记忆胞的漏极至源极电压(区间56)是很小的，沿着此串列的电压下降分布由VD至地显示于VCHANNEL图中的轨迹57。其结果是，此目标记忆胞在程序化区间中与漏极至源极电压对应的加热电场是很小的，所以即使此操作方式下的通道电流是足够高的，但总结下来其热载子注入却是缓慢而没有效率的。因此，对与非门程序化而言热载子注入并无法达到一重要程度。

图3是显示此处所描述的热载子注入的程序化偏压的示意图。必须注意的是，对n通道实施例，此热载子包括电子。对p通道实施例，可以施加类似的偏压技术以诱发热空穴注入，其中热载子包括空穴。此处所描述的实施例为n通道，但是替代的p通道实施例也可称为热载子注入。

在与目标记忆胞40共同源极线CS 30端邻接的记忆胞41耦接的字元线接收一两阶段切换电压V-SW，其安排成在程序化区间的一段时导致足以产生有效热载子注入的条件。在一程序化区间的偏压条件下，半导体主体10中的区域50被预充电至一漏极电压VD以响应介于接收V-PGM的目标字元线与第二切换开关43之间的所有字元线上的导通电压V-PASS(漏极端)。半导体主体10中的区域51藉由耦接偏压至大约为0V的共同源极线CS 30且电压V-PASS(源极端)被耦接至介于切换记忆胞41与第一切换开关42之间的字元线上，而被预充电至有效源极电压Vs。此V-PASS(源极端)可以是与V-PASS(漏极端)相同的电压，或是不同的电压，视一特定应用或程序化条件所需。此外，此导通电压V-PASS可以根据在串列上的位置而改变。在区域50的电压阶级及在区域51的参考电压阶级在电压V-SW低于记忆胞41的临界电压时是由于此切换记忆胞41底下的空乏通道区域52所隔离，且如同显示于ICHANNEL图中的轨迹60一般没有电流流过。当电压V-SW到达一程序化范围，半导体主体中的电流增加至一程序化电流阶级足以支持热载子注入，为一阶级62介于完全开启通道电流阶级61与完全关闭通道电流阶级60之间。此外，通过记忆胞41通道52的压降，显示于VCHANNEL图的轨迹63中的区域64，吸收了介于程序化位元线电压与共同源极线电压之间大部分的压降，在目标记忆胞40周边产生热电场，其支持热载子注入。

在此范例中，如同此处所示所有的范例的与非门串列，第一及第二切换开关(42，43)是利用与此串列中记忆胞串联的场效晶体管实施。在图2A中所示的范例中，此场效晶体管的栅介电层是单层结构，且通常包括氧化硅或是氮掺杂的氧化硅。在其他的实施例中，此场效晶体管的栅介电层是单层结构，且通常包括氧化硅或是氮掺杂的氧化硅。此串列中切换开关(例如42，43)的场效晶体管，可以使用多层栅介电层，包括与此串列中所有用的电荷捕捉结构相同的栅介电层。此方案可以简化记忆胞的工艺。在这样的实施例中，第一及第二切换开关可以被特性化为“记忆胞”。有需要的话，作为切换开关的场效晶体管的通道长度可以较记忆胞的通道长度更长。因为，与傅勒-诺德汉(FN)穿隧相比较，使用此处所描述技术相对低的操作电压，在程序化一目标记忆胞时此阵列中记忆胞的干扰可以被抑制。此外，因为使用此程序化的方法字元线电压相比较于传统使用傅勒-诺德汉(FN)穿隧为基础记忆装置的与非门快闪记忆体也较低，通过穿隧氧化层的垂直电场也较小。因为此原因，并不需要使用高电压驱动装置，且可靠性也会变得更好。此外，使用浮动栅极装置，即使记忆胞因元件微缩造成具有较低的栅极耦合率，也不会因为如此低的栅极耦合率而大幅降低程序化速度。同时，因为使用低电压装置的结果，本制造工艺可以由省略非常高电压的装置而变得简化。

一种在操作时诱发热载子注入一目标记忆胞中的方法是藉由施加一切换字元线电压以控制在目标记忆胞源极端切换记忆胞电导。此电导被控制使得足以关闭切换记忆胞中的电流而可以将与非门串列分隔成两个区域，包括一等效源极区域及一等效漏极区域。在等效源极区域及等效漏极区域的电压降是很小的。其结果是，所施加的位元线电压大部分通过此切换记忆胞。此外，电导足以开启此小量但是足够的电流可以流经此切换记忆胞和目标记忆胞，其中载子被加热且注入此目标记忆胞的电荷捕捉结构中。

在选取位元线及共同源极线上的电压应该高到足以诱发目标记忆胞中的热载子加热电场。施加在接地选择线及串列选择线上的电压应该高到足以完全导通选取位元线及共同源极线的电压。施加在接地选择线及串列选择线上的电压可以是不同的。类似地，施加在未选取字元线上的电压应该高到足以完全导通施加在选取位元线及共同源极线的电压。必须注意的是在等效源极端的导通电压与在等效漏极端的导通电压可以是不同的。类似地，假如有必要的话其可以在沿着串列长度上改变。对于即将被程序化记忆胞对应的字元线而言，所施加的程序化电压应该高到足以导致电子注入。在程序化操作时，在切换字元线上的电压应该落在一操作范围内使得目标记忆胞中的漏极至源极电压和程序化电流高到足以产生热载子注入。

图4是显示四个与非门串列101、102、103、104的布局图，其分别经由串列选择晶体管(如112)和接地选择晶体管(如111)而与各自的位元线BL-1到BL-4和一个共同源极线CS 105耦接。为了说明的目的起见，此处所示的偏压电压是程序化此与非门串列101对应字元线WL(i)的一目标记忆胞100。第一切换开关晶体管111由接地选择线GSL上的导通偏压例如V-GSL(例如与VD相同的一电压)以经过共同源极线CS 105将与非门串列等效源极端预充电至地。第二切换开关晶体管112由串列选择线上的串列选择线导通电压V-SSL，例如高于位元线电压VD，将与非门串列等效漏极端预充电所选取的位元线BL-1至位元线电压。对应字元线WL(i+1)的切换记忆胞113是邻接目标记忆胞100。因此，字元线WL(i+1)在程序化区间时接收V-SW。在未选取位元线上，未选取位元线电压被设置为地，或是一接近于共同源极线CS的阶级，使得等效源极和等效漏极端两者被预充电至相同或是接近的电压，造成热载子注入机率是较低的。注意到当目标记忆胞是在第一条字元线WL(0)时，此串列选择线SSL可以用来施加一切换电压V-SW，其可以适合使用切换记忆胞111而不是一记忆胞来操作。

图5是显示图4操作时偏压电压的一范例的时序示意图。未选取位元线(例如BL-2)及共同源极线CS在此区间中被偏压至地。串列选择线SSL和接地选择线GSL与大约10V耦接。此外，在此范例中未选取字元线的等效源极和等效漏极端两者与大约10V耦接。选取位元线(BL-1)在此程序化区间中与一足够高的漏极电压阶级耦接，此电压阶级可以产生热载子注入，例如是4V。选取字元线在此范例的程序化区间中接收一约为14V的程序化脉冲。切换电压V-SW根据与目标记忆胞邻接的切换记忆胞的临界电压动态地设置至一阶级。对一低临界电压切换记忆胞，其V-SW举例而言或许是-4V。替代地，切换电压V-SW可以根据记忆阵列中临界电压的分布设置扫描通过一操作范围，其会在以下更详细地描述。

图6是显示热载子注入使用图5中的调整偏压时和FN穿隧使用的程序化电位与热载子注入所使用的程序化电位相同时，临界电压的改变与程序化时间的关系图。由图中可以看出，轨迹1130显示当切换记忆胞是在一低临界状态时，热载子注入的程序化时间是在3微秒数量级。轨迹1120显示在一类似程序化电位的FN穿隧的程序化时间可以超过100毫秒。因此，此处所描述的调整偏压可以在相对低电压达成较快速的程序化。

作为对比，抹除操作的代表性偏压阶级显示于下表一中。

表一

	抹除
		未选取字元线	-8V
选取字元线	-8V
		切换字元线	-8V
未选取位元线	浮接
		选取位元线	浮接
PW	12V
		SSL	浮接/VD
GSL	浮接/VD
		CS	浮接

图7是显示所施加的切换电压V-SW与临界电压的改变的关系图，轨迹120是对应一具有-3V临界电压的切换记忆胞，而轨迹121是对应一具有1V临界电压的切换记忆胞。轨迹120显示此范例中低临界电压记忆胞的较佳切换电压范围大约是落在-4.6到-2.7V之间。而对1V临界电压记忆胞的较佳切换电压范围大约是落在-0.2到+1.6V之间。这些结果显示切换记忆胞的较佳切换电压范围是与此切换记忆胞的临界电压相关。此现象的发生是因为切换记忆胞的电导是由施加至其位元线的切换电压与临界电压的差值决定。因为在大多数情况下此切换记忆胞是一记忆胞，其临界电压会随着储存于其中的资料值而改变。

图8是一显示一包括许多个与非门串列的较大与非门阵列的启发临界电压分布250的示意图。在此临界电压分布250，在数值X3一给定数目的记忆胞具有一临界电压值，另一个数目的记忆胞在X4具有一临界电压值而另一个数目的记忆胞在中央值XC具有一临界电压值。对上述的三个代表性临界电压值，其具有一适当的切换电压范围。因此，对在X3具有临界电压值的记忆胞，其适当的切换电压范围是251。对在XC具有临界电压值的记忆胞，其适当的切换电压范围是252。对在X4具有临界电压值的记忆胞，其适当的切换电压范围是253。其结果是，对整个阵列而言，其适当的切换电压范围可以由分布255代表，自一X1值延伸至X2值。因此，在一大阵列的给定程序化操作，切换电压需要落在自X1到X2的范围内。在一代表性系统中，对一快速程序化操作低值X1的适当切换电压范围的外缘是发生在低于X3约0-1V，且对一快速程序化操作高值X2的适当切换电压范围的外缘是发生在大于X4约0-1V。在其他的系统中，适当切换电压范围可以在此临界电压范围之外延伸约2-3V。

使用此技术应用于一与非门记忆装置中，施加合适的切换电压至与目标记忆胞相邻的切换记忆胞的演算法会考量临界电压的变动。图9是显示施加切换电压通过此所需范围的一种机制。此演算法牵涉到在一系列的程序化脉冲的一步进(阶梯状)切换电压阶级，在每一次程序化脉冲后其具有一验证及重试步骤。如图9所示，第一脉冲261应具有较X1略小的大小。此系列中的每一个脉冲(如脉冲262)应该步进一个小电压，举例而言为0.2伏特。此系列中的最后一个脉冲263应具有较X2略大的大小。在替代实施例中，可以施加一步减系列，自较X2略大的脉冲开始而结束于较X1略小的脉冲。步进脉冲的优点是其可使用较简单的电路产生方波，而其缺点则是一给定目标记忆胞的程序化时间或许会依据其邻接切换记忆胞而改变。

图10则是显示一替代实施例，其是使用坡度切换电压。在程序化区间，此切换电压可以自较X1略小的基底阶级在一正坡度264逐渐增加至大于X2的峰值，然后再沿着线265落回低于X1。如此方式，在至少程序化区间的一部分可以穿过此切换记忆胞的合适的切换电压范围。对此坡度切换电压而言，坡度264的斜率应该足够小以保证所有的记忆胞具有足够的反应时间来进行此目标记忆胞的热载子注入程序化。此斜率可以根据记忆胞的型态而改变。大致预期不同与非门组态是具有斜率介于每微秒0.1伏特到每微秒10伏特之间。

图11则是显示一下降坡度切换电压。在图11所示的切换脉冲，此切换电压自略大于X2的阶级开始，且沿着线274下降至较X1略小的最小值，之后则沿着线275回到较高阶级。

图12则显示一切换电压脉冲285具有一斜率领先及落后边缘，其中此脉冲自较X1略小的阶级开始而增加至一略大于X2的阶级，且之后自大于X2的阶级减少回到小于X1的阶级。此具有斜率领先及落后边缘(284、285)的切换电压的脉冲，可以在斜率领先及落后边缘达成较快的程序化速度，其约为介于每微秒0.1伏特到每微秒10伏特之间。也如图所示一个反向的脉冲286，其中此脉冲在领先边缘286自大于X2的阶级减少至小于X1的阶级，且之后在落后边缘287自小于X1的阶级增加至大于X2的阶级。

其他的切换电压机制也可以使用。举例而言，可以首先感测切换记忆胞的临界电压，然后再施加一个较窄的切换电压范围以匹配此临界电压。

图13是显示多重切换记忆胞112、113、114邻接于阵列目标记忆胞100共同源极CS端的偏压条件的示意图。使用多重切换记忆胞，例如是两个，或是本范例中包括切换记忆胞112、113、114的三个记忆胞，此具有较高临界电压的记忆胞在一给定切换电压时会支配此程序化操作的表现。如此可以紧缩合适切换电压的分布。因此，图13为一电路示意图，其显示两个与非门串列101、102的布局图，其分别经由串列选择晶体管和接地选择晶体管而与各自的位元线BL-1、BL-2和一个共同源极线CS 105耦接。此处所示的偏压电压是程序化此与非门串列101对应字元线WL(i)的一目标记忆胞100。第一切换开关晶体管111由接地选择线GSL上的VD或是其他导通偏压以经过共同源极线CS 105将与非门串列与共同源极线CS 105耦接。第二切换开关晶体管112由串列选择线上的串列选择线导通电压V-PASS，及所选取位元线BL-1上的电压VD，将与非门串列上方与所选取的位元线BL-1耦接。对应字元线WL(i+1)、WL(i+2)、WL(i+3)的三个切换记忆胞112、113、114是邻接目标记忆胞100。因此，字元线WL(i+1)、WL(i+2)和WL(i+3)接收V-SW以支援热载子注入程序化区间。在未选取位元线上，其与0V耦接，等效源极和等效漏极区域经由未选取位元线BL-2及共同源极线CS 105被偏压至地。

替代地调整偏压及阵列组态也是可能的。代表性的应用显示于图14，牵涉到偏压使得在此与非门串列上的电流自共同源极线(低电压)流动至选取位元线(高电压)。图14显示替代实施例中的相反方向电流。在图14所示的范例中，选取位元线被偏压至地，而共同源极线被偏压至漏极电位VD。对应字元线WL(i)的目标记忆胞接收程序化电位。切换电压被施加于与非门串列位元线端的字元线WL(i-1)。自在接地电位的选取位元线的偏压电压用来建立与非门串列介于串列选择切换开关112与目标记忆胞156之间的等效源极区域。切换记忆胞155接收切换电压其供应切换记忆胞的电导以产生之前所描述的热载子注入条件。未选取位元线接收供应电位，例如是VD，其是与施加至共同源极线CS的偏压相同或接近。因此，未选取与非门串列的等效源极和等效漏极区域具有类似的电压而抑制热载子注入。

图15是显示另一替代实施例调整偏压未选取与非门串列中使用升压等效源极区域以抑制程序化干扰的示意图。在此安排下，偏压电压与图14中的类似，除了串列选择线被设置为VD之外，其是与位元线BL-2的偏压VD相同。其结果是，串列102的半导体主体的等效源极区域180自未选取位元线隔离。此外，其也因为字元线WL(i-1)接收切换电压的结果而自共同源极线隔离，将等效漏极区域181与等效源极区域180隔离。此隔离的等效源极区域180因为程序化区间电压脉冲是在V-PASS电位藉由电容耦合被自我升压，使得具有一电压阶级接近于等效漏极区域181。此外，在此串列的电流也被阻挡，抑制了热载子注入。

当此进行程序化的目标记忆胞是与非门串列中的第一个记忆胞时，与接地选择线相邻，造成没有记忆胞邻接于目标记忆胞的等效源极端而可以作为切换记忆胞。相对的，当此进行程序化的目标记忆胞是与非门串列中的最后一个记忆胞时，与串列选择线相邻，且此串列偏压以使得等效源极端在上方，再次造成没有记忆胞邻接于目标记忆胞的等效源极端而可以作为切换记忆胞。在这些情况下，串列选择线或接地选择线可以在合适偏压下以作为记忆胞的方式来控制半导体主体的电导。在替代实施例中，可以使用假字元线。

图16是显示类似于图3的字元线和一与非门阵列源-漏极串列的简要布局图，除此之外还额外加上底部假字元线BDWL邻接接地选择线GSL及顶部假字元线TDWL邻接串列选择线SSL。假如是使用一路程序化电流操作的话，假字元线可以仅放置在一侧。如图所示，源漏极串列500-503是垂直延伸于页面上。水平导线位于源漏极串列500-503之上。这些水平导线包括串列选择线SSL、顶部假字元线TDWL、字元线WL(0)到WL(N-1)及底部假字元线BDWL。此外水平导线还包括接地选择线GSL和共同源极线CS。在串列上端及下端的假字元线可以如同之前所描述的在热载子注入程序化时作为控制一假记忆胞之用。

图17是显示安排成虚拟接地与非门架构中七个与非门串列201-207的布局图。在此处所描述的虚拟接地与非门架构中，位元线同时作为与感测放大器耦接的位元线及与参考电压源耦接的参考线，其取决于所存取的行位置。此与非门串列由顶位元线选择晶体管BLT及底位元线选择晶体管BLB而与对应的一组位元线BL-1到BL-8耦接。为了说明起见，图中所示的偏压为将与非门串列204中与字元线WL(i)对应的一目标记忆胞300程序化的偏压。第一切换开关晶体管301由底位元线选择晶体管BLB上的V-PASS以将与非门串列204与位元线BL-5耦接，BL-5是接地。第二切换开关晶体管302由顶位元线选择晶体管BLT上的V-PASS以将与非门串列204与位元线BL-4耦接，BL-4是偏压至VD。在与非门串列204左侧的所有位元线BL-1到BL-3皆被偏压至VD。在与非门串列204右侧的所有位元线BL-6到BL-8皆被偏压至地。对应字元线WL(i+1)的切换记忆胞304是邻接目标记忆胞300。因此，字元线WL(i+1)接收V-SW。半导体主体中的区域310被偏压至等效漏极电压VD，因此设置与非门串列204的等效漏极区域。在右侧未选取的位元线上，等效漏极区域和源极区域312和313藉由位元线BL-5到BL-8被偏压至地以避免此串列上的记忆胞受到干扰。在左侧未选取的位元线上，区域314和315被耦接至相对高的电压(例如位元线BL-1到BL-3上的VD)以避免此串列上的记忆胞受到干扰。因此，当此切换记忆胞304接收一切换电压以致产生热载子注入，目标记忆胞300会由热载子注入程序化，而此阵列中的其他记忆胞不会受到干扰。

图18是显示类似图17的安排成虚拟接地与非门架构的调整偏压示意图，其中切换晶体管是在另一侧。此与非门串列由顶位元线选择晶体管BLT及底位元线选择晶体管BLB而与对应的一组位元线BL-1到BL-8耦接。为了说明起见，图中所示的偏压为将与非门串列204中与字元线WL(i+1)对应的一目标记忆胞320程序化的偏压。第一切换开关晶体管321由底位元线选择晶体管BLB上的V-PASS以将与非门串列204与位元线BL-5耦接，BL-5是偏压至VD。第二切换开关晶体管322由顶位元线选择晶体管BLT上的V-PASS以将与非门串列204与BL-4耦接，BL-4是接地。在与非门串列204左侧的所有位元线BL-1到BL-3皆被偏压至地。在与非门串列204右侧的所有位元线BL-6到BL-8皆被偏压至VD。对应字元线WL(i-1)的切换记忆胞324是邻接目标记忆胞320。因此，字元线WL(i-1)接收V-SW。将半导体主体中的区域331被偏压至等效漏极电压VD。在右侧未选取的位元线上，区域332和333被偏压至相对高的电压以避免此串列上的记忆胞受到干扰。而在左侧未选取的位元线上，区域334和335藉由位元线BL-1到BL-4被偏压至地以避免此串列上的记忆胞受到干扰。因此，会在目标记忆胞320发生热载子注入，而此阵列中的其他记忆胞不会受到干扰。

图19、图20和图21是显示在一密集封装的非常高密度阵列中使用共享位元线或是字元线解码技术的可行性的示意图，例如某些三维和先进二维阵列结构会遭遇到的。使用共享位元线或是字元线允许应用于较一般密集封装阵列中所需间距更大的驱动器及缓冲器。在这些组态中，具有许多位元线及许多共用源极线，其中第一与非门串列与多条位元线中的第一位元线耦接，且与多条共用源极线中的一第一共用源极线耦接，及第二与非门串列与多条位元线中的第一位元线耦接，且与多条共用源极线中的一第二共用源极线耦接。此第一与第二与非门串列可以如图19所示安排在列方向上邻接。此第一与第二与非门串列也可以如图20所示安排在行方向上邻接，或是如图21所示垂直堆叠成三维型态的结构。

在图19中，显示一共享位元线结构。与非门串列380、381、382、383显示于图中，其中与非门串列380、381经由共享接点398与位元线BL1耦接。类似地，与非门串列382、383经由共享接点399与位元线BL2耦接。两条共用源极线CS1和CS2分别是395和396，其安排用于此四个串列中。与非门串列380、382与共用源极线CS1 395耦接，而与非门串列381、383与共用源极线CS2 396耦接。目标记忆胞400的程序化调整偏压显示于图中。在此范例中，目标记忆胞与字元线WL7耦接。切换电压V-SW施加至字元线WL8。导通电压被施加至未选取字元线及接地选择线GSL。串列选择线SSL与供应电位VD耦接。第一共用源极线CS1与正4V耦接，而第二共用源极线CS2与0V耦接。此配置导致程序化目标记忆胞400具有等效源极区域的半导体主体介于SSL切换开关与目标记忆胞之间，且具有等效漏极区域的半导体主体介于GSL切换开关与目标记忆胞之间。分享字元线WL7的记忆胞401、402、403因为抑制条件被诱发而不会受到干扰。对记忆胞401而言，此记忆胞是在目标记忆胞的GSL侧是与第二共用源极线CS2耦接，其是设置于0V。因此，记忆胞401的等效源极和等效漏极端两者皆是与0V耦接且热载子注入被抑制。对记忆胞402和403而言，SSL线电压被设置在供应电位VD其不足以开启SSL切换开关，阻挡了此串列上的电流且抑制热载子注入。使用图19中的调整偏压，位元线缓冲器的间距可以被放宽且可以使用较大的缓冲器。

在图20中，显示一共享字元线结构，允许使用被放宽的字元线缓冲器间距为例。与非门串列480、481、482、483显示于图中，其中与非门串列480、482与位元线BL1耦接，其是标示为线450而沿着串列的方向延伸。与非门串列481、483与位元线BL2耦接，其是标示为线451而沿着串列的方向延伸。与与非门串列480、482以及与非门串列481、483横向相交的字元线是在显示于图20的425区域连接。两条共用源极线CS1和CS2分别是428和429，其安排用于此四个串列中。与非门串列480和481与共用源极线CS1 428耦接，而与非门串列482和483与共用源极线CS2 429耦接。替代地，与非门串列482和483与共用源极线CS2可以堆叠于与非门串列480和481与共用源极线CS1 428之上。在此范例中，目标记忆胞420与字元线WL7耦接，其耦接至未选取串列中的记忆胞421、422和423。切换电压V-SW施加至字元线WL8。导通电压被施加至未选取字元线及接地选择线GSL。串列选择线SSL与供应电位VD耦接。第一共用源极线CS1与正4V耦接，而第二共用源极线CS2与0V耦接。此配置导致程序化目标记忆胞420具有等效源极区域的半导体主体介于SSL切换开关与目标记忆胞之间，且具有等效漏极区域的半导体主体介于GSL切换开关与目标记忆胞之间。分享字元线WL7的记忆胞421、422、423因为抑制条件被诱发而不会受到干扰。对记忆胞421和423而言，其是与位元线BL-2耦接，在目标记忆胞的GSL侧的记忆胞是与第一共用源极线CS1耦接，其是设置于4V。此SSL线电压是设置于供应电位VD不足以开启SSL切换开关，阻挡了此串列上的电流且抑制热载子注入，即使此两个串列的共用源极线分别是设置于4V与0V。对记忆胞422而言，共用源极线CS2是设置于0V。因此，记忆胞421的等效源极和等效漏极端两者皆是与0V耦接且热载子注入被抑制。

图21是显示一垂直堆叠成三维型态与非门快闪记忆体的示意图，其在一层中的与非门串列与另一层中的与非门串列共享位元线，且每一层中的与非门串列与同层中的其他与非门串列分享共同源极线。使用这种组态，图20中的调整偏压可以施加以达成图21中三维型态与非门快闪记忆体的热载子程序化。图21显示2个平面的记忆胞具有6个电荷捕捉记忆胞安排成与非门组态，其代表性表示为正方体包括有许多平面及许多字元线。此2个平面的记忆胞定义在作为字元线WLn-1、WLn、WLn+1的导线1160、1161、1162的交点，具有第一堆叠的导电条纹、第二堆叠的导电条纹及第三堆叠的导电条纹。

记忆胞的第一平面包括记忆胞1170、1171、1172在导电条纹上的与非门串列，及记忆胞1173、1174、1175在导电条纹上的与非门串列。此范例中记忆胞的第二平面与正方体中的底平面对应，且包括记忆胞(例如1182、1184)以类似于第一平面的方式安排在与非门串列中。

如图中所示，作为字元线WLn的导线1161包括垂直延伸介于堆叠之间以将导线1160与第一平面上的记忆胞1170、1173耦接及与此堆叠中所有平面的记忆胞耦接。

在此安排中，串列选择晶体管1196、1197连接介于各自的与非门串列与对应的位元线BL1和BL2。类似地，在此正方体底平面的类似串列选择晶体管连接介于各自的与非门串列与此安排中对应的位元线BL1和BL2，使得解码可以施加至位元线。串列选择线1106与串列选择晶体管1196、1197连接且与字元线平行地安排，如图21所示。

共同源极选择晶体管1190、1191安排在与非门串列的相对侧且是用来将一选取层中的与非门串列与一共同源极参考线耦接。此共同源极参考线由此结构中的平面解码器解码。此接地选择线GSL可以使用与导线1160、1161、1162相同的方式实施。此串列选择晶体管及共同源极选择晶体管可以使用具有栅氧化层的相同介电堆叠作为某些实施例中的记忆胞。在其他的实施例中，可以使用典型的栅氧化层。此外，通道长度及宽度可以视设计需要而调整以提供晶体管的切换功能。图20中对于程序化操作的描述也可以用于此组态中，其中目标记忆胞是记忆胞A(图21中的1171)且电压V-SW被施加介于目标记忆胞和SSL线上的切换晶体管1196，且程序化干扰条件对记忆胞B(图21中的1174)作考量，代表与目标记忆胞相同平面和相同列上的记忆胞(并未程序化因为切换记忆胞1197未开启)，对记忆胞C(图21中的1182)作考量，代表与目标记忆胞相同平面和相同行上的记忆胞(并未程序化因为位元线及共同源极线电压两者皆接地)，对记忆胞D(图21中的1184)作考量，代表与目标记忆胞相同行但是不同列且不同平面上的记忆胞(并未程序化因为SSL线上的切换记忆胞1197未开启)。

根据以上安排，此串列选择和共同源极选择线被以一正方体接着一正方体的方式解码。此字元线被以一列接着一列的方式解码。此共同源极线被以一平面接着一平面的方式解码。而此位元线被以一行接着一行的方式解码。

图22是显示集成电路的简化示意图，其使用此处所描述的热载子注入程序化的与非门快闪记忆体。此集成电路810包括使用电荷捕捉或是浮动栅极记忆胞的一记忆体阵列812，其形成于举例而言，一半导体基板之上。字元线(列)接地选择及串列选择解码器(包括合适的驱动器)814与多条字元线816、串列选择线、和接地选择线耦接且电性沟通，且沿着记忆体阵列812的列方向排列。位元线(行)解码器及驱动器818与多条位元线820电性沟通且沿着记忆体阵列812的行方向排列，以自阵列812的记忆胞读取资料或写入资料至其中。选择性地，提供一共同源极线解码器819以支援一个如图20及图21所示的分享字元线及位元线安排。位址是由总线822提供给字元线及串列选择解码器814与位元线解码器818。方框824中的感测放大器与资料输入结构，包括读取、程序化及抹除模式的电流源，经由资料总线826与位元线解码器818耦接。资料由集成电路810上的输入/输出埠提供给资料输入线828，或者由集成电路810其他内部/外部的资料源，输入至方框824中的资料输入结构。其他电路830是包含于集成电路810之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由阵列所支持的系统单晶片功能。资料由方框824中的感测放大器，经由资料输出线832，提供至集成电路810，或提供至集成电路810内部/外部的其他资料终端。

在本实施例中所使用的控制器834，使用了偏压调整状态机构，控制了偏压调整供应电压及电流源836的应用，例如读取、程序化、抹除、抹除确认以及程序化确认电压或电流施加于字元线或位元线上，并使用存取控制流程控制了字元线/源极线的操作。该控制器也应用切换序列来诱发此处所描述的热载子程序化。控制器834可以使用业界所熟知的特殊功能逻辑电路来实施。在替代实施例中，该控制器834包括了通用目的处理器，其可使于同一集成电路，以执行一电脑程序而控制装置的操作。在又一实施例中，该控制器834是由特殊目的逻辑电路与通用目的处理器组合而成。此控制器834可以实施一种诱发热载子注入于一与非门阵列的一与非门串列中的一选取记忆胞的方法，其包含：

藉由施加一切换电压至邻接该所选取字元线的一字元线控制该与非门串列的电导，以诱发等效源极于该与非门串列的一选取记忆胞的一侧的一第一半导体主体区域中及诱发等效漏极于该与非门串列的该选取记忆胞的另一侧的一第二半导体主体区域中；

偏压该等效漏极至一漏源极端电压；

偏压该等效源极至一漏极端参考电压；以及

施加一大于一热载子注入能障阶级的程序化电位至该所选取记忆胞。

其中与非门阵列中的与非门串列实施例包括一第一切换开关介于此与非门串列的一第一端与位元线或参考线之间，及一第二切换开关介于此与非门串列的一第二端与位元线或参考线之间，其中该偏压包括开启包括此与非门串列的选取记忆胞的第一切换开关，及经由此第一切换开关施加漏极端电压至此第一半导体主体区域，且开启包括此与非门串列的选取记忆胞的第二切换开关，及经由此第二切换开关施加源极端电压至此第二半导体主体区域。

替代地，其中与非门阵列中的与非门串列实施例包括一第一切换开关介于此与非门串列的一第一端与位元线或参考线之间，及一第二切换开关介于此与非门串列的一第二端与位元线或参考线之间，其中该偏压包括开启包括此与非门串列的选取记忆胞的第一切换开关，及经由此第一切换开关施加源极端电压至此第一半导体主体区域，且开启包括此与非门串列的选取记忆胞的第二切换开关，及经由此第二切换开关施加漏极端电压至此第二半导体主体区域。

此控制器834可以组态为藉由关闭至少一未选取与非门串列上的第一或第二切换开关的一者实施一偏压操作以防止程序化干扰。此外，此控制器834也可以组态为藉由开启至少一未选取与非门串列上的第一及第二切换开关实施一偏压操作以防止程序化干扰。

此处所描述的程序化方法包括使用共同源极架构应用至传统的与非门阵列中，及具有虚拟接地型态架构的修改后的与非门阵列中。对每一种阵列型态，程序化可以藉由电流在第一及第二方向流动而达成。根据第一电流方向，等效漏极是位于与非门串列的上方部分，且等效源极是位于下方部分。对于第二电流方向，等效源极是位于与非门串列的上方部分，且等效漏极是位于下方部分。此外，此程序化方法使用三种不同的偏压方法以抑工艺程序化干扰。对此第一方向偏压方法，未选取串列的等效源极及等效漏极两端可以同时接地以抑制热载子注入。对此第二方向偏压方法，程序化抑制条件可以藉由将等效漏极端与一漏极电位耦接，且将串列与电流解除耦接以允许电容升压此等效源极端至与漏极电位接近的电压而诱发，也抑制了程序化干扰。此外，对任何使用第二方向电流的程序化而言，等效漏极端与等效源极端可以与相同或接近的电位耦接而抑工艺程序化干扰。

一种新的与非门快闪记忆体程序化方法被提供，其因为较低操作电压而抑工艺程序化干扰。一种新的程序化根据使用切换电位以达成热载子注入而可使用较低的操作电压。此较低操作电压的结果是，此集成电路上的驱动电路可以仅使用单一MOSFET工艺来实施，而不需要额外的高电压MOSFET工艺。

此外，此程序化方法的字元线电压也低于传统与非门快闪记忆体FN程序化所需。因此，也不需要非常高电压的驱动装置。此外，此通过与非门快闪记忆体中穿隧氧化层的垂直电场也小于FN程序化所需。因为所需的较低电场，装置的可靠性也被提升。

更进一步，较传统FN操作本发明所需为低的程序化及导通V-PASS电压导致字元线层间介电层的电压降低，且因此减少了字元线层间介电层因为字元线间距缩小而产生的崩溃问题。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种记忆体，其特征在于其包含：

多个记忆胞串联安排于一半导体主体中；

多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及

控制电路与多条位元线耦接，以适合利用下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化：

在一程序化区间时偏压该多个记忆胞的第一及第二侧之一至一漏极端电压，且偏压该第一及第二侧的另一者至一源极端电压；

在该程序化区间时施加漏极端导通电压至介于该所选取字元线与该第一及第二侧的一者之间的字元线；

在该程序化区间时施加源极端导通电压至介于该所选取字元线与该第一及第二侧的另一者之间的字元线；

在该程序化区间时施加一程序化电压至该所选取字元线；及

施加一切换电压至与该所选取字元线及其对应的选取记忆胞邻接的字元线及其对应的记忆胞，以控制在该程序化区间时的电导。

2.根据权利要求1所述的记忆体，其特征在于其中所述的切换电压在该程序化区间时会变动，使得在该程序化区间的一部分时热载子注入发生在该所选取记忆胞以设置该所选取记忆胞至一程序化临界阶级。

3.根据权利要求1所述的记忆体，其特征在于其中所述的施加一切换电压包括一段时间包含一系列的增加或减少大小的脉冲。

4.根据权利要求1所述的记忆体，其特征在于其中所述的施加一切换电压包括施加一个或多个具有一快速上升或快速下降边缘至少一者的脉冲。

5.根据权利要求1所述的记忆体，其特征在于其中所述的多个记忆胞安排成一与非门串列。

6.根据权利要求1所述的记忆体，其特征在于更包括一第一切换开关在一参考线与该多个记忆胞的该第一侧之间，及一第二切换开关在一第一位元线与该多个记忆胞的该第二侧之间，且其中该控制电路在该程序化区间开启该第一切换开关及开启该第二切换开关。

7.根据权利要求6所述的记忆体，其特征在于更包括第二多个记忆胞与该多条字元线耦接，一对应的第一切换开关在该参考线与该第二多个记忆胞的一第一侧之间，及一对应的第二切换开关在一第二位元线与该第二多个记忆胞的一第二侧之间，且其中该控制电路经由该第一位元线施加该漏极端电压至该第二多个记忆胞的该第二侧，经由该参考线施加该源极端电压至该第二多个记忆胞的该第一侧，且经由该第二位元线施加一与该源极端电压相同或接近的电压至该第二多个记忆胞的该第二侧以抑制热载子注入。

8.根据权利要求6所述的记忆体，其特征在于更包括第二多个记忆胞与该多条字元线耦接，一对应的第一切换开关在该参考线与该第二多个记忆胞的该第一侧之间，及一对应的第二切换开关在一第二位元线与该第二多个记忆胞的该第二侧之间，且其中该控制电路经由该第一位元线施加该源漏端电压至该第二多个记忆胞的该第二侧，经由该参考线施加该漏极端电压至该第二多个记忆胞的该第一侧，且经由该第二位元线施加一与该漏极端电压相同或接近的电压至该第二多个记忆胞的该第二侧以抑制热载子注入。

9.根据权利要求6所述的记忆体，其特征在于更包括第二多个记忆胞与该多条字元线耦接及一第二位元线，且其中该控制电路线施加一电压至该第二位元线以抑制热载子注入。

10.根据权利要求6所述的记忆体，其特征在于更包括额外的记忆胞与该多个记忆胞串联于该半导体主体中及一额外的字元线，且放置介于该多个记忆胞与该第一及第二切换开关的一者之间，且其中该控制电路线在程序化与该额外的字元线邻接的一目标记忆胞时施加该切换电压至该额外的字元线。

11.根据权利要求1所述的记忆体，其特征在于更包括一第一切换开关在一参考线与该多个记忆胞的该第一侧之间，及一第二切换开关在一位元线与该多个记忆胞的该第二侧之间。

12.根据权利要求11所述的记忆体，其特征在于更包括第二多个记忆胞与该多条字元线及一第二位元线耦接，且其中该控制电路线在该程序化区间操作以偏压该第二位元线使得在该选取字元线的一第一侧的该第二多个记忆胞的一第一半导体主体区域及在该选取字元线的一第二侧的该第二多个记忆胞的一第二半导体主体区域被偏压至接近一给定电压阶级，例如是该源极端电压或是该漏极端电压，以抑制热载子产生。

13.根据权利要求1所述的记忆体，其特征在于更包括多条位元线及多条共同源极线，其中该多个记忆胞安排成一第一与非门串列与该多条位元线中的一第一位元线及该多条共同源极线中的一第一共同源极线耦接，且包括：

多个额外的与非门串列与该多条字元线、该多条位元线及该多条共同源极线耦接，且其中该多个额外的与非门串列中的一第二与非门串列与该第一位元线及该多条共同源极线中的一第二共同源极线耦接。

14.根据权利要求13所述的记忆体，其特征在于其中所述的第一及第二与非门串列是安排成沿着一列方向彼此邻近。

15.根据权利要求13所述的记忆体，其特征在于其中所述的第一及第二与非门串列是安排成沿着一行方向彼此邻近。

16.根据权利要求1所述的记忆体，其特征在于更包括多层的记忆胞、多条位元线及多条共同源极线，其中该多个记忆胞安排成一第一与非门串列在该多层中的一层与该多条位元线中的一第一位元线及该多条共同源极线中的一第一共同源极线耦接，且包括：

多个额外的与非门串列与该多条字元线、该多条位元线及该多条共同源极线耦接，且其中该多个额外的与非门串列中的一第二与非门串列与该多层中的另一层耦接至该第一位元线及该多条共同源极线中的一第二共同源极线，且该多个额外的与非门串列中的一第三与非门串列与该多层中的该另一层耦接至该另一位元线及该第一共同源极线。

17.根据权利要求1所述的记忆体，其特征在于其中所述的控制电路在该程序化区间时施加该切换电压至超过一条字元线。

18.根据权利要求1所述的记忆体，其特征在于其中所述的多个记忆胞安排成一共同源极与非门快闪记忆体阵列中的一与非门串列。

19.根据权利要求1所述的记忆体，其特征在于其中所述的多个记忆胞安排成一虚拟接地与非门快闪记忆体阵列中的一与非门串列。

20.一种记忆体，其特征在于其包含：

一与非门串列包含多个记忆胞串联安排于一半导体主体中；

偏压该第一半导体主体区域至一源极端电压；

偏压该第二半导体主体区域至一漏极端电压；及

21.一种与非门快闪记忆体的低电压程序化方法，其特征在于其是诱发热载子注入于一与非门阵列的一与非门串列中的一选取记忆胞，该方法包括以下步骤：

偏压该等效漏极至一漏源极端电压；

偏压该等效源极至一漏极端参考电压；以及

22.根据权利要求21所述的方法，其特征在于其中所述的与非门阵列中的该与非门串列包括一第一切换开关在一位元线或参考线与该与非门串列的一第一侧之间，及一第二切换开关在一位元线或参考线与该与非门串列的一第二侧之间，且其中该偏压包括：

开启该与非门串列中的该第一切换开关，包括该选取记忆胞及经由该第一切换开关施加该源极端电压至该与非门串列的该第一侧；及

开启该与非门串列中的该第二切换开关，包括该选取记忆胞及经由该第二切换开关施加该漏极端电压至该与非门串列的该第二侧。

23.根据权利要求21所述的方法，其特征在于其中所述的与非门阵列中的该与非门串列包括一第一切换开关在一位元线或参考线与该与非门串列的一第一侧之间，及一第二切换开关在一位元线或参考线与该与非门串列的一第二侧之间，且其中该偏压包括：

开启该与非门串列中的该第一切换开关，包括该选取记忆胞及经由该第一切换开关施加该漏极端电压至该与非门串列的该第一侧；以及

开启该与非门串列中的该第二切换开关，包括该选取记忆胞及经由该第二切换开关施加该源极端电压至该与非门串列的该第二侧。

24.根据权利要求23所述的方法，其特征在于更包括关闭至少一未选取与非门串列中的该第一及第二切换开关的一者。

25.根据权利要求23所述的方法，其特征在于更包括开启至少一未选取与非门串列中的该第一及第二切换开关。