JP6303224B2 - Pチャネル3次元メモリアレイ - Google Patents
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Description
米国特許出願公開公報第2012/0007167号(公開日:2012年1月12日、出願日:2011年1月31日、発明の名称:「3D MEMORY ARRAY WITH IMPROVED SSL AND BL CONTACT LAYOUT」
米国特許出願公開公報第2012/0007167号(公開日:2012年1月12日、出願日:2011年1月31日、発明の名称:「ARCHITECTURE FOR A 3D MEMORY ARRAY」
米国特許出願第13/772,058号(出願日:2013年2月20日、発明の名称:「3D NAND FLASH MEMORY」)例えば、米国特許出願公開公報第2012/0007167号では、複数のリッジを含む3Dメモリデバイスが開示されている。リッジは、複数のストライプ状に形成され、導電材料で形成され、絶縁材料で互いに分離されており、デコード回路を介してセンス増幅器に結合され得るビットラインとして設けられている。
Claims (12)
- NANDアレイにおけるpチャネルのNANDストリングにおいて選択されたメモリセルにおいてホットエレクトロン注入を発生させる方法であって、
前記選択されたメモリセルをプログラミングするべく、プログラミングバイアス構成を印加する段階と、
ファウラー−ノルトハイム(FN)正孔トンネリングを利用して、メモリセルを含む選択されたブロックを消去する段階と、
局所的なセルフブーストによって、選択されていないメモリセルにおける消去を禁止する段階と、を備え、
前記プログラミングバイアス構成は、
前記選択されたメモリセルの第1の側の第1の半導体ボディ領域と、前記選択されたメモリセルの第2の側の第2の半導体ボディ領域との間においてキャリアの流れをブロックする、前記選択されたメモリセルに結合されているワードライン上の正のプログラミング電圧パルスと、
前記選択されたメモリセルの前記第1側の複数のワードラインのうちのワードライン上の負のドレイン側通過電圧パルスと、
前記選択されたメモリセルの前記第2の側の複数のワードラインのうちのワードライン上の負のソース側通過電圧と、
前記負のドレイン側通過電圧パルスが印加されている間、選択されたビットラインと、前記選択されたメモリセルの前記第1の側の前記第1の半導体ボディ領域との間において電流をブロックして、前記第1の半導体ボディ領域の容量性ブーストを発生させてブーストされた負の電圧レベルを実現するバイアス電圧、および、ソースラインと、前記選択されたメモリセルの前記第2の側の前記第2の半導体ボディ領域との間に電流を発生させて、前記選択されたメモリセルの前記第2の側の前記第2の半導体ボディ領域を前記ソースラインに結合するバイアス電圧と
を有する方法。 - 前記NANDアレイに含まれる前記NANDストリングは、前記NANDストリングの第1の端部と、ビットラインまたは基準ラインとの間に第1のスイッチを有し、前記NANDストリングの第2の端部と、ビットラインまたは基準ラインとの間に第2のスイッチを有し、
選択されたビットラインと、前記選択されたメモリセルの前記第1の側の前記第1の半導体ボディ領域との間において電流をブロックするための前記バイアス電圧は、前記選択されたメモリセルを含む前記NANDストリングにおける前記第1のスイッチをオフに制御する電圧を含み、
前記ソースラインと、前記選択されたセルの前記第2の側の前記第2の半導体ボディ領域との間において電流を発生させるための前記バイアス電圧は、前記第2のスイッチをオンに制御して、基準電圧を前記ソースラインに印加する電圧を含む請求項1に記載の方法。 - 前記NANDアレイは、3Dアレイを含む請求項1または2に記載の方法。
- 前記プログラミングバイアス構成は、前記負のドレイン側通過電圧パルスを印加している間、選択されていないNANDストリングで容量性ブーストが発生しないようにするバイアス電圧を含む請求項1から3の何れか1項に記載の方法。
- 選択されていないメモリセルの消去を禁止しつつ、FN正孔トンネリングを利用して前記選択されたメモリセルを消去する段階を備える請求項1から4の何れか1項に記載の方法。
- 前記選択されたメモリセルをプログラミングすることは、選択されていないメモリセルのワードラインに負の通過電圧を印加することを含む請求項1から5の何れか1項に記載の方法。
- 前記正のプログラミング電圧パルスは、絶対値の大きさが15V未満である請求項1から6の何れか1項に記載の方法。
- 選択されていないメモリセルのビットラインに負でない電圧を印加する段階を備える請求項1から7の何れか1項に記載の方法。
- n型半導体ボディ部に直列に配置されているpチャネルの複数のメモリセルを含むNANDストリングを複数有する3D NANDアレイと、
前記複数のメモリセルのうち対応するメモリセルに結合されている複数のワードラインと、
前記複数のワードラインに結合されており、バンド間トンネリングホットエレクトロン注入を発生させるプログラミングバイアス構成を用いて、選択されたワードラインに対応する前記複数のメモリセルのうち一の選択されたメモリセルをプログラミングする制御回路と、を備え、
前記制御回路は、選択的消去バイアス構成を用いて、前記複数のメモリセルのうち一の選択されたメモリセルを消去するメモリ。 - 前記プログラミングバイアス構成は、
前記選択されたメモリセルの第1の側の第1の半導体ボディ領域と、前記選択されたメモリセルの第2の側の第2の半導体ボディ領域との間においてキャリアの流れをブロックする、前記選択されたメモリセルに結合されているワードライン上の正のプログラミング電圧パルスと、
前記選択されたメモリセルの前記第1の側の複数のワードラインのうちのワードライン上の負のドレイン側通過電圧パルスと、
前記選択されたメモリセルの前記第2の側の複数のワードラインのうちのワードワイン上の負のソース側通過電圧と、
前記負のドレイン側通過電圧パルスが印加されている間、選択されたビットラインと、前記選択されたメモリセルの前記第1の側の前記第1の半導体ボディ領域との間において電流をブロックして、前記第1の半導体ボディ領域の容量性ブーストを発生させてブーストされた負の電圧レベルを実現するバイアス電圧、および、ソースラインと、前記選択されたメモリセルの前記第2の側の前記第2の半導体ボディ領域との間に電流を発生させて、前記選択されたメモリセルの前記第2の側の前記第2の半導体ボディ領域を前記ソースラインに結合するバイアス電圧と
を有する請求項9に記載のメモリ。 - 前記選択的消去バイアス構成は、
前記選択されたメモリセルに結合されているワードライン上の負の消去電圧パルスと、
前記複数のワードラインのうち選択されていないワードライン上の、絶対値の大きさが前記負の消去電圧パルスよりも小さい負のドレイン側通過電圧パルスと、
前記負の消去電圧パルスが印加されている間、選択されたビットラインと、前記選択されたメモリセルを含むNANDストリングとの間に電流を発生させるバイアス電圧、および、ソースラインと、前記選択されたメモリセルを含む前記NANDストリングとの間に電流を発生させるバイアス電圧と、
前記負の消去電圧パルスが印加されている間、選択されていないビットラインと、前記選択されたメモリセルを含まないNANDストリングとの間の電流をブロックするバイアス電圧、および、前記負の消去電圧パルスが印加されている間、ソースラインと、前記選択されたメモリセルを含まないNANDストリングとの間の電流をブロックするバイアス電圧と
を有する請求項10に記載のメモリ。 - 前記制御回路は、−FN正孔トンネリングを発生させるブロック消去バイアス構成によってブロック消去を行う請求項9から11の何れか1項に記載のメモリ。
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