TWI574266B - 用於三維反及閘快閃記憶體的and型sgvc結構 - Google Patents

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TWI574266B
TWI574266B TW104121436A TW104121436A TWI574266B TW I574266 B TWI574266 B TW I574266B TW 104121436 A TW104121436 A TW 104121436A TW 104121436 A TW104121436 A TW 104121436A TW I574266 B TWI574266 B TW I574266B
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Description

用於三維反及閘快閃記憶體的AND型SGVC結構 【相關申請案】
本申請案係主張申請日為2015年2月9日之美國編號第62/117,958專利臨時申請案(provisional patent application)的優先權，其中該申請案將通過引用併入(incorporated by reference)的方式，將此專利全文收載於本揭露內容之中。
本發明有關於一種高密度記憶體裝置(high density memory device)，特別是有關於一種複數個記憶胞的複數平面被排列為一三維陣列(a three-dimensional 3D array)的記憶體裝置。
高密度記憶體裝置(High density memory device)被設計為包括快閃記憶胞(flash memory cell)或其他類型記憶胞的多個陣列。在某些實施例中，這些記憶胞包括可被排列成三維結構的薄膜電晶體(thin film transistor)。
一三維記憶體裝置可包括記憶胞之反及閘串列(NAND strings)的一陣列。此記憶體裝置可包括一積體電路基板(integrated circuit substrate)及複數個由絕緣材料分開的導電條帶(conductive strip)之堆疊，這些堆疊包括至少用以作為接地選擇線(ground select line,GSL)的導電條帶的一底部平面、用以作為字元線(word line,WL)的導電條帶的複數個中間平面，以及用以作為串列選擇線(string select line,SSL)的導電條帶的一頂部平面。主動條帶(Active strip)被設置(dispose)於這些堆疊之上，且垂直地排列(arranged orthogonally)在這些堆疊之上。包括電荷儲存結構(charge storage structure)的記憶胞形成於這些堆疊上的主動條帶之側表面(side surface)與這些字元線的交點(cross-point)。
一三維記憶體裝置可包括不同的金屬層(metal layer)以配線(routing)字元線、串列選擇線、接地選擇線、連接至主動條帶的位元線(bit line)，以及諸如此類。舉例來說，位於這些導電條帶的堆疊上之一第一金屬層(first metal layer)可包括用以配線局部源極線(local source line)的多條導線(conductor line)，位於這第一金屬層上的一第二金屬層(second metal layer)可包括用以配線位元線的多條導線，以及位於這第二金屬層上的一第三金屬層(second metal layer)可包括用以配線字元線、串列選擇線和接地選擇線的多條導線。導電條帶的頂部平面中的串列選擇線(SSL)被配線至此三維記憶體裝置中的一列解碼器(row decoder)。此列解碼器解碼串列選擇線及接地選擇線以執行此三維記憶體裝置中的記憶胞之讀取、寫入及抹除(erase)操作。此第三金屬層包括此三維記憶體裝置中的各別串列選擇線的各別導線。舉例來說，對32個反及閘串列中的32條串列選擇線來說，第三金屬層包括32條導線配線至32條串列選擇線。在一金屬層(例如第三金屬層)的串列選 擇線之配線效率被串列選擇結構(string select structure)影響。
因此，有需要於三維積體電路記憶體提供有效率的串列選擇結構。
本揭露技術提供有效率的串列結構，其藉由減少一金屬層上之串列選擇線配線至列解碼器的導線數量，以改善配線效率。在一個實施例中，對(N乘以K)個串列選擇線來說，用以配線串列選擇線至列解碼器的金屬層上的導線數量由(N x K)減少至(N+K)，其中N及K係正整數。舉例來說，若N=4及K=8，在金屬層上的導線數量由(N x K=4 x 8=32)減少至(N+K=4+8=12)。
一記憶體裝置(memory device)包括複數個導電條帶(conductive strip)的複數個串列(string)。複數個導電條帶之複數個堆疊(stack)，包括複數個第一上條帶(first upper strip)、複數個第二上條帶(second upper strip)及複數個中間條帶(intermediate strip)，此些第一上條帶係作為此些串列中的複數條第一串列選擇線(first string select line)，此些第二上條帶係作為此些串列中的複數條第二串列選擇線(second string select line)，此些中間條帶係作為此些串列中的複數條字元線(word line)。此些第二上條帶可設置於該些第一上條帶與此些中間條帶之間。
此記憶體裝置包括耦接至此些第一串列選擇線及此 些第二串列選擇線的一控制電路，以及藉由施加一第一啟動電壓(first turn-on voltage)至耦接於一特定串列之此些第一串列選擇線之其中之一、及施加一第二啟動電壓(second turn-on voltage)至耦接於此特定串列之此些第二串列選擇線之其中之一，用以選擇此特定串列。此第二啟動電壓係低於此第一啟動電壓。
此控制電路藉由施加一關閉電壓至此些第一串列選擇線之一第一串列選擇線及此些第二串列選擇線之一第二串列選擇線之一或兩者，用以取消選擇(deselect)此些串列中之一特定串列，此些第一串列選擇線耦接此特定串列，此些第二串列選擇線耦接此特定串列。
此些記憶胞的此些串列包括複數組串列。此記憶體裝置包括複數個第一串列選擇結構(first string select structure)，其中各第一串列選擇結構耦接於此複數組串列中的一各別串列組中的第一串列選擇線，以及複數個第二串列選擇結構(second string select structure)，其中各第二串列選擇結構耦接於此複數組串列中的各組串列中的一各別第二串列選擇線。此些第一串列選擇結構的一第一串列選擇結構與此些第二串列選擇結構的一第二串列選擇結構之一結合(combination)選擇此複數組串列中的一串列。各第二串列選擇結構耦接此複數組串列中的各別串列組中的複數的串列。
此些記憶胞之此些串列包括K組的N個串列(K sets of N strings)。此記憶體裝置可包括K個第一串列選擇結構， 其中各K個第一串列選擇結構耦接此K組的N個串列中的一各別組中的N條第一串列選擇線，以及N個第二串列選擇結構，其中各N個第二串列選擇結構耦接此K組的N個串列中的一各別第二串列選擇線。此K個第一串列選擇結構中的一第一串列選擇結構與此N個第二串列選擇結構中的一第二串列選擇結構的一結合(combination)選擇此K組的N個串列中的一串列。
此K個第一串列選擇結構可包括一第一圖案化導體層(first patterned conductor layer)中的K個第一連結元件(first linking element)，此第一圖案化導體層位於此些導電條帶的堆疊之上，其中各K個第一連結元件連接此K組的N個串列中的一各別組中的N條第一串列選擇線。此N個第二串列選擇結構可包括此第一圖案化導體層中的N個第二連結元件(second linking element)，其中各N個第二連結元件連接此K組的N個串列中的各組中的一各別第二串列選擇線。
此K個第一串列選擇結構可包括複數個第一層間連接器(first interlayer connector)，此些第一層間連接器各別連接K條第一圖案化導線(first patterned conductor lines)至該K個第一連結元件。此N個第二串列選擇結構包括複數個第二層間連接器(second interlayer connector)，此些第二層間連接器各別連接N條第二圖案化導線(second patterned conductor lines)至此N個第二連結元件。此K條第一圖案化導線及此N條第二圖案化導線設置在高於(higher)此第一圖案化導體層的一或複數個圖案化導體層 中，此K條第一圖案化導線及此N條第二圖案化導線連接此K組的N個串列至一串列解碼器(string decoder)。
在一實施例中，該些堆疊包括複數個偶數堆疊(even stack)及複數個奇數堆疊(odd stack)。該記憶體裝置包括複數個資料儲存結構(data storage structure)，此些資料儲存結構位在對應該些堆疊中的複數個導電條帶之複數個偶數堆疊及複數個奇數堆疊的側壁上，以及複數個半導體膜設置於此些資料儲存結構上，此些資料儲存結構在此些對應的偶數堆疊及奇數堆疊的側壁上，以及此些半導體膜連接以形成一電流通路(current path)，此電流通路由此些對應偶數堆疊上的此些半導體膜的上端(upper end)至下端(lower end)，以及由此些對應奇數堆疊上的此些半導體膜的下端至上端。
此些導電條帶的偶數堆疊包括此些第一上條帶及此些第二上條帶，此些第一上條帶用以作為此些第一串列選擇線，此些第二上條帶用以作為此些第二串列選擇線。此些導電條帶的奇數堆疊包括複數個上條帶用以作為複數個接地選擇線(ground select line)。至少此些導電條帶的偶數堆疊及奇數堆疊之一包括複數個底部條帶(bottom strip)，此些底部條帶用以作為設置在此些中間條帶下方的複數個輔助閘極(assist gate)。
在另一實施例中，複數個資料儲存結構設置在此些堆疊中的複數個導電條帶的堆疊的側壁上。複數個半導體膜設置於此些堆疊的側壁上的此些資料儲存結構上，形成由此些堆疊上 的此些半導體膜的一上端至一下端的一電流通道。
本揭露技術之其他方面以及優點可見於以圖式及以下的詳細敘述與專利申請範圍。
101‧‧‧絕緣層
105‧‧‧氮化矽層
111、113、115、117‧‧‧奇數堆疊
112、114、116、118‧‧‧偶數堆疊
121~125‧‧‧絕緣材料層
130‧‧‧資料儲存結構
131‧‧‧電荷儲存層
132‧‧‧穿隧層
133‧‧‧阻擋層
140‧‧‧半導體膜
145‧‧‧電流通路
150‧‧‧絕緣材料
161‧‧‧空氣間隙
173~175‧‧‧導電部
177~179‧‧‧導電部
183~185‧‧‧導電部
187、188‧‧‧導電部
2040、2044、2048、2049‧‧‧源極參考導線
2070、2071、2080、2081‧‧‧導電部
210‧‧‧第一串列選擇開關
220‧‧‧第二串列選擇開關
230‧‧‧記憶胞
310‧‧‧第一著陸區
311‧‧‧層間連接器
390‧‧‧第二著陸區
391‧‧‧層間連接器
405‧‧‧區塊選擇開關
411、412‧‧‧第一層間連接器
421、422‧‧‧第二層間連接器
431、432‧‧‧第一圖案化導線
441、441b‧‧‧奇數堆疊
442、442b‧‧‧偶數堆疊
443‧‧‧奇數堆疊
443b‧‧‧堆疊
444‧‧‧偶數堆疊
444b‧‧‧堆疊
445、445b‧‧‧奇數堆疊
446、446b‧‧‧偶數堆疊
447、447b‧‧‧奇數堆疊
448、448b‧‧‧偶數堆疊
451、452‧‧‧第二圖案化導線
460‧‧‧SSL/ASSL/GSL解碼器
470‧‧‧狀態機
480‧‧‧頁面緩衝區
612、612b、656、656b、678、678b‧‧‧反及閘串列
705‧‧‧區塊選擇開關
711、712‧‧‧第一層間連接器
731、732‧‧‧第一圖案化導線
742、742b、744、744b、746、746b、748、748b‧‧‧反及閘串列
751、752‧‧‧第二圖案化導線
760‧‧‧串列解碼器
770‧‧‧狀態機
780‧‧‧頁面緩衝區
800‧‧‧積體電路
805‧‧‧資料匯流排
810‧‧‧控制電路
820‧‧‧偏壓電路
830‧‧‧匯流排
840‧‧‧SSL/ASSL/GSL解碼器
845‧‧‧SSL/ASSL/GSL線
850‧‧‧偶數/奇數層級解碼器
855‧‧‧偶數/奇數字元線
860‧‧‧記憶體陣列
865‧‧‧全域位元線
870‧‧‧全域位元線行解碼器
875‧‧‧第一資料線
880‧‧‧感測放大器及程式緩衝區電路
885‧‧‧第二資料線
890‧‧‧多階資料緩衝區
891‧‧‧輸入/輸出電路
893‧‧‧資料通道
AG‧‧‧輔助閘極
WL‧‧‧字元線
DG0‧‧‧偽條帶
SSL0~SSL3‧‧‧第一串列選擇線
ASSL0~ASSL3‧‧‧第二串列選擇線
GSL、GSL0~GSL4‧‧‧接地選擇線
BL0~BL2‧‧‧位元線
SSLN、SSLN+1‧‧‧第一連結元件
ASSLN、ASSLN+1‧‧‧第二連結元件
G0、G1、G7、G8、G14、G15‧‧‧閘極
CSL‧‧‧共同源極線
VSSL1‧‧‧第一啟動電壓
VASSL1‧‧‧第二啟動電壓
VSSL2、VASSL2‧‧‧關閉電壓
Vpgm‧‧‧程式化電壓
第1圖係繪示此處所述之一三維反及閘記憶體裝置(3D NAND memory device)的簡化透視圖。
第2圖係更詳細的繪示第1圖所示之導電條帶的堆疊。
第3圖係繪示此處所述之用於一三維反及閘記憶體裝置中的第一串列選擇線及第二串列選擇線的第一連結元件及第二連結元件的布局視圖。
第4圖係繪示此處所述之一三維反及閘記憶體裝置的簡化示意圖。
第5圖係繪示第4圖中，沿著Y方向在第一串列選擇線及第二串列選擇線上，用以選擇及取消選擇記憶胞的串列之偏壓的部分簡化示意圖。
第6A、6B及6C圖係繪示第4圖中，沿著X方向在第一串列選擇線及第二串列選擇線上，用以選擇及取消選擇記憶胞的串列之偏壓的部分簡化示意圖。
第7圖係繪示本揭露技術的另一實施例的簡化示意圖。
第8圖係繪示包括一三維垂直薄通道膜反及閘陣列(3D,vertical thin-channel film NAND array)之一積體電路的簡化晶片 方塊圖。
本發明的實施例之詳細內容，將參照所附圖式詳述如下。然應注意的是，以下的說明內容並非將本發明的技術手段限定於某特定的結構或方法實施例。相反的，本發明的技術手段可以結合其他的特徵、元件、方法或實施例來加以實施。較佳實施例的提出，僅係為了明白說明本發明的技術手段，並非用已限定本發明的範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。任何該領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。不同實施例中相同的元件，將以相同的元件符號加以表示。
第1圖係繪示此處所述之一三維反及閘記憶體裝置的簡化透視圖。此記憶體裝置包括複數個導電條帶的串列。複數個導電條帶的堆疊包括第一上條帶(first upper strip)、第二上條帶(second upper strip)及中間條帶(intermediate strip)，第一上條帶用以作為複數個串列中的第一串列選擇線(first string select line)，第二上條帶用以作為複數個串列中的第二串列選擇線(second string select line)，中間條帶用以作為複數個串列中的字元線(word line)。
複數個導電條帶的堆疊包括偶數堆疊(例如112、114、116及118)及奇數堆疊(例如：111、113、115及117)。導電條帶的偶數堆疊112、114、116及118包括作為用以作為第一串列選擇線(例如SSL0、SSL1、SSL2 及SSL3)的第一上條帶、用以作為第二串列選擇線(例如ASSL0、ASSL1、ASSL2及ASSL3)的第二上條帶，以及用以作為字元線(例如WL)的中間條帶，其中第二上條帶設置於第一上條帶及中間條帶之間。第一串列選擇線以及第二串列選擇線將詳述於第3圖及第4圖。
這些記憶體裝置中的導電條帶的堆疊(例如：111、113、115及117)可包括作為接地選擇線(例如：GSL0、GSL1、GSL2及GSL3)的上條帶。一奇數堆疊(例如111)亦可包括此奇數堆疊中位於上條帶(例如GSL0)及那些中間條帶(例如WLs)之間的一偽條帶(dummy strip)(例如DG0)，此偽條帶不用以形成作為資料儲存的記憶胞，但用以避免此奇數堆疊中的接地選擇線(例如GSL0)之閘極感應汲極洩漏(gate induced drain leakage,GIDL)。至少這些導電條帶之偶數堆疊及奇數堆疊之一可包括設置於中間條帶下作為輔助閘極(assist gates,AG)的底部條帶。
這些導電條帶的堆疊可被設置在一絕緣層101或半導體基板(semiconductor substrate)上的其他介電層上，此絕緣層可包括氧化矽(silicon oxide)。堆疊111至118包括絕緣材料層121、122、123、124及125，將堆疊內的導電條帶彼此分隔。在此所述的實施例中，導電材料可為P型重摻雜多晶矽(P+ polysilicon)或選自與資料儲存結構相容的其他材料。在本實施例中，可用以提供拉伸應力(tensile stress)的氮化矽層105係沈積(deposit)於頂層上。此氮化矽層可改善堆疊的一致性及減少彎曲。這些絕緣材料層可包括以本領域所知的不同方式沈積的二氧化矽。再者，這些絕緣材料層可包括其他絕緣材料，以及絕緣材料的混合物。在本實施例中，除了氮化矽層105之外的所有絕緣層，係由同樣材料組成。在其他實施例中，不同 材料可使用於不同層，以適合特定的設計目標。
資料儲存結構130設置在導電條帶之對應的偶數及奇數堆疊的側壁上。半導體膜140設置在對應偶數堆疊及奇數堆疊的側壁上之資料儲存結構130上。一絕緣材料150，例如二氧化矽，填充在堆疊之間且位於半導體膜140的內側表面上。資料儲存結構130、半導體膜140及絕緣材料150將詳述於第2圖。
半導體膜140包括各別地上覆(overlie)在奇數堆疊111、113、115及117的導電部(portion)2070、2071、2080及2081。導電部173、174及175上覆在偶數堆疊112，導電部177、178及179上覆在偶數堆疊114，導電部183、184及185上覆在偶數堆疊116，導電部187及188上覆偶數堆疊118。導電部2070、2071、2080及2081一同連接設置在資料儲存結構上有外側表面的半導體膜及提供層間聯接器(interlayer connector)的著陸區(landing area)以連接至一共用源極線(common source line)，資料儲存結構在奇數堆疊111、113、115及117的側壁上，奇數堆疊在反及閘串列的共同源極側(common source side)上。導電部173、174、175、177、178、179、183、184、185、187及188係分開的以及提供獨立連接至位元線的層間連接器之著陸區。
一個或複數圖案化導體層(patterned conductor layer)上覆在這些堆疊。一第一層間連接器連接一第一導體(例如位元線BL0、BL1、BL2)至一第一半導體膜的頂部表面(top surface)，第一半導體膜在複數個堆疊中的一偶數堆疊(例如：112、114、116及118)側壁上之資料儲存結構上。一第二層間連接器連接一第二導體(例如源極參考導線(source reference conductor line)2040、2044、2048及2049)至一第二半導體膜的頂部表面(top surface)，第二半導體膜在複數個堆疊中的一對應奇數堆疊(例如：111、113、115及117)側壁上之資料儲存結構上。
第2圖係更詳細的繪示第1圖所示之導電條帶的堆疊。有關第1圖的說明一般適用於第2圖。第2圖中相同的元件，將以第1圖中相同的元件符號加以表示。
資料儲存結構130包括一穿隧層(tunneling layer)132、一電荷儲存層(charge storage layer)131及一阻擋層(blocking layer)133。舉例來說，資料儲存結構130可包括快閃記憶體技術領域所知之氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide,ONONO)、矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon,SONOS)、能帶隙工程矽-氧化物-氮化物-氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon,BE-SONOS)、氮化鉭-氧化鋁-氮化矽-氧化矽-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon,TANOS)、金屬高介電係數能帶隙工程矽-氧化物-氮化物-氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon,MA BE-SONOS)。
半導體膜140有外側表面及內側表面。外側表面設置在對應的偶數堆疊及奇數堆疊的側壁上的資料儲存結構上，對應的偶數堆疊及奇數堆疊在形成一記憶胞(例如230)之三維陣列的複數個堆疊中。半導體膜140連接形成一電流通路145，由對應的偶數堆疊上之半導體膜的一上端至一下端，以及從對應的奇數堆疊上之半導體膜的一下端至一上端，。絕緣 材料150可至少留下一空氣間隙(air gap)161在鄰近導電條帶的中間條帶(例如WL)之區域。
複數個堆疊中的偶數堆疊(例如114)包括耦接於第一串列選擇線(例如SSL1)的第一串列選擇開關(first string select switch)(例如210)及耦接於第二串列選擇線(例如ASSL1)的第二串列選擇開關(second string select switch)(例如220)。第一及第二串列選擇開關包括複數個堆疊中的偶數堆疊(例如114)側壁上之資料儲存結構130。資料儲存結構130包括電荷捉捕氮化物材料，例如上述之ONO。包括電荷捕捉氮化物材料的第一及第二串列選擇開關的初始臨界電壓分佈(initial threshold voltage distribution)可比較寬，且因此影響讀取及程式化操作。舉例來說，第一及第二串列選擇開關的較寬臨界電壓分佈可增加第一及第二串列選擇開關上的最小所需電壓(minimal required voltage)。為較好地控制讀取及程式化操作，初始臨界電壓分佈可經由調整(trim)第一及第二串列選擇開關控制，以窄化(tighten)它們的臨界電壓分佈。此調整操作可與典型的遞增步進脈衝程式化(incremental step pulsed programming,ISPP)，但以較低偏壓(例如大約16V)執行。調整操作可致使(result in)第一及第二串列選擇開關的較窄臨界電壓分佈，且因此減低第一及第二串列選擇開關上的最小所需電壓。
第3圖係繪示此處所述之用於一三維反及閘記憶體中的第一串列選擇線及第二串列選擇線之第一連結元件及第二連結元件的布局視圖。第一連結元件(例如SSLN及SSLN+1)及第二連結元件(例如ASSLN及ASSLN+1)可設置於複數個堆疊上之一第一圖案化導體層中(例如金屬層1)，舉例來說，在作為源極參考導線2040及2044的相同金屬層層級(第1圖)， 及低於作為字元線(例如第1圖BL0、BL1及BL2)一金屬層層級(例如金屬層2)。
在複數個導電條帶的堆疊中的一上層的圖案，係繪示複數個導電條帶的堆疊中之導電條帶的堆疊的一區塊。導電條帶由與區塊中的其他導電條帶共享之一著陸區(landing area)延伸(extend)。複數個堆疊中的中間及下層有相同的佈局，以及可在相同的圖案化步驟中形成。每一區塊包括由一第一著陸區(例如310)延伸之條帶，條帶用以作為第一串列選擇線(SSL)及第二串列選擇線(ASSL)，及在導電條帶的偶數堆疊中的下方偶數字元線，以及由第二著陸區(例如390)延伸之條帶，條帶用以做為接地選擇線(GSL)及在導電條帶的奇數堆疊中的下方奇數字元線。
在一實施例中，第一著陸區(例如310)可包括用於第一串列選擇線(SSL)、第二串列選擇線(ASSL)及下方偶數字元線的一單一MiLC(minimal incremental layer cost process)模組。在另一實施例中，第一著陸區(例如310)可包括用於第一串列選擇線及第二串列選擇線的一第一MiLC模組以及用於下方偶數字元線的一第二MiLC模組。
複數個導電條帶的堆疊可包括K組的N個偶數堆疊，其中一電流通道可形成，由各N個偶數堆疊上的半導體膜之一上端至一下端，以及由對應的奇數堆疊上的半導體膜之一下端至一上端。記憶體裝置可包括複數個堆疊上的一第一圖案化導體層(例如金屬層1)中的K個第一連結元件(例如SSLN及SSLN+1)中，其中各K個第一連結元件連結K組中的一組中之N個偶數堆疊中的第一串列選擇線。記憶體裝置可包括在第一圖案化導體層(例如金屬層1)中的N個第二連結元件(例如ASSLN及ASSLN+1)，其中 各N個第二連結元件連接K條第二串列選擇線，K條第二串列選擇線包括在每K組中的N個偶數堆疊之一中的第二串列選擇線。
因此，對(K x N)個偶數堆疊來說，SSL/ASSL解碼(decoding)所需的第一連結元件及第二連結元件的數量係(K+N)。再者，如第4圖所示，經由第一層間連接器及第二層間連接器連接第一連結元件及第二連結元件的圖案化導線之數量亦係(K+N)，其中圖案化導線設置於高於第一圖案化導體層(例如金屬層1)的一或複數個圖案化導體層中(例如金屬層3)。相對的，若(K x N)個偶數堆疊中的每一串列選擇線需要一圖案化導線，(K x N)個偶數堆疊所需的圖案化導線的數量係(K x N)。因此，本發明公開圖案化導體層(例如金屬層3)的間距(pitch)。
舉例來說，複數個導電條帶的堆疊可包括有32條第一串列選擇線的32個偶數堆疊，被排列成8組，每一組中有4個偶數堆疊(K=8，N=4)。因此，記憶體裝置包括8個第一連結元件，其中8個第一連結元件之各一連接8組的4個偶數堆疊中的一各別組中的4條第一串列選擇線。記憶體裝置亦包括4個第二連結元件，其中4個第二連結元件之各一連接8組的4個偶數堆疊中的每一組中之一各別第二串列選擇線。
如第1圖至第3圖之實施例所示，其中K=2及N=2，有4條第一串列選擇線(例如：SSL0、SSL1、SSL2及SSL3)的4個偶數堆疊(例如112、114、116及118)，排列為2組，每組2個偶數堆疊。第一組有第一串列選擇線SSL0和SSL1以及第二串列選擇線ASSL0和ASSL1(第1圖)。第二組有第一串列選擇線SSL2和SSL3以及第二串列選擇線ASSL2和ASSL3(第1圖)。因此，記憶體裝置包括2個第一連結元件(例如SSLN、 SSLN+1)，其中第一連結元件SSLN連接偶數堆疊112及114中的第一串列選擇線SSL0及SSL1，以及第一連結元件SSLN+1連接偶數堆疊116及118中的第一串列選擇線SSL2及SSL3。記憶體裝置亦包括2個第二連結元件(例如ASSLN、ASSLN+1)，其中第二連結元件ASSLN連接第二串列選擇線ASSL0及ASSL2，以及第二連結元件ASSLN+1連接第二串列選擇線ASSL1及ASSL3。
舉例來說，此圖示意地繪示層間連接器，其經由(go through)堆疊的上層以階梯方式(stairstep fashion)個別連接至每一下方層。第二著陸區(例如390)可包括8個層間連接器(例如391)，1個用於頂層，6個用於包括奇數堆疊中的奇數字元線之中間層，以及一個用於包括輔助閘極或其他字元線的底層(bottom layer)。
第一著陸區(例如310)可包括用於第一串列選擇線(例如SSLN及SSLN+1)的各第一連結元件的層間連接器、用於第二串列選擇線(例如ASSLN及ASSLN+1)的各第二連結元件的層間連接器，以及連接下方層的6個層間連接器(例如311)，舉例來說，包括6個用於包括偶數堆疊中的偶數字元線的中間層，以及1個用於包括輔助閘極或其他字元線的底層。
由第二著陸區(例如390)延伸的導電條帶與由SSL/ASSL區域(例如310)延伸的導電條帶以一交叉指形方式(interdigitated fashion)佈局(laid out)。如繪示，堆疊的上層包括5條GSL線GSL0-GSL4及4條SSL線SSL0-SSL3。此外，4條ASSL線ASSL0-ASSL3(第1圖及第2圖)設置於4條對應的SSL線SSL0-SSL3下方。在此佈局中，所有GSL線GSL0-GSL4共同連接在一GSL堆疊的頂層上之一著陸區，例如第二著陸區390上的堆 疊。
第4圖係繪示此處所述之一三維反及閘記憶體裝置的簡化示意圖。在此實施例中，繪示8個記憶胞反及閘串列，其中各反及閘串列包括一記憶胞偶數堆疊及一記憶胞奇數堆疊，連接以形成一電流通道(例如第2圖145)，此電流通道由偶數堆疊上的半導體膜之上端至下端，以及由奇數堆疊上的半導體膜的下端至上端。反及閘串列連接至在偶數堆疊的上端之位元線(例如BL0，BL1)，以及連接至在奇數堆疊的上端之一共同源極線(common source line)(例如CSL)。
如第4圖之實施例所示，一第一反及閘串列包括一偶數堆疊442及一奇數堆疊441。偶數堆疊442包括用以作為一第一串列選擇線SSL0的一第一上條帶、用以作為第二串列選擇線ASSL0的一第二上條帶、用以作為字元線(例如閘極G15、G14、...、G8處之字元線)的中間條帶，以及一底部條帶(bottom strip)(例如閘極AG處之底部條帶)，其中第二上條帶設置於第一上條帶及中間條帶之間。奇數堆疊441包括用以作為字元線(例如閘極G7、...、G1、G0處之字元線)的中間條帶、用以作為一接地選擇線GSL的一上條帶、一底部條帶(例如閘極AG處之底部條帶)，其中中間條帶設置於接地選擇線GSL及底部條帶AG之間。
同樣地，一第二反及閘串列包括一偶數堆疊444，其包括用以作為一第一串列選擇線SSL1的一第一上條帶，以及用以作為一第二串列選擇線ASSL1的一第二上條帶。一第三反及閘串列包括一偶數堆疊446，其包括用以作為一第一串列選擇線SSL2的一第一上條帶，以及用以作為一第二串列選擇線ASSL2的一第二上條帶。一第四反及閘串列包括一偶數堆 疊448，其包括用以作為一第一串列選擇線SSL3的一第一上條帶，以及用以作為一第二串列選擇線ASSL3的一第二上條帶。
複數個記憶胞的反及閘串列可包括K組的N個串列。記憶體裝置可包括K個第一串列選擇結構，其中各K個第一串列選擇結構耦接K組的N個串列中的一各別組中的N條第一串列選擇線，以及N個第二串列選擇結構，其中各N個第二串列選擇結構耦接K組的N個串列中的一各別第二串列選擇線。K個第一串列選擇結構中的一第一串列選擇結構與N個第二串列選擇結構中的一第二串列選擇結構的一結合(combination)選擇K組的N個串列中的一串列。
如第4圖之實施例所示，其中K=2及N=2，各別有4條第一串列選擇線SSL0、SSL1、SSL2及SSL3的第一、第二、第三及第四反及閘串列排列為2組，每組2個反及閘串列。第一組各別地包括第一及第二反及閘串列、第一串列選擇線SSL0及SSL1，以及第二串列選擇線ASSL0及ASSL1。第二組各別地包括第三及第四反及閘串列、第一串列選擇線SSL2及SSL3，以及第二串列選擇線ASSL2及ASSL3。
一第一串列選擇結構耦接第一組中的2條第一串列選擇線(例如SSL0及SSL1)，其中此第一串列選擇結構包括一第一連結元件SSLN及一第一層間連接器411。另一第一串列選擇結構耦接第二組中的2條第一串列選擇線(例如SSL2及SSL3)，其中此另一第一串列選擇結構包括一第一連結元件SSLN+1及一第一層間連接器412。
一第二串列選擇結構耦接第一組中的一各別第二串列選擇線(例如ASSL0)，以及第二組中的一各別第二串列選擇線(例如ASSL2)。另 一第二串列選擇結構耦接第一組中的一各別第二串列選擇線(例如ASSL1)，以及第二組中的一各別第二串列選擇線(例如ASSL3)。
第一串列選擇結構及第二串列選擇結構的一組合可選擇有第一串列選擇線SSL0及第二串列選擇線ASSL0的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL0及SSL1，第二串列選擇結構耦接第二串列選擇線ASSL0及ASSL2。第一串列選擇結構及第二串列選擇結構的一組合可選擇有第一串列選擇線SSL1及第二串列選擇線ASSL1的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL0及SSL1，第二串列選擇結構耦接第二串列選擇線ASSL1及ASSL3。
同樣地，第一串列選擇結構及第二串列選擇結構的一組合可選擇有第一串列選擇線SSL2及第二串列選擇線ASSL2的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL2及SSL3，第二串列選擇結構耦接第二串列選擇線ASSL0及ASSL2。第一串列選擇結構及第二串列選擇結構的一組合可選擇有第一串列選擇線SSL3及第二串列選擇線ASSL3的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL2及SSL3，第二串列選擇結構耦接第二串列選擇線ASSL1及ASSL3。
如第4圖之實施例所示，各第二串列選擇結構耦接於複數組串列中的各別組中之複數串列。舉例來說，包括一第二連接元件ASSLN+1的一第二串列選擇結構偶接於一組串列中的複數串列，其包括包括堆疊443及444的一串列以及包括堆疊443b及444b的另一串列，其中兩串列耦接相同的第一串列選擇線SSL1及第二串列選擇線ASSL1。包括第二連接元件ASSLN+1的此第二串列選擇結構亦耦接一組串列中的複數串列，其包括 包括堆疊447及448的一串列以及包括堆疊447b及448b的另一串列，其中兩串列耦接相同的第一串列選擇線SSL3及第二串列選擇線ASSL3。
K個第一串列選擇結構可包括在複數個導電條帶的堆疊上的一第一圖案化導體層中的K個第一連結元件，其中各K個連結元件連接K組的N個串列中的一各別組中的N條第一串列選擇線。N個第二串列選擇結構可包括在第一導體層中的N個第二連結元件，其中各N個第二連結元件連接K組的N個串列中的各組中的一各別第二串列選擇線。
如第4圖之實施例所示，第一連結元件SSLN連接第一組反及閘串列中的第一串列選擇線SSL0及SSL1，以及第一連結元件SSLN+1連接第二組反及閘串列中的第一串列選擇線SSL2及SSL3。第二連結元件ASSLN連接第一組中的各別第二串列選擇線ASSL0以及第二組中的各別第二串列選擇線ASSL2。第二連結元件ASSLN+1連接第一組中的各別第二串列選擇線ASSL1及第二組中的各別第二串列選擇線ASSL3。第一連結元件以及第二連結元件可設置於複數導電條帶的堆疊上的一第一圖案化導體層中(例如金屬層1)。
K個第一串列選擇結構可包括各別地連接K條第一圖案化導線至K個第一連結元件的第一層間連接器。N個第二串列選擇結構可包括各別地連接N條第二圖案化導線至N個第二連結元件的第二層間連接器。K條第一圖案化導線及N條第二圖案化導線可設置於高於第一圖案化導體層的一或複數圖案化導體層中(例如金屬層3)，連接K組的N個串列至一串列解碼器(例如第4圖460)，以解碼第一串列選擇線(SSL)及第二串列選擇線(ASSL)。串列解碼器(例如460)亦可連接接地選擇線(GSL)。
如第4圖之實施例所示，第一層間連接器411及412各別地連接第一圖案化導線431及432至第一連結元件SSLN及SSLN+1。第二層間連接器421及422各別地連接第二圖案化導線451及452至第二連結元件ASSLN及ASSLN+1。
區塊選擇電晶體(Block select transistor)排列在反及閘串列中的奇數堆疊之上端。舉例來說，區塊選擇開關(block select switch)405排列在第一反及閘串列中的奇數堆疊441之上端。一接地選擇線GSL連接至區塊選擇開關的閘極。字元線WLs以電子通訊(electrical communication)連接一字元線解碼器(word line decoder)(例如第8圖偶數/奇數層級解碼器850)以接收此處所述之操作期間的偏壓。
區塊選擇電晶體用以選擇性地耦接區塊中的奇數堆疊的上端至一共同源極線CSL。共同源極線CSL接收來自此處所述之操作期間的偏壓電路(例如第8圖820)的偏壓。在此處所述之某些操作中，CSL被施加偏壓一基準電壓(reference voltage)，基準電壓的絕對值係高於耦接於一反及閘串列的另一端的一位元線的基準電壓，而不是在較傳統的源極角色。
位元線BL0及BL1耦接於陣列中的額外的區塊(未繪示)，以及延伸至頁面緩衝區(page buffer)480。一狀態機(state machine)470被繪示，其用以控制記憶體陣列及支援電路(supporting circuitry)以執行程式化(program)、區塊抹除(block erase)、次區塊抹除(sub-block erase)及讀取(read)操作。
第5圖係繪示第4圖中，沿著Y方向在第一串列選擇線及第二串列選擇線上，用以選擇及取消選擇記憶胞的串列之偏壓的部分簡化 示意圖。第5圖中相同的元件，將以第4圖中相同的元件符號加以表示。在此實施例中，繪示四個反及閘串列，其中各反及閘串列包括一記憶胞偶數堆疊及一記憶胞奇數堆疊，連接形成一電流通道(例如第2圖145)，由偶數堆疊上的半導體膜之一上端至一下端，以及由奇數堆疊上的半導體膜之一下端至一上端。反及閘串列連接至在偶數堆疊的上端的一位元線(例如BL1)，以及連接至在奇數堆疊的上端的一共同源極線(例如CSL)。
如第5圖之實施例所示，一第一反及閘串列包括一奇數堆疊441，以及一偶數堆疊442，其包括用以作為一第一串列選擇線SSL0的一第一上條帶，以及用以作為第二串列選擇線ASSL0的一第二上條帶。同樣地，一第二反及閘串列包括一奇數堆疊443，及一偶數堆疊444，其包括用以作為一第一串列選擇線SSL1的一第一上條帶，以及用以作為一第二串列選擇線ASSL1的一第二上條帶。一第三反及閘串列包括一奇數堆疊445，及一偶數堆疊446，其包括用以作為一第一串列選擇線SSL2的一第一上條帶，以及用以作為一第二串列選擇線ASSL2的一第二上條帶。一第四反及閘串列包括一奇數堆疊447，及一偶數堆疊448，其包括用以作為一第一串列選擇線SSL3的一第一上條帶，以及用以作為一第二串列選擇線ASSL3的一第二上條帶。
各偶數堆疊(例如442、444、446、448)包括用以作為字元線(例如閘極G15、...、G8處之字元線)的中間條帶，以及一底部條帶(例如閘極AG處之底部條帶)，其中第二上條帶設置在上條帶及中間條帶之間。各奇數堆疊(例如441、443、445、447)包括用以作為字元線(例如閘極G7、...、G0處之字元線)的中間條帶、用以作為接地選擇線GSL的一上條帶，及一 底部條帶(例如閘極AG處之底部條帶)，其中中間條帶設置於接地選擇線GSL及底部條帶AG之間。
如第5圖之實施例所示，其中K=2及N=2，各別地有4條第一串列選擇線SSL0、SSL1、SSL2及SSL3的第一、第二、第三及第四反及閘串列排列為2組，每組2個反及閘串列。第一組包括各別地包括偶數堆疊442及444、第一串列選擇線SSL0及SSL1，以及第二串列選擇線ASSL0及ASSL1的第一及第二反及閘串列。第二組包括各別地包括偶數堆疊446及448、第一串列選擇線SSL2及SSL3，以及第二串列選擇線ASSL2及ASSL3的第三及第四反及閘串列。
為選擇複數記憶胞的串列中的一特定串列，一第一啟動電壓(first turn-on voltage)可被施加至耦接此特定串列的第一串列選擇線中的一第一串列選擇線，以及一第二啟動電壓可被施加至耦接此特定串列的複數第二串列選擇線中的一第二串列選擇線。第二啟動電壓可低於第一啟動電壓。
如第5圖之實施例所示，為選擇包括一偶數堆疊442及一奇數堆疊441的第一反及閘串列，一第一啟動電壓(例如VSSL=3.3V)可被施加至耦接第一反及閘串列的第一串列選擇線(例如SSL0)，以及一第二啟動電壓(例如VASSL=3.3V)可被施加至耦接第一反及閘串列的第二串列選擇線(例如ASSL0)。為程式化選擇的第一反及閘串列上之一記憶胞(例如閘極G7處之記憶胞)，一程式化電壓Vpgm可被施加至記憶胞G7。
為取消選擇複數記憶胞的串列中的一特定串列，一關閉電壓可被施加至耦接此特定串列的第一串列選擇線中一第一串列選擇線以及耦 接此特定串列的第二串列選擇線中的一第二串列選擇線之一或兩者。
如第5圖之實施例所示，為取消選擇包括一偶數堆疊444及一奇數堆疊443的第二反及閘串列，一關閉電壓(例如VASSL2=-1V)可被施加於耦接第二反及閘串列的第二串列選擇線(例如ASSL1)。為取消選擇包括一偶數堆疊446及一奇數堆疊445的第三反及閘串列，一關閉電壓(例如VSSL2=-1V)可被施加於耦接第三反及閘串列的第二串列選擇線(例如ASSL2)。為取消選擇包括一偶數堆疊448及一奇數堆疊447的第四反及閘串列，一關閉電壓(例如VSSL2=-1V)可被施加至耦接第四反及閘串列的第一串列選擇線(例如SSL3)，以及一關閉電壓(例如VASSL2=-1V)可被施加於耦接此第四反及閘串列的第二串列選擇線(例如ASSL3)。
在第一串列選擇線SSL及第二串列選擇線ASSL上之代表的程式化、讀取及抹除偏壓可依據以下表格來理解。
舉例來說，為程式化包括一偶數堆疊442及一奇數堆疊441的第一反及閘串列上之一選擇的記憶胞(例如閘極G7處之記憶胞)，耦接記憶胞的一選擇的位元線(例如BL1)可被施加偏壓一接地電壓(ground voltage)(例如GND=0V)，耦接第一反及閘串列的一選擇的第一串列選擇線(例如SSL0)可被施加偏壓一第一啟動電壓(例如VSSL1=VCC=3.3V)，以及耦接第一反及閘串列的一選擇的第二串列選擇線(例如ASSL0)可被施加偏壓一第二啟動電壓(例如VASSL1=VCC=3.3V)，以及一程式化電壓(Vpgm=20V至25V)可被施加於選擇的記憶胞G7。
在一實施例中，第二啟動電壓可低於第一啟動電壓，例如程式化電壓(例如VASSL1=Vpgm)。
一程式化傳遞電壓(program pass voltage)(例如Vpass=大約10V)可被施加於第一反及閘串列上的未選擇的記憶胞(例如閘極G15...G8、G0處之記憶胞)。耦接第一反及閘串列的接地選擇線GSL可被施加偏壓接地電壓(例如GND=0V)，以及耦接第一反及閘串列的共同源極線CSL可被施加偏壓一供給電壓(supply voltage)(例如VCC=2.5V至3.3V)。
為讀取第一反及閘上的一選擇的記憶胞(例如閘極G7處之記憶胞)，耦接此記憶胞的一選擇的位元線(例如BL1)可被施加偏壓一通道側讀取電壓(channel-side read voltage)(例如Vread=0.6V至1V)，一選擇的第一串列選擇線(例如SSL0)及一選擇的第二串列選擇線(例如ASSL0)可被施加偏壓相同電壓為程式化選擇的記憶胞，以及一字元線讀取電壓(word line read voltage)(例如Vw1=0V)可被施加於選擇的記憶胞G7。一讀取傳遞電壓(read pass voltage)(例如Vpass_r=5至8V) 可被施加於第一反及閘串列上的未選擇的記憶胞(例如閘極G15...G8、G0處之記憶胞)。耦接第一反及閘串列的接地選擇線GSL可被施加偏壓供給電壓(例如VCC=2.5V至3.3V)，以及耦接第一反及閘串列的共同源極線CSL可被施加偏壓接地電壓(例如GND=0V)。
為抹除複數個記憶胞的串列，耦接串列的位元線及共同源極線可被施加一通道側抹除電壓(channel-side erase voltage)(例如Vbl_ers=14至20V)，耦接至串列的第一串列選擇線、第二串列選擇線以及接地選擇線GSL可被施加一串列選擇抹除電壓(string select erase voltage)(例如Vssl_ers=6至12V)，以及耦接串列的字元線可被施加一字元線抹除電壓(word line erase voltage)(例如Vers=0V)。
第6A、6B及6C圖係繪示第4圖中，沿著X方向在第一串列選擇線及第二串列選擇線上，用以選擇及取消選擇記憶胞的串列之偏壓的部分簡化示意圖。第6A圖繪示複數反及閘串列的一選擇的頁面，而第6B圖繪示複數反及閘串列的一取消選擇的頁面，以及第6C圖繪示複數反及閘串列的另一取消選擇的頁面。第6A、6B及6C圖中相同的元件，將以第4圖中相同的元件符號加以表示。
如第6A圖之實施例所示，一反及閘串列612包括一奇數堆疊441，以及一偶數堆疊442，其包括用以作為一第一串列選擇線SSL0的一第一上條帶，以及用以作為一第二串列選擇線ASSL0的一第二上條帶。一反及閘串列612b包括一奇數堆疊441b，以及一偶數堆疊442b，其與反及閘串列612共享第一串列選擇線SSL0及第二串列選擇線ASSL0。反及閘串列612及612b係代表與反及閘串列612及612b至少共享第一串列選 擇線SSL0及第二串列選擇線ASSL0的複數反及閘串列的一頁面。
反及閘串列612連接在反及閘串列612中的偶數堆疊442之上端的一第一位元線(例如BL0)。反及閘串列612b連接在反及閘串列612b中的偶數堆疊442b之上端的一第二位元線(例如BL1)。反及閘串列612及612b連接在反及閘串列612及612b中的奇數堆疊(例如441及441b)之上端的接地選擇線及共同源極線(例如CSL)。
為選擇包括反及閘串列612及612b的複數個反及閘串列之一頁面，一第一啟動電壓(例如VSSL1=3.3V)可被施加於耦接此頁面中的複數反及閘串列的第一串列選擇線(例如SSL0)，以及一第二啟動電壓(例如VASSL1=3.3V)可被施加於耦接此頁面中的複數反及閘串列的第二串列選擇線(例如ASSL0)。為選擇複數個反及閘串列之選擇的頁面中的反及閘串列612，耦接反及閘串列612的位元線(例如BL0)可被施加偏壓一接地電壓(例如GND=0V)。為程式化選擇的反及閘串列612上的一記憶胞(例如閘極G7處之記憶胞)，一程式化電壓Vpgm可被施壓至記憶胞G7，而一程式化傳遞電壓Vpass可被施加於選擇的反及閘串列612上的取消選擇的記憶胞(例如閘極G15至G8處之記憶胞)。
為取消選擇複數個反及閘串列之選擇的頁面中的反及閘串列612b，耦接反及閘串列612b的位元線(例如BL1)可被施加偏壓一供給電壓(例如VCC=2.5V至3V)。
如第6B圖之實施例所示，一反及閘串列656包括一奇數堆疊445，以及一偶數堆疊446，其包括用以作為一第一串列選擇線SSL2的一第一上條帶，及用以作為一第二串列選擇線ASSL2的一第二上條帶。一 反及閘串列656b包括一奇數堆疊445b，以及一偶數堆疊446b，其與反及閘串列656共享第一串列選擇線SSL2及第二串列選擇線ASSL2。反及閘串列656及656b係代表與反及閘串列656及656b至少共享第一串列選擇線SSL2及第二串列選擇線ASSL2的複數個反及閘串列的一頁面。
反及閘串列656連接在反及閘串列656中的偶數堆疊446之上端的一第一位元線(例如BL0)。反及閘串列656b連接在反及閘串列656b中的偶數堆疊446b之上端的一第二位元線(例如BL1)。反及閘串列656及656b連接在反及閘串列656及656b中的奇數堆疊(例如445及445b)之上端的接地選擇線GSL及共同源極線(例如CSL)。
為了取消選擇包括反及閘串列656及656b的複數個反及閘串列的一頁面，一關閉電壓(例如VSSL2=-1V)可被施加於耦接此頁面中的複數個反及閘串列的第一串列選線(例如SSL2)，而高於關閉電壓的一電壓(例如VASSL1=3.3V)可被施加於耦接此頁面中的複數個反及閘串列的第二串列選擇線(例如ASSL2)。
如第6C圖之實施例所示，一反及閘串列678包括一奇數堆疊447，以及一偶數堆疊448，其包括用以作為一第一串列選擇線SSL3的一第一上條帶，及用以作為一第二串列選擇線ASSL3的一第二上條帶。一反及閘串列678b包括一奇數堆疊447b，以及一偶數堆疊448b，其與反及閘串列678共享第一串列選擇線SSL3及第二串列選擇線ASSL3。反及閘串列678及678b係代表與反及閘串列678及678b至少共享第一串列選擇線SSL3及第二串列選擇線ASSL3的複數個反及閘串列的一頁面。
反及閘串列678連接在反及閘串列678中的偶數堆疊448 之上端的一第一位元線(例如BL0)。反及閘串列678b連接在反及閘串列678b中的偶數堆疊448b之上端的一第二位元線(例如BL1)。反及閘串列678及678b連接在反及閘串列678及678b中的奇數堆疊(例如447及447b)之上端的接地選擇線GSL及共同源極線(例如CSL)。
為了取消選擇包括反及閘串列678及678b的複數個反及閘串列的一頁面，一關閉電壓(例如VSSL2=-1V)可被施加於耦接此頁面中的複數個反及閘串列的第一串列選擇線(例如SSL3)，以及關閉電壓(例如VASSL2=-1V)可被施加於耦接此頁面中的複數個反及閘串列的第二串列選擇線(例如ASSL3)。
如第6B及6C圖之實施例所示，為了取消選擇複數個串列中的一特定串列，一關閉電壓可被施加於耦接此特定串列的一第一串列選擇線及耦接此特定串列的一第二串列選擇線之一或兩者。
第7圖係繪示本技術的另一實施例的簡化示意圖。第1圖至第6圖所示有關三維反及閘記憶體裝置之敘述一般適用於第7圖之另一實施例。特別是，有關在第1至6圖所示之第一描述實施例中的第一及第二串列選擇線、第一及第二連結元件、第一及第二層間連接器，以及第一及第二圖案化導線之描述，適用於第7圖所示之另一實施例。
第1圖至第6圖所示的三維反及閘記憶體裝置有導電條帶的偶數堆疊及導電條帶的奇數堆疊，導電條帶的偶數堆疊包括用以作為第一串列選擇線(SSL)的第一上條帶及用以作為第二串列選擇線(ASSL)的第二上條帶，導電條帶的奇數堆疊包括用以作為接地選擇線的上條帶。相較下， 另一實施例有導電條帶的堆疊，此導電條帶的堆疊包括用以作為第一串列選擇線(SSL)的第一上條帶以及用以作為第二串列選擇線(ASSL)的第二上條帶，以及用以作為與第一串列選擇線及第二串列選擇線在同一堆疊中的接地選擇線之底部條帶。
第7圖所示之記憶胞的反及閘串列，係代表記憶體裝置中的複數個記憶胞的反及閘串列。每一堆疊繪示兩個記憶胞的反及閘串列(例如742及742b、744及744b、746及746b、748及748b)，其係代表一堆疊中的複數個反及閘串列。反及閘串列連接在堆疊的上端之各別的位元線(例如BL0、BL1)。
如第7圖之實施例所示，一第一反及閘串列742包括用以作為一第一串列選擇線SSL0的一第一上條帶、用以作為一第二串列選擇線ASSL0的一第二上條帶、用以作為字元線(例如閘極G15、G14、...、G0處之字元線)的中間條帶，以及用以作為一接地選擇線GSL的一底部條帶，設置於中間條帶下方，其中第二上條帶設置於第一上條帶及中間條帶之間。
同樣地，一第二反及閘串列744包括用以作為一第一串列選擇線SSL1的一第一上條帶，以及用以作為一第二串列選擇線ASSL1的一第二上條帶。一第三反及閘串列746包括用以作為一第一串列選擇線SSL2的一第一上條帶，以及用以作為一第二串列選擇線ASSL2的一第二上條帶。一第四反及閘串列748包括用以作為一第一串列選擇線SSL3的一第一上條帶，以及用以作為一第二串列選擇線ASSL3的一第二上條帶。
資料暫存結構設置於複數堆疊中的堆疊的側壁上。半導體膜設置於堆疊的側壁上之資料儲存結構上，形成由堆疊上的半導體膜之上端 至下端形成的一電流通道。
如第7圖之實施例所示，其中K=2及N=2，各別地有4條第一串列選擇線SSL0、SSL1、SSL2及SSL3的第一、第二、第三及第四反及閘串列排列為2組，每組2個反及閘串列。第一組各別地包括第一及第二反及閘串列、第一串列選擇線SSL0及SSL1，以及第二串列選擇線ASSL0及ASSL1。第二組各別地包括第三及第四反及閘串列、第一串列選擇線SSL2及SSL3，以及第二串列選擇線ASSL2及ASSL3。
一第一串列選擇結構耦接第一組中的2條第一串列選擇線(例如SSL0及SSL1)，其中此第一串列選擇結構包括一第一連接元件SSLN及一第一層間連接器711。另一第一串列選擇結構耦接第二組中的2條其他第一串列選擇線(例如SSL2及SSL3)，其中此另一第一串列選擇結構包括一第一連接元件SSLN+1及一第一層間連接器712。
一第二串列選擇結構耦接第一組中的一各別第二串列選擇線(例如ASSL0)，以及第二組中的一各別第二串列選擇線(例如ASSL2)。另一第二串列選擇結構耦接第一組中的一各別第二串列選擇線(例如ASSL1)，以及第二組中的一各別第二串列選擇結線(例如ASSL3)。
第一串列選擇結構及第二串列選擇結構的一結合可選擇有第一串列選擇線SSL0及第二串列選擇線ASSL0的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL0及SSL1，第二串列選擇結構耦接第二串列選擇線ASSL0及ASSL2。第一串列選擇結構及第二串列選擇結構的一結合可選擇有第一串列選擇線SSL1及第二串列選擇線ASSL1的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL0及SSL1，第二串列選擇 結構耦接第二串列選擇線ASSL1及ASSL3。
同樣地，第一串列選擇結構及第二串列選擇結構的一結合可選擇有第一串列選擇線SSL2及第二串列選擇線ASSL2的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL2及SSL3，第二串列選擇結構耦接第二串列選擇線ASSL0及ASSL2。第一串列選擇結構及第二串列選擇結構的一結合可選擇有第一串列選擇線SSL3及第二串列選擇線ASSL3的反及閘串列，第一串列選擇結構耦接第一串列選擇線SSL2及SSL3，第二串列選擇結構耦接第二串列選擇線ASSL1及ASSL3。
如第7圖之實施例所示，第一連結元件SSLN連接在第一組的反及閘串列中之第一串列選擇線SSL0及SSL1，以及第一連結元件SSLN+1連接在第二組的反及閘串列中之第一串列選擇線SSL2及SSL3。第二連結元件ASSLN連接在第一組中的各別第二串列選擇線ASSL0以及在第二組中的各別第二串列選擇線ASSL2。第二連結元件ASSLN+1連接在第一組中的各別第二串列選擇線ASSL1以及在第二組中的各別第二串列選擇線ASSL3。第一連結元件以及第二連結元件可設置於在複數個導電條帶的堆疊上的一第一圖案化導體層中(例如金屬層1)。
如第7圖之實施例所示，第一層間連接器711及712各別地連接第一圖案化導線731及732至第一連結元件SSLN及SSLN+1。第二層間連接器721及722各別地連接第二圖案化導線751及752至第二連結元件ASSLN及ASSLN+1。第一圖案化導線及第二圖案化導線可設置於高於第一圖案化導體層的一或複數個圖案化導體層中(例如金屬層3)，連接反及閘串列組至一串列解碼器(例如760)，以解碼第一串列選擇線(SSL)以及第二串列 選擇線(ASSL)。串列解碼器(例如760)亦可連接接地選擇線(GSL)。
區塊選擇電晶體排列在相對於第一串列選擇線(例如SSL0)之上端的反及閘串列之下端。舉例來說，區塊選擇開關705排列在反及閘串列742的下端。一接地選擇線GSL連接區塊選擇開關705的閘極。字元線WL以電子通訊連接一字元線解碼器(例如第8圖之偶數/奇數層級解碼器850)，以接收此處所述之操作中的偏壓。
區塊選擇電晶體用以選擇性地耦接區塊中的反及閘串列之下端至一共同源極線CSL。共同源極線CSL在此處所述之操作中由偏壓電路(例如第8圖820)接收偏壓。在此處所述的某些操作中，CSL被施加偏壓一基準電壓，基準電壓的絕對值係高於耦接於一反及閘串列的另一端的一位元線的基準電壓，而不是在較傳統的源極角色。
位元線BL0及BL1耦接陣列中的額外的區塊(未繪示)以及延伸至頁面緩衝區780。一狀態機770被繪示，其用以控制記憶體陣列以及支援電路以執行程式化、區塊抹除、子區塊抹除及讀取操作。
第8圖係繪示包括一三維垂直薄通道膜反及閘陣列(3D,vertical thin-channel film NAND array)之一積體電路800的簡化晶片方塊圖。積體電路800包括一記憶體陣列860，記憶體陣列860包括一或多個如此處所述之記憶體區塊，其使用一第一串列選擇線(SSL)及一第二串列選擇線(ASSL)以選擇一記憶胞的區塊中的一記憶胞的串列。
一SSL/ASSL/GSL解碼器840耦接複數條SSL/ASSL/GSL線845，排列在記憶體陣列860中。一偶數/奇數層級解碼器850耦接複數 條偶數/奇數字元線855。一全域位元線行解碼器(global bit line column decoder)870耦接沿著記憶體陣列860中的行排列的複數條全域位元線865，以由記憶體陣列860讀取資料及寫入資料至記憶體陣列860。位址被供給在匯流排830上，由控制電路810至全域位元線行解碼器870、SSL/ASSL/GSL解碼器840及偶數/奇數層級解碼器850。在本實施例中，感測放大器(sense amplifier)及程式緩衝區(program buffer)電路880經由第一資料線(first data line)875耦接全域位元線行解碼器870。電路880中的程式緩衝區可儲存多階程式化(multiple-level programming)的程式碼，或程式碼的函式值，以指出選擇的位元線的程式化或抑制狀態。全域位元線行解碼器870可包括選擇性地施加程式化及抑制電壓至記憶體中的位元線的電路，回應程式緩衝區中的資料值。
來自感測放大器/程式緩衝區電路的感測資料經由第二資料線(second data line)885供給至多階資料緩衝區890，其經由一資料通道893依次耦接輸入/輸出電路891。而且，在本實施例中，輸入資料被施加至多階資料緩衝區890作為陣列中的獨立雙重閘極記憶胞的獨立側之各一的多階程式化操作的支援中的使用。
輸入/輸出電路891驅動(drive)資料至積體電路801的外部目的地。輸入/輸出資料及控制訊號經由資料匯流排805在輸入/輸出電路891、控制電路810及積體電路801上的輸入/輸出埠(port)或其他積體電路801的內部或外部資料源之間移動，例如一一般用途處理器(general purpose processor)或特殊用途應用電路(special purpose application circuitry)，或提供由記憶體陣列860支援的系統單晶片(system-on-a-chip)功能的模組之組合。
如第8圖之實施例所示，控制電路810，使用一偏壓安排狀態機(bias arrangement state machine)(例如第4圖470、第7圖770)，控制經由區塊820中的電壓供給產生或提供的供給電壓的使用，例如讀取、抹除、驗證(verify)及程式化偏壓。控制電路810耦接第一串列選擇線、第二串列選擇線、多階資料緩衝區890，以及記憶體陣列860。控制電路810包括控制多階程式化操作的邏輯單元。在支援此處所述之垂直窄通道膜反及閘結構(vertical thin-channel film NAND structures)的實施例中，此邏輯單元用以執行以下方法：藉由施加一第一啟動電壓至一第一串列選擇線，以及一第二啟動電壓至一第二串列選擇線，選擇複數個串列中的一特定串列，第一串列選擇線耦接此特定串列，第二串列選擇線耦接此特定串列，其中第二啟動電壓可低於第一啟動電壓；以及藉由施加一關閉電壓至一第一串列選擇線及一第二串列選擇線之一或兩者，，取消選擇複數個串列中的一特定串列，第一串列選擇線耦接此特定串列，第二串列選擇線耦接此特定串列。
在某些實施例中，邏輯單元用以儲存多階電荷以表示在選擇的側上的選擇的層中的電荷捕捉點(charge trapping site)中的大於一位元的資料。在本方法中，在陣列中的垂直通道結構的一選擇的平截頭體中的一選擇的記憶胞，儲存大於兩位元，包括大於在記憶胞每一側上的一位元。
控制電路810可以如本領域所知之特殊用途邏輯電路實現。在另一實施例中，控制邏輯包括一般用途處理器，其可在相同的積體電路上實現，其執行一電腦程式以控制裝置的操作。在其他實施例中，特殊用 途邏輯電路及一一般用途處理器之結合可用於控制邏輯的實現。
藉由對應儲存的電荷的數量的多個程式化層級之建立，記憶體陣列860可包括用以每記憶胞儲存多個位元的電荷捕捉記憶胞(charge trapping memory cell)，其依序建立記憶胞臨界電壓VT。每記憶胞單一位元(Single-bit-per-cell)實施例可包括此處所述之結構。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
800‧‧‧積體電路
805‧‧‧資料匯流排
810‧‧‧控制電路
820‧‧‧偏壓電路
830‧‧‧匯流排
840‧‧‧SSL/ASSL/GSL解碼器
845‧‧‧SSL/ASSL/GSL線
850‧‧‧偶數/奇數層級解碼器
855‧‧‧偶數/奇數字元線
860‧‧‧記憶體陣列
865‧‧‧全域位元線
870‧‧‧全域位元線行解碼器
875‧‧‧第一資料線
880‧‧‧感測放大器及程式緩衝區電路
885‧‧‧第二資料線
890‧‧‧多階資料緩衝區
891‧‧‧輸入/輸出電路
893‧‧‧資料通道

Claims (18)

  1. 一種記憶體裝置(memory device)，包括複數個記憶胞之複數串列(string)，該記憶體裝置包括：複數個導電條帶(conductive strip)之複數個堆疊(stack)，包括複數個第一上條帶(first upper strip)、複數個第二上條帶(second upper strip)及複數個中間條帶(intermediate strip)，該些第一上條帶係作為該些串列中的複數條第一串列選擇線(first string select line)，該些第二上條帶係作為該些串列中的複數條第二串列選擇線(second string select line)，該些中間條帶係作為該些串列中的複數條字元線(word line)，其中，該些記憶胞之該些串列垂直設置於該些導電條帶之該些堆疊之間；以及一控制電路，耦接於該些第一串列選擇線及該些第二串列選擇線，並藉由施加一第一啟動電壓(first turn-on voltage)至耦接於一特定串列之該些第一串列選擇線之其中之一、及施加一第二啟動電壓(second turn-on voltage)至耦接於該特定串列之該些第二串列選擇線之其中之一，以選擇該特定串列。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該些第二上條帶設置於該些第一上條帶與該些中間條帶之間。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該些記憶胞之該些串列包括複數組串列，該記憶體裝置包括：複數個第一串列選擇結構(first string select structure)，各該第一串列選擇結構耦接於該複數組串列中的一各別串列組中的 第一串列選擇線；以及複數個第二串列選擇結構(second string select structure)，各該第二串列選擇結構耦接於該複數組串列中的各組串列中的一各別第二串列選擇線，其中該些第一串列選擇結構的一第一串列選擇結構與該些第二串列選擇結構的一第二串列選擇結構之一結合(combination)選擇該複數組串列中的一串列。
  4. 如申請專利範圍第3項所述之記憶體裝置，其中各該第二串列選擇結構耦接於該複數組串列中的個別串列組中的複數個串列。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該些記憶胞之該些串列包括K組的N個串列(K sets of N strings)，該記憶體裝置包括：K個第一串列選擇結構，各該K個第一串列選擇結構耦接該K組的N個串列中的一各別組中的N條第一串列選擇線；以及N個第二串列選擇結構，各該N個第二串列選擇結構耦接該K組的N個串列中的一各別第二串列選擇線，其中該K個第一串列選擇結構中的一第一串列選擇結構與該N個第二串列選擇結構中的一第二串列選擇結構的一結合(combination)選擇該K組的N個串列中的一串列。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中：該K個第一串列選擇結構包括一第一圖案化導體層(first patterned conductor layer)中的K個第一連結元件(first linking element)，該第一圖案化導體層位於該些導電條帶的堆疊之上，各該K個第一連結元件連接該K組的N個串列中的一各別組中的N條第一串列選擇線；以及該N個第二串列選擇結構包括該第一圖案化導體層中的N個第二連結元件(second linking element)，各該N個第二連結元件連接該K組的N個串列中的各組中的一各別第二串列選擇線。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中：該K個第一串列選擇結構包括複數個第一層間連接器(first interlayer connector)，該些第一層間連接器各別連接K條第一圖案化導線(first patterned conductor lines)至該K個第一連結元件；該N個第二串列選擇結構包括複數個第二層間連接器(second interlayer connector)，該些第二層間連接器各別連接N條第二圖案化導線(second patterned conductor lines)至該N個第二連結元件；以及該K條第一圖案化導線及該N條第二圖案化導線設置在高於(higher)該第一圖案化導體層的一或複數個圖案化導體層中，該K條第一圖案化導線及該N條第二圖案化導線連接該K組的N個串列至一串列解碼器(string decoder)。
  8. 如申請專利範圍第1項所述之記憶體裝置，該控制電路藉由施加一關閉電壓至該些第一串列選擇線之一第一串列選擇 線及該些第二串列選擇線之一第二串列選擇線之一或兩者，用以取消選擇(deselect)該些串列中之一特定串列，該些第一串列選擇線耦接該特定串列，該些第二串列選擇線耦接該特定串列。
  9. 如申請專利範圍第1項所述之記憶體裝置，其中該第二啟動電壓低於該第一啟動電壓。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中該些堆疊包括複數個偶數堆疊(even stack)及複數個奇數堆疊(odd stack)，該記憶體裝置包括：複數個資料儲存結構(data storage structure)，該些資料儲存結構位在對應該些堆疊中的複數個導電條帶之複數個偶數堆疊及複數個奇數堆疊的側壁上；以及複數個半導體膜，該些半導體膜設置於該些資料儲存結構上，該些資料儲存結構在該些對應的偶數堆疊及奇數堆疊的側壁上，該些半導體膜連接以形成一電流通路(current path)，該電流通路由該些對應偶數堆疊上的該些半導體膜的上端(upper end)至下端(lower end)，及由該些對應奇數堆疊上的該些半導體膜的下端至上端。
  11. 如申請專利範圍第10項所述之記憶體裝置，其中該些導電條帶的偶數堆疊包括該些第一上條帶及該些第二上條帶，該些第一上條帶用以作為該些第一串列選擇線，該些第二上條帶用以作為該些第二串列選擇線。
  12. 如申請專利範圍第10項所述之記憶體裝置，其中該些 導電條帶的奇數堆疊包括複數個上條帶用以作為複數個接地選擇線(ground select line)。
  13. 如申請專利範圍第10項所述之記憶體裝置，其中至少該些導電條帶的偶數堆疊及奇數堆疊之一包括複數個底部條帶(bottom strip)，該些底部條帶用以作為設置在該些中間條帶下方的複數個輔助閘極(assist gate)。
  14. 如申請專利範圍第1項所述之記憶體裝置，該記憶體裝置包括：複數個資料儲存結構，該些資料儲存結構位在該些堆疊中的複數個導電條帶的堆疊的側壁上；以及複數個半導體膜，該些半導體膜設置於該些堆疊的側壁上的該些資料儲存結構上，該些半導體膜形成一電流通道，該電流通道由該些堆疊上的該些半導體膜的一上端至一下端。
  15. 如申請專利範圍第1項所述之記憶體裝置，該些堆疊包括複數個底部條帶，該些底部條帶用以作為該些中間條帶下方的複數條接地選擇線。
  16. 一種操作一記憶體裝置的方法，該記憶體裝置包括複數個記憶胞的複數個串列，其中複數個導電條帶的複數個堆疊包括複數個第一上條帶、複數個第二上條帶及複數個中間條帶，該些第一上條帶用以作為該些串列的複數條第一串列選擇線，該些第二上條帶用以作為該些串列的複數條第二串列選擇線，該些中間條帶用以作為該些串列的複數條字元線，其中，該些記憶胞的該 些串列垂直設置於該些導電條帶之該些堆疊之間，該方法包括：藉由施加一第一啟動電壓至該些第一串列選擇線中的一第一串列選擇線，及施加第二啟動電壓至該些第二串列選擇線中的一第二串列選擇線，選擇該些串列中的一特定串列，該些第一串列選擇線耦接該特定串列，該些第二串列選擇線耦接該特定串列。
  17. 如申請專利範圍第16項所述之方法，其中該第二啟動電壓低於該第一啟動電壓。
  18. 如申請專利範圍第16項所述之方法，該方法包括：藉由施加一關閉電壓至該些第一串列選擇線中的一第一串列選擇線及該些第二串列選擇線中的一第二串列選擇線之一或兩者，取消選擇該些串列中的一特定串列，該些第一串列選擇線耦接該特定串列，該些第二串列選擇線耦接該特定串列。
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