TWI597729B

TWI597729B - 具備子區塊抹除架構之記憶體及方法

Info

Publication number: TWI597729B
Application number: TW104129704A
Authority: TW
Inventors: 葉騰豪; 張國彬
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-09-08
Filing date: 2015-09-08
Publication date: 2017-09-01
Also published as: TW201711043A

Description

具備子區塊抹除架構之記憶體及方法

本發明是有關於高密度記憶體裝置，且特別是有關於包含三維陣列之記憶體裝置。

隨著積體電路中裝置之關鍵尺寸縮小至一般記憶胞技術的極限，設計者已留意用於堆疊記憶胞之多個平面的技術，以達到較大的儲存容量及達到較低的每位元成本。舉例來說，Lai等人的薄膜電晶體科技已應用於電荷捕捉記憶體技術，Jung等人在2006年12月11-13日之IEEE國際電子裝置會議的“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory”，2006年12月11-13日之IEEE國際電子裝置會議的“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”。

提供垂直NAND串於電荷捕捉記憶體技術的另外結構，係描述於Katsumata等人在2009年於VLSI科技文摘研討會之技術論文“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices”。Katsumata等人所述之結構包含垂直NAND閘極，使用介電電荷捕捉技術以創造儲存位置於各閘極/垂直通道界面。記憶體結構可被設置為直線垂直NAND，並具有一行半導體材料被設置為用於NAND閘極的垂直通道，其中一低選擇閘極用於連接至鄰近基板的一共同源極線，其中頂部的一高選擇閘極用於連接至位元線。複數個水平字元線係使用平面字元線層而被形成，平面字元線層與該些列交錯，形成所謂的環繞式閘極(gate-all-around)胞。替代地，Katsumata等人的記憶體結構可被設置使得鄰近的兩列環繞式閘極胞係被連接在底部，以形成U形NAND串，其中一行頂部的第一選擇閘作用如同串選擇閘極，及鄰近一行頂部的第二選擇閘作用如同地選擇閘極。另請參照Komori等人2008年12月在電子裝置會議(Electron Devices Meeting,IEDM)之“Disturbless Flash Memory due to High Boost Efficiency on BiCS Structure and Optimal Memory Film Stack for Ultra High Density Storage Device”。

其他方式已經揭露垂直閘極技藝，如發明人Chen等人在2013年8月06之美國專利第8,503,213號，標題為“Memory Architecture Of 3D Array With Alternating Memory String Orientation And String Select Structures”。

對於傳統NAND快閃架構而言，“區塊”係定義為包含NAND串的實體群組，NAND串配置在一組位元線(bit line, BLs)與一共同源極線(common source line,CSL)之間，並具有一組交錯的字元線(word line,WLs)。請參照發明人Lee於2013年10月24日被發表之美國申請案第2013/0279251號，標題為“Novel Shielding 2-Cycle Half-Page Read And Program Schemes For Advanced Nand Flash Design”。在NAND快閃記憶體中，各NAND串包含：第一開關，通常稱為串選擇開關，用於連接一被選NAND串至一對應的位元線；第二開關，通常稱為一地選擇開關，用於連接被選NAND串至共同源極線。此處共同源極線可稱為參考線(reference line,RL)，有鑑於其可被偏壓而作用如同源極或汲極，依照所施加的偏壓設置。依此處配置之第二開關可參照為參考選擇開關，有鑑於連接NAND串的參考線除了單純接地之外，可以多種方式而被偏壓。

各NAND串之串選擇開關及參考選擇開關的控制訊號呈現出3D結構的結構性複雜度。舉例來說，區塊中共用一位元線的此些NAND串必須是至少一SSL以用於各者。用於第二開關的控制訊號通常稱為接地選擇線GSL，且此處可稱為參考選擇線RSL。NAND串的區塊已被配置在習知技藝中，其中所有的第二開關係共用單一RSL。此作法實質上降低參考選擇線RSL結構的複雜度，並降低記憶體中所需之訊號佈線量。

在典型運作中，抹除(erase,ERS)單位通常對應至一區塊，亦即是所謂的“區塊抹除”。在ERS運作期間，與區塊交錯的此些WL係被施加相同的偏壓，且係位在實現記憶體區塊的 2D陣列的基板井內，位元線及共同參考線係適當地偏壓以使得相同區塊內的所有胞的臨界電壓(threshold voltage,Vt)被降低至抹除臨界位階之下。區塊抹除典型地抹除共用一共同參考選擇線RSL的所有NAND串，並因而連接至共同參考線RL而成為一個單位。如此，可用於抹除的偏壓設置係受到結構限制，因結構需要相同的共同源極線偏壓被施加至區塊中的所有NAND串。

對於給定的晶片容量而言，大區塊尺寸(ERS單位)表示陣列設置中的小數量區塊。然而，一些記憶體管理運作如垃圾收集(garbage collection)及平均抹除(wear leveling)，係運作在抹除區塊單位。小數量的大區塊會增加區塊位階記憶體管理的使用時間。對於一給定的記憶體容量而言，小數量的大區塊可能需要更多的運作以用於在各區塊上的記憶體管理。並且，運作在區塊邊界上的記憶體管理程序(routine)需要抹除與編程運作以四處移動資料，而編程與抹除周期消耗了記憶胞的周期容忍度。因此，區塊大小在多種方面可直接影響產品的性能。

有關抹除區塊大小之問題的處理方式係描述於發明人Kuo-Pin Chang、Hang-Ting Lue、Wen-Wei Yeh共同擁有並於2015年3月13申請之在審查中的美國專利申請案第14/643,907號，標題為“Forced-Bias Method In Sub-Block Erase”(MXIC 2148-1)，以及發明人Kuo-Pin Chang共同擁有並於2015年3月25申請之在審查中的美國專利申請案第14/668,728號，標題為Page Erase In Flash Memory”(MXIC 2149-1)。

因此，一種需求在於針對3D記憶體提供架構與運作方法，使記憶體不會犧牲記憶體容量，並同時支持較小的抹除單位。

提出一種記憶體裝置，具有之結構支持在包含複數個區塊之NAND記憶體中的子區塊抹除。複數個區塊中的各區塊係耦接至一組Y參考線，其中Y係2或更大。該複數個區塊中的各區塊包括一單一參考選擇線RSL，可操作以連接該區塊中的各子區塊至該組Y參考線中的一對應的參考線。控制電路可被包含在裝置之中，並被配置為此處所述之抹除方法以抹除被選區塊中的被選子區塊。

在抹除方法中，控制器可回應於一指令執行一抹除運作以抹除一被選區塊中的被選子區塊。此抹除運作可包含應用一抹除偏壓設置，包括：第一偏壓(如-2V)，在一參考選擇線上，該參考選擇線耦接至該被選區塊之一組Y子區塊中之所有該些NAND串；第二偏壓(如+18N)，在該被選區塊中之該些Y參考線之一被選Y參考線上；及第三偏壓(如浮接或+2V)，在該些Y參考線之至少一未選參考線上。此處所述之抹除偏壓設置造成閘極引致汲極漏GIDL電流在該被選子區塊之該些NAND串之中，並抑制一未選子區塊之該些NAND串之中的GIDL電流。抹除偏壓設置可包含施加一共同偏壓(如0V)至該區塊中的所有字元線。抹除偏壓設置可包含浮接該區塊所耦接的位元線及串選擇線。

此處所述實施例包含使用介電電荷捕捉結構所實現之記憶胞。於此些實施例中，抹除偏壓設置可被配置以引致電洞穿隧(hole tunneling)以抹除該被選子區塊之中的該些記憶胞。

提出一種NAND記憶體，包括複數個區塊的記憶胞、位元線、字元線、及參考線。該複數個區塊中的各區塊係可操作地被耦接至一組X位元線BL(x)、一組Z字元線WL(z)、及一組Y參考線RL(y)，其中Y係2或更大。各區塊包括一陣列NAND串。該陣列中的各NAND串包括多個記憶胞耦接至該組Z字元線的各字元線WL(z)。該陣列中的該些NAND串具有對應的多個串選擇開關及參考選擇開關。各區塊包括串選擇線組，包含N個串選擇線耦接至該區塊之陣列中對應的多個列內的NAND串的串選擇開關。該串選擇線組中的各串選擇線SSL(n)被配置以控制該陣列之該些NAND串之一行內的該些串選擇開關，以選擇性的連接至該組X位元線之中的對應的位元線BL(x)。參考選擇線RSL耦接至該區塊之所有NAND串的該些參考選擇開關，該參考選擇線RSL被配置以控制該些參考選擇開關，以連接該陣列之Y個子區塊中的NAND串至該組Y參考線之對應的多個參考線RL(y)。

NAND記憶體可使用多種NAND串結構而被實現。舉例來說，在一實施例中，NAND串可被垂直設置而具有複數個字元線階層，其中用於各NAND串的一個字元線在各字元線階層之中，該些串選擇線在高於該些字元線階層的一高階層，而該參考選擇線在低於該些字元線階層的一低階層。在另一例中，該些NAND串係垂直配置為U形而具有複數個字元線階層，其中用於各NAND串的兩字元線(一字元線用於U形的下降腳，另一字元線用於U形的上昇腳)在各字元線階層之中。該些串選擇線設置在高於該些字元線階層的一高階層，而該參考選擇線設置在該高階層或高於該些字元線階層的另一階層。偏壓電路可被包含在記憶體裝置之中，以應用如上所述之子區塊抹除偏壓設置。偏壓電路可被配置以應用子區塊抹除偏壓設置至，包括相同的偏壓至區塊中的每個NAND串的位元線、相同的偏壓至區塊中的每個NAND串的串選擇線、相同的偏壓至區塊中的每個NAND串的字元線、及相同的偏壓至區塊中的每個NAND串的地選擇線，並應用第一偏壓在被選子區塊之參考線上，及第二偏壓在一個或多個未選子區塊的一條或多條參考線上。

提出一種3D垂直NAND結構，其中該複數個區塊中的各區塊包括：複數堆導電帶，該複數堆包括偶數堆與奇數堆；及複數個主動柱(active pillar)，設置在偶數及奇數堆導電帶之間。該些主動柱包括偶數及奇數垂直通道膜(channel film)，具有外表面及內表面，定義多層陣列之界面區域在該些偶數及奇數垂直通道膜的外表面、與對應之偶數及奇數堆導電帶的導電帶之交叉點上。該偶數及奇數垂直通道膜係連接以形成一電流路徑，從該偶數垂直通道膜之一高端至一低端，並從該奇數垂直通道膜之一低端至一高端，以形成一U形路徑。一3D陣列之NAND串係設置在區塊的結構之中，包括多個偶數記憶胞及多個奇數記憶胞，該些偶數記憶胞在該些界面區域中係經由該些主動柱及該些偶數堆導電帶而可存取，該些奇數記憶胞在該些界面區域中係經由該些主動柱及該些奇數堆導電帶而可存取。在一給定之主動柱內的該些奇數及偶數記憶胞係串聯連接為一單一NAND串。在該些偶數堆之高階層的多個導電帶可被配置為該區塊之一組串選擇線內的此些串選擇線。在該些奇數堆之高階層的多個導電帶可被一起連接並配置為該區塊之單一參考選擇線。在偶數及奇數堆之中階層的多個導電帶可被配置為NAND串的字元線。在區塊之陣列中的NAND的子區塊可被配置以連接至該組Y參考線中對應的參考線。3D垂直NAND結構可被實現在具有控制器之裝置上，以執行如上所述之抹除運作。

提出不同的參考線區塊結構，以提供較小的抹除單位。所述技術提供一些特點，包含如下：

(1)子區塊抹除

(2)浮接BL抹除

(3)不同的共同源極線(參考線)區塊

(4)依區塊之3D NAND RSL解碼

(5)依子區塊之3D NAND抹除運作

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

118、128‧‧‧位元線接點

119、129‧‧‧參考線接點

121-Even‧‧‧偶數NAND串

121-Odd‧‧‧奇數NAND串

125‧‧‧水平參考線段

126‧‧‧中間參考線導體

127‧‧‧圖案化導體的接點

131‧‧‧第一開關

132‧‧‧第二開關

134‧‧‧底部

135‧‧‧輔助閘極結構

214、215‧‧‧第一著陸區域

216、217‧‧‧第二著陸區域

249、549、749‧‧‧記憶體

250‧‧‧參考線的導體

251(N)、251(N-1)、251(1)、251(0)、551(0)、551(1)、551(N-1)、551(N)、751(0)、751(1)、751(N-1)、751(N)‧‧‧列解碼器

260‧‧‧主動柱

261、262、2021、2031、2041、2085、2086‧‧‧中間層導體

263、265‧‧‧SSL線

264、266‧‧‧著陸接墊區域

398‧‧‧位元線BL(x)

399‧‧‧位元線BL(x+1)

400、401、402、403‧‧‧U形NAND串

405‧‧‧RSL導體

406‧‧‧單一區塊參考線RL

498‧‧‧位元線BL(x)

499‧‧‧位元線BL(x+1)

500、502、501、503、800、801、802、803、804、805、806、807‧‧‧NAND串

505‧‧‧參考選擇線RSL

510‧‧‧子區塊參考線RL(y)

511‧‧‧參考線RL(y+1)

550-1‧‧‧第一參考線

550-2‧‧‧第二參考線

600、601、602、603‧‧‧時間點

610、611‧‧‧曲線

612‧‧‧時間點t(ERS1)

613‧‧‧時間點t(ERS2)

750-1‧‧‧第一參考線

750-2‧‧‧第二參考線

750-3‧‧‧第三參考線

750-4‧‧‧第四參考線

798‧‧‧位元線BL(x)

799‧‧‧位元線BL(x+1)

810‧‧‧參考線RL(0)

811‧‧‧參考線RL(1)

812‧‧‧參考線RL(2)

813‧‧‧參考線RL(3)

815‧‧‧RSL導體

901‧‧‧積體電路

905‧‧‧資料匯流排

910‧‧‧控制器

912‧‧‧指令解碼器

920‧‧‧方塊

930‧‧‧匯流排

940‧‧‧SSL/RSL/WL解碼器

945‧‧‧SSL(n)/RSL(m)/WL(z)線

960‧‧‧記憶體陣列

962‧‧‧線段

965‧‧‧位元線BL(x)

980‧‧‧感測放大器及編程緩衝電路

991‧‧‧輸入/輸出電路

993‧‧‧資料線

1101‧‧‧隔離基板

1101-1、1101-2‧‧‧參考導體

1105‧‧‧氮化矽的頂層

1121、1122、1123、1124、1125‧‧‧導電帶與隔離層

1130、6052、6057‧‧‧阻隔層

1131‧‧‧電荷儲存層

1132‧‧‧通道層

1140-O‧‧‧第二半導體膜(奇數帶)

1140-E‧‧‧第一半導體膜(偶數帶)

2011‧‧‧間隔

2012‧‧‧隔離材料

2040‧‧‧第二導體

2050、2051、2052‧‧‧位元

2060‧‧‧第一位元線導體

2061‧‧‧第二位元線導體

2062‧‧‧第三位元線導體

2069‧‧‧電路路徑

2070、2074、2078‧‧‧薄膜半導體層的部件

2071、2073、2075、2079‧‧‧薄膜電晶體之部件

2080‧‧‧線

2099‧‧‧絕緣區域

5000‧‧‧第一區塊

5001‧‧‧第二區塊

5002‧‧‧垂直主動柱

5010、5011、5012‧‧‧接墊

5013‧‧‧隔離結構

5015、5016‧‧‧中間層導體

5020、5021、5022、5023、5024‧‧‧導電帶

5062、5063、5064、5065‧‧‧位元線

6050‧‧‧垂直通道結構

6050a‧‧‧通道結構之表面

6053、6054、6055‧‧‧穿隧層

6056、6059‧‧‧電荷儲存層

6058‧‧‧閘極材料之層

AG‧‧‧輔助閘極

B1、B2、B3、B4、B5、B6、Block<0>、Block<1>、Block<N-1>、Block<N>‧‧‧區塊

BL(x)、BL(x+1)、BL(x+2)‧‧‧位元線

RL(y)、RL(y+1)、RL(0)、RL(1)、RL(2)、RL(2)‧‧‧子區塊參考線

RSL、RSL(0)、RSL(1)、RSL(N)、RSL(N+1)‧‧‧參考選擇線

SSL、SSL(n)、SSL(n+1)、SSL0、SSL1、SSL2、SSL3‧‧‧串選擇線

WL、WL(i+1)、WL(i-1)、WL(z)、WL(z-1)、WL0、WL1、WL2、WL3‧‧‧字元線

第1圖繪示之示意圖為3D垂直NAND記憶體之範例結構，具有U形NAND串形成於薄膜通道內，配置用於子區塊抹除。

第2圖繪示參照第1圖之3D NAND之字元線、SSL及RSL結構之布局示意圖。

第3圖繪示之示意圖為3D垂直NAND記憶體之範例結構，具有獨立雙閘極NAND串形成於薄膜通道內，配置用於子區塊抹除。

第4圖繪示參照第3圖之3D NAND之字元線、SSL及RSL結構之布局示意圖。

第5圖繪示參照第1圖及第2圖所述而實現之U形垂直NAND串的示意圖，包含參考選擇線。

第6圖繪示參照第3圖及第4圖所述而實現之垂直獨立雙閘極NAND串的示意圖，包含偶數及奇數參考選擇線。

第7圖繪示依照習知之包含複數個區塊及全域參考線之記憶體的簡易方塊圖。

第8圖繪示參照第1圖及第2圖所述而實現之U形NAND串之一部分區塊的示意圖，具有單一參考線。

第9圖繪示如此處所述之包含複數個區塊及兩子區塊參考線之記憶體的簡易方塊圖。

第10圖繪示參照第1圖及第2圖所述而實現之U形NAND串之一部分區塊的示意圖，具有用於此區塊的兩個子區塊參考線。

第11圖繪示具有兩子區塊參考線之NAND中之一區塊的剖面示意圖，共同一共同串選擇線，標示為子區塊抹除偏壓設置。

第12圖繪示使用第11圖之偏壓設置之用於抹除運作的時序圖。

第13圖繪示參照第11圖及第12圖表示抹除運作之效果的臨界電壓對比時間的示意圖。

第14圖繪示如所處所述之包含複數個區塊及四個子區塊參考線之記憶體的簡易方塊圖。

第15圖繪示參照第1圖及第2圖所述而實現之U形NAND串之一部分區塊的示意圖，具有用於此區塊的四個子區塊參考線。

第16圖繪示如此處所述之可使用在3D NAND記憶體之一種資料儲存結構。

第17圖繪示包含用於子區塊除之3D記憶體陣列的積體電路記憶體的方塊圖。

參照第1-17提供本發明實施例之詳細說明。

第1圖繪示3D NAND記憶體的示意圖，如詳細描述於2015年3月03申請之共同擁有及審查中的美國專利申請案第14/637,204號，標題為“U-Shaped Vertical Thin-Channel Memory”，其申請案係合併此處說明。

第1圖繪示之記憶體裝置，其中多個堆的導電帶與隔離層1121-1125交錯，並設置在隔離基板1101上。此些堆係由不同凹槽(trench)所分開。第一及第二堆的導電帶具有側壁在分開此些堆之凹槽的第一及第二側邊上。包含記憶層的資料儲存結構係形成在凹槽內之此些帶的側壁上。

記憶層可包含多層資料儲存結構，如所述包含通道層1132、電荷儲存層1131、及阻隔層1130。在一較佳範例中，記憶層係參照第16圖而被實現並說明如下。

垂直通道結構係設置在介於第一及第二堆之間的凹槽內的記憶層上。各垂直通道結構包含第一半導體膜1140-E(偶數帶)在偶數堆內、及第二半導體膜1140-O(奇數帶)在奇數堆內，且被垂直設置而接觸在凹槽的對側邊上的資料儲存結構。偶數及奇數帶係電性連接於凹槽的底部。半導體膜的內表面係由隔離結構所分開，隔離結構於此例中包含一層隔離材料(如2012)及一間隔(如2011)在記憶胞的區域中。對於薄通道之實施例而言，垂直通道結構內的偶數及奇數半導體膜具有的厚度為10nm或更小。

第一堆內之一上帶係配置為第一開關的閘極，如SSL開關，具有通道在第一半導體膜內，第二堆內之一上帶係配置為第二開關的閘極，如RSL開關，具有通道在第二半導體膜內。第一堆及第二堆內的中間帶係配置為字元線WL。第一堆及第二堆內的底帶係配置為輔助閘極AG。一個或多個圖案化導體層係覆蓋(overlie)在此些堆上。第一中間層連接器連接第一導體2060(如位元線BL(x))至主動柱中之第一半導體膜的頂表面。第二中間層連接器連接第二導體2040(如參考線RL(y))至垂直通道結構中之第二半導體膜的頂表面。再者，設置在相同第一及第二堆之間的額外的垂直通道結構係配置使得溝槽(trench)之第二側邊上的此些第二半導體膜係電性連接，並可共用以連接至相同的參考線。在一些實施例中，第二半導體膜係圖案化使得沿著單一堆之部分的垂直通道結構係連接至對應的參考線。更者，在相同第一及第二堆之間的額外的垂直通道結構係配置使得溝槽之第一側邊上的此些第一半導體膜係電性分離，並可使用單獨的中間層連接器(如第三中間層連接器)而個別地連接至不同的位元線。

在第三堆及第二堆之間的垂直通道結構包含第一半導體膜及第二半導體膜，第一半導體膜沿著第二堆及第三堆之間的第二堆之側壁上之溝槽的第一側上，第二半導體膜沿著第三堆及第二堆之間的溝槽的第二側上。第三堆及第二堆之間的垂直通道結構之第一半導體膜可連性連接(藉由部件2071)至第一堆及第二堆之間的垂直通道結構的第二半導體膜。

第1圖繪示U形NAND串之電流流動的電路路徑2069，U形NAND串係連接在參考線RL(y+1)及位元線BL(x)之間。此結構顯示複數個主動柱在對應的偶數及奇數堆的導電帶之間。此些主動柱包含具有外表面及內表面的半導體膜。外表面係設置在對應之偶數及奇數堆側壁上之資料儲存結構上，形成3D陣列的記憶胞。此些記憶胞係連接以形成電流路徑從偶數垂直通道膜的上端至下端，並從奇數垂直通道膜的下端至上端。

第1圖繪示之3D NAND記憶結構包含第二圖案化導體層，例如製造流程中的金屬層，包含導體2060、2061、2062 在配置為在此例中的位元線BL(x)、BL(x+1)及BL(x+2)的中間層導體上面。如第1圖所示，薄膜半導體層的部件2070係連接至沿著一列在主動柱內之NAND串的RSL側邊上的垂直通道膜，並藉由中間層連接器連接至第二圖案化導體層內的導體2040，配置為第一子區塊參考線RL(y)。相仿地，薄膜半導體層之部件2071係連接至沿著一列在主動柱內之NAND串的RSL側邊上的垂直通道膜，並藉由中間層連接器連接至第一圖案化導體層內的導體，配置為第二子區塊參考線RL(y+1)。薄膜半導體層之部件2073及2079係連接至沿著一行在主動柱內之NAND串的SSL，並藉由中間層連接器連接至第一位元線導體2060。薄膜半導體層之部件2075及2079係連接至沿著一行在主動柱內之NAND串的SSL，並藉由中間層連接器連接至第二位元線導體2061(BL(x+1)。薄膜半導體層之部件2074及2078係連接至沿著一行在主動柱內之NAND串的SSL，並藉由中間層連接器連接至第三位元線導體2062(BL(x+2)。

第2圖繪示包含如第1圖所示之U形NAND串的記憶體陣列的複數個3D區塊NAND之布局示意圖。在所示布局中，六個區塊B1-B6配置為多列。沿著此些列，此些區塊係布局為鏡像格式。複數堆之導電帶內的上層的圖案係被繪示，其中導電帶延伸自與區塊內其他導電帶共享的著陸墊(landing pad)區域。複數堆內的中間及下層具有相同布局，且可被形成在相同的圖案化步驟中，例外的是配置為SSL線的導電帶係被切除以提供給個別的接點。各區塊包含：與第一著陸區域(如區域214、215)分離並從第一著陸區域延伸的多個帶，第一著陸區域配置為SSL線，並位在偶數字元線之下；與第二著陸區域(如區域216、217)分離並從第二著陸區域延伸的多個帶，第二著陸區域配置為RSL線，並位在奇數字元線之下。著陸區域可支持鄰近區塊中的多個帶。因此，著陸區域216係用於布局在區塊B1及B2內之鏡像中的導電帶。於此例中，RSL線係分享於鏡像區塊B1及B2之間。在其他實施例中，用於RSL線的頂著陸區域可被分割，提供獨立的RSL解碼以用於鏡像區塊(如B5、B6)。著陸區域214係用於布局在區塊B2及B3內之鏡像中的SSL側上的導電帶。

此些堆之上層的SSL線係區分為個別的著陸區域。因此，舉例來說，區塊B5內的SSL線263連接至著陸接墊區域264，區塊B4內的SSL線265連接至著陸接墊區域266。中間層導體由符號262表示，係連接至對應的SSL著陸區域(如264、266)。再者，示意圖繪示之中間層導體行經此堆的上層，以形成各別的連接處至例如是梯狀方式之基底(underlying)層的各層。因此，RSL接墊(如在著陸區域216上)包含八個中間層導體，一個用於頂層，六個用於包含奇數字元線的中間層導體，而一個用於可包含如輔助閘極、啞字元線或另外字元線的底層。SSL接墊(如在著陸區域215上)包含不同的中間層導體用於各個SSL著陸區域(如266)，及七個中間層導體用於連接至基底層，包含六個用於包含偶數字元線的中間層導體，與一個用於底層。

延伸自RSL區域(如217)的導電帶係布局為交叉指形(interdigitated)，具有導電帶延伸自SSL區域(如215)。如標示區塊B6所示，此堆的上層包含五個RSL線共同耦接至具有RSL著陸區域217的接墊，及四個SSL線SSL0-SSL3。

此結構支持主動柱之陣列的形成，布局如標示區塊B1所示。在區塊B1中，主動柱由符號260所表示，其用於連接至位元線的中間層導體由符號261所表示。用於連接至子區塊參考線的中間層導體並未繪示以減少圖式擁擠。一列四個主動柱係沿著各SSL線的下側而被排成陣列，四個主動柱係沿著各SSL線的下側而被排成陣列並偏移校正(offset)於SSL線之上側上之主動柱的水平方向，以位元線作間距，故有八個主動柱在各SSL線上，四個位在各側邊，各個被配置以連接至不同的位元線。在此六層導電帶布局之字元線的數量，一個提供RSL及SSL線，一個提供輔助閘極，允許四層的字元線。如此，各主動柱內的U形NAND串包含八個記憶胞排列成串。導電帶之層的數量為一因數，用於決定U形NAND中內記憶胞的數量。各SSL線上之主動柱的數量決定可從此架構內單一區塊同時被連接至位元線之記憶胞的數量。

此結構支持子區塊抹除，詳如後述，其中在被選區塊(如區塊B6)中的被選子區塊可藉由應用抹偏壓設置而被抹除，此偏壓設置相同於用於區塊內之位元線、所有SSL線、RSL線、及所有字元線的偏壓設置，而此些子區塊之間不同之處在於使用不同的偏壓至參考線RL(y)與RL(y+1)。

第3圖繪示使用獨立雙閘極NAND串之另一NAND結構，配置用於子區塊抹除，如詳細描述於2015年3月03由Lue申請之共同擁有及審查中的美國專利申請案第14/637,187號，標題為“Vertical Thin-Channel Memory”(MXIC 2147-1A)，其申請案係合併此處說明。

此結構包含複數堆的導電帶與隔離層交錯，隔離層形成在基板內之參考線結構。參考線結構包含第一參考線導體1101-1及第二參考線導體1101-2(如半導體基板內的導電井，或在基板上的圖案化導電層)，由絕緣區域2099所分開。參考線結構1101-1及1101-2係耦接至對應的中間層導體2085及2086，配置為不同的子區塊參考線RL(y)及RL(y+1)，用於結構內之NAND串的區塊。此些中間層導體2085及2086係配置為加長的側壁而平行於複數堆的導電帶，延伸至參考線導體1101-1及1101-2的表面。在其他實施例中，中間層導體2085及2086可包含導電材料如鎢或其他金屬。再者，中間層導體2085及2086可包含摻雜後的半導體材料。中間層導體2085及2086可設置鄰近陣列之區塊內多個堆的各區塊。再者，在一些實施例中，中間層導體可設置在多個堆的區塊內，如必須例如替換此些堆導電帶的一者為一導電材料，或藉由使用一列垂直通道結構為連接器連接至參考線導體1101-1及1101-2。

此些堆包含導電帶的底平面(RSL)、複數個導電帶的中間平面(WL)、及導電帶的頂平面(SSL)。複數個中間平面可包含Z平面，範圍從堆的0至Z-1。此例中，氮化矽的頂層1105係設置在各堆上。雖未繪示，導電帶係藉由接墊而被連結(如第4圖所述)，且可被定義在用於蝕刻此些堆的圖案中。此些堆包含隔離材料之層將導電帶相互分開，並將參考導體1101-1及1101-2分開。

垂直通道結構係設置在偶數及奇數堆之間。於此例中，垂直通道結構係設置在偶數及奇數堆之間。垂直通道結構包含作用如同垂直通道膜的偶數及奇數半導體膜，具有外表面及內表面。此些外表面係設置在位於對應之偶數及奇數堆之側壁上的資料儲存結構上，並接觸資料儲存結構，形成3D陣列之記憶胞。此些內表面係由隔離結構所分開，隔離結構在此例中包含一層隔離材料(如2012)及一間隙(如2011)於記憶胞的區域中。對於薄通道實施例而言，垂直通道結構中的偶數及奇數半導體膜的厚度為10nm或更小。

此例中，此結構包含位元2050、2051、2052經由中間層導體(如2041、2031、2021)接觸至對應列的垂直通道結構。

第3圖包含線2080，繪示電流路徑以存取在垂直通道結構之一側邊上之垂直通道膜內的記憶胞。電流路徑行經中間層連接器2085至參考線導體1101-2。從參考線導體1101-2，電流路徑行經中間層導體2085至此堆上之圖案化導體層內的另一參考線導體(未繪示)。

第4圖繪示此些堆之導電帶的布局圖，如使用與第3圖相似之垂直薄通道的子區塊參考線RL(y)及RL(y+1)之參考線中間層導體、與積體電路之一例的位元線。在第4圖中，第一區塊5000及第二區塊5001係被繪示。橢圓形(如5002)所表示之垂直主動柱、及分開主動柱之隔離結構係由矩形5013所表示。

此些堆之導電帶的上層包含串選擇線SSL。在所示之例中，區塊5000內的五個導電帶5020、5021、5022、5023、5024提供SSL線SSL0至SSL3。區塊5001與區塊5000共用接點結構5011。如所繪示，區塊5000內的SSL0包含導電帶5020及導電帶5024。導電帶5020下緣的主動柱、及導電帶5024上緣的主動柱提供一對記憶胞，由SSL線所控制，並連接至不同的位元線5062-5065(區塊5000上的一些位元線係因示例性目的而被移除)。舉例來說，位元線5062係連接至鄰近SSL0之導電帶5024的主動柱。位元線5063係連接至鄰近SSL0之導電帶5020的主動柱。

字元線及RSL線係形成在複數堆之基底層內，並被此例之SSL線所遮掩(obscure)。字元線及RSL線終止於對應的接墊5010、5011、5012內，其中梯形接點結構係被實現以提供中間層連接各層至基底圖案化導體。基底圖案化導體可提供字元線帶(word line strapping)在複數堆下的圖案化金屬層內，以降低跨越複數個區塊之字元線延遲的電阻值。在範例實施例中，字元線帶之梯形接點可沿著此結構而被周期性地間隔。舉例來說，梯形接點可沿著複數區塊每100μ而被放置。在其他實施例中，間隔可視特定實作的需求而採用其他間距。

連接至基底參考導體RL(y)及RL(y+1)的中間層導體5015、5016係設置在對應區塊之此複數堆之導電帶的外面。因此，中間層導體5015、5016的布局係由區塊布局開銷(overhead)所吸收，而非區塊內的結構所吸收。因此，對於此些地點之描敘目的，複數堆的導電帶可表示為具有外部堆及內部堆的特性。中間層導體5015、5016係設置在各區塊此複數堆之導電帶的外部堆外面，並終止於共同梯形接點結構(如接墊5011)。

在給定區塊內的SSL線的數量可以更多，例如是16或32。相仿地，位元線的數量可以更多以配合特定實作。

給定區塊內的RSL線具有的圖案匹配字元線的布局，所以各區塊內所有的NAND串共同單一個梳狀(comb shape)RSL導體。於此例中，兩區塊5000與5001包含此些區塊之間共用的單一RSL導體，在其他實施例中，藉由分割梯形接點，各區塊可被提供本身所用的RSL導體。

於此例中，區塊之共同的RSL線平行連接所有NAND串至他們對應的子區塊參考線RL(y)或RL(y+1)。

用於子區塊抹除之抹除偏壓設置可被應用至如第3圖及第4圖所示之結構，其中應用之偏壓係相同於所有位元線、相同於所有SSL線、及相同於所有字元線的偏壓，並配置給區塊的RSL導體，而子區塊參考線RL(y)或RL(y+1)接收不同偏壓以引致子區塊抹除或抑制子區塊抹除。

第5圖繪示參照第1圖及第2圖之結而實現之U形NAND串的示意圖。在替代性之U形NAND串結構係詳如Katsumata等人如上之刊物(2009年技術論文之VLSI科技文摘研討會“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices”)，其刊物係合併此處說明。

如第5圖所示之U形NAND串係連接在用於位元線BL(x)之位元線接點128及用於子區塊參考線RL(y)之參考線接點129之間。主動柱係設置在偶數及奇數堆導體之間，其中此例之奇數堆內的上階層包含一串選擇線，作用如NAND串內第一開關131的閘極，偶數堆內的上階層包含一參考選擇線，作用如相同NAND串內第二開關132的閘極。此堆內的中間階層包含偶數及奇數字元線，其中奇數字元線包含字元線WL0至字元線WL(i)，而偶數字元線包含字元線WL(i+1)至字元線WL(z)。在此堆的底部134，提供薄通道結構之此些半導體薄膜係電性連接，如藉由單一連續膜而被形成，單一連續膜係對齊此些堆之導電帶之間的間隔。

在Katsumata等人之U形NAND結構中，字元線及參考選擇線係使用兩不同主動柱之環繞閘極結構而被實現。然而，也可由第5圖表示。

在所述實施例中，輔助閘極結構135係被包含，且係藉由閘極介電而被耦接至此堆底部的半導體薄膜。此輔助閘極結構135可被使用以引致反轉區域而改善偶數及奇數側之間的帶的導電性。此輔助閘極可使用主動柱下基板內之摻雜區域而被實現，或使用其他技術而被實現。U形串包含串列連接之偶數記憶胞設置在偶數堆之側，及奇數記憶胞設置在奇數堆之側。

第6圖繪示參照第3圖及第4圖之結構之單一主動柱的電路示意圖，顯示獨立NAND串在柱的各側上。主動柱延伸自位元線接點118至子區堆參考線接點119。參考線接點119連接主動柱至水平參考線段125，其係經由中間參考線導體126連接至圖案化導體的接點127，圖案化導體可合併作用如同子區塊的子區塊參考線RL(y)。如所繪示，接點118及119之間的主動柱包含偶數NAND串121-Even及奇數NAND串121-Odd。此柱係設置在偶數及奇數堆導體之間，其中偶數堆內的上階層包含偶數串選擇線，而奇數堆內的上階層包含奇數串選擇線。此堆之中間階層包含偶數及奇數字元線WL0至WL(z)，用於對應的偶數及奇數NAND串。此堆內的下階層包含偶數參考選擇線RSL及奇數參考選擇線RSL，且係連接在一起以形成如第4圖所示之單一導體。

第7圖繪示依照習知之包含複數個區塊Block<0>至Block<N>之記憶體249的簡易方塊圖，可使用垂直通道3D NAND串而被實現。在此習知範例中，單一或「全域」參考線RL導體250係使用以作用為複數個區塊的共同源極線。列解碼器251(0)、 251(1)、…、251(N-1)、及251(N)係耦接至各區塊，用於在區塊基準上個別地解碼字元線WL及參考選擇線RSL(0)至RSL(N)。如所繪示，各區塊包含單一參考選擇線RSL。在一些替代方案中，多於一個方塊可共同單一參考選擇線。

第8圖繪示使用第5圖之U形NAND之垂直NAND結構的示意圖，並配置以參考第7圖而具有複數個區塊之單一區塊參考線RL 406。此示意圖繪示一陣列之四個U形NAND串(400-403)。陣列中的所有參考選擇開關係耦接至單一RSL導體405。NAND串400及402係藉由串選擇開關而被耦接並可操作地連接至串選擇線SSL(n)及SSL(n+1)及連接至位元線BL(x)398。NAND串401及403係藉由串選擇開關而被耦接並可操作地連接至串選擇線SSL(n)及SSL(n+1)及連接至位元線BL(x+1)399。

依照如第7圖及第8圖所示之習知結構，由於參考選擇線係按照區塊基準而被拉線(route)與解碼，且單一參考線係提供給每區塊，故小於全區塊之抹除偏壓設置係受到限制且複雜。

第9圖繪示此處所述之記憶體的簡易方塊圖，配置以用於子區塊抹除。第9圖之圖式包含複數個區塊Block<0>至Block<N>之記憶體549的簡易方塊圖，其可使用垂直通道3D NAND串而被實現。在此範例中，第一參考線550-1及第二參考線550-2係拉線至各區塊。列解碼器551(0)、551(1)、…、551(N-1)、及551(N)係耦接至對應的區塊，用於在區塊基準上個別地解碼字元線WL及參考選擇線RSL(0)至RSL(N)。如所繪示，各區塊包含單一參考選擇線RSL。在一些替代方案中，多於一個區塊可共同單一參考選擇線。

第10圖繪示使用第5圖之U形NAND串之垂直NAND結構的示意圖，配置以用於子區塊抹除。此示意圖顯示一陣列之四個U形NAND串(500-503)。陣列中的所有參考選擇開關係耦接至單一參考選擇線RSL導體505。NAND串500及502係藉由串選擇開關而被耦接並可操作地連接至串選擇線SSL(n)及SSL(n+1)及連接至位元線BL(x)498。NAND串501及503係藉由串選擇開關而被耦接並可操作地連接至串選擇線SSL(n)及SSL(n+1)及連接至位元線BL(x+1)499。NAND串500及502係藉由參考選擇開關而被耦接並可操作地連接至參考選擇線RSL 505及連接至子區塊參考線RL(y)510。NAND串501及503係藉由參考選擇開關而被耦接並可操作地連接至參考選擇線RSL 505及連接至參考線RL(y+1)511。

第9圖及第10圖的結構係配置以用於子區塊抹除，其中偏壓設置包含相同的偏壓應用至字元線、一組偏壓用於RSL線、相同的偏壓應用至SSL線、及相同的偏壓應用至整個區塊的字元線，而參考RL(y)及RL(y+1)接收不同的偏壓以達成子區塊抹除。

此處所述之結構中可用於子區塊抹除的抹除偏壓設置係參照第11圖至第13圖說明。

第11圖繪示沿著單一串選擇線SSL於區塊中之NAND中的剖面示意圖，包含四個NAND串藉由串選擇開關耦接至對應的位元線BL0、BL1、BL2、BL3。NAND串包含複數個記憶胞可操作地耦接至並共用單一組的字元線WL0至WL(z)。四個NAND串的參考選擇開關係連接至單一參考選擇線RSL。第一子區塊之NAND串(包含耦接至位元線BL0至BL2的NAND串)係藉由參考選擇開關而被連接至參考線RL(0)，以回應於RSL線上的訊號。第二子區塊之NAND串(包含耦接至位元線BL1至BL3的NAND串)係藉由參考選擇開關而被連接至參考線RL(1)，以回應於RSL線上的訊號。偏壓設置係被顯示以造成閘極引致汲極漏電流(gate induced drain leakage)GIDL在被選子區塊之NAND串內，並抑制閘極引致汲極漏電流GIDL在未選子區塊內。依據此偏壓設置，所有位元線BL0至BL3係偏壓在浮接狀態。所有的SSL線(包含區塊內之剖面的SSL線)係偏壓在浮接狀態。區塊的所有字元線係設定在參考電壓，如0V。用於區塊之共同RSL線係設定在用於抹除偏壓之RSL電壓，在此例中為-2V。此被選子區塊之子區塊參考線RL(0)接收抹除電壓VERS例如為+18V。此未選子區塊之子區塊參考線RL(1)接收抑制電壓，例如為浮接偏壓，或低於施加至被選子區塊之子區塊參考線RL(0)之電壓的偏壓。因此，抹除偏壓設置應用相同的偏壓至所有的位元線、至所有的SSL線、並至所有的字元線。此區塊具有單一共同RSL線。子區塊抹除偏壓設置包含應用不同的偏壓至被選子區塊參考線，亦即此偏壓不同於應用至一個或多個未選子區塊參考線的偏壓。

第12圖繪示於抹除運作中之一周期的簡易時序圖，此運作包含應用參照第11圖所述之抹除偏壓設置。抹除運作可包含如第12圖所示之一個或多個周期，其中偏壓位階、脈波形狀、及其他參數可被調整以完成子區塊抹除。上端的曲線繪示應用至字元線WL的電壓。下一曲線繪示應用至位元線BL及串選擇線SSL的偏壓。第三曲線繪示應用至區塊之參考選擇線RSL的偏壓。第四曲線繪示應用至子區塊參考線RL(1)的偏壓。第五曲線繪示應用至子區塊參考線RL(0)的偏壓。

簡易時序圖中的抹除運作起始於時間點600之前，字元線、位元線、SSL線、RSL線、及子區塊RL線係設定為初始位階，如地。指令解碼器及控制電路可接收抹除指令，以抹除被選區塊中的被選子區塊。於時間點600，抹除運作起始一設定運作，其中位元線及SSL線係設定至浮接狀態，未選子區塊的子區塊參考線RL(1)係設定至抹除抑制位階(浮接或低電壓)，被選子區塊的子區塊參考線RL(0)係設定至抹除電壓位階(正極高電壓，如+18V)。在時間點601，抹除偏壓設置係被應用而藉由將參考選擇線RSL上的電壓降低至如-2V的偏壓，配合提供高電壓在被選子區塊之子區塊考線RL(0)上，導致閘極引致汲極漏電流GIDL於被選子區塊之NAND中(如位元線BL0及BL2之NAND)的參考選擇電晶體。未選子區塊的參考選擇線及子區塊參考線RL(1)的偏壓設置抑制閘極引致汲極漏電流GIDL於未選子區塊之NAND中(如位元線BL1及BL3之NAND)。在時間點602，RSL線回到地或中性位階。在時間點603，抹除周期係結束，此裝置可執行抹除驗證或抹除運作中的其他後續步驟。

第13圖繪示在如第12圖所示之抹除偏壓狀態下之臨界電壓對比時間的示意圖。此圖中包含第一曲線610及第二曲線611。第一曲線610繪示在被選子區塊中之臨界電壓對比時間的變化，而第二曲線611繪示在未選子區塊中之臨界電壓對比時間的變化。在具有高電壓之參考選擇開關中，如施加正18V至其汲極，低電壓如-2V施加至其閘極，來自參考選擇開關之閘極引致汲極漏電流注入電荷載子至NAND串內。電場係建立在NAND串之通道線及字元線的電壓之間，並引致電洞穿隧而降低胞的臨界電壓。在被選子區塊中，閘極引致汲極漏電流係為大量的(substantial)，而臨界電壓於時間點t(ERS1)612開始快速下降。未選子區塊之子區塊參考線上的電壓係顯著地低於施加至被選子區塊之子區塊參考線的電壓。因此，閘極引致汲極漏電流是微小的且不足以引致電荷穿隧，直至例如時間點t(ERS2)613，之後低的臨界下降會發生。藉由偏壓未選子區塊參考線，使得t(ERS2)係非常大於第12圖的時間點601與602之間的時間點，閘極引致汲極漏電流係被抑制於未選子區塊中。因此，未選子區塊係被給定抹除抑制偏壓。

第14圖繪示如所處所述之記憶體的簡易方塊圖，被配置以用於支持每區塊四個子區塊之子區塊抹除。第14圖之示意圖包含具有複數個區塊Block<0>至Block<N>之記憶體749，其可使用垂直通道3D NAND串而被實現。在此範例中，第一參考線750-1、第二參考線750-2、第三參考線750-3、及第四參考線750-4，係拉線至各個區塊。列解碼器751(0)、751(1)、…、751(N-1)、及751(N)係耦接至對應的區塊，用於在區塊基準上個別地解碼字元線WL及參考選擇線RSL(0)至RSL(N)。如所繪示，各區塊包含單一參考選擇線RSL。在一些替代方案中，多於一個區塊可共同單一參考選擇線。

第15圖繪示使用第5圖之U形NAND之垂直NAND結構的示意圖，並配置以用於具有四個子區塊參考線之子區塊抹除，支持每個區塊四個子區塊。此示意圖繪示一陣列八個U形NAND串(800-807)。陣列中所有參考選擇開關係耦接至單一RSL導體815。此些NAND串800、802、804、806係藉由串選擇開關而被耦接並可操作地連接至對應的串選擇線SSL(n)、SSL(n+1)、SSL(n+2)、及SSL(n+3)及連接至位元線BL(x)798。NAND串801、803、805、807係藉由串選擇開關而被耦接並可操作地連接至對應的串選擇線SSL(n)、SSL(n+1)、SSL(n+2)、及SSL(n+3)及連接至位元線BL(x+1)799。NAND串800及802係藉由參考選擇開關而被耦接並可操作地連接至參考選擇線RSL及連接至參考線RL(0)810。NAND串801及803係藉由參考選擇開關而被耦接並可操作地連接至參考選擇線RSL及連接至參考線RL(1)811。NAND串804及806係藉由參考選擇開關而被耦接並可操作地連接至參考選擇線RSL及連接至參考線RL(2)812。NAND串805及807係藉由參考選擇開關而被耦接並可操作地連接至參考選擇線RSL及連接至參考線RL(3)813。

第15圖之結構係配置以用於子區塊抹除，其中應用至字元線、RSL線及SSL線的的偏壓係相同的用於整個區塊，而參考線RL(0)至RL(3)接收不同的偏壓以抹除被選區塊中的被選子區塊，並抑制未選子區塊的抹除。

被配置用於特定實作之子區塊的數量係為設計選擇，仰賴設置可用的走線來源而定。

第16圖繪示可用於此處所述之結構中的改良式BE-SONOS介電電荷儲存層的簡易示意圖，支持電洞穿隧以仰賴閘極引致汲極漏電流對被選子區塊進行抹除。

介電電荷補捉結構包含穿隧層接觸垂直通道結構6050，包含多種材料的合成，包含氧化矽之第一穿隧層6053、氮化矽之穿隧層6054、及氧化矽之第二穿隧層6055。

二氧化矽之第一穿隧層6053，位在通道結構6050之表面6050a上，例如係使用臨場蒸氣產生技術(In-Situ Steam Generation,ISSG)而被形成，採用選擇性的氮化反應於沉積過程中藉由後沉積NO回火、或藉由增加NO至周圍。二氧化矽之第一穿隧層6053的厚度小於20Å，較佳地為7-15Å。第一穿隧層 6053可被設置為替代作法如氮化氧化層以改善耐久性，及/或氟處理以改善界面狀態品質。

氮化矽之穿隧層6054，也稱為穿隧氮化層，位在氮化矽之第一穿隧層6053上，例如係使用低壓化學氣相沉積(Low-pressure chemical vapor deposition,LPCVD)而被形成，使用例如二氯矽烷(dichlorosilane)DCS與NH₃先驅物於680度C之下。於其他製程中，穿隧氮化層包含氮氧化矽，使用相仿於N₂O先驅物的製程而被形成。氮化矽之此層6054的厚度例如小於30Å，較佳地為10-30Å，包含如20Å。由於其厚度，層6054並不善於儲存電荷。

層6054提供低的電洞障壁高度以促進電洞注射而進行抹除。然而，層6054的捕捉效率低。各種材料可用於層6054，相對於矽的能價帶校正為：SiO₂ 4.4eV,Si₃N₄ 1.8eV,Ta₂O₅ 3.0eV,BaTiO₃ 2.3eV,BaZrO₃ 3.4eV,ZrO₂ 3.3eV,HfO₂ 3.4eV,Al₂O₃ 4.9eV,Y₂O₃ 3.6eV,ZrSiO₄ 3.4eV。SI₃N₄具有最低的障壁高度18.4eV，其他材料也是可實施的。

二氧化矽之第二穿隧層6055，位在氮化矽之穿隧層6054上，且例如係使用LPCVD高溫氧HTO沉積法而被形成。二氧化矽之第二穿隧層6055的厚度小於45Å，較佳地為15-45Å，例如30Å。第二穿隧層6055提供足夠的障壁厚度以阻隔電荷損失，而改進電荷滯留(charge retention)。第二穿隧層6055阻隔直接穿隧之洩漏。其他低洩漏性之氧化物如AL₂O₃，也是可實施的。

此實施例之第一電荷儲存層6056包含氮化矽，厚度大於45Å，較佳地為45-80Å，包含如約55Å，於此實施例中例如使用LPCVD而形成。其他電荷捕捉材料及結構可被使用，包含如氮氧化矽(Si_xO_yN_z)、多矽氮化矽(Silicon-Rich Nitride)、多矽氧化矽(ilicon-rich oxide)、包含內嵌奈米粒子之捕捉層等等。多種電荷捕捉材料係描述於上述之Bhattacharyya於2006年11月23日之美國專利公開案號第2006/0261401 A1，標題為“Novel Low Power Non-Volatile Memory and Gate Stack”，現為美國專利第7,612,403號。高電荷捕捉效率的替代作法為氮矽化物、多矽氮化矽、內嵌奈米粒子、及HfO₂。

二氧化矽之第一阻隔層6057，位在第一電荷儲存層6056上，且例如係使用LPCVD高溫氧HTO沉積法而被形成。二氧化矽之第一阻隔層6057的厚度小於70Å，較佳地為55-70Å之範圍，包含例如50Å。第一阻隔層6057提供足夠的障壁厚度以阻隔於電荷儲存層6056、6059之間的電荷混合及電荷轉移。其他低洩漏性之氧化物如AL₂O₃，也是可實施的。

此實施例之第二電荷儲存層6059包含氮化矽，厚度大於30Å，較佳地為30-60Å之範圍，包含如約40Å，於此實施例中例如使用LPCVD而形成。其他實施例係相仿於第一電荷捕捉層。於-FN抹除期間，第二電荷儲存層6059捕捉電子，以阻止閘極電子注射，允許藉由通道電洞注射進行第一電荷儲存層6056之連續抹除。高電荷捕捉效率的替代作法為氮矽化物、多矽氮化矽、內嵌奈米粒子、及HfO₂。

二氧化矽之第二阻隔層6052，位在第二電荷儲存層6059上，且例如係使用LPCVD高溫氧HTO沉積法而被形成。二氧化矽之第二阻隔層6052的厚度小於60Å，例如包含30-60Å之範圍，包含例如35Å。

最後，第二阻隔層6052係沉積在閘極材料之層6058上，如薄膜半導體層，被配置為半導體帶。

第17圖繪示包含3D垂直NAND陣列之積體電路901的簡易晶片方塊示意圖，包含子區塊參考線，配置以用於如上所述之子區塊抹除。積體電路901包含記憶體陣列960，記憶體陣列960包含如此處所述之複數個記憶體區塊，具有U形NAND串，U形NAND串包含垂直通道胞於積體電路基板上。

SSL/RSL/WL解碼器940係耦接至複數個SSL(n)/RSL(m)/WL(z)線945，設置於記憶體陣列960之中而應用偏壓狀態(如正電壓、負電壓、浮接狀態、控制電流)至陣列中各區塊的線。可有N條SSL線(SSL(n))，每一條SSL線用於陣列中之一邏輯行之NAND串的此些NAND串(被配置為每NAND串一個位元線)，因此此行中的此些NAND串係並連連接以分離多條位元線。可有N條字元線(WL(z))，每一條字元線WL用於一區塊中的此些記憶胞，此區塊設置在獨立雙閘極NAND中的單一階層內；或者每二條字元線用於一區塊中的此些記憶胞，此區塊設置在U形NAND中的單一階層內。可有M條參考選擇線RSL(m)，一個或多個區塊被耦接至一條參考選擇線。可有Y條子區塊參考線RL(y)，此些線可拉線至陣列中的複數個區塊。感測放大器及編程緩衝電路980係耦接至陣列960，於此例中係經由位元線BL(x)965而被耦接。位址係供應在匯流排930上，從控制器910送至解碼器940。複數個子區塊參考線RL(y)係如上所述在陣列960之中被拉線，如線段962所繪示。

來自感測放大器/編程緩衝電路的感測資料係經由資料線993供應至輸入/輸出電路991，輸入/輸出電路991驅動資料至積體電路901外部的目的地。輸入/輸出資料及控制訊號係經由在積體電路901上的輸入/輸出電路991、控制器910及輸入/輸出埠之間的資料匯流排905而被移動，或經由積體電路901內部或外部的其他資料來源，如記憶體陣列960功能性可支持之一般目的處理器或特定用途應用電路、或提供系統單晶片之模組的組合。

在第17圖所示之例中，控制器910係耦接於指令解碼器912，指令解碼器可解譯被選區塊中之子區塊抹除的執行指令。回應於此指令，控制器可執行抹除運作，包含使用經由電源供應器產生或提供或方塊920中所供應之供應電壓之偏壓設置的應用，如讀取、子區塊抹除、區塊抹除、驗證、及編程偏壓的電壓。

在支持此處所述NAND結構之實施例中，邏輯係配置以執行的方法為：回應於一指令執行一抹除運作，以抹除一被選區中之一被選子區塊，該抹除運作包括應用一抹除偏壓設置，包含：(1)一第一偏壓，在一參考選擇線上，該參考選擇線耦接至該被選區塊之一組Y子區塊中之所有該些NAND串；(2)一第二偏壓，在該被選區塊中之該些Y參考線之一被選Y參考線上，以引致GIDL電流在該被選子區塊之該些NAND串之中；及(3)一第三偏壓，在該些Y參考線之至少一未選參考線上，以抑制該被選區塊之該組Y子區塊中的一未選子區塊之該些NAND串之中的GIDL。

抹除偏壓設置可包含共同偏壓至被選區塊中的此些字元線WL(z)。

抹除偏壓設置可包含浮接一組X位元線中的多條位元線BL(x)，該組X位元線耦接至被選區塊中的被選及未選子區塊，並浮接一組N串選擇線中的此些串選擇線SSL(n)，該組N串選擇線耦接至被選區塊中的被選及未選子區塊。

此抹除偏壓設置可被配置以引致電洞穿隧，以抹除被選子區塊中的此些記憶胞。

在持此處所述NAND結構之實施例中，邏輯係配置以執行的方法為：例如使用字元線層解碼器，選擇陣列中一層記憶胞；例如藉由選擇偶數及奇數側字元線結構，選擇被選層內之垂直通道結構的一側；例如使用此些列之垂直通道結構上的SSL開關及RSL開關，選擇陣列中被選列內之垂直通道結構；及使用耦接至垂直通道結構之被選列的全域位元線上的位元線電路如頁緩衝器，在陣列中之一個或多個被選列內的垂直通道結構之被選側上，儲存電荷於被選層內的電荷捕捉位置，以表示資料。

在一些實施例中，邏輯係被配置以藉由選擇陣列之被選層內的偶數及奇數交叉指形字元線結構，例如藉由控制偶數及奇數字元線層解碼器，以選擇一層及選擇一側。

在一些實施例中，邏輯係配置以儲存多個位階的電荷於被選側上之被選層內的電荷捕捉位置，以表示多於一個位元的資料。以此方式，陣列中之垂直通道結構之被選平截體(frustum)內之被選胞儲存多於二位元，包含多於一個位元在每個胞之各側上。

控制器910可使用特定目的邏輯電路而被實現，包含技藝中所知悉之狀態機。在替代實施例中，控制器910包含一般目的處理器，可實現在相同的積體電路上，執行電腦程式以實現控制裝置運作的狀態機。在其他實施例中，特定目的邏輯電路與一般目的處理器之組合可被使用於實現控制邏輯。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。