TW201428751A

TW201428751A - 用於降低在堆疊式記憶體結構中程式化干擾的程式化技術

Info

Publication number: TW201428751A
Application number: TW102101551A
Authority: TW
Inventors: Shuo-Nan Hung; Hang-Ting Lue; Ti-Wen Chen; Shih-Lin Huang; Kuo-Pin Chang; Chih-Chang Hsieh; Chun-Hsiung Hung
Original assignee: Macronix Int Co Ltd
Priority date: 2013-01-15
Filing date: 2013-01-15
Publication date: 2014-07-16
Also published as: TWI508081B

Abstract

用於程式化具有多個多記憶體胞元層的一堆疊式記憶體結構的程式化偏壓技術被敘述。所述技術包含回應一程式化指令而在一特定多位元位址處在一多胞元堆疊中的多個目標胞元中程式化資料的控制器電路。所述電路受配置以將在所述多胞元堆疊中的一多胞元指定使用到多個多胞元集合，且以反覆地執行按順序選擇所述多個集合的每一個的一集合規畫操作。每一反覆包含施加多個禁止電壓到在所述多個集合的其餘集合中多個胞元的全部。而且，每一多層集合包含一或兩個的多個子集，且有從其餘集合的至少兩層與在一集合中所述多個子集的每個分離。

Description

用於降低在堆疊式記憶體結構中程式化干擾的程式化技術

本發明有關於高密度記憶體裝置，且特定地有關於使用堆疊式記憶體結構的裝置的操作。

由於在積體電路中裝置的臨界尺寸縮小，設計者已正尋找用於堆疊多個多記憶體胞元平面的技術以達成較大的儲存容量、且以達成每位元較低的成本。例如，薄膜電晶體技術在兩參考文獻中是應用到電荷設陷記憶體技術。所述兩參考文獻是Lai, et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory”, IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006、以及Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”, IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006。

而且，交叉點陣列技術在一參考文獻中已是應用於反保險絲記憶體。所述參考文獻是Johnson et al., “512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”, IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003。在敘述於Johnson等人的參考文獻的設計中，提供了多個多字元線與多位元線的層，而在多個交叉點處具有多個記憶體元件。

在一電荷設陷記憶體技術中提供垂直反及閘式（NAND）胞元的另一結構是敘述在一參考文獻中。所述參考文獻是Tanaka et al., “Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”, 2007 Symposium on VLSI Technology Digest of Technical Papers; 12-14 June 2007, pages: 14 – 15。敘述於Tanaka等人的參考文獻的結構包含一多閘極場效應電晶體結構，所述多重閘極場效應電晶體結構具有像一NAND閘極而運作的一垂直通道，並且使用矽氧化物氮化物氧化物矽（SONOS）電荷設陷記憶體技術以在每一閘極/垂直通道介面處建立一儲存場所。

三維記憶體結構是非常密集的，但所形成的密度能夠導致具有資料保持的問題。例如，用於一所選胞元的一程式化操作能夠干擾儲存在其餘胞元中的資料。因此，想望的是提供用於程式化具有所改良資料保持的三維記憶體的技術。

用於在一堆疊式記憶體結構中程式化資料的技術被敘述。所述技術能夠減輕多個程式化干擾條件，且藉此改善多個記憶體裝置的耐久性。當一記憶體裝置接收一程式化指令以將資料程式化到一特定多位元位址時，一程式化操作被發起，所述特定多位元位址是映射到在所述堆疊式記憶體結構的多個層中的一多記憶體胞元集合。所述多記憶體胞元集合（所述多位元位址所映射到的）為了程式化入在一第一多層集合中的那些胞元和在一第二多層集合中的那些胞元而被組織。所述多個層被組織以便於在所述第一集合中沒有兩層由在所述第二集合中的僅僅一層所分離。因此，例如，在所述第一集合中的所述多個層能夠由在所述第二集合中的兩或更多個層所分離，或者能夠僅僅是在所述第一集合中的多個鄰近層（亦即，不是由在所述第二集合中的一層所分離）。而且，所述多個層被指定以便於所述第一集合包含一或多個層的多個子集，其中所述多個子集的每個由至少兩層而是與所述第一集合的其餘子集分離。

根據這技術，回應在一特定多位元位址處儲存資料的一程式化指令，被限制到在所述多個層中的一第一多層多子集集合中的多個記憶體胞元的一程式化操作被執行，其中在所述第一集合中的所述多個多層子集是由至少兩層而與所述第一集合的其餘子集分離，且然後，如果必要，完成用於所述多位元位址的剩餘記憶體胞元的程式化。如所述第一程式化操作的結果，用於所述對應多位元位址的在所述第一子集中所述多個記憶體胞元的一或多個被程式化。

根據這技術，能夠被應用的一第二程式化操作包含：施加一程式化電壓到在所述第二集合中所述多個對應記憶體胞元的一個或多個，且施加一禁止電壓到在所述第一集合中的所述多個記憶體胞元。

在一可替代方面，對應於所述多位元位址的一多記憶體胞元集合能夠包含不需要被改變的一些胞元和確實需要被改變到一所程式化狀態的一些胞元，且能夠基於要被程式化的所述資料和基於所述多個對應記憶體胞元的哪些已經被程式化而被識別。當可能，所述第一多層集合能夠為了每一程式化指令而被選擇，以致於所述第一程式化操作能夠在一些例子中完成所述多個程式化操作，以致於所述第二程式化操作不被需要。在這情況中，而且當所述第一和所述第二集合也是靜態地配置時，僅僅如果在所述第二集合中至少一記憶體胞元的所述狀態需要被改變到一所程式化狀態，則所述第二程式化操作能夠被應用。

在另一方面，於此所敘述的所述技術提供包含多個堆疊式記憶體胞元的一記憶體裝置，所述記憶體裝置受配置以將在所述多胞元堆疊中的一多胞元指定使用到多個多胞元集合、且以反覆地執行按順序選擇所述多個集合的每一個的一群組程式化操作。在每一反覆中，所述群組程式化操作包含施加多個程式化電壓到在所述多個集合的一所選擇集合中的多個目標胞元、施加多個禁止電壓到在所述多個集合的所述所選擇集合中的剩餘胞元、且施加多個禁止電壓到在所述多個集合的其餘集合中所述多個胞元的全部。

本發明的其餘方面和優點得藉由下列圖式、實施方式和申請專利範圍的檢視，俾得更深入之瞭解︰

102、103、104、105、112、113、114、115．．．半導體條

102B、103B、104B、105B、112A、113A、114A、115A．．．階梯接墊

109、119．．．串選擇線閘極結構

125-1 WL、125-N WL、WL．．．字元線

126 GSL、127 GSL、GSL．．．閘極(或接地)選擇線

128．．．源極線

300、400、600、700、720、902．．．堆疊式記憶體結構

302、304、306、402、404、406、408、410、412、414、416、602、604、606、608、610、612、614、616、702、704、722、724、726、728、730、732、734、736．．．位元線

308、310、418、618、628、706、738．．．絕緣層

630、632、740、742、744．．．多層集合

620、622、624、626．．．層對

900．．．積體電路記憶體

904．．．列解碼器

906．．．字元線

908．．．行解碼器

910．．．多頁緩衝器集合

912．．．資料匯流排

914．．．全局位元線

916．．．匯流排

918．．．資料輸入線

920．．．其它電路

922．．．控制器

924．．．電壓供應

ML1、ML2、ML3．．．金屬層

SSL．．．串選擇線

TGT．．．目標層

Vcc、OV、Vpgm、Vinhibit1、Vinhibit2、Vinhibit3．．．電壓位準

第1圖是一個三維反及閘式（NAND）快閃記憶體陣列結構的透視示意圖。

第2圖是第1圖的三維NAND快閃記憶體陣列結構的一佈局視圖，其顯示一程式化偏壓安排的一範例。

第3A圖到第3C圖顯示由三個位元線所形成的一堆疊式記憶體結構以及在一程式化操作之期間在所述多個位元線上能夠存在的各式各樣的電壓位準。

第3D圖是在第3A圖到第3C圖中所顯示的多個電壓位準的一圖表。

第4圖顯示在一程式化技術之期間在一堆疊式記憶體結構中在所述多個位元線上的多個電壓。

第5圖是在一可替代的程式化技術中由一控制器所執行的多個步驟的一流程圖。

第6圖顯示在所述堆疊式記憶體結構中的一範例的多記憶體胞元機構。

第7圖和第8圖顯示具有第6圖的所述機構的所述堆疊式記憶體結構，所述機構在執行之期間在多個位元線中具有多個電壓位準，所述執行是如第5圖所示所述程式化技術的對應第一和第二程式化操作的執行。

第9圖是在另一可替代的程式化技術中由一述控制器所執行的多個步驟的一流程圖。

第10A圖到第10C圖顯示由兩位元線所形成的一堆疊式記憶體結構以及在一程式化操作之期間在所述多個位元線上能夠存在的各式各樣的電壓位準。

第11圖是所述多個記憶體胞元的所述臨界電壓（Vt）的一圖表，所述多個記憶體胞元是用所述結構而形成且按照通過增量步階脈衝程式化（ISPP）所施加到所述字元線的所述電壓的一遞增電壓位準的一函數而被施加第10A圖的多個電壓。

第12圖顯示在程式化之期間在所述堆疊式記憶體結構中的另一範例的多記憶體胞元機構。

第13圖仍然是在另一可替代的程式化技術中由一控制器所執行的多個步驟的一流程圖。

第14圖是以本發明的多個實施例為根據的具有一堆疊式記憶體結構的一積體電路記憶體的一方塊圖，所述積體電路記憶體採用多個記憶體胞元和偏壓電路，所述堆疊式記憶體結構具有如敘述於此的所修改程式化邏輯。

多個實施例的詳細說明得藉由參考第1~14圖而予以提供。

第1圖是一個三維反及閘式（NAND）快閃記憶體陣列結構的透視示意圖。所述三維NAND快閃記憶體陣列結構是敘述在共同擁有的美國專利申請中；所述專利申請具有申請號13/078,311，其申請日為2011年4月1日，其發明名稱為「具有替代記憶體串定向和串選擇結構的三維陣列的記憶體架構」，現在其公開號為US-2012-0182806，（另有參考號MXIC 1960-2），其藉由好像完全地在此說明的參考而被特此合併。所感謝的是：可替代的三維NAND快閃記憶體陣列結構如敘述於陳等人（US-2012-0182806）的文件中而存在。絕緣材料從所述圖形中被移除以顯露額外的結構。例如，多個絕緣層在多個脊形堆疊中的多個半導體條之間被移除，且在所述多個多半導體條脊形堆疊之間被移除。所述三維NAND快閃記憶體陣列結構包含造成陣列的多個堆疊式記憶體結構，所述陣列具有設置成一密集配置的多個記憶體胞元。由於設置成一密集配置的多個記憶體胞元，如第1圖所示，具有資料保持的問題在所述三維NAND快閃記憶體陣列中被觀察到。

所述多層陣列是在一絕緣層上形成，且包含多個字元線125-1、…、125-N。所述多個脊形堆疊包含多個半導體條112、113、114、115。在相同平面中的多個半導體條是由多個接墊102B、103B、104B、105B電性地耦合在一起，所述多個接墊102B、103B、104B、105B使用多個階梯結構而是連接到在金屬層ML3中的多個上覆金屬線。

從整體結構的後面到前面而給所顯示字元線從1到N上升的編號，所述所顯示字元線應用於多個偶數的記憶體頁。對於多個奇數的記憶體頁，從整體結構的後面到前面而給所述字元線從N到1下降的編號。

多個階梯接墊112A、113A、114A、115A使多個半導體條（比如多個半導體條112、113、114、115）終止。如所示，這些階梯接墊112A、113A、114A、115A是電性地連接到用於連接到解碼電路的多個不同位元線，以選擇在所述陣列內的多個平面。這些階梯接墊112A、113A、114A、115A能夠在相同的時間被圖案化以便定義所述多個脊形堆疊。

多個階梯接墊102B、103B、104B、105B使多個半導體條（比如多個半導體條102、103、104、105）終止。如所示，這些階梯接墊102B、103B、104B、105B是電性地連接到用於連接到解碼電路的多個不同位元線，以選擇在所述陣列內的多個平面。這些階梯接墊102B、103B、104B、105B能夠在相同的時間被圖案化以便定義所述多個脊形堆疊。

任何所給定多半導體條堆疊是耦合到所述多個階梯接墊112A、113A、114A、115A，或者到所述多個階梯接墊102B、103B、104B、105B，但非到兩組。一多半導體條堆疊具有定向（位元線端到源極線端的定向、或源極線端到位元線端的定向）的所述兩相反定向的其中之一。例如，多個半導體條112、113、114、115的所述堆疊具有位元線端到源極線端的定向（orientation），且多個半導體條102、103、104、105的所述堆疊具有源極線端到位元線端的定向。

多個半導體條112、113、114、115的所述堆疊由所述多個階梯接墊112A、113A、114A、115A在一端處所終止，且通過串選擇線（SSL）閘極結構119、閘極選擇線GSL 126、多個字元線125-1 WL到125-N WL、閘極選擇線GSL 127，且藉由源極線128在另一端處使終止。多個半導體條112、113、114、115的所述堆疊沒有到達所述多個階梯接墊102B、103B、104B、105B。

多個半導體條102、103、104、105的所述堆疊由所述多個階梯接墊102B、103B、104B、105B在一端處所終止，且通過串選擇線（SSL）閘極結構109、閘極選擇線GSL 127、多個字元線125-N WL到125-1 WL、閘極選擇線GSL 126，且藉由一源極線（由第1圖的其餘零件所遮蔽）在另一端處使終止。多個半導體條102、103、104、105的所述堆疊沒有到達所述多個階梯接墊112A、113A、114A、115A。

一記憶體材料層將所述多個字元線125-1到125-N與所述多個半導體條112到115和102到105分離。多個接地（ground）選擇線GSL 126和GSL 127相似於所述多個字元線而是與所述多個脊形堆疊共形的（conformal）。

每個多半導體條堆疊由一多階梯接墊集合在一端處所終止，且由一源極線在另一端處所終止。例如，多個半導體條112、113、114、115的所述堆疊由多個階梯接墊112A、113A、114A、115A在一端處所終止，且由源極線128在另一端上所終止。在第1圖的近端處，每相隔一個的多半導體條堆疊由所述多個階梯接墊102B、103B、104B、105B所終止，且每相隔一個的多半導體條堆疊由一分離的源極線所終止。在第1圖的遠端處，每相隔一個的多半導體條堆疊由所述多個階梯接墊112A、113A、114A、115A所終止，且每相隔一個的多半導體條堆疊由一分離的源極線所終止。

多個位元線和多個串選擇線是在所述多個金屬層ML1、ML2和ML3處形成。用於每一多記憶體胞元串的多個局部位元線由所述多個半導體條所形成。

多個電晶體是在所述多個階梯接墊112A、113A、114A和所述位元線125-1之間形成。在所述多個電晶體中，所述半導體條（例如113）按照所述裝置的通道區域而作用。多個串選擇線（SSL）閘極結構（例如119、109）是在相同的步驟之期間圖案化以便定義所述多個位元線125-1到125-N。一矽化物層能夠是沿著所述多個字元線的頂表面、所述多個接地選擇線及越過所述多個閘極結構而形成。一記憶體材料層能夠按照用於所述多個電晶體的閘極電介質而作用。這些電晶體按照多個串選擇閘極而作用，所述多個串選擇閘極是耦合到用於選擇在所述陣列中多個特定脊形堆疊的解碼電路。

在第2圖的所述佈局視圖中，所述多個多半導體條堆疊是按照具有多個點劃邊界的多個垂直條而顯示。多個鄰近多半導體條堆疊在兩定向（位元線端到源極線端的定向、和源極線端到位元線端的定向）的所述多個相反定向之間交替。每相隔一個的多半導體條堆疊從在頂部處的所述位元線結構延伸到在底部處的所述源極線。每相隔一個的多半導體條堆疊從在頂部處的所述源極線延伸到在底部處的所述位元線結構。

位於所述多個多半導體條堆疊上面的是所述多個水平字元線和所述多個水平接地選擇線GSL（偶數的）和GSL（奇數的）。而且，位於所述多個多半導體條堆疊上面的是所述多個串選擇線（SSL）閘極結構。所述多個SSL閘極結構在所述多個半導體條的所述頂端處位於每相隔一個的多半導體條堆疊上面，且在所述多個半導體條的所述底端處位於每相隔一個的多半導體條堆疊上面。在兩者擇一的情況中，所述多個SSL閘極結構控制在任一多半導體條堆疊和所述堆疊的多個對應位元線接觸接墊之間的電性連接。

從第2圖的頂部到第2圖的底部而給所顯示字元線從1到N上升的編號，所述所顯示字元線應用於多個偶數的記憶體頁。對於多個奇數的記憶體頁，從第2圖的頂部到第2圖的底部而給所述字元線從N到1下降的編號。

位於所述多個字元線、所述多個接地選擇線和所述多個SSL閘極結構上面的是垂直地延伸的所述多個串選擇線ML1 SSL。位於所述多個串選擇線ML1 SSL上面的是水平地延伸的所述多個串選擇線ML2 SSL。雖然所述多個串選擇線ML2 SSL是按照在多個對應串選擇線ML1 SSL處終止以易於視察所述結構而顯示，但所述多個串選擇線ML2 SSL可以水平地延伸更長。所述多個串選擇線ML2 SSL從所述解碼器運送多個信號，且所述多個串選擇線ML1 SSL將這些解碼器信號耦合到多個特定SSL閘極結構以選擇多個特定多半導體條堆疊。

而且，位於所述多個串選擇線ML1 SSL上面的是所述多個源極線（偶數的和奇數的）。

進一步，位於所述多個串選擇線ML2 SSL上面的是所述多個ML3位元線（未顯示），所述多個ML3位元線是連接到在所述頂部和所述底部處的所述階式接觸結構。通過所述階式接觸結構，所述多個位元線選擇多個特定多半導體條平面。

多個特定位元線是電性地連接到形成多個局部位元線的多個不同的多半導體條平面。在所顯示的所述程式化偏壓安排下，所述多個特定位元線被偏壓在不是電壓位準Vcc（禁止）就是電壓位準0V（程式化），所述多個電壓位準是代表能夠具有其餘值的禁止設立電壓和程式化電壓。所選擇多半導體條堆疊的所述串選擇線（SSL）是在電壓位準Vcc，且全部其餘串選擇線SSLs是處在電壓位準0V。對於要被程式化的一「奇數的」堆疊中的這半導體條，所述接地選擇線GSL（偶數的）是處在電壓位準Vcc而被接通以允許所述位元線偏壓通過，且所述接地選擇線GSL（奇數的）是處在電壓位準0V而被關斷以隔開所述源極線（奇數的）。源極線（偶數的）是處在用於自我升壓的電壓位準Vcc以避免多個鄰近偶數頁的干擾。除了所選擇字元線之外，所述多個字元線是處在多個Vpass電壓，而所述所選擇字元線經歷增量步階脈衝程式化（incremental step pulsed programming（ISPP）），在所述ISPP中具有多個階式電壓的多個脈衝被施加，例如，所述ISPP能夠包含具有在21V等級上多個電壓位準的多個脈衝。

共用多個相同位元線的所顯示的記憶體單元在上下被重複。這些所重複單元也能夠在相同時間被程式化。

作為替代地，如果在一「偶數的」堆疊中的一半導體條是要被程式化，則所述多個奇數的和所述多個偶數的信號被交換。

第3A圖到第3C圖顯示由三個位元線所形成的一堆疊式記憶體結構以及在一程式化操作之期間在所述多個位元線上能夠存在的各式各樣的電壓位準。所述堆疊式記憶體結構300包含一第一位元線302、一第二位元線304和一第三位元線306。多個絕緣層308和310是設置在所述第一、所述第二和所述第三位元線302、304和306之間。所述多個位元線是電性地耦合到在所述堆疊式記憶體結構300中第一、第二和第三多記憶體胞元層中的多個對應記憶體胞元。所述第一、所述第二和所述第三多記憶體胞元層對應於所述第一、所述第二和所述第三位元線。為了圖示的目的，多個記憶體材料層和一周圍字元線沒有被顯示。

如第3A圖到第3C圖所示，在所述多個位元線中的所述各式各樣的電壓位準是由於所述所未選擇位元線和所述所選擇位元線而發生的多個電壓位準，所述所未選擇位元線是連接到像電壓位準Vcc的一正電壓，所述電壓位準Vcc為了多個禁止電壓而設立，所述所選擇位元線是耦合到一較低電壓線0V。在一字元線上的在一程式化脈衝之期間，所述所未選擇位元線是藉由耦合到所述字元線而被升壓，所述字元線將一所選擇位元線作為目標。第3D圖是在第3A圖到第3C圖中所顯示的多個電壓位準的一圖表。

針對在第3A圖中所顯示的所述堆疊式記憶體結構，在一程式化操作的一第一間隔之期間，處在一禁止設立電壓位準的一電壓是設立在所述第一、所述第二和所述第三位元線302、304和306上。例如，所述禁止設立電壓位準能夠是在2.5 V和3.6V之間的電壓位準Vcc。在所述第一間隔的一端，耦合到所述第一、所述第二和所述第三位元線的所述多個串選擇開關和所述多個接地選擇開關被斷開。結果，在所述第一間隔之後的一第二間隔之期間，所述第一、所述第二和所述第三位元線302、304和306是隨著處在所述禁止設立電壓位準的一電壓而留於浮動。在所述第二間隔之期間，一電壓是在所述字元線（未顯示）上通過增量步階脈衝程式化（ISPP）而設立，所述字元線是電性地耦合到在所述堆疊式記憶體結構300的所述第一、所述第二和所述第三多記憶體胞元層中的多個對應記憶體胞元。

由於在所述第二間隔之期間所述全部三個位元線是留於浮動，在所述字元線上通過ISPP的所述電壓的所述設立使在所述第一、所述第二和所述第三位元線302、304和306的全部三個上的所述多個電壓升壓到一電壓位準Vinhibit1。所述升壓由在所述多個字元線和所述多個位元線之間的電容性耦合所引起。所述電壓位準Vinhibit1是粗略地等於所述禁止設立電壓位準和在所述多個位元線上所述電壓的總量的總和，取決於耦合效率，所述電壓由於所述升壓而被增加。

針對在第3B圖中所顯示的所述堆疊式記憶體結構，在一程式化操作的一第一間隔之期間，具有所述禁止設立電壓位準的一電壓是設立在所述第二和所述第三位元線304和306上。而且，在所述第一間隔之期間，具有一程式化電壓位準Vpgm的一電壓是設立在所述第一位元線302上。所述電壓位準Vpgm小於所述禁止設立電壓位準。例如，所述電壓位準Vpgm能夠是0V。在所述第一間隔的一端，耦合到所述第二和所述第三位元線304和306的所述多個串選擇開關和所述多個接地選擇開關是斷開的。結果，在所述第一間隔之後的一第二間隔之期間，所述第二和所述第三位元線是隨著處在所述禁止設立電壓位準的一電壓而留於浮動。耦合到所述第一位元線302的所述串選擇開關和所述接地選擇開關在所述第二間隔之期間依然閉合。結果，所述第一位元線不是留於浮動，且在所述第二間隔之期間依然處在所述電壓位準Vpgm的一電壓。

而且，例如，在所述第二間隔之期間，具有至多21V的一電壓位準的一字元線電壓脈衝是使用多個ISPP技術而設立在所述字元線上，所述字元線是電性地耦合到在所述堆疊式記憶體結構300的所述第一、所述第二和所述第三層中的所述多個對應記憶體胞元。以如關於第3A圖所討論的相同方式，所述字元線電壓脈衝使在所述第三位元線306上的所述電壓升壓到所述電壓位準Vinhibit1。

所述第二位元線304是電容性地耦合到兩者地所述字元線和所述第一位元線302。由於與所述字元線的電容性耦合，所述字元線電壓脈衝使在所述第二位元線304上的所述電壓被向上地升壓。然而，由於在所述第一位元線302上的所述電壓處在所述電壓位準Vpgm，在所述第二位元線304上被升壓的所述電壓的所述總量被降低。結果，在所述第二位元線上的所述電壓被升壓到與所述電壓位準Vinhibit1不同的一電壓位準Vinhibit2。如第3D圖所示，所述電壓位準Vinhibit2小於所述電壓位準Vinhibit1。所述較低的電壓位準Vinhibit2能夠增加一記憶體胞元在所述所未選擇線上將被干擾的可能性。然而，使用敘述於此的所述技術，所述程式化偏壓安排能夠受配置以考慮這電壓移位，以致於在這情況中的程式化干擾能夠被抑制。

針對在第3C圖中所顯示的所述堆疊式記憶體結構，在一程式化操作的一第一間隔之期間，具有一禁止設立電壓位準的一電壓是設立在所述第二位元線304上。而且，在所述第一間隔之期間，具有一電壓位準Vpgm的一電壓是設立在所述第一和所述第三位元線302和306上。在所述第一間隔的一端，耦合到所述第二位元線304的所述串選擇開關和所述接地選擇開關是斷開的。結果，在所述第一間隔之後的一第二間隔之期間，所述第二位元線304是隨著處在所述禁止設立電壓位準（例如Vcc）的一電壓而留於浮動。

在所述第二間隔之期間，一字元線電壓脈衝是施加到所述字元線，所述字元線是電性地耦合到在所述堆疊式記憶體結構300的所述第一、所述第二和所述第三層中的所述多個對應記憶體胞元。在那當中，在所述第二間隔之期間，耦合到所述第一和所述第三位元線302和306的所述多個串選擇開關和所述多個接地選擇開關依然閉合。結果，所述第一和所述第三位元線在所述第二間隔之期間是隨著處在所述電壓位準Vpgm的一電壓而留於非浮動。所述第二位元線304是電容性地耦合到兩者地所述字元線以及所述第一和所述第三位元線302和306。由於與所述字元線的電容性耦合，在所述第二位元線上的所述電壓被向上地升壓。在那當中，由於在兩者地所述第一和所述第三位元線上的所述多個電壓，被升壓的所述電壓的所述總量被降低。結果，在所述第二位元線上的所述電壓被升壓到一電壓位準Vinhibit3，所述電壓位準Vinhibit3能夠低於所述電壓位準Vinhibit1和Vinhibit2。如第3D圖所示，所述電壓位準Vinhibit3是小於兩者地所述電壓位準Vinhibit1和Vinhibit2。所述電壓位準Vinhibit3的所減小的電壓位準增加無用電荷穿隧在所述堆疊式記憶體結構300的多個所未選擇記憶體胞元中將發生的機會。特定地，如此的無用電荷穿隧將發生在多個所未選擇記憶體胞元中，所述多個所未選擇記憶體胞元在一所執行程式化操作之期間在它們上具有處於所述電壓位準Vinhibit3的一電壓。這無用電荷穿隧能夠通過不是已經儲存資料的破壞就是假資料的建立而在一程式化操作之期間導致多個所未選擇記憶體胞元的干擾。如在此處所敘述的，所述程式化偏壓安排能夠受配置對於所述電壓位準Vinhibit3的一位準以降低或防止這電壓移位，以致於在這情況中的程式化干擾能夠被抑制。在另外一方面，所述電壓位準Vinhibit3可以在多個所未選擇胞元中引起太多的程式化干擾，因此導致差的資料保持效能。

第4圖顯示在一程式化技術之期間在一堆疊式記憶體結構中在所述多個位元線上的多個電壓。所述堆疊式記憶體結構400包含八個位元線402、404、406、408、410、412、414和416，所述八個位元線402、404、406、408、410、412、414和416由在所述多個位元線之間的多個絕緣層418所分離。所述八個位元線402、404、406、408、410、412、414和416是電性地耦合到在所述對應的八個層中的多個記憶體胞元，且共用一公用字元線結構（未顯示）。然後，如果在所述堆疊中的任何記憶體胞元為了程式化而被選擇，它們全部是遭受到在所述公用字元線中的所述高電壓。所述堆疊式記憶體結構能夠包含容納多個對應記憶體胞元的任何數目的層。雖然第4圖顯示在所述八個位元線中所設置的一單一垂直多胞元行（column），但所述堆疊式記憶體結構能夠包含多個垂直多胞元行，所述多個垂直多胞元行由所述八個位元線所形成，且根據所述程式化技術在一程式化操作的執行之期間在它們（所述八個位元線）上能夠同時具有多個相同或不同電壓。在第4圖中，例如，包含多個記憶體胞元的所述多個層（亦即是多個層，在其處有要被程式化的多個所選擇記憶體胞元）按照多個目標層「TGT」而被標示，所述多個記憶體胞元是在一單一程式化命令中一狀態改變的目標。如第4圖所示，所使用以程式化所述堆疊式記憶體結構的所述程式化技術包含通過一單一的程式化偏壓安排而程式化所述多個所選擇記憶體胞元的全部，而不管在所述堆疊式結構中所述多個所選擇記憶體胞元是配置在何處。

結果，處在所述電壓位準Vinhibit3的多個電壓能夠相遇在所述堆疊式記憶體結構的多個位元線中，藉此導致干擾。在所述所顯示的範例中，所述第三位元線406、所述第四位元線408、所述第六位元線412和所述第八位元線416具有處在所述電壓位準Vpgm的多個電壓，然而其餘位元線則各式各樣地具有處在所述電壓位準Vinhibit1、Vinhibit2和Vinhibit3的電壓。

特定地，所述程式化技術包含：在一第一間隔之期間，在所述第三、所述第四、所述第六、和所述第八位元線406、408、412和416上設立具有一電壓位準Vpgm的一電壓。而且，在所述第一間隔之期間，一禁止設立電壓在所述第一、所述第二、所述第五、和所述第七位元線402、404、410和414上被設立。

在所述第一間隔之後的一第二間隔之期間，耦合到所述第一、所述第二、所述第五、和所述第七位元線402、404、410和414的所述多個串選擇開關和所述多個接地選擇開關是斷開的。結果，所述第一、所述第二、所述第五、和所述第七位元線402、404、410和414在所述第二間隔之期間是隨著處在所述禁止設立電壓位準的一電壓而留於浮動。反過來地，在所述第二間隔之期間，耦合到所述第三、所述第四、所述第六、和所述第八位元線406、408、412和416的所述多個串選擇開關和所述多個接地選擇開關依然閉合（接通）。結果，所述第三、所述第四、所述第六、和所述第八位元線是留於非浮動的，且在所述第二間隔之整個期間隨著處在所述電壓位準Vpgm的一電壓而繼續存在。另外，在所述第二間隔之期間，一電壓是在所述字元線上通過ISPP而設立，所述字元線是電性地耦合到在所述堆疊式記憶體結構400中的所述多個記憶體胞元。

所述第一位元線402是電容性地耦合到所述字元線。因此，通過ISPP所述字元線的所述充電使在所述第一位元線上的所述電壓過渡到所述電壓位準Vinhibit1。所述第二位元線404是鄰近於處在目標位準的所述第三位元線406。因此，兩者地所述字元線的所述充電以及在所述第三位元線406上處在所述電壓位準Vpgm的所述非浮動電壓使在所述第二位元線404上的所述電壓過渡到所述電壓位準Vinhibit2。

所述第五位元線410是電容性地耦合到所述字元線，且是在所述第四位元線408和所述第六位元線412之間電容性地耦合。因此，所述字元線的所述充電以及在所述第四位元線408和所述第六位元線412兩者上處在所述電壓位準Vpgm的多個非浮動電壓的所繼續施加使在所述第五位元線410上的所述電壓過渡到所述電壓位準Vinhibit3。所述第七位元線414是電容性地耦合到所述字元線，且是在所述第六位元線412和所述第八位元線416之間電容性地耦合。因此，所述字元線的所述充電以及在所述第六位元線412和所述第八位元線416兩者上處在所述電壓位準Vpgm的所述多個非浮動電壓使在所述第七位元線414上的所述電壓過渡到所述電壓位準Vinhibit3。所述電壓位準Vinhibit3能夠導致多個程式化干擾條件。

第5圖是在執行一程式化技術中由所述控制器所執行的多個步驟的一流程圖，所述程式化技術包含通過在所述多個層的一第一集合和一第二集合中所設置的多個胞元而反覆地執行多個群組程式化操作。特定地，在步驟510，所述控制器接收一程式化指令以將資料程式化到多個記憶體胞元，所述多個記憶體胞元對應於在具有多個層的一堆疊式記憶體結構中的一特定多位元位址。在步驟512，所述控制器在所述多個對應記憶體胞元上執行一第一程式化操作，所述第一程式化操作包含經由多個位元線施加多個程式化電壓到在所述多個層的一第一集合中而要被改變到一所程式化狀態的多個胞元，施加多個禁止電壓到在所述第一集合中的剩餘胞元，且經由多個位元線施加多個禁止電壓到在所述多個層的一第二集合中的所述多個胞元的全部，即使在所述第二集合中的所述多個胞元的一些是藉由要被執行的所述程式化指令而程式化的目標。所述多個層是指定到所述多個層的所述第一和所述第二集合以便在所述第一集合中沒有兩層由在所述第二集合中的僅僅一層所分離。在一可替代的實施例中，所述多個層的所述第一和所述第二集合被指定以便不僅僅上述是真的，而且以便在所述第二集合中沒有兩層由在所述第一集合中的僅僅一層所分離。結果，在所述第一或所述第二集合中沒有多個胞元能夠是遭受到像在第4圖中層410的那些條件的多個條件，那引起一電壓位準Vinhibit3。

在步驟514，如果在所述多個層的所述第二集合中所設置的多個記憶體胞元需要被改變到一所程式化狀態，則所述控制器執行一第二程式化操作。所述第二程式化操作包含施加多個程式化電壓到在所述多個層的所述第二集合中而要被改變到所述所程式化狀態的所述多個胞元，施加多個禁止電壓到在所述第二集合中的剩餘胞元，且施加多個禁止電壓到在所述多個層的所述第一集合中的所述多個胞元的全部。

第6圖顯示在所述堆疊式記憶體結構中的一範例的多記憶體胞元機構。所述機構是基於在所述堆疊式記憶體結構600的所述多個層中所述多個記憶體胞元的所述多個物理位置。所述堆疊式記憶體結構600包含一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八位元線602、604、606、608、610、612、614和616。所述多個位元線由多個絕緣層（例如618、628）所分離。所述多個位元線對應於在所述堆疊式記憶體結構中的一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八層，且所述八層中的每一層包含多個記憶體胞元。

所述機構包含用於一特定多位元位址的一多記憶體胞元集合，所述多記憶體胞元集合是設置在一第一多層集合630和一第二多層集合632中。所述第一多層集合630包含是在一第一子集和一第三子集中的多個層，所述第一子集包含一層對（a pair of layers）620，所述第三子集包含一層對624。所述第二多層集合632包含是在一第二子集和一第四子集中的多個層，所述第二子集包含一層對622，所述第四子集包含一層對626。所述第一層對620包含對應於所述第一和所述第二位元線602和604的所述第一和所述第二層。所述第二層對622包含對應於所述第三和所述第四位元線606和608的所述第三和所述第四層。所述第三層對624包含對應於所述第五和所述第六位元線610和612的所述第五和所述第六層。所述第四層對626包含對應於所述第七和所述第八位元線614和616的所述第七和所述第八層。所感謝的是所述多記憶體胞元堆疊能夠包含任何數目的階層以便每個集合能夠包含任何數目的層對。如這機構的結果，接收所述禁止條件的沒有層能夠是在兩相鄰層之間，所述兩相鄰層在所述位元線上接收所述程式化條件。而且，接收一禁止條件的每一層（即使它是在要被程式化的所述集合中）將具有也是在所述禁止條件中的至少一相鄰層。

第7圖和第8圖顯示具有第6圖的所述機構的所述堆疊式記憶體結構，所述機構在執行之期間在多個位元線中具有多個電壓位準，所述執行是如第5圖所示所述程式化技術的對應第一和第二程式化操作的執行。為了比較的目的，所述結構接收相同的多位元位址且將所述位址映射到多個相同的對應胞元，這些胞元為了在第4圖中所顯示的所述堆疊式記憶體結構而被圖示。結果，如相同於第4圖的，所述多個對應記憶體胞元的所述多個所選擇胞元（程式化的目標）是在所述堆疊式記憶體結構的所述第三、所述第四、所述第六和所述第八層606、608、612和616中。

如第7圖所示，關於所述多記憶體胞元堆疊，在本程式化技術的所述第一程式化操作之下，所述控制器施加一第一程式化偏壓安排到在所述堆疊式記憶體結構的一第一集合中的所述多個對應記憶體胞元。在所述第一程式化偏壓安排下，在一第一間隔之期間，處在所述電壓位準Vpgm的一電壓是施加到在所述第一多層集合中的所述所選擇記憶體胞元。在所述第一多層集合中的所述多個記憶體胞元包含在所述第一層對620和所述第三層對624中的所述多個記憶體胞元。特定地，處在所述電壓位準Vpgm的一電壓是僅僅設立在所述第六位元線612上，所述第六位元線612是所述第三層對624的一部分。在多個層606、608和616中的其餘目標胞元是在所述第二集合中。所感謝的是，在多個可替代的實施例中，響應多個不同的多位元位址，所述第一程式化偏壓安排能夠包含施加處在所述電壓位準Vpgm的多個電壓到在所述第一多層集合中所述多個對應記憶體胞元的任何組合。特定地，這能夠包含施加處在所述電壓位準Vpgm的多個電壓到在所述第一層對620中的一記憶體胞元或兩記憶體胞元、以及在所述第三層對624中的一記憶體胞元或兩記憶體胞元。

而且，在所述第一程式化偏壓安排的所述第一間隔之期間，處在所述電壓位準Vcc的多個電壓是施加到在所述第一多層集合中的所述多個所未選擇記憶體胞元。在所述第一多層集合中的所述多個所未選擇記憶體胞元包含在所述堆疊式記憶體結構600的所述第一、所述第二和所述第五層中的所述多個對應記憶體胞元。特定地，處在所述電壓位準Vcc的多個電壓是設立在所述第一、所述第二和所述第五位元線602、604和610上。另外，在所述第一程式化偏壓安排的所述第一間隔之期間，多個禁止電壓是施加到在所述第二多層集合中的所述多個記憶體胞元。在所述第二多層集合中的所述多個記憶體胞元包含在對應的所述第二和所述第四層對622和626中的所述多個記憶體胞元。特定地，處在所述電壓位準Vcc的多個電壓是設立在所述第三位元線606、所述第四位元線608、所述第七位元線614和所述第八位元線616上。

在所述第一間隔之後，在所述第一程式化偏壓安排的一第二間隔之期間，耦合到所述多個位元線的所述多個串選擇開關和所述多個接地選擇開關被斷開（關斷），而在所述多個位元線上處在所述電壓位準Vcc的多個電壓在所述第一間隔之期間被設立。結果，所述第一位元線602、所述第二位元線604、所述第三位元線606、所述第四位元線608、所述第五位元線610、所述第七位元線614和所述第八位元線616是全部隨著處在所述電壓位準Vcc的一電壓而留於浮動。耦合到所述所選擇位元線的所述多個串選擇開關和所述多個接地選擇開關在所述第二間隔之整個期間而依然閉合（接通），而在所述所選擇位元線上處在所述電壓位準Vpgm（例如所述電壓位準0V）的所述電壓被設立。結果，在所述第二間隔之期間，所述第六位元線612是隨著處在所述電壓位準Vpgm的一電壓而留於非浮動的。

而且，在所述第二間隔之期間，一電壓是在所述字元線上通過增量步階脈衝程式化（ISPP）而設立，所述字元線是電性地耦合到在所述堆疊式記憶體結構600中的所述多個對應記憶體胞元。所述第一位元線602、所述第二位元線604、所述第三位元線606、所述第四位元線608和所述第八位元線616是僅僅所設立用於禁止的鄰近的其餘位元線。結果，在所述第二間隔之期間，在多個如此位元線上的所述多個電壓過渡到處在所述電壓位準Vinhibit1的一電壓。所述第五位元線610和所述第七位元線614是鄰近於所設立用於禁止的一位元線（各自地，608和616）、以及鄰近於所述所選擇位元線612，所述所選擇位元線612具有所設立於其上而處在所述電壓位準Vpgm的一非浮動電壓。結果，在所述第五位元線610和所述第七位元線614上的所述多個電壓在所述第二間隔之期間過渡到所述電壓位準Vinhibit2。在所述多個位元線上所述多個電壓的沒有任何一個在所述第一程式化偏壓安排的所述施加之整個期間過渡到所述電壓位準Vinhibit3。

如第8圖所示，關於所述多記憶體胞元堆疊，所述控制器施加一第二程式化偏壓安排到在所述堆疊式記憶體結構中的所述多個對應記憶體胞元以程式化在層606和608中多個胞元。在所述第二程式化偏壓安排下，在一第一間隔之期間，處在所述電壓位準Vpgm的一電壓是施加到在所述第二多層集合中的所述多個所選擇記憶體胞元。在所述第二多層集合中的所述多個所選擇記憶體胞元包含在所述堆疊式記憶體結構600的所述第三、所述第四和所述第八層中的所述多個對應記憶體胞元。特定地，處在所述電壓位準Vpgm的一電壓是設立在所述第三位元線606和所述第四位元線608上，所述第三和所述第四位元線606和608是所述第二層對622的一部分，且所述第八位元線616是所述第四層對626的一部分。所感謝的是，在多個可替代的實施例中，響應多個不同的多位元位址，所述第二程式化偏壓安排能夠包含施加處在所述電壓位準Vpgm的多個電壓到在所述第二多層集合中所述多個對應記憶體胞元的任何組合。特定地，這能夠包含施加處在所述電壓位準Vpgm的多個電壓到在所述第二層對622中的一記憶體胞元和在所述第四層對626中的一記憶體胞元。

而且，在所述第二程式化偏壓安排的所述第一間隔之期間，處在所述電壓位準Vcc的多個電壓是施加到在所述第二多層集合中的所述多個所未選擇記憶體胞元。在所述第二多層集合中的所述多個所未選擇記憶體胞元包含在所述堆疊式記憶體結構的所述第七層中的所述多個對應記憶體胞元。特定地，處在所述電壓位準Vcc的一電壓是設立在所述第七位元線614上。另外，在所述第二程式化偏壓安排的所述第一間隔之期間，多個禁止電壓是施加到在所述第一多層集合中的所述多個記憶體胞元。特定地，處在所述電壓位準Vcc的多個電壓是設立在所述第一位元線602、所述第二位元線604、所述第五位元線610和所述第六位元線612上。

在所述第一間隔之後，在所述第二程式化偏壓安排的一第二間隔之期間，耦合到所述多個位元線的所述多個串選擇開關和所述多個接地選擇開關被斷開，而在所述多個位元線上處在所述電壓位準Vcc的多個電壓在所述第一間隔之期間被設立。結果，所述第一位元線602、所述第二位元線604、所述第五位元線610、所述第六位元線612和所述第七位元線614是全部隨著處在所述電壓位準Vcc（例如）的一禁止設立電壓而留於浮動。耦合到所述多個位元線的所述多個串選擇開關和所述多個接地選擇開關在所述第二間隔之期間而依然閉合（接通），而在所述多個位元線上處在所述電壓位準Vpgm的多個電壓在所述第一間隔之期間被設立。結果，在所述第二間隔之期間，所述第三位元線606、所述第四位元線608和所述第八位元線616是隨著處在所述電壓位準Vpgm的多個電壓而留於非浮動的。

而且，在所述第二程式化偏壓安排的所述第二間隔之期間，一電壓是在所述字元線上通過增量步階脈衝程式化（ISPP）而設立，所述字元線是電性地耦合到所述堆疊式記憶體結構600的所述多個對應記憶體胞元。所述第一位元線602和所述第六位元線612是接收所述禁止偏壓的僅僅多個鄰近的層。結果，在所述第二間隔之期間，在所述第一位元線602和所述第六位元線612上的所述多個電壓過渡到處在所述電壓位準Vinhibit1的一電壓。所述第二位元線604、所述第五位元線610和所述第七位元線614是鄰近於所述多個位元線的其中之一、以及鄰近於所設立用於禁止的一位元線，所述多個位元線具有所設立於它們上而處在所述電壓位準Vpgm的多個電壓。結果，在所述第二位元線604、所述第五位元線610和所述第七位元線614上的所述多個電壓在所述第二間隔之期間過渡到所述電壓位準Vinhibit2。在所述多記憶體胞元堆疊中在所述多個半導體層上所述多個電壓的沒有任何一個過渡到所述電壓位準Vinhibit3。

在參考第5圖到第8圖所敘述的所述多個範例中，所述多個多層集合被靜態地指定。如此，所述控制器響應所述單一程式化命令而自動地執行所述第一和所述第二程式化操作，其中例如，僅僅當一預驗證步驟確定在所述對應多層集合中沒有需要被改變的多個胞元時，所述控制器跳過一個或另一個程式化操作。在第10圖的範例中，所述控制邏輯被變更以便於所述多個集合不被靜態地指定、但是相當能夠在一嘗試中為了每一程式化命令而被指定以包含在所述第一集合中的全部目標胞元，以致於針對所述第二集合，沒有程式化操作將被需要。例如，這能夠參考第6圖而被使用，如果所述多個目標層僅僅包含所述第三層606（所述第三層606在所述靜態指定中是在所述第二集合中）和所述第八層616（所述第八層616在所述靜態指定中是在所述第一集合中）。在這情況中，所述控制器能夠確定，即使在兩目標層中的多個胞元在一操作中被程式化，則沒有多層會是鄰近於兩層而被設立的所述禁止的對象，而所述兩層會是所述程式化偏壓的對象。如此，所述控制器能夠指定所述第三層和所述第八層到用於所述目前程式化命令的所述第一集合。而且，所注意到的是，第5圖到第8圖顯示了映射到所述多位元位址的在所述多胞元集合中的所述多個胞元在一垂直的堆疊中被對齊。在其餘可替代實施例中，在所述多胞元集合中的所述多個胞元可以是設置成多個其它配置，比如設置成複數層但不是垂直地對齊。

第9圖是在執行一可替代的程式化技術中由所述控制器所執行的多個步驟的一流程圖，所述程式化技術包含通過所述多個胞元的一第一集合和一第二集合而反覆地執行多個群組程式化操作。特定地，在步驟520，所述控制器接收一程式化指令以將資料程式化到多個記憶體胞元，所述多個記憶體胞元對應於在具有多個層的一堆疊式記憶體結構中的一特定多位元位址。接著，在步驟522，所述控制器確定所述多個對應記憶體胞元的哪些是要被改變到所述所程式化狀態。所述控制器基於所述多個所接收程式化指令以及選擇性地所述多個對應記憶體胞元是否已經在所述所程式化狀態中（比如能夠由一預驗證步驟所確定），確定所述多個對應記憶體胞元的哪些改變。

在步驟524，如果可能，所述控制器定義所述多個層的一第一集合以包含要被改變到一所程式化狀態的所述多個對應記憶體胞元的全部。所述多個層的所述第一集合包含所述多個層的多個對應層以便在所述第一集合中沒有兩層由在所述多個層的一第二集合中的僅僅一層所分離。在一可替代的實施例中，所述第一和所述第二多層集合包含所述多個層的多個對應層以便不僅僅上述是真的、而且以致於在所述第二集合中沒有兩層由在所述第一集合中的僅僅一層所分離。

接著，在步驟526，所述控制器在所述多個對應記憶體胞元上執行一第一程式化操作。所述第一程式化操作包含施加多個程式化電壓到在所述多個層的所述第一集合中而要被改變到一所程式化狀態的多個胞元，施加多個禁止電壓到在所述第一集合中的剩餘胞元，且施加多個禁止電壓到在所述多個層的所述第二集合中的全部胞元。然後，在步驟528，如果在所述多個層的所述第二集合中的多個對應記憶體胞元仍然需要被改變到所述所程式化狀態，則所述控制器在所述多個對應記憶體胞元上執行一第二程式化操作。所述第二程式化操作包含施加多個程式化電壓到在所述多個層的所述第二集合中而要被改變到所述所程式化狀態的所述多個胞元，施加多個禁止電壓到在所述第二集合中的剩餘胞元，且施加多個禁止電壓到在所述多個層的所述第一集合中的全部胞元。

第10A圖到第10C圖顯示由兩位元線所形成的一堆疊式記憶體結構以及為了圖示一程式化干擾現象的目的在一程式化操作之期間在所述多個位元線上能夠存在的各式各樣的電壓位準，所述程式化干擾現象能夠在所述堆疊式記憶體結構中發生。所述堆疊式記憶體結構700包含一第一位元線702和一第二位元線704。一絕緣層706是設置在所述第一和所述第二位元線702和704之間。所述多個位元線是電性地耦合到在所述堆疊式記憶體結構700中在一第一多記憶體胞元層和一第二多記憶體胞元層中的多個對應記憶體胞元。所述第一和所述第二多記憶體胞元層對應於所述第一和所述第二位元線。為了圖示的目的，所述多個記憶體層和所述周圍的字元線沒有顯示。

針對在第10A圖中所顯示的所述堆疊式記憶體結構700，在一程式化操作之期間，處在所述電壓位準Vpgm的一電壓是設立在所述第一和所述第二位元線702和704上。如先前用所述多個堆疊式記憶體結構所討論的，只要處在所述電壓位準Vpgm的一電壓依然存在所述多個位元線上，耦合到所述多個位元線的所述多個串選擇開關和所述多個接地選擇開關依然閉合，而處在所述電壓位準Vpgm的一電壓是設立在所述多個位元線上。結果，針對在第10A圖中所顯示的所述堆疊式記憶體結構700，在所述第一和所述第二位元線上的所述多個電壓在所述程式化操作之期間依然處在所述電壓位準Vpgm。在所述堆疊式記憶體結構700的所述多個位元線上的多個如此的電壓位準是在一程式化型樣「00」中。所述程式化型樣「00」是一程式化偏壓安排，在所述程式化偏壓安排中，用所述第一位元線所形成的一記憶體胞元和用所述第二位元線所形成的一記憶體胞元在所述程式化操作之期間被程式化。

針對在第10B圖中所顯示的所述堆疊式記憶體結構700，在一程式化操作的一第一間隔之期間，處在所述電壓位準Vpgm的一電壓是設立在所述第一位元線702上。而且，在所述第一間隔之期間，處在所述電壓位準Vcc的一電壓是設立在所述第二位元線704上。在所述堆疊式記憶體結構700的所述多個位元線上的多個如此的電壓位準是在一程式化型樣「01」中。所述程式化型樣「01」是一程式化偏壓安排，在所述程式化偏壓安排中在所述程式化操作之期間，耦合到所述第一位元線的一記憶體胞元被程式化且耦合到所述第二位元線的一記憶體胞元不被程式化。在所述程式化操作的一第二間隔之期間，耦合到所述多個位元線的所述多個串選擇開關和所述多個接地選擇開關依然閉合，而處在所述電壓位準Vpgm的一電壓是設立在所述多個位元線上。

反過來地，在所述程式化操作的所述第二間隔之期間，耦合到所述多個位元線的所述多個串選擇開關和所述多個接地選擇開關被斷開，而處在所述電壓位準Vcc的一電壓是設立在所述多個位元線上。結果，在所述第二間隔之期間，在所述第一位元線上的所述電壓處在所述電壓位準Vpgm而為非浮動的，但是在所述第二位元線上的所述電壓則為浮動的。在耦合到多個對應記憶體胞元的一字元線上的所述電壓通過ISPP而被增加到具有至多21V之一電壓位準的一電壓，所述多個對應記憶體胞元是耦合到所述第一位元線和所述第二位元線。由於在所述第二位元線上的所述電壓在所述第二間隔之期間是留於浮動，在所述第二位元線上的所述電壓位準通過與所述字元線的電容性耦合而增加。結果，在所述第二位元線上的所述電壓的所述電壓位準是向上升壓到所述電壓位準Vinhibit2。

針對在第10C圖中所顯示的所述堆疊式記憶體結構700，在一程式化操作的一第一間隔之期間，處在所述電壓位準Vpgm的一電壓是設立在所述第二位元線704上。而且，在所述第一間隔之期間，處在所述電壓位準Vcc的一電壓是設立在所述第一位元線702上。在所述堆疊式記憶體結構700的所述多個位元線上的多個如此的電壓位準是在一程式化型樣「10」中。所述程式化型樣「10」是一程式化偏壓安排，在所述程式化偏壓安排中在所述程式化操作之期間，耦合到所述第二位元線的至少一記憶體胞元被程式化且耦合到所述第一位元線的至少一記憶體胞元不被程式化。

所述多個串選擇開關和所述多個接地選擇開關基於所述電壓位準而是閉合的或斷開的，所述電壓位準如用於所述程式化操作而是設定在每一位元線上，且所述程式化操作是執行在第10C圖中所顯示的所述堆疊式記憶體結構上。結果，在所述第二間隔之期間，在所述第二位元線上的所述電壓處在所述電壓位準Vpgm而為非浮動的，但是在所述第一位元線上的所述電壓則為浮動的。在耦合到多個對應記憶體胞元的一字元線上的所述電壓通過ISPP而被增加到具有至多21V之一電壓位準的一電壓，所述多個對應記憶體胞元是耦合到所述第一位元線和所述第二位元線。由於在所述第一位元線上的所述電壓在所述第二間隔之期間是留於浮動，在所述第一位元線上的所述電壓位準通過與所述字元線的電容性耦合而增加。結果，在所述第一位元線上的所述電壓的所述電壓位準是向上升壓到所述電壓位準Vinhibit2。

根據不是所述程式化型樣「10」就是所述程式化型樣「01」所程式化的在一堆疊式記憶體結構中的多個記憶體胞元、與根據所述程式化型樣「00」所程式化的在一堆疊式記憶體結構中的多個記憶體胞元相比，是較快速地程式化。在不是所述程式化型樣「10」就是所述程式化型樣「01」下在程式化速度中的這增加能夠被理解，這是因為所述電壓在所述多個位元線上是向上升壓且所述多個位元線能夠按照用於所述多個記憶體胞元的一「後面閘極」而作用，其中所述多個記憶體胞元是用一鄰近的位元線而形成，且在所述程式化程序之期間處在所述電壓位準Vpgm的一電壓在所述鄰近的位元線上被保持。在所述多個所升壓位元線上的所述電壓能夠像在一場效應電晶體上的一閘極電壓而作用，其中所選擇用於程式化的所述多個位元線能夠像所述場效應電晶體的通道而作用，在所述通道中的多個載子濃度由一閘極電壓所提升。例如，如第10B圖所示，在根據所述程式化型樣「01」所程式化的所述堆疊式記憶體結構中，所述第二位元線704作為用於所述多個記憶體胞元的所述後面閘極，所述多個記憶體胞元是用所述鄰近的第一位元線702而形成。相似地，如第10C圖所示，針對根據所述程式化型樣「10」所程式化的所述堆疊式記憶體結構，所述第一位元線702作為用於所述多個記憶體胞元的所述後面閘極，所述多個記憶體胞元是用所述鄰近的第二位元線704而形成。

在程式化之期間，在作為所述後面閘極的所述多個位元線上在所述電壓的所述電壓位準中的所述增加引起在所述多個記憶體胞元的所述多個反轉層內所述載子濃度的一增加，所述多個記憶體胞元是用一鄰近的位元線而形成。在所述多個反轉層中所述電荷密度的如此增加、與帶有了具有一較低電荷密度的多個反轉層的多個記憶體胞元相比，能夠處在一較低字元線電壓而引起從所述反轉層穿隧的電荷。

第11圖是所述多個記憶體胞元的所述臨界電壓（Vt）的一圖表，所述多個記憶體胞元是用所述結構而形成且按照通過增量步階脈衝程式化（ISPP）所施加到所述字元線的所述電壓的一遞增電壓位準的一函數而被施加第10A圖的多個電壓。特定地，第11圖顯示能夠在所述堆疊式記憶體結構中發生的過程式化（over-programming），所述堆疊式記憶體結構是在所述程式化型樣「00」中程式化。線710是在所述多個記憶體胞元中的所述臨界電壓，所述多個記憶體胞元是用在第10A圖中所顯示的較上的所述第一位元線702而形成。線708是在所述多個記憶體胞元中的所述臨界電壓，所述多個記憶體胞元是用在第10A圖中所顯示的較低的所述第二位元線704而形成。在所述第一位元線和所述第二位元線中所述多個記憶體胞元的所述臨界電壓粗略地隨著每個脈衝而線性地增加，直到在所述第二位元線中的所述記憶體胞元通過程式化驗證（如點712所示）。在點712之後，針對較上的所述第一位元線702上的所述多個記憶體胞元，在跡線710上的所述臨界電壓在區域714中變得平坦，這是因為所述位元線是設定到所述禁止條件。由於在所述第二位元線上的所述電壓（比如被施加到在第10B圖中所顯示的所述記憶體結構）在點712之後降落到一禁止電壓位準，所述堆疊式記憶體結構從“在一程式化型樣「00」中被程式化”過渡到“在一程式化型樣「01」中被程式化”。所述程式化率對於在一堆疊式記憶體結構中的多個記憶體胞元而言是較快速的，而所述多個記憶體胞元是根據所述程式化型樣「01」而程式化。結果，如箭頭716所指示，藉由在點712之後在下一ISPP脈衝中的一較大位準量，所述臨界電壓Vt在所述底層中改變。在這範例中，在點712之後，與所述臨界電壓Vt改變相關的在所述位準量中的所述增加能夠導致在所述底層中所述多個記憶體胞元的過程式化。

第12圖顯示在程式化之期間在所述堆疊式記憶體結構中的另一範例的多記憶體胞元機構，所述堆疊式記憶體結構能夠抑制干擾且防止過程式化。所述堆疊式記憶體結構720包含一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八位元線722、724、726、728、730、732、734和736。所述多個堆疊式位元線由多個絕緣層738所分離。所述多個堆疊式位元線對應於在所述堆疊式記憶體結構中的一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八層，且所述八層的每一層包含多個記憶體胞元。

所述機構能夠被特性化為包含三個多層集合。在這機構中，所述第一多層集合740包含用所述第一、所述第四和所述第七位元線722、728和734所形成的所述多個記憶體胞元。所述第二多層集合742包含用所述第二、所述第五和所述第八位元線724、730和736所形成的所述多個記憶體胞元。所述第三多層集合744包含用所述第三和所述第六位元線726和732所形成的所述多個記憶體胞元。在所述機構中，基於這些多層集合，在每一多層集合中的所述多個位元線由在兩不同的多層集合中的至少兩其餘位元線所分離。如與第8圖的所述實施例相較，在第12圖中的所述多個集合包含僅僅一層的多個子集合。這機構能夠被應用到包含三個或更多個位元線的一堆疊式記憶體結構，以致於每一多層群組（或每一多層集合）包含任何數目的位元線。

第12圖的所述機構在一程式化操作之期間被應用以防止過程式化，同時減少在所述堆疊式記憶體結構720中的多個所未選擇記憶體胞元中發生的干擾量。

在程式化所述堆疊式記憶體結構中的所述多個記憶體胞元之中，執行一第一程式化操作，其中所述堆疊式記憶體結構是通過第12圖的安排而組織。所述第一程式化操作包含施加一第一程式化偏壓到在一堆疊式記憶體結構中的一第一集合（所述三個集合的任何一個）。所述第一程式化偏壓也包含施加多個電壓到所述堆疊式記憶體結構以禁止在所述第二和所述第三多層集合中的所述多個對應記憶體胞元中的所述多記憶體胞元狀態中的多個改變。

在執行所述第一程式化操作之後，如果要被儲存的所述資料需要在所述第二多層集合中的多個記憶體胞元以改變狀態，則執行一第二程式化操作。如果在所述第二多層集合中的一或多個胞元需要朝向一所程式化狀態的一改變，則所述第二程式化操作包含施加一偏壓以使多個如此的胞元改變狀態。所述偏壓也包含施加多個電壓到所述堆疊式記憶體結構以禁止在所述第一集合和所述第三多層集合中的所述多對應記憶體胞元集合中的所述多記憶體胞元狀態中的多個改變。然後，如果在所述第三多層集合中的一或多個胞元需要一狀態改變，則施加一第三程式化操作，所述第三程式化操作包含施加一偏壓以使多個如此的胞元改變狀態。所述偏壓也包含施加多個電壓到所述堆疊式記憶體結構以禁止在所述第一多層集合和所述第二多層集合中的所述多對應記憶體胞元集合中的所述多記憶體胞元狀態中的多個改變。如這機構的一結果，所設立用於禁止的沒有層是在所設立用於程式化的兩層之間。而且，所設立用於程式化的沒有層是鄰近於也是設立用於程式化的任何層。這防止所述過程式化，如第10A圖所示，所述過程式化能夠發生在所述程式化條件「01」和「10」中。

所述分組能夠是靜態的（被應用於每個程式化命令）、或是動態的以便於所述分組每次被選擇以降低用於第二程式化操作和第三程式化操作的需要。

第13圖是在執行一可替代的程式化技術中由所述控制器所執行的多個步驟的一流程圖，所述程式化技術能夠防止程式化干擾和過程式化，且包含通過所述多個胞元的一第一集合、一第二集合和一第三集合而反覆地執行多個群組程式化操作。特定地，在步驟1302，所述控制器接收一程式化指令以將資料程式化到多個記憶體胞元，所述多個記憶體胞元對應於在具有多個層的一堆疊式記憶體結構中的一特定多位元位址。在步驟1304，所述控制器在所述多個對應記憶體胞元上執行一第一程式化操作。所述第一程式化操作包含經由多個位元線施加多個程式化電壓到被設置在所述多個層的一第一集合中而要被改變到一所程式化狀態的多個胞元，施加多個禁止電壓到被設置在所述第一集合中的剩餘胞元，且施加多個禁止電壓到被設置在一第二集合和一第三集合中的所述多個胞元的全部。所述多個胞元被指定到所述多個集合以便於在任何一集合中沒有多個鄰近的層，且在任何一集合中的多個層由兩層所分離，所述兩層包含在其餘兩集合的每一個中的一層。

結果，在所述第一集合中沒有多個胞元能夠是遭受到像在第4圖中層410的那些條件的多個條件，如此引起一電壓位準Vinhibit3。

在步驟1306，如果在所述多個層的所述第二集合中的多個記憶體胞元需要被改變到一所程式化狀態，則所述控制器執行一第二程式化操作。所述第二程式化操作包含施加多個程式化電壓到在所述多個層的所述第二集合中而要被改變到所述所程式化狀態的所述多個胞元，施加多個禁止電壓到在所述第二集合中的剩餘胞元，且施加多個禁止設立電壓到在所述第一和所述第三集合中的全部所述胞元。

在步驟1308，如果在所述多個層的所述第三集合中的多個記憶體胞元需要被改變到一所程式化狀態，則所述控制器執行一第三程式化操作。所述第三程式化操作包含施加多個程式化電壓到在所述多個層的所述第三集合中而要被改變到所述所程式化狀態的所述多個胞元，施加多個禁止電壓到在所述第三集合中的剩餘胞元，且施加多個禁止設立電壓到在所述第一和所述第二集合中的全部所述胞元。

第14圖是以本發明的多個實施例為根據的具有一堆疊式記憶體結構902的一積體電路記憶體900的一方塊圖，所述積體電路記憶體900採用多個記憶體胞元和偏壓電路，所述堆疊式記憶體結構902具有如敘述於此的所修改程式化邏輯。在一些實施例中，所述堆疊式記憶體結構902包含被安排在多個NAND串中的多個多胞元階層。一列（row）解碼器（方塊904）是耦合到沿著在所述堆疊式記憶體結構902中的多個列所安排的多個字元線906。在方塊908中的多個行（column）解碼器是（在這範例中經由資料匯流排912）耦合到一多頁緩衝器集合910。所述多個全局位元線914是耦合到沿著在所述堆疊式記憶體結構902中的多個行所安排的多個局部位元線（未顯示）。多個位址在匯流排916上被供應到行解碼器（方塊908）以及列與位準解碼器（方塊904）。資料是從所述積體電路（比如，一通用處理器或專用應用電路、或提供系統在一晶片上的功能性的多個模組的一組合，所述功能性由所述堆疊式記憶體結構902所支援）上的其它電路920（例如，包含輸入/輸出埠）經由所述資料輸入線918而供應。資料是經由所述線918而供應到多個輸入/輸出埠或到對於所述積體電路記憶體900是內部或外部的多個其它資料目的地。

例如，按照一狀態機器所實施的一控制器922提供多個信號以控制多個偏壓安排供應電壓的施加，所述多個偏壓安排供應電壓是通過在方塊924中的所述一或多個電壓供應而產生或提供以實行在此所敘述的所述多個各式各樣的操作。所述控制器能夠使用像在第6圖和第9圖中所顯示的那些的程式化技術，其中所述控制器包含用於所述第一和所述第二程式化操作的邏輯到所述堆疊式記憶體結構902以抑制干擾。而且，所述控制器能夠包含用於所述第一、所述第二和所述第三程式化操作的邏輯以抑制像在第13圖中所顯示的那些的過程式化。所述控制器能夠使用如在先前技術中所知的專用邏輯電路而被實施。在多個可替代的實施例中，所述控制器包含一通用處理器，所述通用處理器可以在相同的積體電路上被實施，所述相同的積體電路執行一電腦程式以控制所述裝置的所述多個操作。在仍然其餘實施例中，專用邏輯電路和一通用處理器的一組合可以被利用以實施所述控制器。

因此，所敘述的一記憶體裝置包含具有多個多記憶體胞元層的一堆疊式記憶體結構。所述裝置包含所耦合到所述堆疊式記憶體結構的電路，所述電路是回應在一特定多位元位址處在一多胞元堆疊中的多個目標胞元中程式化資料的一程式化指令。如上所述，所述電路受配置以將在所述多胞元堆疊中的一多胞元指定使用到多個多胞元集合、且以反覆地執行按順序選擇所述多個集合的每一個的一群組規畫操作。在每一反覆中，所述群組規畫操作包含施加多個程式化電壓到在所述多個集合的一所選擇集合中的多個目標胞元、施加多個禁止電壓到在所述多個集合的所述所選擇集合中的剩餘胞元、且施加多個禁止電壓到在所述多個集合的其餘集合中所述多個胞元的全部。在一實施例中，所述多個集合包含一第一集合和一第二集合，其中對於所述第一和所述第二集合，多胞元指定保障了在所述第一集合中沒有多個胞元被設置在由從第一多個層中的僅僅一層所分離的多個層中，所述第一多個層包含在所述第二集合中的多個胞元。

在另一範例中，所述指定將多個胞元分組以便具有多個所施加禁止電壓的沒有胞元是在兩層之間的所述堆疊的一層中，在所述兩層中的多個胞元是具有多個所施加程式化電壓。

在另一範例中，所述指定將多個胞元分組以便具有多個所施加程式化電壓的沒有胞元是在鄰近任何層的所述堆疊的一層中，所述任何層包含也是具有多個所施加程式化電壓的一胞元。

在一範例中，所述裝置受配置以便於：如果在所述集合中沒有多個目標胞元，則所述群組程式化操作包含邏輯以跳過一所選擇集合。

提出於此之本發明多數變形例與其他實施例，將對於熟習本項技藝者理解到具有呈現於上述說明與相關圖式之教導之益處。因此，吾人應理解到本發明並非受限於所揭露之特定實施例，而變形例與其他實施例意圖被包含在以下的申請專利範圍之範疇之內。

600．．．堆疊式記憶體結構

602、604、606、608、610、612、614、616．．．位元線

630、632．．．多層集合

620、622、624、626．．．層對

TGT．．．目標層

Vpgm、Vinhibit1、Vinhibit2．．．電壓位準

Claims

一種操作包含一堆疊式記憶體結構的一記憶體的方法，其中多個多位元位址映射到被設置在多個層中的多個對應記憶體胞元，所述方法包含：
回應在一多記憶體胞元集合中儲存資料的一程式化指令，執行被限制到在一第一多層集合中多個記憶體胞元的一第一程式化操作，所述多記憶體胞元集合對應於一特定多位元位址，所述第一多層集合包含在所述多記憶體胞元集合中的多個記憶體胞元，所述第一集合包含在所述第一多層集合中多個層的一或多個的多個子集，其中所述第一集合的所述多個子集是由至少兩層而與所述第一集合的其餘子集分離，所述至少兩層不是所述第一集合的成員，以及
然後，如果必要，完成在所述多記憶體胞元集合中剩餘記憶體胞元的程式化。
如申請專利範圍第1項所述的方法，其中所述第一程式化操作使在所述第一多層集合中的一或多個記憶體胞元改變到一所程式化狀態且對於在一第二多層集合中的多個記憶體胞元禁止多記憶體胞元狀態中的多個改變，所述第二多層集合包含在所述多記憶體胞元集合中的多個記憶體胞元；
所述第一程式化操作包含施加一第一偏壓安排，所述第一偏壓安排包含：
（一）施加到在所述第一多層集合中所述多個記憶體胞元的所述一或多個的一程式化電壓；以及
（二）施加到在所述第二多層集合中全部記憶體胞元的一禁止電壓；以及
如果要被儲存的資料需要在所述第二多層集合中多記憶體胞元狀態的一改變，則執行另一程式化操作，以使在所述第二多層集合中的一或多個記憶體胞元改變到一所程式化狀態。
如申請專利範圍第2項所述的方法，其中所述另一程式化操作包含施加一第二偏壓安排，所述第二偏壓安排包含：
（一）施加到在所述第二集合中所述多個記憶體胞元的所述一或多個的一程式化電壓；以及
（二）施加到在所述多個層的所述第一集合中全部記憶體胞元的一禁止電壓。
如申請專利範圍第2項所述的方法，其中所述第一程式化操作受配置以便所述第一集合包含一第一子集和一第三子集且所述第二集合包含一第二子集，所述第一子集包含一第一層對，所述第三子集包含一第三層對，所述第二子集包含一第二層對，且其中所述第一層對和所述第三層對由所述第二層對所分離。
如申請專利範圍第4項所述的方法，其中在所述第一層對中的至少一記憶體胞元和在所述第三層對中的至少一記憶體胞元在所述第一程式化操作之期間被程式化。
如申請專利範圍第4項所述的方法，其中所述第二集合包含了包含一第四層對的一第二子集，所述第二層對和所述第四層對由所述第三層對所分離，且其中在所述第二層對中的至少一記憶體胞元和在所述第四層對中的至少一記憶體胞元在所述另一程式化操作之期間被程式化。
如申請專利範圍第2項所述的方法，其中為了沒有狀態改變被需要以儲存所述資料，所述第一偏壓安排包含施加到在所述多個層的所述第一集合中的所述多個對應記憶體胞元中的多個記憶體胞元的所述禁止電壓。
如申請專利範圍第1項所述的方法，更包含：為了一狀態改變被需要以儲存所述資料而識別在所述多個對應記憶體胞元中的多個記憶體胞元，且如果可能而將多個記憶體胞元指定到所述多個層的所述第一集合以便它包含多個所識別記憶體胞元的全部。
如申請專利範圍第1項所述的方法，其中所述多個層包含所述第一多層集合、一第二多層集合和一第三多層集合，在所述第二多層集合中的多個層由在所述第三多層集合中的一層和在所述第一多層集合中的一層所分離，且所述方法包含：
在施加所述第一程式化操作之後，施加用於在所述第二集合中多個胞元的一第二程式化操作，以及然後施加用於在所述第三集合中多個胞元的一第三程式化操作。
一種記憶體，包含：
一堆疊式記憶體結構，具有多個多記憶體胞元層，其中多個多位元位址映射到被設置在多個層中的多個對應記憶體胞元；以及
耦合於所述堆疊式記憶體結構的電路，所述邏輯與控制電路受配置以：
藉由執行被限制到在一第一多層集合中多個記憶體胞元的一第一程式化操作，響應在一多記憶體胞元集合中儲存資料的一程式化指令，所述多記憶體胞元集合對應於一特定多位元位址，所述第一多層集合包含在所述多記憶體胞元集合中的多個記憶體胞元，所述第一集合包含在所述第一多層集合中多個層的一或多個的多個子集，其中所述第一集合的所述多個子集是由至少兩層而與所述第一集合的其餘子集分離，所述至少兩層不是所述第一集合的成員，且然後，如果必要，完成在所述多記憶體胞元集合中剩餘記憶體胞元的程式化。
如申請專利範圍第10項所述的記憶體，其中所述第一程式化操作使在所述第一多層集合中的一或多個記憶體胞元改變到一所程式化狀態且在所述多個層中的一第二多層集合中禁止多記憶體胞元狀態中的多個改變；
所述第一程式化操作包含施加一第一偏壓安排，所述第一偏壓安排包含：
（一）施加到在所述第一多層集合中所述多個記憶體胞元的所述一或多個的一程式化電壓；以及
（二）施加到在所述第二多層集合中全部記憶體胞元的一禁止電壓；以及
所述邏輯與控制電路回應在所述特定多位元位址處程式化資料的所述程式化指令而受配置以，如果要被儲存的資料需要在所述第二多層集合中多記憶體胞元狀態的一改變，則執行另一程式化操作，以使在所述第二多層集合中的一或多個記憶體胞元改變到一所程式化狀態。
如申請專利範圍第11項所述的記憶體，其中所述另一程式化操作包含施加一第二偏壓安排，所述第二偏壓安排包含：
（一）施加到在所述第二集合中所述多個記憶體胞元的所述一或多個的一程式化電壓；以及
（二）施加到在所述多個層的所述第一集合中全部記憶體胞元的一禁止電壓。
如申請專利範圍第12項所述的記憶體，其中所述第一程式化操作受配置以便所述第一集合包含一第一子集和一第三子集且所述第二集合包含一第二子集，所述第一子集包含一第一層對，所述第三子集包含一第三層對，所述第二子集包含一第二層對，且其中所述第一層對和所述第三層對由所述第二層對所分離。
如申請專利範圍第13項所述的記憶體，其中在所述第一層對中的至少一記憶體胞元和在所述第三層對中的至少一記憶體胞元在所述第一程式化操作之期間被程式化。
如申請專利範圍第13項所述的記憶體，其中所述第二集合包含了包含一第四層對的一第二子集，所述第二層對和所述第四層對由所述第三層對所分離，且其中在所述第二層對中的至少一記憶體胞元和在所述第四層對中的至少一記憶體胞元在所述另一程式化操作之期間被程式化。
如申請專利範圍第11項所述的記憶體，其中為了沒有狀態改變被需要以儲存所述資料，所述第一偏壓安排包含施加到在所述多個層的所述第一集合中的所述多對應記憶體胞元集合中的多個記憶體胞元的所述禁止電壓。
如申請專利範圍第11項所述的記憶體，其中為了一狀態改變被需要以儲存所述資料，所述邏輯與控制電路回應在所述特定多位元位址處程式化資料的所述程式化指令而受配置識別在所述多個對應記憶體胞元中的多個記憶體胞元，且如果可能而將多個記憶體胞元指定到所述多個層的所述第一集合以便它包含多個所識別記憶體胞元的全部。
如申請專利範圍第11項所述的記憶體，其中所述多個層包含所述第一多層集合、一第二多層集合和一第三多層集合，在所述第二多層集合中的多個層由在所述第三多層集合中的一層和在所述第一多層集合中的一層所分離，且所述記憶體包含：
所述邏輯與控制電路回應在所述特定多位元位址處程式化資料的所述程式化指令而受配置以，在施加所述第一程式化操作之後，施加用於在所述第二集合中多個胞元的一第二程式化操作，以及然後施加用於在所述第三集合中多個胞元的一第三程式化操作。
一種記憶體，包含：
一堆疊式記憶體結構，具有多個多記憶體胞元層；以及
耦合於所述堆疊式記憶體結構的電路，所述電路回應在一特定多位元位址處在一多胞元堆疊中的多個目標胞元中程式化資料的一程式化指令，所述電路受配置以將在所述多胞元堆疊中的一多胞元指定使用到多個多胞元集合，且以反覆地執行按順序選擇所述多個集合的每一個的一集合規畫操作，其中每一反覆包含施加多個程式化電壓到在所述多個集合的一所選擇集合中的多個目標胞元、施加多個禁止電壓到在所述多個集合的所述所選擇集合中的剩餘胞元、且施加多個禁止電壓到在所述多個集合的其餘集合中多個胞元的全部。
如申請專利範圍第19項所述的記憶體，其中在所述多個集合中的多個集合包含在所述堆疊中的多個多胞元子集，所述多個多胞元子集包含在一所給定集合中的一第一子集和在所述所給定集合中的一第二子集，其中對於所述第一和所述第二子集，多胞元指定保障了在所述第一子集中沒有多個胞元被設置在由從第一多個層中的僅僅一層所分離的多個層中，所述第一多個層包含在所述第二子集中的一胞元。
如申請專利範圍第19項所述的記憶體，其中指定將在多個集合中的多個胞元分組以便具有多個所施加禁止電壓的沒有胞元是在兩層之間的所述堆疊的一層中，在所述兩層中的多個胞元是具有多個所施加程式化電壓。
如申請專利範圍第19項所述的記憶體，其中指定將在多個集合中的多個胞元分組以便具有多個所施加程式化電壓的沒有胞元是在鄰近任何層的所述堆疊的一層中，所述任何層包含是具有多個所施加程式化電壓的一胞元。
如申請專利範圍第22項所述的記憶體，其中指定將在多個集合中的多個胞元分組以便具有多個所施加禁止電壓的沒有胞元是在兩層之間的所述堆疊的一層中，在所述兩層中的多個胞元是具有多個所施加程式化電壓。
如申請專利範圍第19項所述的記憶體，其中如果在所述集合中沒有多個目標胞元，則所述集合程式化操作包含邏輯以跳過一所選擇集合。