KR20170142988A - 소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들 - Google Patents

소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들 Download PDF

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Abstract

메모리를 동작시키는 방법들은 메모리 셀들의 제1 그룹핑의 제어 게이트들에 제3 전압 레벨을 인가하며 메모리 셀들의 제2 그룹핑의 제어 게이트들에 제4 전압 레벨을 인가하는 동안 소거 동작 동안 직렬-연결 메모리 셀들의 스트링의, 각각, 메모리 셀들의 제1 및 제2 그룹핑들에 대한 채널 영역들을 형성하는, 각각 제1 및 제2 반도체 재료들에서 제1 및 제2 전압 레벨들을 발생시키는 것을 포함한다. 장치는 제1 도전성 유형을 가진 반도체 재료의 각각의 부분들에 인접하며 제2 도전성 유형을 가진 반도체 재료의 부분들에 의해 제1 도전성 유형을 가진 반도체 재료의 인접한 부분들로부터 분리된 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 상이한 그룹핑들, 및 소거 동작 동안 메모리 셀들의 각각의 상이한 그룹핑들의 메모리 셀들의 제어 게이트들에 각각의 및 상이한 전압 레벨들을 인가하도록 구성된 제어기를 포함한다.

Description

소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들
본 발명은 일반적으로 메모리에 관한 것이며, 특히 하나 이상의 실시예들에서, 본 발명은 소거 바이어스 제거를 갖고 메모리를 동작시키는 장치 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부의, 반도체, 집적 회로 디바이스들로서 제공된다. 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 플래시 메모리를 포함한 많은 상이한 유형들의 메모리가 있다.
플래시 메모리는 광범위한 전자 애플리케이션들을 위한 비-휘발성 메모리의 인기있는 소스로 개발되어 왔다. 플래시 메모리는 통상적으로 높은 메모리 밀도들, 높은 신뢰성, 및 낮은 전력 소비를 허용하는 1-트랜지스터 메모리 셀을 사용한다. 메모리 셀들의 임계 전압(Vt)에서의 변화들은, 전하 저장 구조들(예로서, 플로팅 게이트들 또는 전하 트랩들) 또는 다른 물리적 현상들(예로서, 상 변화 또는 분극화)의 프로그래밍(종종 기록으로서 불리우는)을 통해, 각각의 메모리 셀의 데이터 상태(예로서, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비-휘발성 메모리에 대한 일반적인 사용들은 개인용 컴퓨터들, 개인용 디지털 보조기들(PDA들), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 기기들, 차량들, 무선 디바이스들, 이동 전화들, 및 착탈 가능한 메모리 모듈들을 포함하며, 비-휘발성 메모리에 대한 사용들은 계속해서 확대되고 있다.
NAND 플래시 메모리는 소위 기본 메모리 셀 구성이 배열되는 논리적 형태를 위한, 플래시 메모리 디바이스의 일반적인 형태이다. 통상적으로, NAND 플래시 메모리에 대한 메모리 셀들의 어레이는 어레이의 로우의 각각의 메모리 셀의 제어 게이트가 워드 라인과 같은, 액세스 라인을 형성하기 위해 함께 연결되도록 배열된다. 어레이의 컬럼들은 선택 트랜지스터들의 쌍, 예로서 소스 선택 트랜지스터 및 드레인 선택 트랜지스터 사이에서 직렬로 함께 연결된 메모리 셀들의 스트링들(종종 NAND 스트링들로 불리우는)을 포함한다. 각각의 소스 선택 트랜지스터는 소스 라인에 연결되지만, 각각의 드레인 선택 트랜지스터는 컬럼 비트 라인과 같은, 데이터 라인에 연결된다. "컬럼"은 흔히, 로컬 비트 라인과 같은, 로컬 데이터 라인에 결합되는 메모리 셀들의 그룹을 나타낸다. 그것은 임의의 특정한 배향 또는 선형 관계를 요구하지 않지만, 대신에 메모리 셀 및 데이터 라인 사이에서의 논리적 관계를 나타낸다.
고 용량 메모리들에 대한 요구를 충족시키기 위해, 설계자들은 증가하는 메모리 밀도(예로서, 집적 회로 다이의 주어진 면적에서의 메모리 셀들의 수)를 얻으려고 계속해서 노력한다. 메모리 밀도를 증가시키기 위한 하나의 방식은 예로서, 종종 3-차원 메모리 어레이들로서 불리우는, 적층형 메모리 어레이들을 형성하는 것이다. 적층형 메모리 어레이들을 가진 이러한 메모리들의 동작은 단일 레벨에서 형성된 메모리 어레이들에서 접하게 되지 않는 도전들을 보여줄 수 있다.
도 1은 실시예에 따른, 전자 시스템의 부분으로서 프로세서와 통신하는 메모리의 간소화된 블록도이다.
도 2a는 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 바와 같이 메모리 셀들의 어레이의 일 부분의 개략도이다.
도 2b는 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 바와 같이 메모리 셀들의 어레이의 일 부분의 또 다른 개략도이다.
도 2c는 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 바와 같이 메모리 셀들의 어레이의 일 부분의 또 다른 개략도이다.
도 3a는 배경 기술로서 메모리 셀들의 어레이의 일 부분의 단면도이다.
도 3b는 실시예들과 함께 사용하기 위한 메모리 셀들의 어레이의 일 부분의 단면도이다.
도 3c는 실시예들과 함께 사용하기 위한 메모리 셀들의 어레이의 일 부분의 또 다른 단면도이다.
도 3d는 실시예들과 함께 사용하기 위한 메모리 셀들의 어레이의 일 부분의 간소화된 단면도이다.
도 4a 내지 도 4d는 실시예들과 함께 사용하기 위한 NAND 스트링들의 부분들의 간소화된 단면도들이다.
도 5는 실시예들에 따른 소거 바이어싱-제거를 설명할 때 사용하기 위한 직렬-연결 메모리 셀들의 스트링의 개념도이다.
도 6은 실시예에 따라 메모리를 동작시키는 방법의 흐름도이다.
도 7은 실시예에 따라 메모리를 동작시키는 방법의 흐름도이다.
도 8은 실시예에 따라 메모리를 동작시키는 방법의 흐름도이다.
도 9는 실시예에 따라 메모리를 동자시키는 방법의 흐름도이다.
다음의 상세한 설명에서, 참조는 그것의 부분을 형성하며, 여기에서 예시로서, 특정 실시예들이 도시되는, 수반되는 도면들에 대해 이루어진다. 도면들에서, 유사한 참조 번호들은 여러 개의 뷰들 전체에 걸쳐 대체로 유사한 구성요소들을 설명한다. 다른 실시예들이 이용될 수 있으며, 구조적, 논리적, 및 전기적 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 다음의 상세한 설명은, 그러므로, 제한적 의미에서 취해지지 않을 것이다.
도 1은 실시예에 따라, 전자 시스템의 형태에서의, 제3 장치의 부분으로서, 프로세서(130)의 형태에서의, 제2 장치와 통신하는, 메모리(예로서, 메모리 디바이스)(100)의 형태에서의, 제1 장치의 간소화된 블록도이다. 전자 시스템들의 몇몇 예들은 개인용 컴퓨터들, 개인용 디지털 보조기들(PDA들), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 기기들, 차량들, 무선 디바이스들, 이동 전화들, 착탈 가능한 메모리 모듈들 등을 포함한다. 프로세서(130), 예로서 메모리 디바이스(100)의 외부에 있는 제어기는, 메모리 제어기 또는 다른 외부 호스트 디바이스일 수 있다.
메모리 디바이스(100)는 로우들 및 컬럼들로 논리적으로 배열된 메모리 셀들(104)의 어레이를 포함한다. 논리적 로우의 메모리 셀들은 통상적으로 동일한 액세스 라인(흔히 워드 라인으로서 불리우는)에 연결되는 반면 논리적 컬럼의 메모리 셀들은 통상적으로 동일한 데이터 라인(흔히 비트 라인으로서 불리우는)에 선택적으로 연결된다. 단일 액세스 라인은 메모리 셀들의 하나 이상의 논리적 로우와 연관될 수 있으며 단일 데이터 라인은 하나 이상의 논리적 컬럼과 연관될 수 있다. 메모리 셀들(104)의 어레이의 적어도 일 부분의 메모리 셀들(도 1에 도시되지 않음)은 직렬-연결 메모리 셀들의 스트링들에서 배열된다.
로우 디코드 회로(108) 및 컬럼 디코드 회로(110)는 어드레스 신호들을 디코딩하기 위해 제공된다. 어드레스 신호들은 메모리 셀들(104)의 어레이를 액세스하기 위해 수신되고 디코딩된다. 메모리 디바이스(100)는 또한 메모리 디바이스(100)로의 명령어들, 어드레스들 및 데이터의 입력뿐만 아니라 메모리 디바이스(100)로부터의 데이터 및 상태 정보의 출력을 관리하기 위해 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)는 디코딩 이전에 어드레스 신호들을 래칭하기 위해 I/O 제어 회로(112) 및 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)와 통신한다. 명령어 레지스터(124)는 인입하는 명령어들을 래칭하기 위해 I/O 제어 회로(112) 및 제어 로직(116)과 통신한다.
내부 제어기(예로서, 제어 로직(116))와 같은, 제어기는 명령어들에 응답하여 메모리 셀들(104)의 어레이로의 액세스를 제어하며 외부 프로세서(130)에 대한 상태 정보를 생성하고, 즉 제어 로직(116)은 여기에서 설명된 실시예들에 따라 액세스 동작들(예로서, 소거 동작들)을 수행하도록 구성된다. 제어 로직(116)은 어드레스들에 응답하여 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)를 제어하기 위해 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)와 통신한다.
제어 로직(116)은 또한 캐시 레지스터(118) 및 데이터 레지스터(120)와 통신한다. 캐시 레지스터(118)는 메모리 셀들(104)의 어레이가 다른 데이터를, 각각 기록하거나 또는 판독하느라 바쁜 동안 데이터를 일시적으로 저장하도록 제어 로직(116)에 의해 지시된 바와 같이, 인입하거나 또는 송출하는, 데이터를 래칭한다. 프로그래밍 동작(예로서, 종종 기록 동작으로서 불리우는) 동안, 데이터는 메모리 셀들(104)의 어레이로의 전달을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달되며; 그 후 새로운 데이터가 I/O 제어 회로(112)로부터 캐시 레지스터(118)에서 래칭된다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로(112)로 전달되며; 그 후 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달된다. 상태 레지스터(122)는 프로세서(130)로의 출력을 위해 상태 정보를 래칭하기 위해 I/O 제어 회로(112) 및 제어 로직(116)과 통신한다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서 제어 신호들을 수신한다. 제어 신호들은 적어도 칩 가능(CE#), 명령어 래칭 가능(CLE), 어드레스 래치 가능(ALE), 및 기록 가능(WE#)을 포함할 수 있다. 부가적인 제어 신호들(도시되지 않음)은 메모리 디바이스(100)의 특징에 의존하여, 제어 링크(132)를 통해 추가로 수신될 수 있다. 메모리 디바이스(100)는 다중화 입력/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 명령어 신호들(명령어들을 나타내는), 어드레스 신호들(어드레스들을 나타내는), 및 데이터 신호들(데이터를 나타내는)을 수신하며, 데이터를 I/O 버스(134)를 통해 프로세서(130)로 출력한다.
예를 들면, 명령어들은 I/O 제어 회로(112)에서 I/O 버스(134)의 입력/출력(I/O) 핀들([7:0])을 통해 수신되며 명령어 레지스터(124)로 기록된다. 어드레스들은 I/O 제어 회로(112)에서 버스(134)의 입력/출력(I/O) 핀들([7:0])을 통해 수신되며 어드레스 레지스터(114)로 기록된다. 데이터는 I/O 제어 회로(112)에서 8-비트 디바이스에 대한 입력/출력(I/O) 핀들([7:0]) 또는 16-비트 디바이스에 대한 입력/출력(I/O) 핀들([15:0])을 통해 수신되며 캐시 레지스터(118)로 기록된다. 데이터는 그 다음에 메모리 셀들(104)의 어레이를 프로그래밍하기 위해 데이터 레지스터(120)로 기록된다. 또 다른 실시예를 위해, 캐시 레지스터(118)는 생략될 수 있으며, 데이터는 데이터 레지스터(120)로 직접 기록된다. 데이터는 또한 8-비트 디바이스에 대한 입력/출력(I/O) 핀들([7:0]) 또는 16-비트 디바이스에 대한 입력/출력(I/O) 핀들([15:0])을 통해 출력된다.
부가적인 회로 및 신호들이 제공될 수 있으며 도 1의 메모리 디바이스(100)는 간소화되었다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 도 1을 참조하여 설명된 다양한 블록 구성요소들의 기능은 반드시 집적 회로 디바이스의 별개의 구성요소들 또는 구성요소 부분들로 분리되는 것은 아닐 수 있다는 것이 인식되어야 한다. 예를 들면, 집적 회로 디바이스의 단일 구성요소 또는 구성요소 부분은 도 1의 하나 이상의 블록 구성요소의 기능을 수행하도록 적응될 수 있다. 대안적으로, 집적 회로 디바이스의 하나 이상의 구성요소들 또는 구성요소 부분들은 도 1의 단일 블록 구성요소의 기능을 수행하기 위해 조합될 수 있다.
부가적으로, 특정 I/O 핀들이 다양한 신호들의 수신 및 출력을 위해 대중적인 관례들에 따라 설명되지만, I/O 핀들의 다른 조합들 또는 수들이 다양한 실시예들에서 사용될 수 있다는 것이 주의된다.
도 2a는, 예로서, 메모리 셀들(104)의 어레이의 일 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 바와 같이, 메모리 셀들(200A)의 어레이의 일 부분의 개략도이다. 메모리 어레이(200A)는 워드 라인들(2020 내지 202N)과 같은 액세스 라인, 및 비트 라인들(2040 내지 204M)과 같은 데이터 라인들을 포함한다. 워드 라인들(202)은 다-대-일 관계에서, 도 2a에서 도시되지 않은, 전역적 액세스 라인들(예로서, 전역적 워드 라인들)에 연결될 수 있다. 몇몇 실시예들에 대해, 메모리 어레이(200A)는 예를 들면, 예로서 p-웰을 형성하기 위해 p-형 도전성, 또는 예로서 n-웰을 형성하기 위해, n-형 도전성과 같은, 도전성 유형을 갖도록 도전성 도핑될 수 있다.
메모리 어레이(200A)는 로우들(각각이 워드 라인(202)에 대응하는) 및 컬럼들(각각이 비트 라인(204)에 대응하는)로 배열될 수 있다. 각각의 컬럼은 NAND 스트링들(2060 내지 206M) 중 하나와 같은, 직렬-연결 메모리 셀들의 스트링을 포함한다. 각각의 NAND 스트링(206)은 공통 소스(216)에 연결될 수 있으며(예로서, 선택적으로 연결되는) 메모리 셀들(2080 내지 208N)을 포함할 수 있다. 메모리 셀들(208)은 데이터의 저장을 위한 비-휘발성 메모리 셀들을 나타낸다. 각각의 NAND 스트링(206)의 메모리 셀들(208)은 선택 트랜지스터들(2100 내지 210M)(예로서, 흔히, 선택 게이트 소스로서 불리우는, 소스 선택 트랜지스터들일 수 있는) 중 하나와 같은, 선택 트랜지스터(210)(예로서, 전계-효과 트랜지스터), 및 선택 트랜지스터들(2120 내지 212M)(예로서, 흔히 선택 게이트 드레인으로서 불리우는, 드레인 선택 트랜지스터들일 수 있는) 중 하나와 같은, 선택 트랜지스터(212)(예로서, 전계-효과 트랜지스터) 사이에서 직렬로 연결될 수 있다. 선택 트랜지스터들(2100 내지 210M)은 흔히 소스 선택 라인과 같은, 선택 라인(214)에 연결될 수 있으며, 선택 트랜지스터들(2120 내지 212M)은 흔히 드레인 선택 라인과 같은, 선택 라인(215)에 연결될 수 있다.
각각의 선택 트랜지스터(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각각의 선택 트랜지스터(210)의 드레인은 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들면, 선택 트랜지스터(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 그러므로, 각각의 선택 트랜지스터(210)는 공통 소스(216)에 대응하는 NAND 스트링(206)을 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 트랜지스터(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각각의 선택 트랜지스터(212)의 드레인은 대응하는 NAND 스트링(206)을 위한 비트 라인(204)에 연결될 수 있다. 예를 들면, 선택 트랜지스터(2120)의 드레인은 대응하는 NAND 스트링(2060)을 위한 비트 라인(2040)에 연결될 수 있다. 각각의 선택 트랜지스터(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들면, 선택 트랜지스터(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 그러므로, 각각의 선택 트랜지스터(212)는 대응하는 NAND 스트링(206)을 대응하는 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 트랜지스터(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a에서의 메모리 어레이는 3차원 메모리 어레이일 수 있으며, 예를 들면, 여기에서 NAND 스트링들(206)은 공통 소스(216)를 포함한 평면에 및 공통 소스(216)를 포함한 평면에 대체로 평행할 수 있는 비트 라인들(204)을 포함한 평면에 대체로 수직하여 연장될 수 있다.
메모리 셀들(208)의 통상적인 구성은 도 2a에 도시된 바와 같이, 메모리 셀의 데이터 상태를 결정할 수 있는(예로서, 임계 전압에서의 변화들을 통해) 데이터-저장 구조(234)(예로서, 플로팅 게이트, 전하 트랩 등), 및 제어 게이트(236)를 포함한다. 몇몇 경우들에서, 메모리 셀들(208)은 정의된 소스(230) 및 정의된 드레인(232)을 추가로 가질 수 있다. 메모리 셀들(208)은 워드 라인(202)에(몇몇 경우들에서, 이를 형성하기 위해) 연결된 그것들의 제어 게이트들(236)을 갖는다.
메모리 셀들(208)의 컬럼은 주어진 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링들(206)이다. 메모리 셀들(208)의 로우는 흔히 주어진 워드 라인(202)에 연결된 메모리 셀들(208)일 수 있다. 메모리 셀들(208)의 로우는, 흔히 주어진 원드 라인(202)에 연결된 모든 메모리 셀들(208)일 수 있지만, 이를 포함할 필요는 없다. 메모리 셀들(208)의 로우들은 종종 메모리 셀들(208)의 물리 페이지들의 하나 이상의 그룹들로 분할될 수 있으며, 메모리 셀들(208)의 물리 페이지들은 종종 흔히 주어진 워드 라인(202)에 연결된 모든 다른 메모리 셀(208)을 포함한다. 예를 들면, 흔히 워드 라인(202N)에 연결되며 짝수 비트 라인들(204)(예로서, 비트 라인들(2040, 2042, 2044 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)(예로서, 짝수 메모리 셀들)의 하나의 물리 페이지일 수 있지만, 흔히 워드 라인(202N)에 연결되며 홀수 비트 라인들(204)(예로서, 비트 라인들(2041, 2043, 2045 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)(예로서, 홀수 메모리 셀들)의 또 다른 물리 페이지일 수 있다. 비트 라인들(2043 내지 2045)이 도 2a에서 명확하게 묘사되지 않지만, 메모리 셀들(200A)의 어레이의 비트 라인들(204)이 비트 라인(2040)으로부터 비트 라인(204M)까지 연속적으로 넘버링될 수 있다는 것이 도면으로부터 명백하다. 흔히 주어진 워드 라인(202)에 연결된 메모리 셀들(208)의 다른 그룹핑들은 또한 메모리 셀들(208)의 물리 페이지를 정의할 수 있다. 특정한 메모리 디바이스들에 대해, 흔히 주어진 워드 라인에 연결된 모든 메모리 셀들은 물리 페이지로 간주될 수 있다. 단일 판독 동작 동안 판독되거나 또는 프로그래밍 동작 동안 프로그래밍되는 물리 페이지(몇몇 실시예들에서, 여전히 전체 로우일 수 있는)의 부분(예로서, 상부 또는 하부 페이지 메모리 셀들)은 논리 페이지로 간주될 수 있다. 메모리 셀들의 블록은, 워드 라인들(2020 내지 202N)에 연결된 모든 메모리 셀들(예로서, 공통 워드 라인들(202)을 공유하는 모든 NAND 스트링들(206))과 같은, 함께 소거되도록 구성되는 이들 메모리 셀들을 포함할 수 있다.
도 2b는 예로서, 메모리 셀들(104)의 어레이의 일 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 바와 같이, 메모리 셀들(200B)의 어레이의 일 부분의 또 다른 개략도이다. 도 2b에서의 유사하게 넘버링된 요소들은 도 2a에 대하여 제공된 바와 같은 설명에 대응한다. 도 2b는 3-차원 NAND 메모리 어레이 구조의 일 예의 부가적인 세부사항을 제공한다. 3-차원 NAND 메모리 어레이(200B)는 반도체 필러(pillar)들을 포함할 수 있는 수직 구조들을 통합할 수 있으며 여기에서 필러의 일 부분은 NAND 스트링들(206)의 메모리 셀들의 채널 영역으로서 동작할 수 있다. NAND 스트링들(206)은 각각 선택 트랜지스터(212)(예로서, 흔히 선택 게이트 드레인으로서 불리우는, 드레인 선택 트랜지스터들일 수 있는)에 의해 비트 라인(2040 내지 204M)에 및 선택 트랜지스터(210)(예로서, 흔히 선택 게이트 소스로서 불리우는, 소스 선택 트랜지스터들일 수 있는)에 의해 공통 소스(216)에 선택적으로 연결될 수 있다. 다수의 NAND 스트링들(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링들(206)의 서브세트들은 각각 NAND 스트링(206) 및 비트 라인(204) 사이에 있는 특정한 선택 트랜지스터들(212)을 선택적으로 활성화시키기 위해 선택 라인들(2150 내지 215L)을 바이어싱함으로써 그것들 각각의 비트 라인들(204)에 연결될 수 있다. 선택 트랜지스터들(210)은 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각각의 워드 라인(202)은 메모리 어레이(200B)의 메모리 셀들의 다수의 로우들에 연결될 수 있다. 흔히 특정한 워드 라인(202)에 의해 서로 연결되는 메모리 셀들의 로우들은 총괄하여 티어(tier)들로서 불리울 수 있다.
도 2c는 예로서, 메모리 셀들(104)의 어레이의 일 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 바와 같이 메모리 셀들(200C)의 어레이의 일 부분의 또 다른 개략도이다. 도 2c에서의 유사하게 넘버링된 요소들은 도 2a에 대하여 제공된 바와 같은 설명에 대응한다. 도 2c는 NAND 스트링(206)의 메모리 셀들(250)의 데크(deck)들을 분리하는 중간 선택 게이트들(211)의 추가 포함을 갖는 NAND 스트링(206)의 단일 인스턴스를 묘사한다. 메모리 셀들(250)의 데크들은 도 3a 내지 도 3c에 대하여 보다 상세히 설명될 것이다. 도 2c의 중간 선택 게이트들(211)이 단순한 전계-효과 트랜지스터들로서 묘사되지만, 그것들은 메모리 셀들(208)과 동일한 구조를 대안적으로 사용할 수 있다. 메모리 셀(208)의 구조를 사용할 때, 중간 선택 게이트들(211)은 예를 들면, 소거된 데이터 상태에서 유지될 수 있으며, 따라서 이들 중간 선택 게이트들(211)은 메모리 셀들(208)의 제어 게이트들에 인가된 것들과 동일한 범위의 전압 레벨들을 이용할 수 있다. 중간 게이트들(211)은 각각의 선택 라인들(217)에 연결된다.
도 3a는 배경 기술로서 메모리 셀들의 어레이의 일 부분의 단면도이다. 3-차원 메모리 어레이들은 통상적으로 도체들 및 유전체들의 교번 층들을 형성하고, 이들 층들에 홀들을 형성하고, 메모리 셀들 및 다른 게이트들에 대한 게이트 스택들을 정의하기 위해 홀들의 측벽들 상에 부가적인 재료들을 형성하며, 그 다음에 메모리 셀들 및 게이트들의 채널들로서 동작하도록 필러 섹션을 정의하기 위해 반도체 재료로 홀들을 채움으로써 제작된다. 예로서, 그것들이 형성되는, 필러 섹션들 및 인접한 반도체 재료의 도전성을 개선하기 위해, 도전성(예로서, 도전성-도핑된) 부분은 통상적으로 인접한 반도체 재료와의 계면에서 필러 섹션에 형성된다. 이들 도전성 부분들은 통상적으로 필러 섹션 및 인접한 반도체 재료와 상이한 도전성 유형으로 형성된다. 예를 들면, 필러 섹션이 P-형 반도체 재료로 형성되면, 도전성 부분은 N-형 도전성을 가질 수 있다.
다수의 층들을 통해 홀들을 형성하는 것은 통상적으로 반도체 산업에서 흔히 사용되는 제거 프로세스들의 특징으로 인해 홀들의 최하부를 향해 직경을 감소시키는 홀들을 생성한다. 홀들이 너무 좁아지는 것을 완화시키기 위해, 도 2a 내지 도 2c를 참조하여 설명된 유형의 어레이들의 형성은 분할될 수 있으며, 따라서 NAND 스트링의 제1 부분을 형성하기 위한 층들이 형성될 수 있고, 그 후 부분들이 홀들을 정의하기 위해 제거될 수 있으며, 나머지 구조들은 홀들 내에 형성될 수 있다. NAND 스트링의 제1 부분의 형성에 이어서, NAND 스트링의 제2 부분은 유사한 방식으로 제1 부분 위에 형성될 수 있다. 도 3a는 이러한 유형의 구조를 묘사한다.
도 3a에서, 직렬-연결 메모리 셀들의 두 개의 스트링들이 단면도에서 묘사된다. 도면의 다양한 요소들 사이에서의 공간들은 유전체 재료를 나타낼 수 있다는 것이 주의된다.
도 3a를 참조하면, 제1 NAND 스트링은 제1 필러 섹션(34000) 및 제2 필러 섹션(34010)을 포함한다. 제1 필러 섹션(34000) 및 제2 필러 섹션(34010)은 각각 P-형 폴리실리콘과 같은, 제1 도전성 유형의 반도체 재료로 형성될 수 있다. 도전성 부분들(34200 및 34210)은 각각 필러 섹션들(34000 및 34010)의 최하부들에 형성될 수 있으며, 도전성 부분(34200)은 소스(216)에 전기적으로 연결되며 도전성 부분(34210)은 필러 섹션(34000)에 전기적으로 연결된다. 도전성 부분들(34200 및 34210)은 제1 도전성 유형과 상이한 제2 도전성 유형의 반도체 재료로 형성될 수 있다. 제1 필러 섹션(34000) 및 제2 필러 섹션(34010)이 각각 P-형 폴리실리콘으로 형성될 수 있는 예에 대해, 도전성 부분들(34200 및 34210)은 N-형 폴리실리콘과 같은, N-형 반도체 재료로 형성될 수 있다. 또한, 도전성 부분들(34200 및 34210)은 필러 섹션들(34000 및 34010)보다 높은 도전성 레벨을 가질 수 있다. 예를 들면, 도전성 부분들(34200 및 34210)은 N+ 도전성을 가질 수 있다. 대안적으로, 도전성 부분들(34200 및 34210)은 도체, 예로서 금속 또는 금속 실리사이드로 형성될 수 있다.
필러 섹션(34010)은 도전성 플러그(3440)를 통해 데이터 라인(204)에 전기적으로 연결된다. 도전성 플러그(3440)는, 이 예에서, 또한 제2 도전성 유형의 반도체 재료로 형성될 수 있으며, 마찬가지로 필러 섹션들(34000 및 34010)보다 높은 도전성 레벨을 가질 수 있다. 대안적으로, 도전성 플러그(3440)는 도체, 예로서 금속 또는 금속 실리사이드로 형성될 수 있다. 제1 NAND 스트링은 소스 선택 라인(214) 및 필러 섹션(34000)의 교차점에서 소스 선택 게이트를, 및 드레인 선택 라인(215) 및 필러 섹션(34010)의 교차점에서 드레인 선택 게이트를 추가로 포함한다. 제1 NAND 스트링은 액세스 라인들(2020 내지 2027) 및 필러 섹션들(34000 및 34010)의 각각의 교차점에서 메모리 셀을 추가로 포함한다. 이들 메모리 셀들은 데이터-저장 구조들(23400 내지 23470)을 추가로 포함한다. 도 3a의 구조가 도면의 가독성을 개선하기 위한 노력으로 단지 8개의 액세스 라인들(202)만을 포함하는 것으로 묘사되지만, 통상적인 NAND 구조는 상당히 더 많은 액세스 라인들(202)을 가질 수 있다.
모두 넘버링되지 않지만, 도 3a의 명료함을 위해, 데이터-저장 구조들(234)이 필러 섹션들(340)의 양쪽 측면들 상에서 묘사된다. 개개의 데이터-저장 구조들(234)은 그것들 각각의 필러 섹션(340) 주위를 완전히 감쌀 수 있어서, 그에 따라 단일 메모리 셀에 대한 데이터-저장 구조(234)를 정의한다. 대안적으로, 구조들은 분할된 데이터-저장 구조들(234)을 갖는 것으로 알려져 있으며, 따라서 하나 이상(예로서, 2)의 메모리 셀들이 액세스 라인(202) 및 필러 섹션(340)의 각각의 교차점에서 정의된다. 여기에서 설명된 실시예들은 필러 섹션(340) 주위에서 정의된 메모리 셀들의 수에 독립적이다.
도전성 부분(34210)에 걸친 도전성을 개선하기 위해, 제1 NAND 스트링은 선택 라인(217)의 교차점에서 중간 게이트를 추가로 포함한다. 이것은 제1 NAND 스트링의 메모리 셀들을 메모리 셀들(2500)의 제1 데크 및 메모리 셀들(2501)의 제2 데크로 나눈다.
메모리 셀들(250)의 데크들은 일반적으로 공통 필러 섹션(340), 즉 메모리 셀들의 상기 그룹핑을 위한 채널 영역들로서 동작하는 단일 필러 섹션(340)을 공유하는 메모리 셀들의 그룹핑들로서 생각되어질 수 있으며, 메모리 셀들의 복수의 그룹핑들을 포함하도록 확장될 수 있고, 여기에서 메모리 셀들의 각각의 이러한 그룹핑은 공통 필러 섹션(340)을 공유하며, 각각의 공통 필러 섹션들(340)은 동일한 레벨에서 형성되고(예로서, 동일한 액세스 라인들(202)에 의해 교차되고), 이것은 액세스 라인들(202)의 공통 세트(예로서, 하나 이상)를 공유하는 메모리 셀들의 모든 이러한 그룹핑들을 포함할 수 있다. 예를 들면, 메모리 셀들(2500)의 데크는 필러 섹션(34000)과 액세스 라인들(2020 및 2021)의 교차점들에 형성된 이들 메모리 셀들을 포함할 수 있다. 메모리 셀들(2500)의 데크는 그것들 각각의 필러 섹션들(34000 및 34001)과 액세스 라인들(2020 및 2021)의 교차점들에 형성된 이들 메모리 셀들을 추가로 포함할 수 있으며, 필러 섹션들(34000 및 34001), 및 동일한 레벨에 형성된 임의의 다른 필러 섹션들(340)과 액세스 라인들(2020 및 2021)의 교차점들에 형성된 모든 메모리 셀들을 계속해서 추가로 포함할 수 있다.
도 3a를 추가로 참조하면, 제2 NAND 스트링은 제1 필러 섹션(34001) 및 제2 필러 섹션(34011)을 포함한다. 제1 필러 섹션(34001) 및 제2 필러 섹션(34011)은 각각 P-형 폴리실리콘과 같은, 제1 도전성 유형의 반도체 재료로 형성될 수 있다. 도전성 부분들(34201 및 34211)은 각각 필러 섹션들(34001 및 34011)의 최하부들에 형성될 수 있으며, 도전성 부분(34201)은 소스(216)에 전기적으로 연결되고 도전성 부분(34211)은 필러 섹션(34001)에 전기적으로 연결된다. 도전성 부분들(34201 및 34211)은 제2 도전성 유형의 도전성 재료로 형성될 수 있다. 제1 필러 섹션(34001) 및 제2 필러 섹션(34011)이 각각 P-형 폴리실리콘으로 형성될 수 있는 예에 대해, 도전성 부분들(34201 및 34211)은 N-형 폴리실리콘과 같은, N-형 반도체 재료로 형성될 수 있다. 또한, 도전성 부분들(34201 및 34211)은 필러 섹션들(34001 및 34011)보다 높은 도전성 레벨을 가질 수 있다. 예를 들면, 도전성 부분들(34201 및 34211)은 N+ 도전성을 가질 수 있다.
필러 섹션(34011)은 도전성 플러그(3441)를 통해 데이터 라인(204)에 전기적으로 연결된다. 도전성 플러그(3441)는, 이 예에서, 또한 제2 도전성 유형의 반도체 재료로 형성될 수 있으며, 마찬가지로 필러 섹션들(34001 및 34011)보다 높은 도전성 레벨을 가질 수 있다. 대안적으로, 도전성 플러그(3441)는 도체, 예로서 금속 또는 금속 실리사이드로 형성될 수 있다. 제2 NAND 스트링은 소스 선택 라인(214) 및 필러 섹션(34001)의 교차점에서 소스 선택 게이트를, 및 드레인 선택 라인(215) 및 필러 섹션(34011)의 교차점에서 드레인 선택 게이트를 추가로 포함한다. 제2 NAND 스트링은 액세스 라인들(2020 내지 2027) 및 필러 섹션들(34001 및 34011)의 각각의 교차점에서 메모리 셀을 추가로 포함한다. 이들 메모리 셀들은 데이터-저장 구조들(23401 내지 23471)을 추가로 포함한다.
도전성 부분(34211)에 걸친 도전성을 개선하기 위해, 제2 NAND 스트링은 선택 라인(217) 및 필러 섹션(34011)의 교차점에서 중간 게이트를 추가로 포함한다. 이것은 제2 NAND 스트링의 메모리 셀들을 메모리 셀들(2500)의 제1 데크 및 메모리 셀들(2501)의 제2 데크로 나눈다.
기술이 변화함에 따라, 보다 작은 측면 치수들을 가진 필러 섹션들(340)을 형성하기 위한 바람이 있을 수 있거나, 또는 증가하는 수의 메모리 셀들을 가진 NAND 스트링을 형성하기 위한 바람이 있을 수 있다. 양쪽 상황들 모두는 메모리 셀들(250)의 둘 이상의 데크들을 사용하여 NAND 스트링들을 형성하는 것으로 이어질 수 있다. NAND 스트링에서 메모리 셀들(250)의 데크들의 수에서의 이러한 변화는 동작상의 도전들을 가져올 수 있다.
도 3b는 실시예들과 함께 사용하기 위한 메모리 셀들의 어레이의 일 부분의 단면도이다. 도 3b의 구조는 소스(216) 및 데이터 라인(204) 사이에서의 부가적인 필러 섹션들(340)(즉, 34020 및 34021), 및 대응하는 부가적인 도전성 부분들(342)(즉, 34220 및 34221) 및 부가적인 선택 라인(217)(즉, 2171)의 포함에 의해 도 3a의 것과 상이하다. 도 3b의 구조는 도면의 가독성을 개선하기 위한 노력으로 단지 8개의 액세스 라인들(202)만을 포함하는 것으로 묘사되지만, 다양한 실시예들이 보다 적거나 또는 보다 많은 액세스 라인들(202)을 가진 NAND 구조들 상에서 수행될 수 있다. 유사하게, 도 3b의 메모리 셀들(250)의 결과적인 데크들이 도 3a의 것들보다 적은 대응하는 메모리 셀들을 갖는 것으로 묘사되며, 도 3b의 메모리 셀들(250)의 데크들이 상이한 수들의 메모리 셀들을 갖는 것으로 묘사되지만, 여기에서 설명된 실시예들은 메모리 셀들(250)의 개개의 데크 또는 메모리 셀들(250)의 데크들의 임의의 조합과 연관된 메모리 셀들의 수에 독립적이다.
선택 라인들(214, 215 및 217)이 단순한 전계-효과 트랜지스터들로서(예로서, 도 2c에 도시된 바와 같이, 각각 선택 게이트들(210, 212 및 211)로서) 선택 게이트들을 형성하기 위해 도 3b에서 묘사되지만, 메모리 셀들과 동일한 구조를 사용하는 것이 가능하다. 도 3c는 실시예들과 함께 사용하기 위한 메모리 셀들의 어레이의 일 부분의 또 다른 단면도이다. 도 3c의 구조는 그것들 각각의 선택 라인들(214, 215 및 217) 사이에서의 전하-저장 구조들(233, 235 및 237)의 포함에 의해 도 3b의 것과 상이하다. 결과적인 선택 게이트들은 예로서, 사용자 데이터의 저장을 위해 어드레싱 가능하지 않은, 더미 메모리 셀들로서 동작될 수 있다. 더미 메모리 셀들은 각각 몇몇 공통 데이터 상태, 예로서 소거된 데이터 상태로 프로그램될 수 있으며, 메모리 셀들의 그것들의 대응하는 데크들의 메모리 셀들, 즉 대응하는 선택 게이트와 동일한 필러 섹션(340)을 공유하는 이들 메모리 셀들과 동일한 전압들을 수신한다. 대안적으로, 이들 더미 메모리 셀들은 그것들이 임의의 데이터 상태를 고려하지 않고 단순한 전계-효과 트랜지스터들인 것처럼 동작될 수 있다.
도 3d는 실시예들과 함께 사용하기 위한 직렬-연결 메모리 셀들의 스트링의 일 부분의 단순화된 단면도이다. 직렬-연결 메모리 셀들의 스트링은 제1 도전성 유형을 가진 제1 반도체 재료(3400) 및 제1 도전성 유형을 가진 제2 반도체 재료(3401)를 포함한다. 직렬-연결 메모리 셀들의 스트링은 제1 반도체 재료(3400) 및 제2 반도체 재료(3401) 사이에서 제1 도전성 유형과 상이한(즉, 그것의 반대) 제2 도전성 유형을 가진 제3 반도체 재료(342)를 추가로 포함한다. 액세스 라인들(2020) 및 데이터-저장 구조들(2340)에 의해 표현된, 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제1 그룹핑은 제1 반도체 재료(3400)에 인접한다. 제1 반도체 재료(3400)는 메모리 셀들의 제1 그룹핑을 위한 채널 영역들을 형성할 수 있다. 액세스 라인들(2021) 및 데이터-저장 구조들(2341)에 의해 표현된, 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제2 그룹핑은 제2 반도체 재료(3401)에 인접한다. 제2 반도체 재료(3401)는 메모리 셀들의 제2 그룹핑을 위한 채널 영역들을 형성할 수 있다. 다양한 실시예들에 대해, 제1 반도체 재료(3400) 상에서 발생된 전압 레벨이 제2 반도체 재료(3401) 상에서 발생된 전압 레벨과 상이할 때(예로서, 그보다 적을 때), 예로서 메모리 셀들의 제1 및 제2 그룹핑들에 대한 소거 동작 동안, 액세스 라인들(2020)에 인가된 전압 레벨들은 액세스 라인들(2021)에 인가된 전압 레벨들과 상이하다(예로서, 그보다 적다). 제1 반도체 재료(3400) 또는 제2 반도체 재료(3401)의 전압 레벨은, 제3 반도체 재료(342)에 걸친 전압 강하를 통해, 각각 제2 반도체 재료(3401) 또는 제1 반도체 재료(3400)의 보다 높은 전압 레벨에 응답하여 발생될 수 있다. 예를 들면, 전압 레벨은, 직접 또는 제2 도전성 유형을 가진 몇몇 다른 반도체 재료를 통해, 반도체 재료들(340) 중 하나에 인가될 수 있고, 따라서 그것의 전압 레벨을 발생시키며, 결과적인 전압 레벨은 반도체 재료(342)를 통해 다른 반도체 재료(340)에서 발생될 수 있다.
도 4a 내지 도 4d는 실시예들과 함께 사용하기 위한 NAND 스트링들의 부분들의 및 도전성 부분들(342) 및 대응하는 선택 라인들, 예로서 214, 215 또는 217 사이에서의 관계들을 묘사하는 단순화된 단면도들이다. 도 4a 내지 도 4d의 선택 라인들은 단순한 전계-효과 트랜지스터들을 형성하기 위해 도시되지만, 결과적인 선택 게이트들은, 도 3c를 참조하여 설명된 바와 같이, 메모리 셀들과 동일한 구조를 또한 사용할 수 있다는 것을 주의하자. 도 4a는 선택 라인(214/215/217) 및 필러 섹션(340)의 교차점에서 완전히 선택 게이트의 채널 영역의 길이의 밖에 상주하는 도전성 부분(342)을 도시한다. 도 4b는 선택 라인(214/215/217) 및 필러 섹션(340)의 교차점에서 완전히 선택 게이트의 채널 영역의 길이 내에 상주하는 도전성 부분(342)을 도시한다. 도 4c는 선택 라인(214/215/217) 및 필러 섹션(340)의 교차점에서 부분적으로 선택 게이트의 채널 영역의 길이 내에 상주하는 도전성 부분(342)을 도시한다. 그리고 도 4d는 선택 라인(214/215/217) 및 필러 섹션(340)의 교차점에서 선택 게이트의 채널 영역의 길이를 넘어 연장되는 도전성 부분(342)을 도시한다. 도 4a 내지 도 4d의 각각은, 도전성 부분들(342)이 도 3a 내지 도 3c를 참조하여 설명된 것과 같이 최하부에서보다는 필러 섹션들(340)의 최상부들에 형성될 수 있으므로 필러 섹션들(340)의 최상부에서 도전성 부분들(342)과 반전될 수 있다는 것이 추가로 주의된다.
도전성 부분들(342) 및/또는 도전성 플러그들(344)이 예로서, 인접한 필러 섹션들(340) 사이에서, 필러 섹션(340) 및 소스(216) 사이에서 또는 필러 섹션(340) 및 데이터 라인(204) 사이에서 도전성을 개선하기 위해 제공되지만(여기에서, 이들 도전성 요소들은 필러 섹션들(340) 또는 소스(216)의 도전성 유형과 상이한 도전성 유형을 갖는 반도체 재료로 형성된다), 다이오드는 전압 강하가 각각의 것에 걸쳐 예상될 수 있도록 효과적으로 형성된다. 이러한 전압 강하는 일반적으로 단지 두 개의 필러 섹션들(340)만이 사용되는 도 3a에서 묘사된 바와 같은 구조를 동작시킬 때 우려 사항이 아니다. 그러나, 도 3b 내지 도 3c에 묘사된 바와 같이, 3개 이상의 필러 섹션들이 사용됨에 따라, 이들 전압 강하들은 동작 차이들을 생성할 수 있다. 예를 들면, 소거 전압이 도 3b의 데이터 라인(204) 및 소스(216)에 인가된다면, 메모리 셀들(2500 및 2502)의 데크들의 메모리 셀들은 메모리 셀들(2501)의 데크의 메모리 셀들과 상이한(예로서, 더 높은) 채널 전압 레벨을 경험할 것으로 예상될 수 있다. 메모리 셀들(250)의 데크들 간의 채널 전압 레벨들에서의 차이 때문에, 메모리 셀들(2500 및 2502)의 데크들의 메모리 셀들에 대한 임계 전압들의 결과적인 범위는 메모리 셀들(2501)의 데크의 메모리 셀들에 대한 임계 전압들의 결과적인 범위와 상이할(예로서, 그보다 낮은) 것으로 예상될 수 있다.
도 3a의 구조의 메모리 셀들 상에서의 소거 동작 대 도 3b의 구조의 메모리 셀들에 대한 유사한 소거 동작을 수행하는 예를 고려하자. 표 1은 도 3a의 구조에 인가될 수 있는 바와 같이 전압을 제공하지만 표 2는 도 3b의 구조에 인가될 수 있는 바와 같이 전압을 제공한다. 표 1 및 표 2의 예들은 소거 동작의 일 부분을 묘사한다. 통상적으로, 소거 동작은 전압들(표들에서 데크들(250)에 대한 전압들로서 식별된)이 대응하는 메모리 셀들을 활성화시키기에 충분한 액세스 라인들(202)에 인가되는 동안 그것들 각각의 데이터 라인들(204) 및 소스(216)를 통해 NAND 스트링들에 인가된 일련의 소거 펄스들(예로서, 펄스 1, 펄스 2, 펄스 3,...)을 포함한다. 1V가 예들에서 묘사되지만, 대응하는 메모리 셀들을 활성화시키기에 충분한 다른 전압 레벨들이 사용될 수 있다. 소거 검증 동작은 메모리 셀들이 충분히 소거되었는지(예로서, 몇몇 타겟 값에서의 또는 그 미만의 임계 전압들을 갖는지)를 결정하기 위해 펄스들 사이에서 수행될 수 있다. 소거 검증이 실패하였다면, 통상적으로 보다 높은 전압 레벨을 갖는, 또 다른 소거 펄스가 인가될 수 있다. 소거 동작들은 통상적으로 필러 섹션들(340)에 전류를 제공하기 위해 GIDL(게이트-유도 드레인 누설)에 의존한다. NAND 스트링의 대향 단부들에서의 상이한 특성들로 인해, 드레인 선택 라인(215)에 인가된 전압은 소스 선택 라인(214)에 인가된 전압과 상이할 수 있다.
펄스 1 펄스 2 펄스 3
데이터 라인 204 15V 17V 19V
선택 라인 215 11V 13V 15V
데크 2501 1V 1V 1V
데크 2500 1V 1V 1V
선택 라인 214 10V 12V 14V
소스 216 15V 17V 19V
펄스 1 펄스 2 펄스 3
데이터 라인 204 15V 17V 19V
선택 라인 215 11V 13V 15V
데크 2502 1V 1V 1V
데크 2501 1V 1V 1V
데크 2500 1V 1V 1V
선택 라인 214 10V 12V 14V
소스 216 15V 17V 19V
표 1 및 표 2의 예에서, 도 3a의 메모리 셀들(2500 및 2501)의 데크들의, 뿐만 아니라 도 3b의 메모리 셀들(2500 및 2502)의 데크들의 메모리 셀들에 대한 임계 전압들의 결과 범위는 -3V 내지 -1V의 범위에 있을 수 있는 반면, 도 3b의 메모리 셀들(2501)의 데크의 메모리 셀들에 대한 임계 전압들의 결과 범위는 -2V 내지 0V의 범위에 있을 수 있다. 이 예에 대해, 도 3b의 메모리 셀들의 전체 NAND 스트링에 대한 임계 전압들의 결과적인 전체 범위는 도 3a의 메모리 셀들의 전체 NAND 스트링에 대한 것보다 더 넓을 뿐만 아니라, 도 3b의 메모리 셀들(250)의 상이한 데크들의 메모리 셀들은 또한 상이하게 프로그래밍할 것으로 예상될 수 있다. 다양한 실시예들은, 그것들의 채널 전압 레벨들에서의 차이들(예로서, 필러 섹션들(340)의 전압 레벨 차들)을 완화시키기 위해 직렬-연결 메모리 셀들의 스트링의 소거 동작 동안, 액세스 라인들(202)에, 및 그에 따라 대응하는 메모리 셀들의 제어 게이트들에 인가된 전압들의 소거 바이어싱-제거를 사용한다.
표 3은 소거 바이어싱-제거가 도 3b의 구조상에서 수행된 소거 동작을 참조하여 구현되는 예를 예시한다. 데이터 라인(204) 및 소스(216) 전압들이 표 2에서와 동일한 방식으로 인가되는 경우, 데크(2501)의 메모리 셀들은 각각 도전성 부분들(34210/34211 및 34220/34221)에 걸친 예상된 전압 강하들로 인해 메모리 셀들(2500 및 2502)의 데크들의 메모리 셀들보다 낮은 채널 전압 레벨을 경험할 것으로 예상될 수 있으며, 여기에서 이들 도전성 부분들(34210/34211 및 34220/34221)은 하나의 도전성 유형을 가지며 필러 섹션들(34000 내지 34020 및 34001 내지 34021)은 상이한 도전성 유형을 가진다. 논의의 목적들을 위해, 각각의 결과적인 다이오드에 걸친 전압 강하는 1V인 것으로 고려될 것이다. 직렬-연결 메모리 셀들의 주어진 스트링을 따르는 다이오드들에 대한 실제 전압 강하는 구성 재료들 및 구성에 의존할 수 있지만, 실험적으로, 경험적으로 또는 시뮬레이션을 통해 결정될 수 있다.
상이한 필러 섹션들(340)에서 채널(예로서, 몸체) 전압들에서의 이러한 차이를 완화시키기 위해, 데크(2501)의 메모리 셀들에 대한 액세스 라인들(202)에 인가된 전압들은 메모리 셀들(2500 및 2502)의 데크들의 메모리 셀들에 대한 액세스 라인들(202)에 인가된 전압들에 대하여 감소될 수 있다. 몇몇 실시예들에 대해, 직렬-연결 메모리 셀들의 스트링에 걸쳐 인가된 전압들은(예로서, 데이터 라인(204) 및 소스(216)로부터), 최대 전압 강하를 경험한 메모리 셀들(250)의 데크가 통상적인 소거 동작에서와 동일한 채널 전압 레벨을 경험할 수 있도록 통상적인 소거 동작에 비해 증가될 수 있다. 표 3의 예에서, 각각의 소거 펄스에 대해, 데이터 라인(204) 및 소스(216)에 인가된 전압들, 뿐만 아니라 각각 대응하는 선택 라인들(215 및 214)에 인가된 전압들은 표 3의 메모리 셀들(2501)의 데크의 메모리 셀들이 표 1의 예의 것들과 동일한 조건들(예로서, 게이트로부터 채널로의 전압 차)을 경험할 수 있도록 표 1의 예에서 인가된 전압들보다 1V 더 높다. 따라서, 메모리 셀들(2500 및 2502)의 데크들의 액세스 라인들(202)에 인가된 전압들은 그것들이 또한 유사한(예로서, 동일한) 게이트-대-채널 전압을 야기할 수 있도록 1V 더 높을 수 있다.
펄스 1 펄스 2 펄스 3
데이터 라인 204 16V 18V 20V
선택 라인 215 12V 14V 16V
데크 2502 2V 2V 2V
데크 2501 1V 1V 1V
데크 2500 2V 2V 2V
선택 라인 214 11V 13V 15V
소스 216 16V 18V 20V
표 4 및 표 5는 도 3b를 참조하여 설명된 것들과 유사하지만, 메모리 셀들(250)의 부가적인 데크들을 갖는, 직렬-연결 메모리 셀들의 스트링들에 대한 소거 동작들을 수행하는 부가적인 예들을 제공한다. 예를 들면, 메모리 셀들(2501)의 데크의 구조를 갖는 메모리 셀들(250)의 데크는 메모리 셀들(250)의 데크들의 적절한 재넘버링을 갖고 1회 이상 반복될 수 있다. 표 4의 예에서, 메모리 셀들(2500 내지 2503)의 데크들을 야기하는 메모리 셀들(250)의 부가적인 데크를 갖는 도 3b의 구조를 고려하자(예로서, 아래에서 논의된 도 5의 구조, 그러나 메모리 셀들(2504 내지 2507)의 데크들이 없으며, 다이오드 강하들(5435 내지 5437)이 없는). 이 예에서, 메모리 셀들(2500 및 2503)의 데크들은 서로 유사한 채널 전압 레벨들을 경험할 것으로 예상될 수 있으며, 메모리 셀들(2501 및 2502)의 데크들은 서로 유사하며 메모리 셀들(2500 및 2503)의 데크들의 채널 전압 레벨들보다 적은 채널 전압 레벨들을 경험할 것으로 예상될 수 있다. 표 5의 예에서, 메모리 셀들(2500 내지 2504)의 데크들을 야기하는 메모리 셀들(250)의 두 개의 부가적인 데크들을 갖는 도 3b의 구조를 고려하자(예로서, 도 5의 구조, 그러나 메모리 셀들(2505 내지 2507)의 데크들이 없으며, 다이오드 강하들(5436 내지 5437)이 없는). 이 예에서, 메모리 셀들(2505 내지 2507)의 데크들은 서로 유사한 채널 전압 레벨들을 경험할 것으로 예상될 수 있고, 메모리 셀들(2501 및 2503)의 데크들은 서로 유사하며 메모리 셀들(2500 및 2504)의 데크들의 채널 전압 레벨들보다 적은 채널 전압 레벨들을 경험할 것으로 예상될 수 있으며, 메모리 셀들(2502)의 데크는 메모리 셀들(2501 및 2503)의 데크들의 채널 전압 레벨들보다 적은 채널 전압 레벨을 경험할 것으로 예상될 수 있다.
펄스 1 펄스 2 펄스 3
데이터 라인 204 16V 18V 20V
선택 라인 215 11V 13V 15V
데크 2503 2V 2V 2V
데크 2502 1V 1V 1V
데크 2501 1V 1V 1V
데크 2500 2V 2V 2V
선택 라인 214 10V 12V 14V
소스 216 16V 18V 20V
펄스 1 펄스 2 펄스 3
데이터 라인 204 17V 19V 21V
선택 라인 215 11V 13V 15V
데크 2504 3V 3V 3V
데크 2503 2V 2V 2V
데크 2502 1V 1V 1V
데크 2501 2V 2V 2V
데크 2500 3V 3V 3V
선택 라인 214 10V 12V 14V
소스 216 17V 19V 21V
도 5는 실시예들에 따른 소거 바이어싱-제거를 추가로 설명할 때 사용하기 위한 직렬-연결 메모리 셀들의 스트링의 개념도이다. 도 5는 메모리 셀들(2500 내지 2507)의 8개의 데크들에 배열된 직렬-연결 메모리 셀(208)의 스트링을 묘사한다. 메모리 셀들(2500 내지 2507)의 각각의 데크는 3개의 메모리 셀들(208)을 갖는 것으로 묘사된다. 그러나, 메모리 셀들(2500 내지 2507)의 개개의 데크들은 보다 많거나 또는 보다 적은 메모리 셀들(208)을 포함할 수 있으며, 메모리 셀들(250)의 하나의 데크는 메모리 셀들(250)의 인접한 데크와 상이한 수의 메모리 셀들(208)을 포함할 수 있다.
파선들(5430 내지 5437)은 메모리 셀들(250)의 데크들 사이에서의 다이오드 강하들, 예로서 메모리 셀들(250)의 특정한 데크의 메모리 셀들(208) 및 메모리 셀들(250)의 인접한(예로서, 바로 인접한) 데크의 메모리 셀들(208) 사이에서, 또는 메모리 셀들(250)의 특정한 데크의 메모리 셀들(208) 및 전압 노드(504)(예로서, 데이터 라인(204)에 대응할 수 있는) 및 전압 노드(516)(예로서, 소스(216)에 대응할 수 있는)와 같은, 전압 소스 사이에서의 경로에서 인접한 재료들과 상이한 도전성 유형을 갖는 도전성 부분들을 표시한다. 메모리 셀들(2507)의 데크의 메모리 셀들(208) 사이에 표시된 다이오드 강하(543)는 없다. 이것은, 예를 들면, 데이터 라인(204) 및 필러 섹션(340) 사이에서의 도전성 플러그(344)가, 필러 섹션(340)과 접촉하는 상이한 도전성 유형의 재료 없이, 도체, 예로서 금속 또는 금속 실리사이드로 형성되는 경우에, 발생할 수 있다. 유사한 방식으로, 다이오드 강하(5430)는 마찬가지로 도체의 보다 낮은 도전성 부분(342)을 형성함으로써 제거될 수 있다.
도 5를 참조하면, 동일한 전압 레벨들(예로서, 소거 전압 VE)이 전압 노드들(504 및 516)에 인가되면, 메모리 셀들(2507)의 데크는 그것 및 전압 노드(504) 사이에 다이오드 강하(543)가 없으므로 스트링의 최고 채널 전압 레벨(예로서, VC1)을 경험할 것으로 예상될 수 있다. VC1은 소거 전압(VE)과 대체로 동일할(예로서, 동일할) 것으로 예상될 수 있다. 메모리 셀들(2506 및 2500)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 하나의 다이오드 강하(543)가 있으므로 보다 낮은 채널 전압 레벨(예로서, VC2)을 경험할 것으로 예상될 수 있다. 메모리 셀들(2505 및 2501)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 두 개의 다이오드 강하들(543)이 있으므로 다음으로 더 낮은 채널 전압 레벨(예로서, VC3)을 경험할 것으로 예상될 수 있다. 메모리 셀들(2504 및 2502)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 3개의 다이오드 강하들(543)이 있으므로 다음으로 낮은 채널 전압 레벨(예로서, VC4)을 경험할 것으로 예상될 수 있다. 그리고 메모리 셀들(2503)의 데크는 그것들 및 양쪽 전압 노드들(504 또는 516) 사이에 4개의 다이오드 강하들(543)이 있으므로 다음으로 더 낮은 채널 전압 레벨(예로서, VC5)을 경험할 것으로 예상될 수 있다. 이러한 방식으로,
Figure pct00001
. VC1 및 VC2 사이에서, VC2 및 VC3 사이에서, VC3 및 VC4 사이에서, 및 VC4 및 VC5 사이에서의 차이들은 각각 대체로 동일(예로서, 동일)할 수 있으며, 제1 도전성 유형을 가진 하나의 반도체 필러 섹션(340) 및 두 개의 필러 섹션들(340) 사이에서의 도전성 부분(342)에 걸쳐 제1 도전성 유형을 가지며 제1 도전성 유형과 상이한(예로서, 그것의 반대) 제2 도전성 유형을 갖는 또 다른 반도체 필러 섹션(340) 사이에서의 예상된 전압 강하로부터 결정될 수 있다(예로서, 그것과 동일할 수 있다). 액세스 라인들(202)에 인가된 전압들 중 최저(예로서, 이 예에서 VC5)는 기준 전위(예로서, 0V, 접지 또는 Vss)일 수 있지만, 이러한 전압 레벨은 전역적 액세스 라인들 및 소거 동작 동안 선택되지 않은 블록들의 액세스 라인들(202) 사이에서의 패스 트랜지스터들을 차단하기에 충분한 기준 전위 이상의 몇몇 양의 값(예로서, 1V)인 것이 종종 바람직하다. 더욱이, 메모리 셀들 및 전압 노드 또는 그것들의 인가된 전압들 사이에서의 다수의 다이오드 강하들을 참조할 때, 그것은 어느 하나의 전압 노드에 대한 다이오드 강하들의 최소 수이다. 예를 들면, 메모리 셀들(2504)의 데크가 그것 및 전압 노드(504)에 인가된 전압 사이에 3개의 다이오드 강하들(543)을 가지며, 그것 및 전압 노드(516)에 인가된 전압 사이에 5개의 다이오드 강하들(543)을 갖는 경우에, 메모리 셀들(2504)의 데크 및 인가된 전압 사이에서의 다이오드 강하들의 수는 3이다.
다양한 실시예들에 대해, 메모리 셀들(250)의 데크들의 각각에 대한 대응하는 액세스 라인들에 인가된 전압 레벨들은 이러한 동일한 감소 관계를 공유할 것이다. 다시 말해서, 직렬-연결 메모리 셀들(206)의 주어진 스트링에 대해, 메모리 셀들(250)의 데크의 액세스 라인들(202)에 인가된 전압 레벨은 보다 높은 채널 전압 레벨(예로서, 보다 높은 예상 채널 전압 레벨)을 가진 메모리 셀들(250)의 데크의 액세스 라인들(202)에 인가된 전압 레벨보다 적을 수 있으며, 보다 낮은 채널 전압 레벨(예로서, 보다 낮은 예상 채널 전압 레벨)을 가진 메모리 셀들(250)의 데크의 액세스 라인들(202)에 인가된 전압 레벨보다 높을 수 있다. 메모리 셀들(250)의 데크의 액세스 라인들(202)에 인가된 전압 레벨은 또한 대체로 동일한(예로서, 동일한) 채널 전압 레벨(예로서, 예상 채널 전압 레벨)을 갖는 메모리 셀들(250)의 데크의 액세스 라인들(202)에 인가된 전압 레벨과 대체로 동일할 수 있다(예로서, 동일할 수 있다). 또한, 이러한 일반적인 관계는 전압 노드들(504 및 516)에 인가된 전압들이 상이할지라도 사용될 수 있다.
도 5, 그러나, 메모리 셀들(2507)의 데크 및 전압 노드(504) 사이에 부가적인 다이오드 강하(543)를 추가로 포함하는, 예를 고려하자. 이 구성에서, 동일한 전압 레벨들이 전압 노드들(504 및 516)에 인가된다면, 메모리 셀들(2507 및 2500)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 하나의 다이오드 강하(543)가 있을 것이므로 최고 채널 전압 레벨(예로서, VC1)을 경험할 것으로 예상될 수 있다. 메모리 셀들(2506 및 2501)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 두 개의 다이오드 강하들(543)이 있을 것이므로 보다 낮은 채널 전압 레벨(예로서, VC2)을 경험할 것으로 예상될 수 있다. 메모리 셀들(2505 및 2502)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 3개의 다이오드 강하들(543)이 있을 것이므로 다음으로 더 낮은 채널 전압 레벨(예로서, VC3)을 경험할 것으로 예상될 수 있다. 그리고 메모리 셀들(2504 및 2503)의 데크들은 그것들 및 그것들 각각의 전압 노드(504 또는 516) 사이에 4개의 다이오드 강하들(543)이 있을 것이므로 다음으로 더 낮은 채널 전압 레벨(예로서, VC4)을 경험할 것으로 예상될 수 있다. 이러한 방식으로, VE > VC1 > VC2 > VC3 > VC4. VC1 및 VC2 사이에서, VC2 및 VC3 사이에서, 및 VC3 및 VC4 사이에서의 차이들은 각각 대체로 동일(예로서, 동일)할 수 있으며, 제1 도전성 유형을 가진 하나의 반도체 필러 섹션(340) 및 두 개의 필러 섹션들(340) 사이에서의 도전성 부분(342)에 걸쳐 제1 도전성 유형을 가지며 제1 도전성 유형과 상이한(예로서, 그것의 반대) 제2 도전성 유형을 갖는 또 다른 반도체 필러 섹션(340) 사이에서의 예상된 전압 강하로부터 결정될 수 있다(예로서, 그것과 동일할 수 있다).
도 6은 실시예에 따라 메모리를 동작시키는 방법의 흐름도이다. 650에서, 제1 전압 레벨은 직렬-연결 메모리 셀들의 스트링에 대한 소거 동작 동안 직렬-연결 메모리 셀들의 상기 스트링의 메모리 셀들의 제1 그룹핑에 대한 채널 영역들을 형성하는 제1 반도체 재료에서 발생된다. 제1 전압 레벨은, 직렬-연결 메모리 셀들의 스트링의 다른 단부에 몇몇 전압 레벨을 인가하는 동안(예로서, 직렬-연결 메모리 셀들의 스트링에 연결된 소스를 통해) 직렬-연결 메모리 셀들의 스트링의 일 단부에 몇몇 전압 레벨을 인가함으로써(예로서, 직렬-연결 메모리 셀들의 스트링에 연결된 데이터 라인을 통해) 발생될 수 있다. 직렬-연결 메모리 셀들의 스트링의 각각의 단부에 인가된 전압 레벨들은 동일한 전압 레벨일 수 있다.
제1 전압 레벨은 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 상이한 그룹핑에 대한 채널 영역들을 형성하는 또 다른 반도체 재료에서 추가로 발생될 수 있다. 예를 들면, 메모리 셀들의 제1 그룹핑은 도 3b의 메모리 셀들(2502)의 데크의 이들 메모리 셀들일 수 있지만 메모리 셀들의 상이한 그룹핑은 도 3b의 메모리 셀들(2500)의 데크의 이들 메모리 셀들일 수 있다. 도 5에 대하여 논의된 제1 예를 다시 참조하면, 메모리 셀들의 제1 그룹핑은 도 5의 메모리 셀들(2506, 2505 또는 2504)의 데크의 이들 메모리 셀들일 수 있지만 메모리 셀들의 상이한 그룹핑은 도 5의, 각각, 메모리 셀들(2500, 2501 또는 2502)의 데크의 이들 메모리 셀들일 수 있다.
652에서, 제1 반도체 재료에서 제1 전압 레벨을 발생시키는 동안, 제1 전압 레벨보다 적은, 제2 전압 레벨이 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제2 그룹핑에 대한 채널 영역들을 형성한 제2 반도체 재료에서 발생된다. 메모리 셀들의 제1 그룹핑이 도 3b의 메모리 셀들(2502)의 데크의 이들 메모리 셀들을 포함하는 경우, 메모리 셀들의 제2 그룹핑은 도 3b의 메모리 셀들(2501)의 데크의 이들 메모리 셀들일 수 있다. 유사하게, 도 5에 대하여 논의된 제1 예를 다시 참조하면, 메모리 셀들의 제1 그룹핑이 도 5의 메모리 셀들(2506, 2505 또는 2504)의 데크의 이들 메모리 셀들일 수 있는 경우, 메모리 셀들의 제2 그룹핑은 도 5의, 각각, 메모리 셀들(2501 내지 2505)의 데크들 중 임의의 것의 이들 메모리 셀들, 메모리 셀들(2502 내지 2504)의 데크들 중 임의의 것의 이들 메모리 셀들 또는 메모리 셀들(2503)의 데크의 이들 메모리 셀들일 수 있다. 제2 전압 레벨은 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 상이한 그룹핑에 대한 채널 영역들을 형성하는 또 다른 반도체 재료에서 추가로 발생될 수 있다.
654에서, 제1 반도체 재료에서 제1 전압 레벨을 발생시키는 동안 및 제2 반도체 재료에서 제2 전압 레벨을 발생시키는 동안, 제3 전압 레벨은 메모리 셀들의 제1 그룹핑의 제어 게이트들에 인가되며, 제3 전압 레벨보다 적은, 제4 전압 레벨은 메모리 셀들의 제2 그룹핑의 제어 게이트들에 인가된다. 제1 전압 레벨이 메모리 셀들의 상이한 그룹핑에 대한 채널 영역들을 형성하는 반도체 재료에서 발생되는 경우, 제3 전압은 메모리 셀들의 상기 상이한 그룹핑의 제어 게이트들에 추가로 동시에 인가될 수 있다. 제2 전압 레벨이 메모리 셀들의 상이한 그룹핑에 대한 채널 영역들을 형성하는 반도체 재료에서 발생되는 경우에, 제4 전압은 메모리 셀들의 상기 상이한 그룹핑의 제어 게이트들에 추가로 동시에 인가될 수 있다. 부가적인 전압 레벨들은 메모리 셀들의 다른 그룹핑들에 대한 채널 영역들을 형성하는 다른 반도체 재료들에서 추가로 발생될 수 있다.
프로세스 변화들, 아키텍처 또는 기타로 인해, 동일한 전압 레벨이 다수의 상이한 노드들에(예로서, 상이한 제어 게이트들에) 인가되도록 의도되는 경우에도, 실제 인가된 전압들은 전압들의 범위를 나타낼 수 있다. 몇몇 실시예들에 대해, 제3 전압 레벨은 제1 범위의 전압 레벨들을 나타낼 수 있으며 제4 전압 레벨은 제2 범위의 전압 레벨들을 나타낼 수 있다. 이러한 실시예에 대해, 제1 범위의 전압 레벨들 및 제2 범위의 전압 레벨들은 제2 범위의 전압 레벨들의 각각의 전압 레벨이 제1 범위의 전압 레벨들의 각각의 전압 레벨보다 적은 상호 배타적 범위들의 전압 레벨들을 나타낼 수 있다.
도 7은 실시예에 따라 메모리를 동작시키는 방법의 흐름도이다. 760에서, 제1 전압 레벨은 직렬-연결 메모리 셀들의 스트링의 제1 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에 인가된다. 제1 복수의 메모리 셀들은 공통 필러 섹션을 공유하는 메모리 셀들의 그룹핑, 예로서 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 데크를 포함할 수 있다. 제1 복수의 메모리 셀들은 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 하나 이상의(예로서, 두 개의) 데크들을 추가로 포함할 수 있으며 직렬-연결 메모리 셀들의 스트링을 포함한 직렬-연결 메모리 셀들의 복수의 스트링들의 각각의 복수들의 메모리 셀들의 멤버일 수 있다.
762에서, 제1 전압 레벨보다 적은, 제2 전압 레벨이 직렬-연결 메모리 셀들의 스트링의 제2 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에 인가되지만 제2 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨은 제1 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨보다 적다. 제2 복수의 메모리 셀들은 공통 필러 섹션을 공유하는 메모리 셀들의 그룹핑, 예로서 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 데크를 포함할 수 있다. 제2 복수의 메모리 셀들은 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 하나 이상의(예로서, 두 개의) 데크들을 추가로 포함할 수 있으며 직렬-연결 메모리 셀들의 스트링을 포함한 직렬-연결 메모리 셀들의 복수의 스트링들의 각각의 복수들의 메모리 셀들의 멤버일 수 있다.
선택적으로, 764에서, 제1 전압 레벨보다 큰, 제3 전압 레벨이 직렬-연결 메모리 셀들의 스트링의 제3 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에 인가되지만 제3 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨은 제1 복수의 메모리의 각각의 메모리 셀의 각각의 채널 전압 레벨보다 크다. 제3 복수의 메모리 셀들은 공통 필러 섹션을 공유하는 메모리 셀들의 그룹핑, 예로서 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 데크를 포함할 수 있다. 제2 복수의 메모리 셀들은 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 하나 이상의(예로서, 두 개의) 데크들을 추가로 포함할 수 있으며 직렬-연결 메모리 셀들의 스트링을 포함한 직렬-연결 메모리 셀들의 복수의 스트링들의 각각의 복수들의 메모리 셀들의 멤버일 수 있다. 도 6에 대하여 논의된 바와 같이, 도 7의 상이한 전압 레벨들은 상호-배타적 범위들의 전압 레벨들을 나타낼 수 있다.
도 8은 실시예에 따라 메모리를 동작시키는 방법의 흐름도이다. 870에서, 소거 펄스는 직렬-연결 메모리 셀들의 스트링에 인가되며, 예로서 전압들은 직렬-연결 메모리 셀들의 스트링의 대향 단부들에 인가된다. 예를 들면, 소거 전압은 각각이 흔히 직렬-연결 메모리 셀들의 스트링에 연결되는 데이터 라인 및 소스에 인가될 수 있다. 872에서, 각각의 전압 레벨은 직렬-연결 메모리 셀들의 스트링에 소거 펄스를 인가하는 동안 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 복수의 그룹핑들 중 메모리 셀들의 각각의 그룹핑에 대한 메모리 셀들의 제어 게이트들에 인가된다. 메모리 셀들의 특정한 그룹핑에 대한 각각의 전압 레벨은 메모리 셀들의 상이한 그룹핑에 대한 각각의 전압 레벨과 상이하다. 예를 들면, 메모리 셀들의 특정한 그룹핑에 대한 각각의 전압 레벨은 메모리 셀들의 특정한 그룹핑의 예상 채널 전압 레벨보다 적은 예상 채널 전압 레벨을 갖는 메모리 셀들의 상이한 그룹핑에 대한 각각의 전압 레벨보다 클 수 있다. 추가 예로서, 메모리 셀들의 특정한 그룹핑에 대한 각각의 전압 레벨은 메모리 셀들의 특정한 그룹핑의 예상 채널 전압 레벨보다 큰 예상 채널 전압 레벨을 갖는 메모리 셀들의 상이한 그룹핑에 대한 각각의 전압 레벨보다 적을 수 있다. 또한, 메모리 셀들의 특정한 그룹핑에 대한 각각의 전압 레벨은 메모리 셀들의 특정한 그룹핑의 예상 채널 전압 레벨과 대체로 동일한(예로서, 동일한) 예상 채널 전압 레벨을 갖는 메모리 셀들의 또 다른 그룹과 동일할 수 있다. 도 6에 대하여 논의된 바와 같이, 도 8의 상이한 전압 레벨들은 상호-배타적 범위들의 전압 레벨들을 나타낼 수 있다.
도 9는 실시예에 따른, 메모리를 동작시키는 방법, 예로서 메모리 상에서 소거 동작을 수행하는 방법의 흐름도이다. 980에서, 소거 펄스는 직렬-연결 메모리 셀들의 스트링에 인가된다. 예를 들면, 소거 전압은, 도 8의 참조 번호(870)에 대하여 논의된 바와 같은 데이터 라인 및 소스를 통해서와 같이, 직렬-연결 메모리 셀들의 스트링의 각각의 단부에 인가될 수 있다. 982에서, 각각의 전압 레벨들은 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 복수의 그룹핑들 중 메모리 셀들의 각각의 그룹핑에 대한 메모리 셀들의 제어 게이트들에 인가된다. 예를 들면, 각각의 전압 레벨들은 도 8의 참조 번호(872)에 대하여 논의된 바와 같이 인가될 수 있다. 직렬-연결 메모리 셀들의 스트링의 각각의 메모리 셀에 걸쳐 상이한 결과 전압(예로서, 게이트 대 몸체/채널)은 이들 메모리 셀들을 소거하도록 구성된다(예로서, 메모리 셀들의 데이터-저장 구조들로부터 전자들의 제거를 통해).
984에서, 소거 검증은 직렬-연결 메모리 셀들의 스트링의 각각의 메모리 셀이 성공적으로 소거되었는지(예로서, 충분한 전자들이 원하는 임계 전압 레벨에서 또는 그 미만으로 이들 메모리 셀들의 임계 전압들을 두기 위해 제거되었는지)를 결정하기 위해 수행된다. 986에서, 소거 검증이 통과되었는지, 즉 소거 동작이 성공적인지에 대한 결정이 이루어진다. 소거 검증이 통과되면, 프로세스는 988에서 종료할 수 있다. 그렇지 않다면, 990에서 최대 수의 소거 펄스들이 직렬-연결 메모리 셀들의 스트링에 인가되었는지에 대한 결정이 이루어질 수 있다. 최대 수의 소거 펄스들이 인가되지 않았다면, 또는 990이 제거되었다면, 소거 펄스의 전압 레벨은 프로세스를 반복하기 위해 980에서 또 다른 소거 펄스를 인가하기 전에 992에서 증가될 수 있다. 소거 펄스의 전압 레벨을 증가시킴에도 불구하고, 메모리 셀들의 그룹핑들의 각각에 대한 각각의 전압 레벨들은 뒤이은 소거 펄스들에 대한 그것들의 값들을 유지할 수 있다.
결론
특정 실시예들이 여기에서 예시되고 설명되었지만, 동일한 목적을 달성하기 위해 산출되는 임의의 배열은 도시된 특정 실시예들로 대체될 수 있다는 것이 이 기술분야에서의 숙련자들에 의해 이해될 것이다. 실시예들의 많은 적응화들이 이 기술분야의 숙련자들에게 명백할 것이다. 따라서, 본 출원은 실시예들의 임의의 적응화들 또는 변화들을 커버하도록 의도된다.

Claims (26)

  1. 메모리를 동작시키는 방법에 있어서,
    소거 동작 동안 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제1 그룹핑에 대한 채널 영역들을 형성하는 제1 반도체 재료에서 제1 전압 레벨을 발생시키는 단계;
    상기 제1 반도체 재료에서 상기 제1 전압 레벨을 발생시키는 동안, 상기 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제2 그룹핑에 대한 채널 영역들을 형성하는 제2 반도체 재료에서, 상기 제1 전압 레벨보다 적은, 제2 전압 레벨을 발생시키는 단계; 및
    상기 제1 반도체 재료에서 상기 제1 전압 레벨을 발생시키는 동안 및 상기 제2 반도체 재료에서 상기 제2 전압 레벨을 발생시키는 동안, 상기 메모리 셀들의 제1 그룹핑의 제어 게이트들에 제3 전압 레벨을 인가하며 상기 메모리 셀들의 제2 그룹핑의 제어 게이트들에, 상기 제3 전압 레벨보다 적은, 제4 전압 레벨을 인가하는 단계를 포함하는, 메모리를 동작시키는 방법.
  2. 청구항 1에 있어서,
    상기 제1 반도체 재료에서 상기 제1 전압 레벨을 발생시키는 단계 및 상기 제2 반도체 재료에서 상기 제2 전압 레벨을 발생시키는 단계는 상기 직렬-연결 메모리 셀들의 스트링의 제1 단부에 제5 전압 레벨을 인가하며 상기 제1 단부의 반대편에 있는 상기 직렬-연결 메모리 셀들의 스트링의 제2 단부에 제6 전압 레벨을 인가하는 단계를 포함하는, 메모리를 동작시키는 방법.
  3. 청구항 2에 있어서,
    상기 제5 전압 레벨 및 상기 제6 전압 레벨은 동일한 전압 레벨인, 메모리를 동작시키는 방법.
  4. 청구항 2에 있어서,
    상기 직렬-연결 메모리 셀들의 스트링의 상기 제1 단부에 상기 제5 전압 레벨을 인가하며 상기 직렬-연결 메모리 셀들의 스트링의 상기 제2 단부에 상기 제6 전압 레벨을 인가하는 단계는 상기 직렬-연결 메모리 셀들의 스트링의 상기 제1 단부에 연결된 데이터 라인에 상기 제5 전압 레벨을 인가하며 상기 직렬-연결 메모리 셀들의 스트링의 상기 제2 단부에 연결된 소스에 상기 제6 전압 레벨을 인가하는 단계를 포함하는, 메모리를 동작시키는 방법.
  5. 청구항 1에 있어서,
    상기 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제3 그룹핑에 대한 채널 영역들을 형성하는 제3 반도체 재료에서 상기 제1 전압 레벨을 발생시키는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  6. 청구항 5에 있어서,
    상기 메모리 셀들의 제2 그룹핑은 상기 메모리 셀들의 제1 그룹핑 및 상기 메모리 셀들의 제3 그룹핑 사이에 있는, 메모리를 동작시키는 방법.
  7. 청구항 5에 있어서,
    상기 제1 반도체 재료 및 상기 제3 반도체 재료에서 상기 제1 전압 레벨을 발생시키는 동안, 및 상기 제2 반도체 재료에서 상기 제2 전압 레벨을 발생시키는 동안, 상기 메모리 셀들의 제3 그룹핑의 제어 게이트들에 상기 제3 전압 레벨을 인가하는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  8. 청구항 1에 있어서,
    상기 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제3 그룹핑에 대한 채널 영역들을 형성하는 제3 반도체 재료에서 상기 제2 전압 레벨을 발생시키는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  9. 청구항 8에 있어서,
    상기 메모리 셀들의 제3 그룹핑은 상기 메모리 셀들의 제2 그룹핑에 바로 인접하는, 메모리를 동작시키는 방법.
  10. 청구항 8에 있어서,
    상기 제1 반도체 재료에서 상기 제1 전압 레벨을 발생시키는 동안, 및 상기 제2 반도체 재료 및 상기 제3 반도체 재료에서 상기 제2 전압 레벨을 발생시키는 동안, 상기 메모리 셀들의 제3 그룹핑의 제어 게이트들에 상기 제4 전압 레벨을 인가하는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  11. 청구항 1에 있어서,
    상기 메모리 셀들의 제1 그룹핑의 상기 제어 게이트들에 상기 제3 전압 레벨을 인가하는 단계는 각각 제1 범위의 전압 레벨들 내에 있는 각각의 전압 레벨들을 상기 메모리 셀들의 제1 그룹핑의 상기 제어 게이트들에 인가하는 단계를 포함하며, 상기 메모리 셀들의 제2 그룹핑의 상기 제어 게이트들에 상기 제4 전압 레벨을 인가하는 단계는 각각 제2 범위의 전압 레벨들 내에 있는 각각의 전압 레벨들을 상기 메모리 셀들의 제2 그룹핑의 상기 제어 게이트들에 인가하는 단계를 포함하며, 상기 제2 범위의 전압 레벨들의 각각의 전압 레벨은 상기 제1 범위의 전압 레벨들의 각각의 전압 레벨보다 적은, 메모리를 동작시키는 방법.
  12. 메모리를 동작시키는 방법에 있어서,
    직렬-연결 메모리 셀들의 스트링의 제1 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에 제1 전압 레벨을 인가하는 단계; 및
    제2 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨이 상기 제1 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨보다 적은 동안 상기 직렬-연결 메모리 셀들의 스트링의 상기 제2 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에, 상기 제1 전압 레벨보다 적은, 제2 전압 레벨을 인가하는 단계를 포함하는, 메모리를 동작시키는 방법.
  13. 청구항 12에 있어서,
    제3 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨이 상기 제1 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨보다 큰 동안 상기 직렬-연결 메모리 셀들의 스트링의 상기 제3 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에, 상기 제1 전압 레벨보다 큰, 제3 전압 레벨을 인가하는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  14. 청구항 13에 있어서,
    제4 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨이 상기 제3 복수의 메모리 셀들의 각각의 메모리 셀의 각각의 채널 전압 레벨보다 큰 동안 상기 직렬-연결 메모리 셀들의 스트링의 상기 제4 복수의 메모리 셀들의 메모리 셀들의 제어 게이트들에, 상기 제3 전압 레벨보다 큰, 제4 전압 레벨을 인가하는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  15. 청구항 12에 있어서,
    상기 제1 복수의 메모리 셀들의 메모리 셀들의 상기 제어 게이트들에 상기 제1 전압 레벨을 인가하는 단계는 각각이 제1 범위의 전압 레벨들 내에 있는 각각의 전압 레벨들을 상기 제1 복수의 메모리 셀들의 상기 제어 게이트들에 인가하는 단계를 포함하며, 상기 제2 복수의 메모리 셀들의 메모리 셀들의 상기 제어 게이트들에 상기 제2 전압 레벨을 인가하는 단계는 각각이 제2 범위의 전압 레벨들 내에 있는 각각의 전압 레벨들을 상기 제2 복수의 메모리 셀들의 상기 제어 게이트들에 인가하는 단계를 포함하며, 상기 제2 범위의 전압 레벨들의 각각의 전압 레벨은 상기 제1 범위의 전압 레벨들의 각각의 전압 레벨보다 적은, 메모리를 동작시키는 방법.
  16. 메모리를 동작시키는 방법에 있어서,
    직렬-연결 메모리 셀들의 스트링에 소거 펄스를 인가하는 단계; 및
    상기 직렬-연결 메모리 셀들의 상기 스트링의 메모리 셀들의 복수의 그룹핑들 중 메모리 셀들의 각각의 그룹핑에 대해, 상기 직렬-연결 메모리 셀들의 스트링에 상기 소거 펄스를 인가하는 동안 메모리 셀들의 상기 그룹핑의 메모리 셀들의 제어 게이트들에 각각의 전압 레벨을 인가하는 단계를 포함하며,
    상기 메모리 셀들의 복수의 그룹핑들 중 메모리 셀들의 특정한 그룹핑에 대한 상기 각각의 전압 레벨은 메모리 셀들의 상기 복수의 그룹핑들 중 메모리 셀들의 상이한 그룹핑에 대한 각각의 전압 레벨과 상이한, 메모리를 동작시키는 방법.
  17. 청구항 16에 있어서,
    상기 메모리 셀들의 특정한 그룹핑에 대한 상기 각각의 전압 레벨은, 상기 메모리 셀들의 특정한 그룹핑 및 인가된 상기 소거 펄스 사이에 있는 다이오드 강하들의 수보다 상기 메모리 셀들의 상이한 그룹핑 및 인가된 상기 소거 펄스 사이에 더 많은 수의 다이오드 강하들이 있을 때 상기 메모리 셀들의 상이한 그룹핑에 대한 상기 각각의 전압 레벨보다 큰, 메모리를 동작시키는 방법.
  18. 청구항 17에 있어서,
    상기 메모리 셀들의 특정한 그룹핑에 대한 상기 각각의 전압 레벨은, 상기 메모리 셀들의 특정한 그룹핑 및 인가된 상기 소거 펄스 사이에서의 상기 다이오드 강하들의 수보다 상기 메모리 셀들의 상이한 그룹핑 및 인가된 상기 소거 펄스 사이에 보다 적은 수의 다이오드 강하들이 있을 때 상기 메모리 셀들의 상이한 그룹핑에 대한 상기 각각의 전압 레벨보다 적은, 메모리를 동작시키는 방법.
  19. 청구항 18에 있어서,
    상기 메모리 셀들의 특정한 그룹핑에 대한 상기 각각의 전압 레벨은, 상기 메모리 셀들의 특정한 그룹핑 및 인가된 상기 소거 펄스 사이에서의 상기 다이오드 강하들의 수와 메모리 셀들의 다른 그룹핑 및 인가된 상기 소거 펄스 사이에 동일한 수의 다이오드 강하들이 있을 때 상기 메모리 셀들의 다른 그룹핑에 대한 각각의 전압 레벨과 동일한, 메모리를 동작시키는 방법.
  20. 청구항 16에 있어서,
    상기 직렬-연결 메모리 셀들의 스트링에 대한 소거 검증 동작을 수행하는 단계; 및
    상기 소거 검증 동작이 실패하면, 상기 소거 펄스의 전압 레벨을 증가시키며 청구항 1의 방법을 반복하는 단계를 더 포함하는, 메모리를 동작시키는 방법.
  21. 장치에 있어서,
    제1 도전성 유형을 가진 제1 반도체 재료에 인접한 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제1 그룹핑;
    상기 제1 도전성 유형을 가진 제2 반도체 재료에 인접한 상기 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제2 그룹핑;
    상기 제1 반도체 재료 및 상기 제2 반도체 재료 사이에서의 상기 제1 도전성 유형과 상이한 제2 도전성 유형을 갖는 제3 반도체 재료; 및
    제어기로서:
    소거 동작 동안 상기 메모리 셀들의 제1 그룹핑의 메모리 셀들의 제어 게이트들에 제1 전압 레벨을 인가하며;
    상기 소거 동작 동안 상기 메모리 셀들의 제2 그룹핑의 메모리 셀들의 제어 게이트들에 제2 전압 레벨을 인가하도록 구성되고;
    상기 제1 전압 레벨은 상기 제2 전압 레벨과 상이한, 상기 제어기를 포함하는, 장치.
  22. 청구항 21에 있어서,
    상기 제1 전압 레벨은 상기 제2 전압 레벨보다 큰, 장치.
  23. 청구항 21에 있어서,
    상기 제1 도전성 유형을 가진 제4 반도체 재료에 인접한 상기 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제3 그룹핑; 및
    상기 제2 반도체 재료 및 상기 제4 반도체 재료 사이에서 상기 제2 도전성 유형을 갖는 제5 반도체 재료를 더 포함하며;
    상기 제어기는 또한 그룹으로부터 선택된 조건을 만족시키기 위해 상기 소거 동작 동안 상기 메모리 셀들의 제3 그룹핑의 메모리 셀들의 제어 게이트들에 제3 전압 레벨을 인가하도록 구성되며, 상기 그룹은:
    상기 제1 전압 레벨이 상기 제2 전압 레벨보다 크고, 상기 제2 전압 레벨이 상기 제3 전압 레벨보다 적으며, 상기 제1 전압 레벨 및 상기 제3 전압 레벨은 동일한 전압 레벨인 것;
    상기 제1 전압 레벨은 상기 제2 전압 레벨보다 크며, 상기 제2 전압 레벨 및 상기 제3 전압 레벨은 동일한 전압 레벨인 것; 및
    상기 제1 전압 레벨은 상기 제2 전압 레벨보다 크며, 상기 제2 전압 레벨 및 상기 제3 전압 레벨은 동일한 전압 레벨인 것으로 이루어지는, 장치.
  24. 청구항 23에 있어서,
    상기 제1 도전성 유형을 가진 제6 반도체 재료에 인접한 상기 직렬-연결 메모리 셀들의 스트링의 메모리 셀들의 제4 그룹핑; 및
    상기 제2 도전성 유형을 가진 제7 반도체 재료를 더 포함하며;
    제6 반도체 재료는 상기 제5 반도체 재료 및 상기 제4 반도체 재료 사이에 있으며;
    상기 제7 반도체 재료는 상기 제6 반도체 재료 및 상기 제4 반도체 재료 사이에 있는, 장치.
  25. 청구항 24에 있어서,
    상기 조건이 상기 제1 전압 레벨 및 상기 제3 전압 레벨이 동일한 전압 레벨인 것을 만족할 때, 상기 제어기는 또한:
    상기 소거 동작 동안 상기 메모리 셀들의 제4 그룹핑의 메모리 셀들의 제어 게이트들에 상기 제2 전압 레벨을 인가하도록 구성되는, 장치.
  26. 청구항 24에 있어서,
    상기 조건이 상기 제2 전압 레벨이 상기 제3 전압 레벨보다 크다는 것을 만족할 때, 상기 제어기는 또한:
    상기 소거 동작 동안 상기 메모리 셀들의 제4 그룹핑의 메모리 셀들의 제어 게이트들에 제4 전압 레벨을 인가하도록 구성되며;
    상기 제4 전압 레벨은 상기 제2 전압 레벨보다 적으며, 상기 제4 전압은 상기 제3 전압 레벨보다 큰, 장치.
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