KR20210018609A - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR20210018609A
KR20210018609A KR1020190095527A KR20190095527A KR20210018609A KR 20210018609 A KR20210018609 A KR 20210018609A KR 1020190095527 A KR1020190095527 A KR 1020190095527A KR 20190095527 A KR20190095527 A KR 20190095527A KR 20210018609 A KR20210018609 A KR 20210018609A
Authority
KR
South Korea
Prior art keywords
memory
memory cells
word lines
memory cell
word line
Prior art date
Application number
KR1020190095527A
Other languages
English (en)
Inventor
최용혁
임봉순
유재덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190095527A priority Critical patent/KR20210018609A/ko
Priority to US16/810,527 priority patent/US11024363B2/en
Publication of KR20210018609A publication Critical patent/KR20210018609A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H01L27/11573—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H01L27/1157—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향에서 서로 연결되는 복수의 채널 영역들을 각각 포함하며, 상기 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 제1 방향으로 연장되며, 상기 워드라인들을 복수의 블록들로 구분하는 워드라인 컷들을 포함하고, 상기 워드라인들 및 상기 채널 구조체들은, 상기 제1 방향을 따라 배치되는 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 스트링들을 제공하며, 상기 메모리 셀 스트링들 중 적어도 하나에 포함되는 상기 메모리 셀들은 상기 제1 방향에서 서로 다른 위치에 배치되는 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀에 저장되는 데이터의 비트 수는 상기 제2 메모리 셀에 저장되는 데이터의 비트 수보다 작다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 비휘발성 메모리 장치 및 휘발성 메모리 장치로 구분할 수 있으며, 비휘발성 메모리 장치는 전원이 차단되어도 기록된 데이터가 그대로 유지될 수 있다. 메모리 장치에 요구되는 데이터 저장 용량은 지속적으로 증가하는 추세이며, 그에 따라 메모리 장치의 집적도를 개선하기 위한 다양한 방안이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀들에 연결되는 워드라인들의 특성을 고려하여 메모리 셀들에 저장되는 데이터의 비트 수를 결정함으로써, 동작 성능을 개선할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판의 상면에 수직하는 제1 방향에서 서로 연결되는 복수의 채널 영역들을 각각 포함하며, 상기 워드라인들을 관통하는 복수의 채널 구조체들, 및 상기 제1 방향으로 연장되며, 상기 워드라인들을 복수의 블록들로 구분하는 워드라인 컷들을 포함하고, 상기 워드라인들 및 상기 채널 구조체들은, 상기 제1 방향을 따라 배치되는 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 스트링들을 제공하며, 상기 메모리 셀 스트링들 중 적어도 하나에 포함되는 상기 메모리 셀들은 상기 제1 방향에서 서로 다른 위치에 배치되는 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀에 저장되는 데이터의 비트 수는 상기 제2 메모리 셀에 저장되는 데이터의 비트 수보다 작다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면에 적층되는 하부 워드라인들, 및 상기 기판의 상면으로부터 연장되어 상기 하부 워드라인들을 관통하는 하부 채널 영역들을 포함하며, 상기 하부 워드라인들과 상기 하부 채널 영역들은 하부 메모리 셀들을 제공하는 하부 적층 구조체, 및 상기 하부 적층 구조체 상에 적층되는 상부 워드라인들, 및 상기 상부 워드라인들을 관통하며 상기 하부 채널 영역들에 연결되는 상부 채널 영역들을 포함하며, 상기 상부 워드라인들과 상기 상부 채널 영역들은 상부 메모리 셀들을 제공하는 상부 적층 구조체를 포함하며, 상기 하부 메모리 셀들에 저장 가능한 데이터의 용량은, 상기 상부 메모리 셀들에 저장 가능한 데이터의 용량보다 크다.
본 발명의 일 실시예에 따른 메모리 장치는, 공통 소스 라인 및 접지 선택 라인에 연결되는 접지 선택 트랜지스터들, 비트라인들 및 적어도 하나의 스트링 선택 라인에 연결되는 스트링 선택 트랜지스터들, 상기 접지 선택 트랜지스터들과 상기 스트링 선택 트랜지스터들 사이에서 서로 직렬로 연결되며, 워드라인들에 연결되는 메모리 셀들, 및 상기 접지 선택 트랜지스터들, 상기 스트링 선택 트랜지스터들, 및 상기 메모리 셀들을 제어하는 메모리 컨트롤러를 포함하며, 상기 접지 선택 트랜지스터들, 상기 스트링 선택 트랜지스터들, 및 상기 메모리 셀들은 하나의 메모리 블록을 제공하며, 상기 메모리 컨트롤러가 상기 워드라인들 중에서 제1 워드라인에 연결되는 제1 메모리 셀들에 저장하는 데이터의 용량은, 상기 메모리 컨트롤러가 상기 제1 워드라인과 다른 제2 워드라인에 연결되는 제2 메모리 셀들에 저장하는 데이터의 용량과 다르다.
본 발명의 일 실시예에 따르면, 메모리 장치는 복수의 메모리 셀들이 연결되는 메모리 셀 스트링을 복수 개 포함하며, 메모리 셀 스트링들 중 적어도 하나에 포함되는 메모리 셀들은 기판의 상면에 수직하는 방향에서 서로 다른 높이에 배치되는 제1 메모리 셀과 제2 메모리 셀을 포함할 수 있다. 제1 메모리 셀과 제2 메모리 셀 각각의 특성을 고려하여 제1 메모리 셀과 제2 메모리 셀에 저장되는 데이터의 비트 수를 다르게 결정할 수 있다. 따라서, 메모리 장치의 신뢰성을 개선함과 동시에 메모리 장치의 수명을 연장하고 집적도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도들이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 장치를 대략적으로 나타낸 도면들이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 19 내지 도 25는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 26은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 평면도이다.
도 27 및 도 28은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 29 및 도 30은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 31 및 도 32는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 33은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(31), 전압 생성기(32), 페이지 버퍼(33), 입출력 회로(34), 및 컨트롤 로직(35) 등을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(31)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널 영역을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 컨트롤 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(31)는 컨트롤 로직(35)의 제어에 응답하여 전압 생성기(32)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(31)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되며, 메모리 셀들에 저장된 정보를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코터 및 감지 증폭기를 포함할 수 있다. 칼럼 디코더는 메모리 셀 어레이(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 감지 증폭기는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(33)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(33)가 메모리 셀 어레이(20)로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(35)에 전달할 수 있다.
컨트롤 로직(35)은 로우 디코더(31), 전압 생성기(32), 및 페이지 버퍼(33) 등의 동작을 제어할 수 있다. 일 실시예에서 컨트롤 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 신호 및 외부 전압에 따라 동작할 수 있다.
전압 생성기(32)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(10)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(32)가 생성하는 전압은 주변 회로(30)에 공급되거나, 로우 디코더(31) 등을 통해 메모리 셀 어레이(20)에 입력될 수 있다.
일례로, 프로그램 동작에서 데이터를 기록하고자 하는 선택 메모리 셀에 연결되는 선택 워드라인에는, 프로그램 전압이 입력될 수 있다. 또한, 선택 메모리 셀과 하나의 메모리 셀 스트링에 포함되어 채널 영역을 공유하는 비선택 메모리 셀들에 연결되는 비선택 워드라인들에는 프로그램 전압보다 작은 패스 전압이 입력될 수 있다. 프로그램 동작은, 페이지 단위로 실행될 수 있다.
또한 일 실시예에서, 읽기 동작에서는 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인에 읽기 전압이 입력되고, 선택 메모리 셀과 채널 영역을 공유하는 비선택 메모리 셀들에 연결된 비선택 워드라인들에는 패스 전압이 입력될 수 있다. 메모리 셀들 각각이 복수의 비트들을 갖는 데이터를 저장하는 일 실시예에서, 로우 디코더(31)는 서로 다른 크기를 갖는 복수의 읽기 전압들을 선택 워드라인에 입력할 수도 있다. 읽기 동작은 페이지 단위로 실행될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 회로도이다.
도 2를 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(S)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(S)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
메모리 셀 스트링들(S) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들(S) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널 영역을 공유할 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(S) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널 영역을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
메모리 장치의 집적도를 높이기 위해 워드라인들(WL1-WLn)의 적층 단수가 증가함에 따라, 채널 구조체는 제1 방향에서 기판에 가까워질수록 좁아지는 폭을 갖는 테이퍼드(tapered) 구조를 가질 수 있다. 또한, 블록(BLK)의 경계에 형성되는 워드라인 컷들 역시 테이퍼드 구조를 가질 수 있다. 따라서 워드라인들(WL1-WLn)의 폭이 단수에 따라 달라질 수 있으며, 워드라인들(WL1-WLn)의 저항 차이에 따른 메모리 셀들(MC)의 특성 차이가 발생할 수 있다. 워드라인들(WL1-WLn)의 적층 단수 증가에 따라 채널 구조체가 복수의 채널 영역들을 포함하는 경우에도, 메모리 셀들(MC)의 특성 차이가 나타날 수 있다.
본 발명의 일 실시예에서는, 메모리 셀들(MC)의 특성을 고려하여 하나의 메모리 셀 스트링(S)에 포함되는 메모리 셀들(MC) 각각에 서로 다른 비트 수의 데이터를 저장할 수 있다. 일례로, 특성이 좋을 것으로 예상되는 메모리 셀에는 2 비트 이상의 데이터를 저장하고, 특성이 나쁠 것으로 예상되는 메모리 셀에는 1 비트의 데이터만을 저장할 수 있다. 이하, 도 3 내지 도 5를 참조하여 더 자세히 설명하기로 한다.
도 3 내지 도 5는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도들이다.
먼저 도 3에 도시한 일 실시예에서는, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)에 1 비트의 데이터만이 저장될 수 있다. 반면, 다른 워드라인들(WL1, WLi, WLj)에 연결되는 메모리 셀들(MC)에는 2 비트 이상의 데이터가 저장될 수 있다. 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)은 싱글 레벨 셀(Single Level Cell, SLC)로 동작하고, 다른 워드라인들(WL1, WLi, WLj)에 연결되는 메모리 셀들(MC)은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC), 쿼드 레벨 셀(Quad Level Cell, QLC) 등으로 동작할 수 있다.
도 3에 도시한 일 실시예에서, 1 비트의 데이터만이 저장되는 메모리 셀들(MC)과, 2 비트 이상의 데이터가 저장되는 메모리 셀들(MC)은 다양하게 결정될 수 있다. 예를 들어, 워드라인들(WL1-WLn)의 저항 특성을 고려하여, 상대적으로 작은 저항을 갖는 워드라인에 연결되는 메모리 셀들(MC)에 2 비트 이상의 데이터를 저장할 수 있다.
다음으로 도 4에 도시한 일 실시예에서는, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)에 1 비트의 데이터가 저장되고, 일부 워드라인(WLj)에 연결되는 메모리 셀들(MC)에는 2 비트의 데이터가 저장될 수 있다. 한편, 나머지 워드라인들(WL1, WLi)에 연결되는 메모리 셀들(MC)에는 3 비트 이상의 데이터가 저장될 수 있다. 도 4에 도시한 일 실시예에서는, 하나의 메모리 셀 스트링(S)이 싱글 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)과, 멀티 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)과, 트리플 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)을 포함할 수 있다.
다음으로 도 5에 도시한 일 실시예에서는, 하나의 메모리 셀 스트링(S)이 싱글 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)과, 멀티 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)과, 트리플 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC), 및 쿼드 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)을 포함할 수 있다.
도 3 내지 도 5에 도시한 실시예들에서, 하나의 메모리 셀 스트링(S)에 포함되는 메모리 셀들(MC) 각각에 저장되는 데이터의 비트 수는, 메모리 셀들(MC)의 특성에 따라 결정될 수 있다. 예를 들어, 하나의 메모리 셀 스트링(S)에 포함되는 워드라인들(WL1-WLn)이 제1 워드라인, 및 제1 워드라인보다 작은 저항을 갖는 제2 워드라인을 포함하는 경우, 제1 워드라인에 연결되는 제1 메모리 셀에 저장되는 데이터의 비트 수는, 제2 워드라인에 연결되는 제2 메모리 셀에 저장되는 데이터의 비트 수보다 작을 수 있다. 일 실시예에서, 제1 메모리 셀에 데이터가 저장되는 프로그램 속도는, 제2 메모리 셀에 데이터가 저장되는 프로그램 속도보다 빠를 수 있다.
일 실시예에서, 프로그램 동작 및 읽기 동작은 페이지 단위로 실행될 수 있으며, 하나의 페이지는 하나 이상의 워드라인들에 연결되는 메모리 셀들(MC)에 저장 가능한 데이터의 용량으로 정의될 수 있다. 페이지는 메모리 장치에 따라 다양하게 결정될 수 있다.
하나의 메모리 셀 스트링(S)이 서로 다른 비트 수의 데이터를 저장하는 메모리 셀들(MC)을 포함하는 경우, 프로그램 동작 및/또는 읽기 동작이 실행되는 메모리 셀들(MC)의 주소에 따라 페이지 버퍼는 하나 또는 복수의 페이지들에 대응하는 데이터들을 기록하거나 읽어올 수 있다. 예를 들어, 트리플 레벨 셀로 동작하는 메모리 셀들(MC)에 연결되는 워드라인이 주소로 지정된 경우, 페이지 버퍼는 3 페이지에 대응하는 데이터를 하나의 워드라인에 연결된 메모리 셀들(MC)에 프로그램하거나 또는 메모리 셀들(MC)로부터 읽어올 수 있다.
또한 도 3 내지 도 5에 도시한 실시예들에서, 상대적으로 적은 비트 수의 데이터를 저장하는 메모리 셀들(MC)의 사용 횟수는, 상대적으로 많은 비트 수의 데이터를 저장하는 메모리 셀들(MC)의 사용 횟수와 다를 수 있다. 다시 말해, 메모리 컨트롤러는 메모리 셀들(MC)에 저장되는 데이터의 비트 수에 따라, 메모리 셀들(MC)의 사용 횟수를 결정할 수 있다. 예를 들어 메모리 컨트롤러는, 1 비트의 데이터를 저장하는 메모리 셀들(MC)의 사용 횟수가, 2 비트 이상의 데이터를 저장하는 메모리 셀들(MC)의 사용 횟수보다 크거나 같도록 메모리 블록(BLK)을 제어할 수 있다. 본 발명의 일 실시예에서는, 지속적인 프로그램 동작, 읽기 동작, 소거 동작 등에 의해 열화가 늦게 나타날 것으로 예상되는 메모리 셀들(MC)을 의도적으로 자주 사용함으로써, 메모리 장치의 신뢰성을 개선하고 수명을 연장할 수 있다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 6 내지 도 9는 메모리 장치에 포함되는 메모리 셀들 각각에 저장되는 데이터의 비트 수에 따른, 메모리 셀들의 문턱 전압 산포를 나타낸 도면들일 수 있다. 먼저 도 6은 1 비트의 데이터가 저장되는 메모리 셀들의 문턱 전압 산포를 나타낸 도면일 수 있다.
도 6을 참조하면, 메모리 셀들은 제1 상태(S1) 및 제2 상태(S2) 중 어느 하나를 가질 수 있다. 제1 상태(S1)는 제2 상태(S2)보다 낮은 전압을 가질 수 있다. 도 6에 도시한 일 실시예에서, 읽기 동작을 위해 메모리 컨트롤러가 워드라인들에 입력하는 읽기 전압(VRD)은, 제1 상태(S1)와 제2 상태(S2) 사이의 전압일 수 있다.
도 7은 2 비트의 데이터가 각각 저장될 수 있는 메모리 셀들에서, 메모리 셀들의 문턱 전압 산포를 나타낸 도면일 수 있다. 도 7에 도시한 일 실시예에서 메모리 셀들은 제1 내지 제4 상태들(S1-S4) 중 어느 하나를 가질 수 있다. 메모리 컨트롤러는 제1 내지 제4 상태들(S1-S4) 사이의 제1 내지 제3 읽기 전압들(VRD1-VRD3)을 워드라인들에 입력하여 읽기 동작을 실행할 수 있다. 또한, 복수 회의 프로그램 동작을 통해 2 비트의 데이터를 메모리 셀들 각각에 저장할 수 있다.
도 8은 3 비트의 데이터가 각각 저장될 수 있는 메모리 셀들에서, 메모리 셀들의 문턱 전압 산포를 나타낸 도면일 수 있다. 도 8에 도시한 일 실시예에서 메모리 셀들은 제1 내지 제8 상태들(S1-S8) 중 어느 하나를 가질 수 있다. 메모리 컨트롤러는 제1 내지 제8 상태들(S1-S8) 사이의 제1 내지 제7 읽기 전압들(VRD1-VRD7)을 워드라인들에 입력하여 읽기 동작을 실행할 수 있다.
도 9는 4 비트의 데이터를 각각 저장할 수 있는 메모리 셀들의 문턱 전압 산포를 나타낸 도면일 수 있다. 도 9에 도시한 일 실시예에서 메모리 셀들은 제1 내지 제16 상태들(S1-S16) 중 어느 하나를 가질 수 있다. 메모리 컨트롤러는 제1 내지 제16 상태들(S1-S16) 사이의 제1 내지 제15 읽기 전압들(VRD1-VRD15)을 워드 라인들에 입력하여 읽기 동작을 실행할 수 있다.
도 6 내지 도 9를 참조하면, 메모리 셀들 각각에 저장되는 데이터의 비트 수가 증가할수록, 문턱 전압 산포가 좁아질 수 있다. 따라서, 특성이 나쁜 메모리 셀에 많은 비트 수의 데이터를 저장할 경우, 데이터가 정확하게 저장되지 않거나 데이터를 읽어오는 과정에서 오류가 발생할 수 있다. 본 발명의 일 실시예에서는, 메모리 셀의 특성을 고려하여, 하나의 메모리 셀 스트링에 포함되는 메모리 셀들 중 적어도 일부가 다른 비트 수의 데이터를 저장하도록 제어할 수 있다. 따라서, 메모리 장치의 집적도와 저장 용량 등을 희생하지 않으면서도, 메모리 장치의 신뢰성과 수명 등의 동작 성능을 개선할 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 장치를 대략적으로 나타낸 도면들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 메모리 장치(100, 200)를 간단하게 나타낸 사시도들일 수 있다. 먼저 도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치될 수 있으며, 주변 회로 영역(P)은 제1 기판(101)을 포함하고, 셀 영역(C)은 제1 기판(101)과 다른 제2 기판(102)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(101) 상에 마련되는 복수의 주변 회로 소자들(103), 주변 회로 소자들(103)과 연결되는 복수의 배선 라인들(105), 및 주변 회로 소자들(103)과 배선 라인들(105)을 커버하는 제1 층간 절연층(107) 등을 포함할 수 있다. 주변 회로 영역(P)에 포함되는 주변 회로 소자들(103)은 메모리 장치(100)의 구동에 필요한 회로, 예를 들어 페이지 버퍼, 로우 디코더 회로 등을 제공할 수 있다.
셀 영역(C)에 포함되는 제2 기판(102)은 제1 층간 절연층(107) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(102) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 10에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(102)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(102)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(110), 채널 영역(110)의 내부 공간을 채우는 매립 절연층(120), 및 비트라인 연결층(130) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(130)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(110)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(110)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(150)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 워드라인 컷들(140)에 의해 복수의 영역들로 분리될 수 있다. 일 실시예에서, 제2 기판(102)의 상면에 평행한 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 워드라인 컷들(140) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 분리 절연층(160)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 분리 절연층(160)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
도 10에 도시한 일 실시예에서, 채널 구조체들(CH)과 워드라인 컷들(140)은 제1 방향으로 길게 연장되는 형상을 가지며, 따라서 제1 방향에서 그 폭이 변할 수 있다. 도 10을 참조하면, 채널 구조체들(CH)과 워드라인 컷들(140)은, 제2 기판(102)에 가까워질수록 좁아지는 폭을 갖는 테이퍼드 구조를 가질 수 있다.
채널 구조체들(CH)과 워드라인 컷들(140)이 테이퍼드 구조를 가짐에 따라, 워드라인들(WL) 각각의 저항 특성이 워드라인들(WL) 각각의 높이에 따라 달라질 수 있다. 예를 들어, 최하단 워드라인(WL)은 최상단 워드라인(WL)에 비해 상대적으로 큰 면적을 가질 수 있으며, 최하단 워드라인(WL)은 상대적으로 우수한 저항 특성을 가질 수 있다. 따라서, 상대적으로 우수한 저항 특성을 갖는 워드라인(WL)에 연결되는 메모리 셀은, 상대적으로 우수한 특성을 가질 수 있다.
본 발명의 일 실시예에서는, 워드라인들(WL)의 저항 특성 등에 따라 결정되는 메모리 셀들의 특성을 고려하여, 메모리 셀들 각각에 서로 다른 비트 수의 데이터를 저장할 수 있다. 예를 들어, 최하단 워드라인(WL)에 연결되는 메모리 셀들 각각에는 2 비트 이상의 데이터를 저장하고, 최상단 워드라인(WL)에 연결되는 메모리 셀들 각각에는 1 비트의 데이터를 저장할 수 있다. 결과적으로, 본 발명의 일 실시예에서는 하나의 메모리 셀 스트링에 포함되는 메모리 셀들 중 적어도 일부가, 서로 다른 비트 수의 데이터들을 저장할 수 있다.
이는, 데이터를 저장하고자 하는 메모리 셀들에 연결된 워드라인들(WL) 각각의 높이에 따라, 페이지 수가 달라지는 것으로도 이해될 수 있다. 예를 들어, 최상단 워드라인(WL)에 연결되는 메모리 셀들에는 한 페이지의 데이터를 저장할 수 있으며, 최하단 워드라인(WL)에 연결되는 메모리 셀들에는 두 페이지 이상의 데이터를 저장할 수 있다. 한 페이지의 용량이 16KB인 경우, 상기 가정에서 최상단 워드라인(WL)에 연결되는 메모리 셀들에는 16KB의 데이터가 저장되는 반면, 최하단 워드라인(WL)에 연결되는 메모리 셀들에는 32KB, 48KB, 또는 64KB 등의 데이터가 저장될 수 있다.
다음으로 도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 도 11에 도시한 일 실시예에 따른 메모리 장치(200)는 도 10에 도시한 일 실시예에 따른 메모리 장치(100)와 유사한 구조를 가질 수 있으며, 따라서 도 10을 참조하여 이해될 수 있는 특징에 대한 설명은 생략하기로 한다.
도 11에 도시한 일 실시예에서는, 워드라인들(WL)의 개수 증가에 따른 공정 상의 어려움을 극복하기 위해, 일부 워드라인들(WL)을 적층하고 하부 채널 구조체를 형성한 후, 나머지 워드라인들(WL)을 적층하고 상부 채널 구조체를 형성할 수 있다. 따라서 도 11에 도시한 바와 같이 채널 구조체들(CH) 각각은, 상부 채널 구조체 및 하부 채널 구조체를 포함할 수 있다. 일례로, 하부 채널 구조체 및 하부 채널 구조체가 관통하는 워드라인들은 하부 적층 구조체로 정의될 수 있으며, 상부 채널 구조체 및 상부 채널 구조체가 관통하는 워드라인들은 상부 적층 구조체로 정의될 수 있다.
하부 채널 구조체는 제2 기판(202)으로부터 연장될 수 있으며, 상부 채널 구조체는 하부 채널 구조체로부터 연장되어 비트라인 연결층(230)을 통해 비트라인에 연결될 수 있다. 채널 구조체들(CH) 각각에서 상부 채널 구조체의 채널 영역(210)과 하부 채널 구조체의 채널 영역(210)은 서로 연결될 수 있다.
상부 채널 구조체와 하부 채널 구조체, 및 워드라인 컷들(240)은 제1 방향(Z축 방향)에서 제2 기판(202)에 가까워질수록 그 폭이 좁아지는 테이퍼드 구조를 가질 수 있다. 도 11에 도시한 일 실시예에서는, 채널 구조체들(CH) 각각에서 상부 채널 구조체와 하부 채널 구조체가 테이퍼드 구조를 가지므로, 워드라인들(WL)의 저항 특성이 도 10에 도시한 일 실시예와 다르게 나타날 수 있다. 따라서, 워드라인들(WL)에 연결되는 메모리 셀들 각각에 저장되는 데이터의 비트 수가, 도 10과 도 11에 도시한 실시예들에서 다르게 결정될 수 있다.
상부 채널 구조체와 하부 채널 구조체가 서로 연결되는 경계에 인접한 영역에서는 메모리 셀의 특성이 열화될 수 있다. 따라서, 상기 경계에 인접한 영역에 더미 워드라인(DWL)을 배치할 수 있다. 더미 워드라인(DWL)은 더미 메모리 셀에 연결되며, 더미 메모리 셀에는 유효한 데이터가 저장되지 않을 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 기판(301)의 상면 위에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 포함할 수 있다. 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 워드라인 컷들(WC)에 의해 복수의 영역들로 나눠질 수 있으며, 한 쌍의 워드라인 컷들(WC) 사이에서 스트링 선택 라인들(SSL1, SSL2)은 복수의 영역들로 분리될 수 있다. 접지 선택 라인(GSL), 및 스트링 선택 라인들(SSL1, SSL2)의 개수는 다양하게 변형될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 채널 구조체들(CH)에 의해 관통될 수 있다. 채널 구조체들(CH)과 워드라인 컷들(WC)은 기판(301)의 상면에 가까워질수록 좁아지는 폭을 가질 수 있다. 일례로, 채널 구조체들(CH) 각각의 하부 폭(L1)은 상부 폭(L2)보다 작을 수 있다. 워드라인 컷들(WC) 각각에서도, 하부 폭(W1)이 상부 폭(W2)보다 작을 수 있다. 따라서, 기판(301)의 상면에 평행한 방향에서 워드라인들(WL) 각각이 갖는 면적은, 워드라인들(WL) 각각의 높이에 따라 달라질 수 있으며, 워드라인들(WL)의 저항 특성 등이 달라질 수 있다.
워드라인들(WL)의 저항 특성은, 워드라인들(WL)에 연결되는 메모리 셀들의 특성에 영향을 줄 수 있다. 본 발명에서는, 워드라인들(WL)의 저항 특성 등에 따른 메모리 셀들의 특성 차이를 고려하여, 워드라인들(WL) 각각에 연결된 메모리 셀들에 저장되는 데이터의 용량을 결정할 수 있다.
도 12를 참조하면, 워드라인들(WL)은 제1 워드라인(WL1)과 제2 워드라인(WL2)을 포함하며, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 제1 방향(Z축 방향)에서 서로 다른 위치에 배치될 수 있다. 도 12에 도시한 일 실시예에서 제1 워드라인(WL1)은 제2 워드라인(WL2)의 상부에 배치되며, 제1 워드라인(WL1)이 제2 워드라인(WL2)보다 큰 저항을 가질 수 있다. 따라서, 제1 메모리 셀(MC1)은 제2 메모리 셀(MC2)보다 나쁜 특성을 가질 수 있다. 일례로, 제1 메모리 셀(MC1)은 제2 메모리 셀(MC2)에 비해 나쁜 문턱 전압 산포 특성을 가질 수 있다.
본 발명의 일 실시예에서는, 제1 메모리 셀(MC1)에 N 비트의 데이터를 저장하고, 제2 메모리 셀(MC2)에는 M 비트의 데이터를 저장할 수 있다. M과 N은 모두 자연수이며, M은 N보다 클 수 있다. 일례로, 제1 메모리 셀(MC1)은 싱글 레벨 셀로 동작하고, 제2 메모리 셀(MC2)은 멀티 레벨 셀, 트리플 레벨 셀, 또는 쿼드 레벨 셀로 동작할 수 있다. 또는, 제1 메모리 셀(MC1)이 멀티 레벨 셀로 동작하고 제2 메모리 셀(MC2)은 트리플 레벨 셀, 또는 쿼드 레벨 셀로 동작할 수 있다. 다시 말해, 하나의 메모리 셀 스트링에서 제1 메모리 셀(MC1)에 저장되는 데이터의 비트 수가, 제2 메모리 셀(MC2)에 저장되는 데이터의 비트 수보다 작을 수 있다.
다음으로 도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300A)의 워드라인 컷들(WC)에서, 돌출 영역(CV)이 나타날 수 있다. 돌출 영역(CV)은 메모리 장치(300A)에 포함되는 워드라인 컷들(WC) 중 일부에서만 나타날 수도 있다. 돌출 영역(CV)은 워드라인 컷들(WC)을 형성하기 위해 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 식각하는 과정에서 볼록한 측면이 형성됨으로써 나타날 수 있다. 일례로 돌출 영역(CV)의 폭(W3)은, 워드라인 컷들(WC)의 상부 폭(W2)과 같거나 또는 상부 폭(W2)보다 클 수도 있다.
제2 방향(Y축 방향)에서 돌출 영역(CV)에 인접하는 제1 워드라인들(WL1A, WL1B)은, 다른 워드라인들(WL)에 비해 상대적으로 큰 저항을 가질 수 있다. 따라서, 본 발명의 일 실시예에서는, 돌출 영역(CV)에 인접한 제1 워드라인들(WL1A, WL1B)에 연결되는 제1 메모리 셀들(MC1A, MC1B)에 상대적으로 작은 용량의 데이터를 저장할 수 있다. 일례로 제1 메모리 셀들(MC1A, MC1B) 각각은 싱글 레벨 셀로 동작할 수 있다. 반면, 상대적으로 작은 저항을 갖는 제2 워드라인(WL2)에 연결되는 제2 메모리 셀(MC2)에는, 2 비트 이상의 데이터가 저장될 수 있다.
도 14 내지 도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 18에 도시한 실시예들에 따른 메모리 장치들(400, 400A, 400B, 400C, 400D)에서, 채널 구조체들(CH) 각각은, 기판(401)으로부터 연장되는 하부 채널 구조체(LCH)와, 하부 채널 구조체(LCH)에 연결되는 상부 채널 구조체(UCH)를 포함할 수 있다. 하부 채널 구조체(LCH)는 하부 워드라인들(LWL)을 관통하며, 하부 메모리 셀들을 제공할 수 있다. 상부 채널 구조체(UCH)는 상부 워드라인들(UWL)을 관통하며, 상부 메모리 셀들을 제공할 수 있다. 도 14 내지 도 18에 도시한 실시예들에서는, 하부 워드라인들(LWL)과 상부 워드라인들(UWL)의 개수가 동일한 것을 가정하였으나, 하부 워드라인들(LWL)과 상부 워드라인들(UWL)의 개수는 서로 다를 수 있으며, 다양하게 변형될 수 있다.
먼저 도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)에서 워드라인 컷들(WC)은 한 번에 형성될 수 있다. 따라서, 워드라인 컷들(WC)의 높이는, 하부 채널 구조체(LCH) 또는 상부 채널 구조체(UCH)의 높이보다 클 수 있다. 또한, 채널 구조체들(CH)과 워드라인 컷들(WC)의 측면이 서로 다른 프로파일을 가질 수 있다.
하부 메모리 셀들은 제1 내지 제3 하부 워드라인들(LWL1-LWL3)에 연결되는 제1 내지 제3 하부 메모리 셀들(LMC1-LMC3)을 포함할 수 있다. 일례로 제2 하부 워드라인(LWL2)의 저항은 제3 하부 워드라인(LWL3)의 저항보다 크고, 제1 하부 워드라인(LWL1)의 저항보다 작을 수 있다. 따라서 제1 하부 메모리 셀들(LMC1)은 제2 하부 메모리 셀(LMC2)에 비해 상대적으로 특성이 안 좋을 수 있으며, 제3 하부 메모리 셀들(LMC3)은 제2 하부 메모리 셀(LMC2)에 비해 상대적으로 우수한 특성을 가질 수 있다. 일 실시예에서, 제1 하부 메모리 셀들(LMC1)은 싱글 레벨 셀로 동작하고, 제2 하부 메모리 셀들(LMC2)은 멀티 레벨 셀로 동작하며, 제3 하부 메모리 셀들(LMC3)은 트리플 레벨 셀로 동작할 수 있다.
상부 메모리 셀들은 제1 내지 제3 상부 워드라인들(UWL1-UWL3)에 연결되는 제1 내지 제3 상부 메모리 셀들(UMC1-UMC3)을 포함할 수 있다. 하부 메모리 셀들과 유사하게, 제1 상부 메모리 셀(UMC1)은 상대적으로 안 좋은 특성을 가질 수 있으며, 제3 상부 메모리 셀(UMC3)은 상대적으로 우수한 특성을 가질 수 있다. 또한, 제2 상부 메모미 셀(UMC2)은 중간 정도의 특성을 가질 수 있다. 제1 상부 메모리 셀들(UMC1)은 싱글 레벨 셀로 동작하고, 제2 상부 메모리 셀들(UMC2)은 멀티 레벨 셀로 동작하며, 제3 상부 메모리 셀들(UMC3)은 트리플 레벨 셀로 동작할 수 있다
한편, 워드라인들(WL)은 적어도 하나의 더미 워드라인(DWL)을 포함하며, 더미 워드라인(DWL)은 더미 메모리 셀(DMC)에 연결될 수 있다. 도 14에 도시한 일 실시예에서는, 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)가 연결되는 경계에 더미 워드라인(DWL)이 인접할 수 있다.
메모리 장치(400)의 동작은 상기 예시와 달라질 수도 있다. 예를 들어, 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH)가 연결되는 경계에 인접한 제3 상부 메모리 셀(UMC3) 및 제1 하부 메모리 셀(LMC1)이 더미 메모리 셀로 동작할 수도 있다. 또한, 제1 내지 제3 하부 메모리 셀들(LMC1-LMC3)과 제1 내지 제3 하부 메모리 셀들(LMC1-LMC3) 각각에 저장되는 데이터의 비트 수가 다양하게 변형될 수도 있다.
도 15에 도시한 일 실시예에 다른 메모리 장치(400A)에서는, 상부 워드라인들(UWL)에 연결되는 상부 메모리 셀들이 제1 메모리 셀들(MC1)로 정의되고, 하부 워드라인들(LWL)에 연결되는 하부 메모리 셀들이 제2 메모리 셀들(MC2)로 정의될 수 있다.
워드라인 컷들(WC) 각각은 기판(401)에 가까울수록 작은 폭을 가지므로, 하부 워드라인들(LWL)은 상부 워드라인들(UWL)에 비해 상대적으로 작은 저항을 가질 수 있다. 따라서, 제1 메모리 셀들(MC1) 각각에 저장되는 데이터의 비트 수가 제2 메모리 셀들(MC2) 각각에 저장되는 데이터의 비트 수보다 작을 수 있다. 결과적으로 도 15에 도시한 일 실시예에서는, 하부 메모리 셀들에 저장 가능한 데이터 용량이 상부 메모리 셀들에 저장 가능한 데이터 용량보다 클 수 있다.
도 16에 도시한 일 실시예에 다른 메모리 장치(400B)에서는, 하부 워드라인들(LWL) 각각의 두께(T1)가 상부 워드라인들(UWL) 각각의 두께(T2)보다 작을 수 있다. 따라서, 테이퍼드 구조를 갖는 워드라인 컷들(WC)로 인한 상부 워드라인들(UWL)의 저항 증가가, 두께(T2) 증가에 의해 상쇄될 수 있으며, 상부 메모리 셀들 중 적어도 하나에는 2 비트 이상의 데이터들이 저장될 수 있다.
도 16을 참조하면, 제1 상부 워드라인(UWL1)에 연결되는 제1 상부 메모리 셀(UMC1)과 제2 상부 워드라인(UWL2)에 연결되는 제2 상부 메모리 셀(UMC2) 각각에 저장되는 데이터의 비트 수가 다를 수 있다. 또한, 제1 하부 워드라인(LWL1)에 연결되는 제1 하부 메모리 셀(LMC1)과 제2 하부 워드라인(LWL2)에 연결되는 제2 하부 메모리 셀(LMC2) 각각에 저장되는 데이터의 비트 수 역시 서로 다를 수 있다.
도 16에 도시한 일 실시예에서는 상부 워드라인들(UWL) 각각의 두께(T2)를 하부 워드라인들(LWL) 각각의 두께(T1)보다 크게 형성하므로, 상부 메모리 셀들에 저장되는 데이터 용량이, 도 15에 도시한 일 실시예보다 클 수 있다. 또한, 상부 워드라인들(UWL) 각각의 두께(T2) 증가로 인해, 상부 채널 구조체(UCH)의 높이가 하부 채널 구조체(LCH)의 높이보다 클 수 있다. 실시예들에 따라, 도 16에 도시한 바와 달리, 저항 특성이 안 좋을 것으로 예상되는 일부 상부 워드라인들(UWL)만 하부 워드라인들(LWL)보다 두껍게 형성할 수도 있다. 예를 들어, 워드라인 컷들(WC)의 폭이 크게 나타나는 최상단의 제1 상부 워드라인(UWL1)의 두께가, 최하단의 제2 하부 워드라인(UWL2)의 두께보다 클 수도 있다.
도 17에 도시한 일 실시예에 다른 메모리 장치(400C)에서는, 워드라인 컷들(WC)이 돌출 영역(CV)을 포함할 수 있다. 돌출 영역(CV)은 메모리 장치(400C)에 포함되는 워드라인 컷들(WC) 중 일부에서만 나타날 수도 있다. 돌출 영역(CV)은 워드라인 컷들(WC)을 형성하기 위해 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 식각하는 과정에서 볼록한 측면이 형성됨으로써 나타날 수 있다. 일례로 돌출 영역(CV)의 폭(W3)은, 워드라인 컷들(WC)의 상부 폭(W2)과 같거나 또는 상부 폭(W2)보다 클 수 있다. 도 17에 도시한 일 실시예에서는 돌출 영역(CV)이 하부 워드라인들(LWL)이 적층되는 높이에서 나타나는 것으로 도시하였으나, 이와 달리 돌출 영역(CV)은 상부 워드라인들(UWL)이 적층되는 높이에서 나타날 수도 있다.
도 17을 참조하면, 돌출 영역(CV)에 인접한 제1 및 제2 하부 워드라인들(LWL1, LWL2)은 면적 감소로 인해 큰 저항을 가질 수 있다. 따라서, 제1 및 제2 하부 메모리 셀들(LMC1, LMC2) 각각에 저장되는 데이터의 비트 수는, 제3 메모리 셀(LMC3)에 저장되는 데이터의 비트 수보다 작을 수 있다. 또는, 제1 및 제2 하부 메모리 셀들(LMC1, LMC2)이 더미 메모리 셀로 정의될 수도 있다.
도 18에 도시한 일 실시예에 다른 메모리 장치(400D)에서는, 워드라인 컷이 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC)을 포함할 수 있다. 도 18에 도시한 일 실시예에서는, 하부 워드라인들(LWL)을 적층하고 하부 채널 구조체(LCH) 및 하부 워드라인 컷(LWC)을 형성한 후, 상부 워드라인들(UWL)을 적층하고 상부 채널 구조체(UCH)와 상부 워드라인 컷(UWC)을 형성할 수 있다. 도 18에 도시한 일 실시예에서는, 상부 워드라인 컷(UWC)과 하부 워드라인 컷(LWC) 사이의 제1 경계가, 상부 채널 구조체(UCH)와 하부 채널 구조체(LCH) 사이의 제2 경계와 실질적으로 같은 높이에 위치할 수 있다. 다만, 제1 및 제2 경계들은 서로 다른 높이에 배치될 수도 있다. 제1 경계 및/또는 제2 경계는 더미 메모리 셀(DMC)을 제공하는 더미 워드라인(DWL)과 인접할 수 있다.
한편, 앞서 도 14 내지 도 17을 참조하여 설명한 실시예들과 유사하게, 서로 다른 비트 수의 데이터들을 저장하는 메모리 셀들(LMC1, LMC2)이 하나의 메모리 셀 스트링에 포함될 수 있다. 도 18에 도시한 일 실시예에서는, 하부 채널 구조체(LCH)가 제공하는 하부 메모리 셀들 중 제1 하부 메모리 셀(LMC1)과 제2 하부 메모리 셀(LMC2)이 서로 다른 비트 수의 데이터를 저장할 수 있다. 일례로, 제1 하부 메모리 셀(LMC1)은 제2 메모리 셀(LMC2)보다 작은 비트 수의 데이터를 저장할 수 있다. 또한, 상부 메모리 셀들 중에서도 적어도 일부가 서로 다른 비트 수의 데이터를 저장할 수 있다.
도 14 내지 도 18을 참조하여 설명한 메모리 장치들(400, 400A, 400B, 400C, 400D)의 특징들 중 일부는 서로 교차 적용될 수도 있다. 예를 들어, 상부 워드라인들(UWL)이 하부 워드라인들(LWL)보다 큰 두께를 갖는 도 16에 도시한 일 실시예의 특징이, 도 17에 적용될 수도 있다. 또한, 도 17에 도시한 바와 같은 돌출 영역(CV)이 도 18을 참조하여 설명한 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 중 적어도 하나에 나타날 수도 있다.
도 19 내지 도 25는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 19 내지 도 25에 도시한 실시예들에 따른 메모리 장치들(500, 500A, 500B, 500C)에서, 채널 구조체들(CH) 각각은, 기판(401)으로부터 연장되는 하부 채널 구조체(LCH), 하부 채널 구조체(LCH)에 연결되는 중간 채널 구조체(MCH), 및 중간 채널 구조체(MCH)에 연결되는 상부 채널 구조체(UCH)를 포함할 수 있다. 하부 채널 구조체(LCH)는 하부 워드라인들(LWL)을 관통하며, 하부 메모리 셀들을 제공할 수 있다. 중간 채널 구조체(MCH)는 중간 워드라인들(MWL)을 관통하며 중간 메모리 셀들을 제공할 수 있다. 상부 채널 구조체(UCH)는 상부 워드라인들(UWL)을 관통하며, 상부 메모리 셀들을 제공할 수 있다.
도 19 내지 도 25에 도시한 실시예들에서는, 하부 워드라인들(LWL), 중간 워드라인들(MWL), 및 상부 워드라인들(UWL)의 개수가 동일한 것을 가정하였으나, 하부 워드라인들(LWL), 중간 워드라인들(MWL), 및 상부 워드라인들(UWL)의 개수는 서로 다를 수 있으며, 다양하게 변형될 수 있다. 워드라인들(WL)은 더미 워드라인들(DWL1, DWL2)을 포함하며, 더미 워드라인들(DWL1, DWL2)은 더미 메모리 셀들(DMC1, DMC2)에 연결될 수 있다. 일례로, 제1 더미 워드라인(DWL1)은 상부 채널 구조체(UCH)와 중간 채널 구조체(MCH)가 연결되는 경계에 인접할 수 있으며, 제2 더미 워드라인(DWL2)은 중간 채널 구조체(MCH)와 하부 채널 구조체(LCH)가 연결되는 경계에 인접할 수 있다.
도 19에 도시한 일 실시예에 따른 메모리 장치(500)에서 워드라인 컷들(WC)은 한 번에 형성될 수 있다. 따라서, 채널 구조체들(CH)과 워드라인 컷들(WC)의 측면이 서로 다른 프로파일을 가질 수 있다.
하나의 메모리 셀 스트링은 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)에는 서로 다른 비트 수의 데이터가 저장될 수 있다. 일 실시예에서, 제1 메모리 셀(MC1)은 싱글 레벨 셀로 동작하고, 제2 메모리 셀(MC2)은 멀티 레벨 셀 또는 트리플 레벨 셀 등으로 동작할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)의 위치는 도 19에 도시한 바와 같이 한정되지 않으며, 워드라인들(WL)의 특성에 따라 다양하게 변형될 수 있다.
워드라인 컷들(WC)이 한 번에 형성되고 하부 폭(W1)이 상부 폭(W2)보다 작으므로, 상부 워드라인들(UWL)의 저항이 중간 워드라인들(MWL) 및 하부 워드라인들(LWL)에 비해 클 수 있다. 본 발명의 일 실시예에서는, 저항 특성을 개선하기 위해, 상부 워드라인들(UWL)을 중간 워드라인들(MWL) 및/또는 하부 워드라인들(LWL)보다 두껍게 형성할 수 있다. 실시예들에 따라, 중간 워드라인들(MWL)이 하부 워드라인들(LWL)보다 두껍게 형성될 수도 있다. 상기와 같이 워드라인들(WL)의 두께를 다르게 함으로써, 메모리 셀들의 특성을 개선하여 싱글 레벨 셀로 동작하는 메모리 셀들의 개수를 줄이고, 메모리 장치의 저장 용량을 늘릴 수 있다.
도 20에 도시한 일 실시예에 다른 메모리 장치(500A)에서는, 워드라인 컷들(WC)이 돌출 영역(CV)을 포함할 수 있다. 돌출 영역(CV)은 메모리 장치(500A)에 포함되는 워드라인 컷들(WC) 중 일부에서만 나타날 수도 있다. 돌출 영역(CV)은 워드라인 컷들(WC)을 형성하기 위해 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 식각하는 과정에서 볼록한 측면이 형성됨으로써 나타날 수 있다. 일례로 돌출 영역(CV)의 폭(W3)은, 워드라인 컷들(WC)의 상부 폭(W2)과 같거나 또는 상부 폭(W2)보다 클 수 있다. 도 20에 도시한 일 실시예에서는 중간 워드라인들(MWL)이 적층되는 높이에서 돌출 영역(CV)이 나타나는 것으로 도시하였으나, 이와 달리 돌출 영역(CV)은 상부 워드라인들(UWL) 또는 하부 워드라인들(LWL)이 적층되는 높이에서 나타날 수도 있다.
도 20을 참조하면, 제1 중간 메모리 셀들(MMC1)은 돌출 영역(CV)에 인접한 중간 워드라인들(MWL)의 저항 증가로 인해 상대적으로 안 좋은 특성을 가질 수 있다. 워드라인들의 단수에 따른 저항을 그래프로 나타낸 도 21을 참조하면, 제1 중간 메모리 셀들(MMC1)에서 중간 워드라인들(MWL)의 저항이 급격하게 증가할 수 있으며, 따라서 제1 중간 메모리 셀들(MMC1)의 특성이 열화될 수 있다. 본 발명의 일 실시예에서는, 돌출 영역(CV)에 인접한 제1 중간 메모리 셀들(MMC1)을 더미 메모리 셀로 할당하거나, 또는 제1 중간 메모리 셀들(MMC1)을 싱글 레벨 셀로 동작시킬 수 있다.
도 22에 도시한 일 실시예에 다른 메모리 장치(500B)에서는, 워드라인 컷들(WC) 각각이 상부 워드라인 컷(UWC)과 하부 워드라인 컷(LWC)을 포함할 수 있다. 하부 워드라인 컷(LWC)의 높이는 상부 워드라인 컷(UWC)의 높이보다 클 수 있다. 예를 들어, 하부 워드라인 컷(LWC)의 상면은, 중간 채널 구조체들(MCH)의 상면과 실질적으로 같은 높이에 위치할 수 있다. 다만, 도 22에 도시한 일 실시예와 달리, 하부 워드라인 컷(LWC)의 높이가 상부 워드라인 컷(UWC)의 높이보다 작게 형성될 수도 있다.
하부 워드라인 컷(LWC)이 기판(501)으로부터 연장되어 하부 워드라인들(LWL) 및 중간 워드라인들(MWL)을 관통하므로, 중간 워드라인들(MWL)의 저항이 하부 워드라인들(LWL)의 저항보다 상대적으로 클 수 있다. 도 23의 그래프를 함께 참조하면, 하부 채널 구조체(LCH)와 중간 채널 구조체(MCH) 사이의 경계에 인접한 영역을 제외하면, 하부 워드라인들(LWL) 및 중간 워드라인들(MWL)의 저항은 기판(501)으로부터 멀어질수록 점점 증가하는 경향성을 가질 수 있다. 도 23을 참조하면, 중간 워드라인들(MWL)의 저항은 상부 워드라인 컷(UWC)과 하부 워드라인 컷(LWC) 사이의 경계에 가까울수록 크게 나타날 수 있다.
도 22에 도시한 일 실시예에서는, 제1 중간 메모리 셀(MMC1)을 싱글 레벨 셀로 동작시키거나, 또는 제1 중간 메모리 셀(MMC1)을 더미 메모리 셀로 할당할 수 있다. 반면 제2 중간 메모리 셀(MMC2)은 멀티 레벨 셀, 트리플 레벨 셀, 또는 쿼드 레벨 셀 등으로 동작할 수 있다.
다음으로 도 24에 도시한 일 실시예에 다른 메모리 장치(500C)에서는, 워드라인 컷들(WC) 각각이 상부 워드라인 컷(UWC)과 하부 워드라인 컷(LWC)을 포함할 수 있다. 도 24에 도시한 일 실시예에서는, 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 사이의 경계가, 하부 채널 구조체(LCH)와 중간 채널 구조체(MCH), 및 상부 채널 구조체(UCH) 사이의 경계들과 다른 높이에 위치할 수 있다.
도 25의 그래프를 함께 참조하면, 기판(501)으로부터의 높이에 따른 워드라인들(WL)의 저항은, 상부 워드라인 컷(UWC)과 하부 워드라인 컷(LWC) 사이의 경계에서 급격한 변화를 가지며 증가할 수 있다. 따라서, 도 24에 도시한 일 실시예에서는, 중간 채널 구조체(MCH)와 상부 채널 구조체(UCH) 사이의 경계에 제1 더미 메모리 셀(DMC1)이 정의되고, 하부 채널 구조체(LCH)와 중간 채널 구조체(MCH) 사이의 경계에 제2 더미 메모리 셀(DMC2)이 정의되며, 추가로 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 사이의 경계에 제3 더미 메모리 셀(DMC3)이 정의될 수 있다.
제3 더미 메모리 셀(DMC3)의 제1 방향(Z축 방향)에서의 위치는, 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 사이의 경계와 일치하지 않을 수 있다. 일례로, 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 사이의 경계보다 적어도 한 층 위 또는 아래에 배치되는 제1 및 제2 중간 메모리 셀들(MMC1, MMC2) 중 적어도 하나도 더미 메모리 셀로 할당될 수 있다. 또는, 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 사이의 경계에 위치하는 메모리 셀이, 제3 더미 메모리 셀(DMC3)로 할당되지 않을 수도 있다. 이때, 하부 워드라인 컷(LWC)과 상부 워드라인 컷(UWC) 사이의 경계에 위치하는 메모리 셀은 상대적으로 작은 비트 수의 데이터를 저장할 수 있으며, 예를 들어 싱글 레벨 셀로 동작할 수 있다.
도 26은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 평면도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 복수의 매트들(MAT)을 포함할 수 있다. 일례로 복수의 매트들은 접지 선택 라인, 워드라인들, 스트링 선택 라인들, 채널 구조체들, 워드라인 컷들 등을 포함하는 셀 영역일 수 있다. 매트들(MAT)은 기판(601) 상에 배열될 수 있다. 매트들(MAT) 각각은 기판(601)의 상면에 수직하는 방향으로 적층되는 워드라인들, 기판(601)의 상면에 수직하는 방향으로 연장되는 채널 구조체들, 채널 구조체들과 연결되는 비트라인들 등을 포함할 수 있다. 도 26에 도시한 일 실시예에서는 메모리 장치(600)가 COP(Cell On Peri) 구조를 갖는 것을 가정하였으나, 이와 달리 주변 회로 영역이 셀 영역과 같은 높이에 배치될 수도 있다.
매트들(MAT) 각각은 복수의 메모리 셀 스트링들을 포함하며, 메모리 셀 스트링들 각각은 하나의 채널 구조체, 및 하나의 채널 구조체를 공유하는 메모리 셀들을 포함할 수 있다. 매트들(MAT) 각각에서 메모리 셀 스트링들은 하나 또는 둘 이상의 블록들을 구성할 수 있다.
도 26에 도시한 일 실시예에 따른 메모리 장치(600)에서, 매트들(MAT)이 배치되는 기판(601)의 하부에는 주변 회로 영역이 배치될 수 있다. 주변 회로 영역은 매트들(MAT)에 포함되는 메모리 셀들을 구동하기 위한 회로들, 예를 들어 로우 디코더, 전압 생성기, 페이지 버퍼, 입출력 회로, 및 컨트롤 로직 중 적어도 일부가 배치될 수 있다.
일 실시예에서, 메모리 장치(600)에 포함되는 매트들(MAT) 중 일부는 서로 다른 방식으로 동작할 수 있다. 예를 들어, 기판(601)으로부터 제1 높이에 위치한 워드라인에 연결되는 메모리 셀들이, 매트들(MAT) 중 하나에서는 N 비트의 데이터를 저장하고, 다른 매트들(MAT) 중 하나에서는 N과 다른 M 비트의 데이터를 저장할 수 있다. M과 N은 모두 자연수일 수 있다.
또한, 매트들(MAT) 각각이 복수의 블록들을 갖는 경우, 하나의 매트(MAT)에 포함되는 블록들이 서로 다른 방식으로 동작할 수도 있다. 예를 들어, 하나의 매트(MAT)가 제1 블록과 제2 블록을 포함하는 경우를 가정하면, 기판(601)으로부터 같은 높이에 위치하는 워드라인에 연결되는 메모리 셀들이, 제1 블록에서는 N 비트의 데이터를 저장하고, 제2 블록에서는 M 비트의 데이터를 저장할 수 있다. M과 N은 모두 자연수일 수 있다. 이하, 도 27 내지 도 30을 참조하여 더욱 자세히 설명하기로 한다.
도 27 및 도 28은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 27을 참조하면, 메모리 장치에 포함되는 제1 매트(MAT1)가 제1 블록(BLK1)을 포함하고, 제2 매트(MAT2)는 제2 블록(BLK2)을 포함할 수 있다. 제1 블록(BLK1) 주변에는 제1 컨택 영역(CR1)이 배치될 수 있으며, 제2 블록(BLK2) 주변에는 제2 컨택 영역(CR2)이 배치될 수 있다. 일례로, 컨택 영역들(CR1, CR2)에서는 워드라인들이 셀 컨택들과 연결될 수 있다. 앞서 도 26을 참조하여 설명한 바와 같이, 제1 블록(BLK1)과 제2 블록(BLK3)은 서로 다른 방식으로 제어될 수 있다.
도 28을 참조하면, 제1 블록(BLK1)에서는 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량이, 다른 워드라인들(WL1, WLi, WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량보다 작을 수 있다. 예를 들어, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)은 싱글 레벨 셀(Single Level Cell, SLC)로 동작하고, 다른 워드라인들(WL1, WLi, WLj)에 연결되는 메모리 셀들(MC)은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC), 쿼드 레벨 셀(Quad Level Cell, QLC) 등으로 동작할 수 있다.
한편, 제2 블록(BLK2)에서는, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량이, 다른 일부 워드라인(WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량보다 작을 수 있다. 또한, 다른 일부 워드라인(WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량은, 나머지 워드라인들(WL1, WLi)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량보다 작을 수 있다. 예를 들어, 하나의 메모리 셀 스트링(S)이 싱글 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)과, 멀티 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)과, 트리플 레벨 셀 또는 쿼드 레벨 셀로 동작하는 적어도 하나의 메모리 셀(MC)을 포함할 수 있다.
따라서 제1 매트(MAT1)와 제2 매트(MAT2)는 서로 다른 방식으로 동작할 수 있다. 도 28을 참조하면, 기판으로부터 같은 높이에 위치한 하나의 워드라인(WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량은, 제1 매트(MAT1)와 제2 매트(MAT2)에서 서로 다를 수 있다.
도 29 및 도 30은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 29를 참조하면, 메모리 장치에 포함되는 제1 매트(MAT1)가 제1 블록(BLK1)과 제2 블록(BLK2)을 포함할 수 있으며, 제1 블록(BLK1)과 제2 블록(BLK2) 주변에는 제1 컨택 영역(CR1)이 배치될 수 있다. 본 발명의 일 실시예에서는, 하나의 제1 매트(MAT1)에 포함되는 제1 블록(BLK1)과 제2 블록(BLK2)이 서로 다른 방식으로 제어될 수 있다.
도 30을 참조하면, 제1 블록(BLK1)에서는, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량이, 다른 일부 워드라인(WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량보다 작을 수 있다. 또한, 다른 일부 워드라인(WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량은, 나머지 워드라인들(WL1, WLi) 중 하나에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량보다 작을 수 있다. 예를 들어, 워드라인(WLn)에 연결되는 메모리 셀들(MC)은 싱글 레벨 셀로, 워드라인(WLj)에 연결되는 메모리 셀들(MC)은 멀티 레벨 셀로, 워드라인들(WL1, WLi)에 연결되는 메모리 셀들(MC)은 트리플 레벨 셀로 동작할 수 있다.
제2 블록(BLK2)에서는, 워드라인(WLn)에 연결되는 메모리 셀들(MC)은 싱글 레벨 셀로, 워드라인(WLj)에 연결되는 메모리 셀들(MC)은 멀티 레벨 셀로, 워드라인(WLi)에 연결되는 메모리 셀들(MC)은 트리플 레벨 셀로 동작할 수 있다. 또한, 워드라인(WL1)에 연결되는 메모리 셀들(MC)은 쿼드 레벨 셀로 동작할 수 있다. 따라서 기판으로부터 같은 높이에 위치한 하나의 워드라인(WL1)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량은, 제1 블록(BLK1)과 제2 블록(BLK2)에서 서로 다를 수 있다.
도 31 및 도 32는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 31을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 SSD(Solid State Drive) 등과 같은 저장 장치(700)의 저장 영역(720)으로 제공될 수 있다. 저장 장치(700)는 저장 영역(720)을 제어하는 메모리 컨트롤러(710), 및 외부 호스트와 연결되어 데이터를 주고받는 인터페이스(730) 등을 포함할 수 있다.
저장 영역(720)은 복수의 메모리 칩들(CHIP)을 포함할 수 있다. 도 31에 도시한 일 실시예에서는, 메모리 칩들(CHIP) 중 적어도 일부가 서로 다른 방식으로 제어될 수 있다. 이하, 도 32를 참조하여 더욱 자세히 설명하기로 한다.
도 32를 참조하면, 제1 메모리 칩(CHIP1)과 제2 메모리 칩(CHIP2)이 서로 다른 방식으로 동작할 수 있다. 먼저 제1 메모리 칩(CHIP1)에서는, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량이, 다른 워드라인들(WL1, WLi, WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량보다 작을 수 있다. 예를 들어, 일부 워드라인(WLn)에 연결되는 메모리 셀들(MC)은 싱글 레벨 셀(Single Level Cell, SLC)로 동작하고, 다른 워드라인들(WL1, WLi, WLj)에 연결되는 메모리 셀들(MC)은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC), 쿼드 레벨 셀(Quad Level Cell, QLC) 등으로 동작할 수 있다.
반면 제2 메모리 칩(CHIP2)에서는, 워드라인(WLn)에 연결되는 메모리 셀들(MC)은 싱글 레벨 셀로, 워드라인(WLj)에 연결되는 메모리 셀들(MC)은 멀티 레벨 셀로, 워드라인(WLi)에 연결되는 메모리 셀들(MC)은 트리플 레벨 셀로 동작할 수 있다. 또한, 워드라인(WL1)에 연결되는 메모리 셀들(MC)은 쿼드 레벨 셀로 동작할 수 있다. 따라서 기판으로부터 같은 높이에 위치한 워드라인(WL1, WLj)에 연결되는 메모리 셀들(MC)에 저장되는 데이터의 용량이, 제1 메모리 칩(CHIP1)과 제2 메모리 칩(CHIP2)에서 서로 다를 수 있다.
메모리 칩들(CHIP) 각각은, 앞서 도 26을 참조하여 설명한 바와 같이 복수의 매트들(MAT)을 포함할 수 있다. 일례로, 하나의 메모리 칩(CHIP)에 포함되는 매트들(MAT) 각각은, 도 27 및 도 28을 참조하여 설명한 바와 같이 서로 다른 방식으로 제어될 수 있다. 또한, 하나의 메모리 칩(CHIP)에 포함되는 매트들(MAT) 각각이 복수의 블록들(BLK)을 포함하는 경우, 도 29 및 도 30을 참조하여 설명한 바와 같이 블록들(BLK)이 서로 다른 방식으로 제어될 수도 있다.
도 33은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 33에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 전자 기기(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 33에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 도 28에 도시한 일 실시예에서, 메모리(1030)는 앞서 도 1 내지 도 32를 참조하여 설명한 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300, 400, 500, 600: 메모리 장치
BLK: 블록 WL: 워드라인
UWL: 상부 워드라인 LWL: 하부 워드라인
MWL: 중간 워드라인 WC: 워드라인 컷
UWC: 상부 워드라인 컷 LWC: 하부 워드라인 컷
CH: 채널 구조체 UCH: 상부 채널 구조체
LCH: 하부 채널 구조체 MCH: 중간 채널 구조체
MC: 메모리 셀 UMC: 상부 메모리 셀
LMC: 하부 메모리 셀 MMC: 중간 메모리 셀

Claims (10)

  1. 기판의 상면 위에 적층되는 복수의 워드라인들;
    상기 기판의 상면에 수직하는 제1 방향에서 서로 연결되는 복수의 채널 영역들을 각각 포함하며, 상기 워드라인들을 관통하는 복수의 채널 구조체들; 및
    상기 제1 방향으로 연장되며, 상기 워드라인들을 복수의 블록들로 구분하는 워드라인 컷들; 을 포함하고,
    상기 워드라인들 및 상기 채널 구조체들은, 상기 제1 방향을 따라 배치되는 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 셀 스트링들을 제공하며,
    상기 메모리 셀 스트링들 중 적어도 하나에 포함되는 상기 메모리 셀들은 상기 제1 방향에서 서로 다른 위치에 배치되는 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀에 저장되는 데이터의 비트 수는 상기 제2 메모리 셀에 저장되는 데이터의 비트 수보다 작은 메모리 장치.
  2. 제1항에 있어서,
    상기 워드라인들은, 상기 제1 메모리 셀에 연결되는 제1 워드라인, 및 상기 제2 메모리 셀에 연결되는 제2 워드라인을 포함하며,
    상기 제1 워드라인은 상기 제2 워드라인보다 큰 저항을 갖는 메모리 장치.
  3. 제1항에 있어서,
    상기 채널 구조체들 각각은, 상기 기판의 상면으로부터 연장되는 하부 채널 영역, 및 상기 하부 채널 영역으로부터 연장되는 상부 채널 영역을 포함하며,
    상기 하부 채널 영역과 상기 상부 채널 영역 사이의 경계에 인접한 영역에서, 상기 상부 채널 영역의 폭은 상기 하부 채널 영역의 폭보다 작은 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 메모리 셀은, 상기 제2 메모리 셀보다 상기 하부 채널 영역과 상기 상부 채널 영역 사이의 경계에 더 가까이 위치하는 메모리 장치.
  5. 제3항에 있어서,
    상기 하부 채널 영역과 상기 상부 채널 영역 사이의 경계에 인접한 메모리 셀은 더미 메모리 셀인 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀들은 상기 제1 방향에서 상기 제1 메모리 셀 및 상기 제2 메모리 셀과 서로 다른 위치에 배치되는 제3 메모리 셀을 포함하며, 상기 제3 메모리 셀에 저장되는 데이터의 비트 수는 상기 제2 메모리 셀에 저장되는 데이터의 비트 수보다 많은 메모리 장치.
  7. 기판의 상면에 적층되는 하부 워드라인들, 및 상기 기판의 상면으로부터 연장되어 상기 하부 워드라인들을 관통하는 하부 채널 영역들을 포함하며, 상기 하부 워드라인들과 상기 하부 채널 영역들은 하부 메모리 셀들을 제공하는 하부 적층 구조체; 및
    상기 하부 적층 구조체 상에 적층되는 상부 워드라인들, 및 상기 상부 워드라인들을 관통하며 상기 하부 채널 영역들에 연결되는 상부 채널 영역들을 포함하며, 상기 상부 워드라인들과 상기 상부 채널 영역들은 상부 메모리 셀들을 제공하는 상부 적층 구조체; 를 포함하며,
    상기 하부 메모리 셀들에 저장 가능한 데이터의 용량은, 상기 상부 메모리 셀들에 저장 가능한 데이터의 용량보다 큰 메모리 장치.
  8. 제7항에 있어서,
    상기 상부 워드라인들의 두께의 합은, 상기 하부 워드라인들의 두께의 합보다 큰 메모리 장치.
  9. 공통 소스 라인 및 접지 선택 라인에 연결되는 접지 선택 트랜지스터들;
    비트라인들 및 적어도 하나의 스트링 선택 라인에 연결되는 스트링 선택 트랜지스터들;
    상기 접지 선택 트랜지스터들과 상기 스트링 선택 트랜지스터들 사이에서 서로 직렬로 연결되며, 워드라인들에 연결되는 메모리 셀들; 및
    상기 접지 선택 트랜지스터들, 상기 스트링 선택 트랜지스터들, 및 상기 메모리 셀들을 제어하는 메모리 컨트롤러; 를 포함하며,
    상기 접지 선택 트랜지스터들, 상기 스트링 선택 트랜지스터들, 및 상기 메모리 셀들은 하나의 메모리 블록을 제공하며,
    상기 메모리 컨트롤러가 상기 워드라인들 중에서 제1 워드라인에 연결되는 제1 메모리 셀들에 저장하는 데이터의 용량은, 상기 메모리 컨트롤러가 상기 제1 워드라인과 다른 제2 워드라인에 연결되는 제2 메모리 셀들에 저장하는 데이터의 용량과 다른 메모리 장치.
  10. 제9항에 있어서,
    상기 메모리 컨트롤러가 상기 제2 메모리 셀들에 저장하는 데이터의 용량은, 상기 메모리 컨트롤러가 상기 제1 메모리 셀들에 저장하는 데이터의 용량의 정수 배인 메모리 장치.
KR1020190095527A 2019-08-06 2019-08-06 메모리 장치 KR20210018609A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190095527A KR20210018609A (ko) 2019-08-06 2019-08-06 메모리 장치
US16/810,527 US11024363B2 (en) 2019-08-06 2020-03-05 Memory device having different numbers of bits stored in memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190095527A KR20210018609A (ko) 2019-08-06 2019-08-06 메모리 장치

Publications (1)

Publication Number Publication Date
KR20210018609A true KR20210018609A (ko) 2021-02-18

Family

ID=74499421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190095527A KR20210018609A (ko) 2019-08-06 2019-08-06 메모리 장치

Country Status (2)

Country Link
US (1) US11024363B2 (ko)
KR (1) KR20210018609A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240112735A1 (en) * 2022-09-29 2024-04-04 Sandisk Technologies Llc Non-volatile memory with different word line to word line pitches

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9524784B1 (en) 2015-09-09 2016-12-20 Macronix International Co., Ltd. Device and method for improved threshold voltage distribution for non-volatile memory
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
US9711228B1 (en) 2016-05-27 2017-07-18 Micron Technology, Inc. Apparatus and methods of operating memory with erase de-bias
KR102608180B1 (ko) 2016-06-01 2023-12-01 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR102533016B1 (ko) 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10049750B2 (en) 2016-11-14 2018-08-14 Micron Technology, Inc. Methods including establishing a negative body potential in a memory cell
US10346088B2 (en) 2017-09-29 2019-07-09 Intel Corporation Method and apparatus for per-deck erase verify and dynamic inhibit in 3d NAND
KR102634709B1 (ko) * 2018-10-15 2024-02-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20210043244A1 (en) 2021-02-11
US11024363B2 (en) 2021-06-01

Similar Documents

Publication Publication Date Title
US9418017B2 (en) Hot memory block table in a solid state storage device
US9484099B2 (en) Three dimensional semiconductor memory device with line sharing scheme
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
KR20140020445A (ko) 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
KR20110071091A (ko) 고체상태 저장 장치 내 전환 레이어
KR102090677B1 (ko) 비휘발성 메모리 장치 및 그것의 동작 방법
CN109872761A (zh) 用于提高数据可靠性的非易失性存储器件及其操作方法
KR20210018608A (ko) 메모리 장치
US11164636B2 (en) Nonvolatile memory device and memory system including nonvolatile memory device that controls the erase speeds of cell strings
KR20210018609A (ko) 메모리 장치
CN116072186A (zh) 存储装置及其操作方法
CN110580928B (zh) 一种三维存储器的控制方法、装置及存储介质
EP4177891A1 (en) Memory device and operation method thereof
US20240071430A1 (en) Creating dynamic latches above a three-dimensional non-volatile memory array
US20240071505A1 (en) Dynamic latches above a three-dimensional non-volatile memory array
US11081192B2 (en) Memory plane structure for ultra-low read latency applications in non-volatile memories
US20240177776A1 (en) Memory device and method of operating the same
US20230110995A1 (en) Double sense amp and fractional bit assignment in non-volatile memory structures
US20230360696A1 (en) Corrective reads with improved recovery from data retention loss
KR20240012852A (ko) 데이터 저장 장치, 이를 위한 메모리 컨트롤러 및 그 동작 방법
KR20240077066A (ko) 메모리 장치 및 그 동작 방법
KR20230069802A (ko) 리텐션 성능 개선을 위한 반도체 장치 및 그의 동작 방법
KR20230105202A (ko) 메모리 장치의 동작 방법 및 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법
WO2024044377A1 (en) Dynamic latches above a three-dimensional non-volatile memory array
KR20210022262A (ko) 비휘발성 메모리 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal