KR20230016270A - 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 스토리지 시스템 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 82
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 230000007423 decrease Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 230000006698 induction Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 abstract description 141
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 170
- 229910052751 metal Inorganic materials 0.000 description 85
- 239000002184 metal Substances 0.000 description 85
- 230000002093 peripheral effect Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 22
- 150000002739 metals Chemical class 0.000 description 15
- 238000000034 method Methods 0.000 description 12
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 11
- 101000937642 Homo sapiens Malonyl-CoA-acyl carrier protein transacylase, mitochondrial Proteins 0.000 description 7
- 101000590830 Homo sapiens Monocarboxylate transporter 1 Proteins 0.000 description 7
- 102100027329 Malonyl-CoA-acyl carrier protein transacylase, mitochondrial Human genes 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- JLJNENVYAVKECZ-HRXVJLLUSA-N eoxin E4 Chemical compound CCCCC[C@H](O)[C@H](SC[C@H](N)C(O)=O)\C=C\C=C\C=C/C\C=C/CCCC(O)=O JLJNENVYAVKECZ-HRXVJLLUSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000004891 communication Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021423 nanocrystalline silicon Inorganic materials 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 반도체 메모리 장치는, 기판에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층, 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체, 소스층 상에 배치되며, 채널 구조체의 측벽 상에 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하는 제1 워드라인 그룹 및 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하는 제2 워드라인 그룹을 포함하는 복수의 게이트 전극 및 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되, 소거 동작 동안, 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 제2 워드라인 그룹에 금지 전압이 인가되고 제2 워드라인 그룹에 소거 전압이 인가되고, 소거 동작 동안, 제1 구간 이후의 제2 구간에서 제1 워드라인 그룹에 금지 전압이 인가되고 제1 워드라인 그룹에 소거 전압이 인가된다.
Description
본 발명은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 스토리지 시스템에 관한 것이다.
작은 크기를 가지면서 고용량의 메모리 장치에 대한 요구가 늘어남에 따라 수직으로 적층되는 메모리 셀들을 갖는 메모리 장치에 대한 연구가 활발해 진행되고 있다. 상기 메모리 셀 중 전하 트랩형 플래시 메모리 셀은 메모리 셀 내의 전하 트랩층 내로 터널링 또는 핫 일렉트론 주입에 의해 저장된 전하를 지속적으로 유지하거나 이를 제거함으로써 정보의 프로그램 및 삭제가 수행된다.
프로그램된 메모리 셀에 저장된 전하가 시간이 흐름에 따라 소실되는 경우 프로그램된 셀의 문턱 전압이 감소하면서 소거된 것으로 판단되어 읽기 오류를 초래할 수 있다. 따라서, 상기 플래시 메모리 셀은 신뢰성을 확보하기 위하여 바이어스의 인가없이 저장된 정보를 시간의 경과에 상관없이 유지하는 우수한 데이터 리텐션(data retention) 특성을 요구한다.
메모리 장치 일부에서, 플래시 메모리 셀의 리텐션 특성은 인접 메모리 셀들의 소거 동작에서 영향을 받을 수 있기 때문에, 인접 메모리 셀들의 구조 및 동작 전압 특성을 반영하는 소거 동작에 대한 연구가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 채널 포텐셀에 대한 커플업(couple-up) 동작을 이용하는 소거 동작을 통해, 메모리 셀의 신뢰성을 향상시킨 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 채널 구조체의 구조적 특성을 반영하는 소거 동작을 통해, 메모리 셀의 신뢰성을 향상시킨 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는, 기판에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층, 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체, 소스층 상에 배치되며, 채널 구조체의 측벽 상에 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하는 제1 워드라인 그룹 및 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하는 제2 워드라인 그룹을 포함하는 복수의 게이트 전극 및 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되, 소거 동작 동안, 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 제2 워드라인 그룹에 금지 전압이 인가되고 제2 워드라인 그룹에 소거 전압이 인가되고, 소거 동작 동안, 제1 구간 이후의 제2 구간에서 제1 워드라인 그룹에 금지 전압이 인가되고 제1 워드라인 그룹에 소거 전압이 인가된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는 기판에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층, 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체, 소스층 상에 배치되며, 채널 구조체의 측벽 상에 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 기판으로부터 제1 방향 순서대로 배치되는 제1 내지 제3 워드라인 그룹을 포함하는 복수의 게이트 전극 및 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되, 소거 동작 동안, 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 제2 워드라인 그룹에 금지 전압이 인가되고 제2 워드라인 그룹에 소거 전압이 인가되고, 소거 동작 동안, 제1 구간 이후의 제2 구간에서 제1 워드라인 그룹에 금지 전압이 인가되고 제1 워드라인 그룹에 소거 전압이 인가되고, 소거 동작 동안, 제1 및 제2 구간에서 제3 워드라인 그룹에 소거 전압이 인가된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 스토리지 시스템은, 비휘발성 메모리 장치 및 비휘발성 메모리 장치와 전기적으로 연결된 컨트롤러를 포함하되, 비휘발성 메모리 장치는, 기판에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층과 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체와 소스층 상에 배치되며, 채널 구조체의 측벽 상에 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하는 제1 워드라인 그룹 및 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하는 제2 워드라인 그룹을 포함하는 복수의 게이트 전극과 복수의 게이트 전극에 연결된 복수의 패스 트랜지스터 및 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되, 소거 동작 동안, 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 제2 워드라인 그룹에 금지 전압이 인가되고 제2 워드라인 그룹에 소거 전압이 인가되고, 소거 동작 동안, 제1 구간 이후의 제2 구간에서 제1 워드라인 그룹에 금지 전압이 인가되고 제1 워드라인 그룹에 소거 전압이 인가된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는, 제1 기판 상에 제1 메탈 패드를 포함하는 메모리 셀 영역 및 제2 기판 상에 제2 메탈 패드를 포함하는 주변 회로 영역으로, 제1 및 제2 기판과 수직한 제1 방향으로 연결되는 제1 및 제2 메탈 패드에 의해 메모리 셀 영역과 연결되는 주변 회로 영역을 포함하되, 메모리 셀 영역은, 제1 기판에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층과 제1 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 제1 방향으로 연장되는 채널 구조체와 소스층 상에 배치되며, 채널 구조체의 측벽 상에 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하는 제1 워드라인 그룹 및 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하는 제2 워드라인 그룹을 포함하는 복수의 게이트 전극 및 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되, 소거 동작 동안, 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 제2 워드라인 그룹에 금지 전압이 인가되고 제2 워드라인 그룹에 소거 전압이 인가되고, 소거 동작 동안, 제1 구간 이후의 제2 구간에서 제1 워드라인 그룹에 금지 전압이 인가되고 제1 워드라인 그룹에 소거 전압이 인가된다.
도 1은 본 발명의 몇몇 실시예들에 따른 스토리지(storage) 장치를 나타내는 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 메모리 셀 어레이 내 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 개략 평면도이다.
도 5는 도 4에 도시된 반도체 메모리 장치를 I-I'로 절개하여 본 단면도이다.
도 6은 도 5의 "A" 영역을 확대하여 나타내는 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 메모리 셀 블록 내 셀 스트링과 로우 디코더의 일부를 나타내는 회로도이다.
도 8 내지 도 9는 본 발명의 몇몇 실시예들에 따른 복수의 게이트 전극층 내 워드라인 그룹을 설명하기 위한 도면이다.
도 10는 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록 내 셀 스트링과 로우 디코더의 일부를 나타내는 회로도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 12은 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 13는 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 효과를 설명하기 위한 그래프들이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 스토리지 장치가 적용된 시스템(1000)을 도시한 도면이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 메모리 셀 어레이 내 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 개략 평면도이다.
도 5는 도 4에 도시된 반도체 메모리 장치를 I-I'로 절개하여 본 단면도이다.
도 6은 도 5의 "A" 영역을 확대하여 나타내는 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 메모리 셀 블록 내 셀 스트링과 로우 디코더의 일부를 나타내는 회로도이다.
도 8 내지 도 9는 본 발명의 몇몇 실시예들에 따른 복수의 게이트 전극층 내 워드라인 그룹을 설명하기 위한 도면이다.
도 10는 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록 내 셀 스트링과 로우 디코더의 일부를 나타내는 회로도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 12은 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 13는 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 효과를 설명하기 위한 그래프들이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 스토리지 장치가 적용된 시스템(1000)을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 17의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 참조부호가 사용된다.
도 1은 본 발명의 몇몇 실시예들에 따른 스토리지(storage) 장치(10)를 나타내는 블록도이다. 도 2는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치(200)를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 스토리지 장치(10)는 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함한다.
컨트롤러(100)는 비휘발성 메모리 장치(NVM)인 반도체 메모리 장치(200)를 액세스할 수 있다. 컨트롤러(100)는 전압 발생기(298)와 제어 로직(297)를 통해, 반도체 메모리 장치(200)를 액세스할 수 있다. 컨트롤러(100)는 몇몇 실시예들에 따른 스토리지 장치(10)의 전반적인 동작을 제어할 수 있다.
예를 들어, 컨트롤러(100)는 외부 장치(예를 들어, 호스트)의 요청에 따라, 프로그램 동작, 읽기 동작, 또는 소거 동작을 수행할 수 있다. 컨트롤러(100)는 프로그램 요청된 데이터를 반도체 메모리 장치(200)에 쓰고, 읽기 요청된 데이터를 반도체 메모리 장치(200)로부터 읽어내고 쓸 수 있다.
컨트롤러(100)는 프로세서(예를 들어, CPU)(120), 호스트 인터페이스(110) 및 메모리 인터페이스(130)을 포함할 수 있다. 이하에서, 컨트롤러(100)는 도시의 간략화를 위해, 다른 구성의 도시를 생략하였다. 예를 들어, 컨트롤러(100)는 도시되지 않았지만, 버스, 또는 버퍼 인터페이스를 포함할 수 있다.
프로세서(120)는 컨트롤러(100)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(120)는 호스트 인터페이스(110)를 통하여 외부 장치인 호스트(미도시)와 통신하고, 메모리 인터페이스(130)를 통하여, 전압 발생기(298)와 통신할 수 있다. 또한, 프로세서(120)는 메모리 인터페이스(130)와 전압 발생기(298)를 통해 반도체 메모리 장치(200)와 통신할 수 있다. 프로세서(120)는 호스트 인터페이스(110)를 통해, 외부 장치인 호스트(미도시)로부터 읽기 명령 및/또는 소거 명령을 수신받으며, 제어 로직(297)으로 읽기 명령(Read_cmd) 및/또는 소거 명령(Erase_cmd)을 송신할 수 있다.
호스트 인터페이스(110)는 프로세서(120)의 제어에 따라, 외부 장치인 호스트(미도시)와 통신하도록 구성될 수 있다. 호스트 인터페이스(110)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC(High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
호스트(미도시)는 장치 드라이버를 통하여 스토리지 장치(10)에 대한 쓰기 동작, 읽기 동작 및 소거 동작을 요청할 수 있다. 또한, 호스트(미도시)는 다양한 서비스를 제공하기 위하여 동영상 어플리케이션, 게임 어플리케이션, 웹 브라우저 어플리케이션 등을 실행할 수 있다. 호스트(미도시)는 예를 들어, PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, MP3 플레이어, PDA(personal digital assistant), EDA(enterprise digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등의 임의의 전자 기기일 수 있다.
메모리 인터페이스(130)는 입출력 채널들을 통해, 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 반도체 메모리 장치(200)와 통신할 수 있다. 메모리 인터페이스(130)는 제어 채널을 통해 제어 신호(CTRL)를 비휘발성 메모리 장치(200)와 통신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다. 메모리 인터페이스(130)는 도시되지 않았지만, 에러 정정 블록을 포함할 수도 있다.
반도체 메모리 장치(200)는 메모리 셀 어레이(210)와 주변 회로(290)를 포함할 수 있다.
메모리 셀 어레이(210)는 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz) 및 정보 메모리 셀 블록(iBLK)을 포함할 수 있다. 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz)은 반도체 소자를 포함하는 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 하나의 메모리 셀에 세 비트의 데이터를 저장할 수 있는 메모리 셀은 트리플 레벨 셀(TLC; Triple Level Cell) 또는 트리플 비트 셀(Triple bit cell)이라 부른다. 이 외에도 쿼드 레벨 셀(Quad Level Cell) 등이 있다.
제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 게이트 유도 드레인 누설(GIDL) 라인을 통해 주변 회로(290)에 연결될 수 있다.
구체적으로, 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 게이트 유도 드레인 누설(GIDL) 라인을 통해 로우 디코더(293)에 연결될 수 있다. 또한, 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz)은 비트 라인들(BL)을 통해 페이지 버퍼(295)에 연결될 수 있다.
정보 메모리 셀 블록(iBLK)은 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz)를 저장한다. 제어 로직(297) 또한 정보 메모리 셀 블록(iBLK) 내 저장된 데이터를 참조하여 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz)를 제어한다. 정보 메모리 셀 블록(iBLK)은 각각 블록/워드라인들 내 메모리 셀들의 문턱 전압(Vth) 데이터, 프로그램 전압, 소거 전압 및 전압 인가 시간 등에 대한 정보를 저장한다.
주변 회로(290)는 반도체 메모리 장치(200)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(200)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(290)는 제어 로직(297), 로우 디코더(293), 페이지 버퍼(295) 및 동작에 필요한 다양한 전압들을 생성하는 전압 발생기(298)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(290)는 입출력 회로, 반도체 메모리 장치(200)의 메모리 셀 어레이(210)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(297)은 로우 디코더(293), 전압 발생기(298) 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(297)은 반도체 메모리 장치(200)의 전반적인 동작을 제어할 수 있다. 제어 로직(297)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(200) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있고, 메모리 셀 어레이(210)의 컨트롤러의 역할을 수행할 수 있다.
예를 들어, 제어 로직(297)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 적어도 하나의 게이트 유도 드레인 누설(GIDL) 라인 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(293)는 복수의 패스 트랜지스터(293_1, 293_2, 293_5, 293_6, 293_7, 도 7a/7b 참조)를 포함하여 어드레스(ADDR)에 응답하여 제1 내지 제z 메모리 셀 블록들(BLK1 내지 BLKz) 중 적어도 하나를 선택할 수 있으며, 복수의 패스 트랜지스터(293_1, 293_2, 293_5, 293_6, 293_7)들은 선택된 제1 내지 제z 메모리 셀 블록(BLK1 내지 BLKz)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 게이트 유도 드레인 누설(GIDL) 라인을 선택할 수 있다.
몇몇 실시예에 따른 로우 디코더(293)는 복수의 패스 트랜지스터(293_1, 293_2, 293_5, 293_6, 293_7)를 통하여 선택된 제1 내지 제z 메모리 셀 블록(BLK1 내지 BLKz)의 워드 라인(WL)에 메모리 동작 수행을 위한 동작 및 소거 전압을 전달할 수 있다.
전압 발생기(298)는 제어 로직(297)에 의해 제어되고, 로우 디코더(293)가 메모리 셀 어레이(210)에 전달하는 메모리 동작 수행을 위한 동작 전압 및 소거 전압을 발생시킬 수 있다. 특히, 소거 동작시 로우 디코더(293)의 복수의 패스 트랜지스터(293_1, 293_2, 293_5, 293_6, 293_7)의 게이트에 인가되는 블록 신호의 전압을 생성하고, 로우 디코더(293)는 생성된 상기 블록 전압을 통해 복수의 메모리 셀 블록들(BLK1 내지 BLKz) 중 적어도 하나를 선택할 수 있다. 또 다른 실시예에서는, 각각 복수의 패스 트랜지스터의 게이트에 패스 신호를 각각 제공하여 메모리 셀 블록 내 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL) 및 적어도 하나의 게이트 유도 드레인 누설(GIDL) 라인을 각각 제어할 수 있다.
뿐만 아니라, 전압 발생기(298)는 제a 내지 제n 메모리 셀 블록들(BLKa 내지 BLKn) 중 적어도 하나의 블록에 대해 소거 동작시 기판(예, 공통 소스 라인)에 인가되는 강전압(예, 20V)을 발생시킬 수 있다.
페이지 버퍼(295)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 페이지 버퍼(295)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(295)는 기입 드라이버로 동작하여 메모리 셀 어레이(210)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 또는 검증 동작 시, 페이지 버퍼(295)는 감지 증폭기로 동작하여 메모리 셀 어레이(210)에 저장된 데이터(DATA)를 감지할 수 있고, 메모리 셀 블록의 데이터가 소거되었는 지 감지할 수 있다.
도 3은 본 발명의 몇몇 실시예들에 따른 메모리 셀 어레이 내 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다. 도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 나타내는 개략 평면도이다.
도 3을 참조하면, 메모리 셀 어레이는, 공통 소스 라인(CSL), 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 메모리 셀 스트링들(CSTR), 복수개의 GIDL 라인들(GIDL), 및 복수의 접지 선택 라인들(GSL)을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 복수의 워드라인(WL) 및 복수의 비트라인(BL)에 연결되어 동작할 수 있다. 일례로, 메모리 셀들(MC) 각각은 하나의 워드라인(WL)과 하나의 비트라인(BL)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 서로 직렬로 연결되어 하나의 메모리 셀 스트링(CSTR)을 제공할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 비트 라인들(BL) 각각에는 복수의 메모리 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 공통 소스 라인(CSL)은 기판(SUB) 내에 형성되는 불순물 영역일 수 있다. 복수의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
일부 실시 예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
메모리 셀 스트링들(CSTR) 각각은 GIDL 트랜지스터(GDT), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 복수의 메모리 셀 트랜지스터들(MCT1~MCTn)로 구성될 수 있다. 복수의 메모리 셀 트랜지스터들(MCT1~MCTn)은 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치될 수 있다. 스트링 선택 트랜지스터(SST)는 메모리 셀 스트링(CSTR) 내에서 메모리 셀들(MC)의 상부에서 비트라인들(BL) 중 어느 하나와 연결될 수 있다.
GIDL 트랜지스터(GDT)는 메모리 셀들(MC)의 하부에서 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 GIDL 트랜지스터(GDT)의 소스들에 공통으로 연결될 수 있다. 실시 예에 따라, GIDL 트랜지스터(GDT)는 스트링 선택 트랜지스터(SST)의 상부에서 비트라인(BL)과 연결될 수 있다.
스트링 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MCT1~MCTn), 접지 선택 트랜지스터(GST), 및 GIDL 트랜지스터(GDT)는 직렬로 연결될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1~WLn), 및 복수 개의 스트링 선택 라인들(SSL), 및 복수 개의 GIDL 라인들(GIDL) 각각은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT1~MCTn), 스트링 선택 트랜지스터들(SST), 및 GIDL 트랜지스터들(GDT)의 게이트 전극들로 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT1~MCTn)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
일례로, 기판(SUB) 상에 GIDL 라인(GIDL), 접지 선택 라인(GSL), 워드라인들(WL1~WLn) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 게이트 전극층들 각각의 하부 및/또는 상부에는 몰드 절연층이 배치될 수 있다. 게이트 전극층들은 기판(SUB)으로부터 거리가 길어질수록 면적이 감소될 수 있다. 워드라인들(WL1~WLn)의 하단부는 더미 워드라인으로 동작할 수 있다. 비트 라인들(BL)은 기판(SUB)으로부터 이격되어 기판(SUB) 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
도 3와 도 4를 함께 참조하면, 메모리 셀 어레이는 워드 라인 컷 영역(WLC)에 의하여 분리될 수 있다. 또한, 게이트 전극층들 중 스트링 선택 라인(SSL)은 선택 라인 컷 영역(SLC)에 의하여 분리될 수 있다. 일부 실시 예에서, 워드 라인 컷 영역(WLC)은 하나 이상의 절연 물질이 갭-필(gap-fill)된 구조로 제공될 수 있다. 예를 들어, 이러한 절연물질은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
복수의 채널 구조체(CH) 각각은 게이트 전극층들과 절연층들을 관통하도록 형성될 수 있다. 채널 영역(CH)의 개수 및 위치는 도 4에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다.
또한, 셀 스트링들(CSTR)의 개수, 워드라인들(WL1~WLn)의 개수, 비트라인들(BL)의 개수, 그라운드 선택 라인(GSL)의 개수, 스트링 선택 라인들(SSL)의 개수, 및 GIDL 라인(GIDL)의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
본 발명의 일 실시 예에 따른 메모리 셀 어레이는 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 방식을 이용하여 메모리 셀 어레이의 소거 동작을 수행하는 GIDL 트랜지스터들(GDT)를 포함할 수 있다. GIDL 트랜지스터들(GDT)은 접지 선택 라인(GSL)과 공통 소스 라인(CSL) 사이에 배치될 수 있으며, 이를 "하단 GIDL 트랜지스터들"라고도 한다. 일부 실시 예에서는, 하단 GIDL 트랜지스터들도 복수개(예컨대, 2개)로 제공될 수 있다. 일부 실시 예에서는, 스트링 선택 라인들(SSL)과 상기 비트 라인들(BL) 사이에 적어도 하나의 "상단 GIDL 트랜지스터들"이 더 포함될 수도 있다.
한편, 본 실시 예에서, 하단에 위치한 GIDL 트랜지스터들은 소거 동작을 위한 홀 생성용 게이트 전극으로 작용할 수 있다. 예컨대, 공통 소스 라인(CSL)에 강전압이 인가되고, GIDL 라인(GIDL)에 GIDL 전압이 인가될 때, 상기 강전압과 GIDL 전압 사이의 포텐셜 차이에 의해 GIDL 트랜지스터들(GDT)에 인접한 채널 영역에서 높은 전계가 발생할 수 있다. 이러한 높은 전계에 의해 상기 채널 영역에서 홀들이 생성될 수 있다. 상기 채널 영역에서 생성된 홀들은 메모리 셀 스트링으로 주입되어 복수의 메모리 셀의 소거 동작이 수행될 수 있다.
본 발명의 일 실시 예에 따르면, 공통 소스 라인에 강전압을 인가할 때, 상기 강전압 전압이 목표 전압에 도달한 후, 게이트 전극의 일부에 금지 전압을 인가하여, 채널 영역 포텐셜의 커플업(couple-up)을 의도적으로 발생시킬 수 있다.
도 5는 도 4에 도시된 반도체 메모리 장치를 I-I'로 절개하여 본 단면도이다. 도 6은 도 5의 "A" 영역을 확대하여 나타내는 단면도이다.
도 5 및 도 6를 참조하면, 반도체 메모리 장치(200)는, 기판(201, 202, 203), 기판(201, 202, 203)의 상면에 수직하는 복수의 채널 구조체(CH), 채널 구조체(CH)와 인접하도록 기판(201, 202, 203) 상에 적층되는 복수의 적층 구조체(LS)등을 포함할 수 있다. 적층 구조체(LS)는 기판(201, 202, 203) 상에 교대로 적층되는 복수의 절연층들(222)과 복수의 게이트 전극들(230)을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(200)의 기판(201, 202, 203)은 제1 층(201), 제2 층(202), 및 제3 층(203)을 포함할 수 있다. 제2 층(201), 제2 층(202), 및 제3 층(203) 각각은 제1 도전형의 불순물로 도핑된 폴리 실리콘 등을 포함할 수 있다. 예컨대, 제1 층(201), 제2 층(202), 및 제 3층(203) 각각은 n형 불순물로 도핑될 수 있다. 본원에서 제1 층(201)은 기판일 수 있고, 제2 층(202)은 소스층일 수 있고, 제3 층(203)은 서포트 폴리일 수 있다. 반도체 메모리 장치(200)에서 소스층(202)은 수직 채널층(260)을 따라 연장된 공통 소스 연장 영역(202r)을 포함할 수 있다. 예컨대, 공통 소스 연장 영역(202r)은 GIDL 라인(231)의 일부와 중첩되어 형성될 수 있다.
복수의 게이트 전극층들(230)은 GIDL 라인(231, 237), 접지 선택 라인(232), 스트링 선택 라인(236) 및 복수의 워드라인들(235-1~235-n)을 제공할 수 있다. GIDL 라인(231, 237), 접지 선택 라인(132), 및 스트링 선택 라인(236) 각각은 채널 구조체(CH)와 함께 도 3의 GIDL 트랜지스터(GDT), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 제공할 수 있다. 복수의 워드라인들(235-1~235-n)은 접지 선택 라인(232)과 스트링 선택 라인(236) 사이에 배치되며, 채널 구조체(CH)와 함께 도 3의 복수의 메모리 셀 트랜지스터들(MCT1~MCTn)을 제공할 수 있다. 워드라인들(235-1~235-n)에 대한 추가적인 설명은 도 7a 및 도 7b에서 후술한다.
복수의 게이트 전극층들(230)은 공통 소스 라인(CS)과 공통 소스 라인(CS) 측면을 둘러싸는 절연층(OX)에 의해 복수 개로 분할될 수 있다. 공통 소스 라인(CS)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인(CS)은 절연층(OX)에 의해 복수의 게이트 전극층들(230)과 전기적으로 분리될 수 있다. 기판(201)에 접하는 공통 소스 라인(CS)의 하부는 기판(201)에 그대로 노출될 수 있다. 따라서, 공통 소스 라인(CS)은 기판(201)을 통해서 기판(201) 상에 형성된 소스층(202) 및 서포트 폴리(203)와 전기적으로 연결될 수 있다. 도시된 것과 같이 공통 소스 라인(CS)과 절연층(OX)은 워드라인 컷 영역(WLC)에 포함될 수 있지만, 해당 내용이 본원 발명의 기술적 사상을 제한하지 않는다.
실시 예에 따라, 복수의 절연층들(222)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 복수의 게이트 전극들(230)은 폴리 실리콘(Poly-Si) 또는 텅스텐(W)과 같은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
적층 구조체(LS)는 기판(201)의 상면과 수직인 제3 방향(D3)으로 형성된 채널 홀들을 포함한다. 채널 홀들 내부에는 채널 구조체(CH)가 제공된다. 채널 구조체(CH)는 적층 구조체(LS)를 관통하는 수직 채널층(260), 수직 채널층(260) 내부의 공간을 채우는 매립 절연층(250), 및 수직 채널층(260)과 복수의 게이트 전극들(230) 사이에 배치된 수직 절연층(271)을 포함할 수 있다.
채널 구조체(CH)는 적층 구조체(LS)를 관통하여 기판(201)을 통해서 기판(201) 상에 형성된 소스층(202) 및 서포트 폴리(203)와 전기적으로 연결될 수 있다. 채널 구조체(CH)는 적층 구조체(LS) 내에 복수 개로 제공될 수 있고, 복수의 채널 구조체(CH)는 평면적 관점에서 상기 제1 및 제2 방향(예, D1, D2)을 따라 배열될 수 있다. 복수의 채널 구조체는 도 4에 도시된 바와 같이, 지그재그 형태로 배열될 수 있다.
수직 채널층(260)은 실시 예에 따라 매립 절연층(250)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 구조체(CH)는 그 종횡비에 따라 기판(201)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 따라서, 채널 구조체(CH)의 제2 방향(D2)으로의 채널 폭(W_CH)은 기판(201)으로부터 제3 방향(D3)으로 이격될수록 커진다. 수직 채널층(260)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 불순물로 도핑되지 않은 물질일 수 있다.
수직 절연층(271)은 터널 절연막(271c), 전하 저장막(271b), 및 블로킹 절연막(271a)을 포함할 수 있다. 블로킹 절연막(271a) 중 적어도 일부는 복수의 게이트 전극들(230)을 둘러싸는 형상으로 형성되어 블로킹층(172)으로 제공될 수도 있다. 수직 절연층(271)의 제2 방향(D2)으로의 두께(W_271)는, 공정상 스텝 커버리지(Step Coverage)에 의해, 제3 방향(D3)으로 연장되면서 두꺼워진다.
터널 절연막(271c)은 전하 저장막(271b)과 상기 수직 채널층들(260) 사이에 개재될 수 있다. 블로킹 절연막(271a)은 전하 저장막(271b)과 게이트 전극들(230) 사이에 개재될 수 있다. 예를 들어, 전하 저장막(271b)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중 적어도 하나를 포함할 수 있다. 터널 절연막(271c)은 상기 전하 저장막(271b)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 터널 절연막(271c)은 실리콘 산화막일 수 있다. 블로킹막(271a)은 전하 저장막(271b)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 블로킹막(271a)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막일 수 있다
상기 적층 구조체(LS) 상에 상기 적층 구조체(LS)의 상면을 가로지르는 배선(비트 라인들(285))이 배치될 수 있다. 상기 비트 라인들(285)은 콘택 비아(283)를 통해 채널 구조체(CS)의 상단에 위치한 패드(PD)에 접속될 수 있다. 비트 라인들(285)과 적층 구조체(LS) 사이에는 층간 절연막(281)이 개재되고, 제1 콘택 비아(283)는 층간 절연막(281)을 관통하여 형성될 수 있다. 상기 층간 절연막(281)은 채널 구조체(CS)의 패드(PD)를 덮도록 적층구조체(LS) 상에 배치된 제1 절연막(281a)과 채널 구조체(CH)를 덮도록 상기 제1 절연막(281a) 상에 배치된 제2 절연막(281b)과 제3 절연막(281c)을 포함할 수 있다.
공통 소스 라인(CS)은 제1 절연막(281a)을 관통할 수 있고, 공통 소스 라인(CS)의 상단에는 제2 콘택 비아(289)가 제2 절연막(281b)을 관통하여 형성될 수 있다. 공통 소스 라인(CS)은 제2 절연막(281b) 상에 형성된 단자(287)를 통해서 강전압을 인가받을 수 있다.
반도체 메모리 장치(200)는 소거 동작 동안 워드라인으로 접지 전압을 인가하고, 공통 소스 라인(CS)에 강전압을 인가할 수 있다. 이 때, 절연층(271)을 사이에 두고 워드라인 전압이 수직 채널층(260)에 커플링될 수 있다. 커플링 효과로 인해, 워드라인에 인접한 수직 채널층에도 워드라인 전압과 동일한 접지 전압이 인가될 수 있다.
도 6은 반도체 메모리 장치(200) 내 메모리 셀 블록의 소거 동작을 설명한다. 반도체 메모리 장치(200)의 소거 동작 동안 소스층(202)에 공통 소스 라인(CS)의 강전압(Vers)이 인가될 수 있다. 예컨대, 상기 강전압(Vers)의 목표 전압은 18V 내지 20V일 수 있다. 반도체 메모리 장치(200)의 소거 동작 동안, GIDL 라인(131)으로 GIDL 전압(VGIDL)이 인가될 수 있다. GIDL 전압(VGIDL)은 상기 전압(Vers)과 일정한 전위차를 유지하며 인가될 수 있다. 반도체 메모리 장치(200)의 소거 동작 동안, 제1 워드라인(135-1)으로 워드라인 전압(VWL)이 인가될 수 있다. 예컨대, 워드라인 전압(VWL)은 소거 동작 수행중일 때 소거 전압인 0V일 수 있다.
도 7은 본 발명의 몇몇 실시예들에 따른 메모리 셀 어레이(210) 내 셀 스트링(CSTR)과 로우 디코더(293)의 일부를 나타내는 회로도이다. 도 8 내지 도 9는 본 발명의 몇몇 실시예들에 따른 복수의 게이트 전극층(230) 내 워드라인 그룹(WG1-WG3)을 설명하기 위한 도면이다. 도 8 및 도 9는 복수의 워드라인들(235-1~235-n) 내에서 제1 내지 제3 워드라인 그룹(WG1-WG3)을 구분하는 예시적인 방법을 설명한다.
도 5 및 도 7 내지 도 9를 참조하면, 로우 디코더(293)는 복수의 패스 트랜지스터(293_1-293_7)을 포함한다. 패스 트랜지스터의 개수는 메모리 셀 어레이(210)의 메모리 셀 블록에 적층되는 게이트 전극층의 개수에 밀접한 관계를 맺으며, 메모리 셀 블록에 적층되는 게이트 전극층의 개수에 따라 변동될 수 있다.
복수의 패스 트랜지스터(293_1-293_7)는 GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)을 포함할 수 있다.
각각의 GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)의 일단은, 각각의 GIDL 라인(231, 237), 접지 선택 라인(232), 복수의 워드라인들(235-1~235-n) 및 스트링 선택 라인(236)을 통해, GIDL 트랜지스터(GDT), 접지 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터(MCT_1 내지 MCT_n), 스트링 선택 트랜지스터(SST)의 게이트들과 각각 연결될 수 있다.
각각의 GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)의 타단은, 로우 디코더(293)에 포함되는 각각의 GIDL 게이트 구동 신호 라인(GDS), 접지 선택 구동 신호 라인(GS), 워드라인 구동 신호 라인(SI1-SIn) 및 스트링 선택 구동 신호 라인(SS)과 연결될 수 있다.
GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)의 게이트들에 동일한 블록 신호(BS)가 제공되어, GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)는 블록 신호(BS)에 의해 함께 제어될 수 있다.
본 발명의 몇몇 실시예에 따른 복수의 게이트 전극(230) 내 복수의 워드라인들(235-1~235-n)들은, 제1 내지 제3 워드라인 그룹(WG1, WG2, WG3)을 포함한다.
제1 워드라인 그룹(WG1)은 기판(201)으로부터 제3 방향(D3)으로 연속적으로 배치되는 제1 내지 제3 워드라인(WL1-WL3)을 포함한다. 제2 워드라인 그룹(WG2)은, 제1 워드라인 그룹(WG1) 상에서, 기판(201)으로부터 제3 방향(D3)으로 연속적으로 배치되는 제k 내지 제k+1 워드라인(WLk-WLk+1)을 포함한다. 제3 워드라인 그룹(WG3)은, 제2 워드라인 그룹(WG2) 상에서, 기판(201)으로부터 제3 방향(D3)으로 연속적으로 배치되는 제n-1 내지 제n 워드라인(WLn-1-WLn)을 포함한다.
제1 내지 제3 워드라인 그룹(WG1-WG3)은 기판(201)을 기준으로 제3 방향(D3)으로 순서대로 적층된다.
도 8은 복수의 워드라인들(235-1~235-n) 중 어느 하나의 워드라인에 연결된 메모리 셀들의 전압 분포를 도시한다. 도 8의 가로축은 메모리 셀의 전압(V)로 정의되고, 도 8의 세로축은 메모리 셀의 개수로 정의될 수 있다. 설명의 편의상, 메모리 셀은 트리플 레벨 셀(TLC)인 것으로 가정한다. 트리플 레벨 셀은 제1 내지 제7 문턱 전압(Vth1-Vth7)에 따라 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1-P7)를 가질 수 있다.
소거 상태(E)를 갖는 메모리 셀들은 소거 산포폭(E_intv)을 갖는다. 소거 산포폭(E_intv)이 클수록 딥 이레이즈(Deep Erase)로 소거 상태(E)를 갖는 메모리 셀 분포가 많아짐을 의미한다. 딥 이레이즈(Deep Erase)된 메모리 셀들은 인접한 메모리 셀의 데이터 리텐션(data retention) 특성을 열화시켜, 워드라인의 소거 산포폭(E_intv)이 클수록 반도체 메모리 장치(200)의 신뢰성이 열화된다.
도 9은 복수의 워드라인들(235-1~235-n)에 따른 소거 산포폭(E_intv)를 도시한다. 도 9의 가로축은 기판(201)을 기준으로 복수의 워드라인들(235-1~235-n)의 적층 순서로 정의되고, 도 9의 세로축은 소거 산포폭(E_intv)로 정의될 수 있다.
복수의 워드라인들(235-1~235-n)의 하단부에서부터 적층 순서가 상승할수록 소거 산포폭(E_intv)이 커지고, 제i 워드라인(WLi)을 기준으로 적층 순서가 상승할수록 소거 산포폭(E_intv)이 급격히 감소하고, 제x 워드라인(WLx)을 기준으로 적층 순서가 상승할수록 소거 산포폭(E_intv)이 급격히 증가하며, i는 3보다 크고 k보다 작고, x는 k+1보다 크고 n-1보다 작다.
제1 워드라인 그룹(WG1)은 제1 워드라인(WL1)부터 제i 워드라인(WLi)까지 연속적으로 배치되는 복수의 워드라인을 포함하고, 제2 워드라인 그룹(WG2)은 제i 워드라인(WLi)부터 제x 워드라인(WLx)까지 연속적으로 배치되는 복수의 워드라인을 포함하고, 제3 워드라인 그룹(WG3)은 제x 워드라인(WLx)부터 제n 워드라인(WLn)까지 연속적으로 배치되는 복수의 워드라인을 포함할 수 있다. 상기 구분 방법에 따라, 제1 워드라인 그룹(WG1)에 포함되는 워드라인의 소거 산포폭(E_intv)은 제2 워드라인 그룹(WG2)에 포함되는 워드라인의 소거 산포폭(E_intv)보다 클 수 있고, 제3 워드라인 그룹(WG3)에 포함되는 워드라인의 소거 산포폭(E_intv)은 제2 워드라인 그룹(WG2)에 포함되는 워드라인의 소거 산포폭(E_intv)보다 클 수 있다.
뿐만 아니라, 제3 워드라인 그룹(WG3)이 제1 및 제2 워드라인 그룹(WG1-WG2)보다 기판(201)으로부터 높게 배치되어, 제3 워드라인 그룹(WG3) 내 메모리 셀의 수직 절연층(271)에 대한 제2 방향(D2)으로의 두께가 제1 및 제2 워드라인 그룹(WG1-WG2) 내 메모리 셀의 수직 절연층(271)에 대한 제2 방향(D2)으로의 두께보다 두껍다.
도 9에서 워드라인 그룹(WG1-WG3)의 구분을 소거 산포폭(E_intv)을 기준으로 분류하였지만, 상기 예시는 본 발명의 기술적 사상을 제한하지 않으며 도 1 및 도 2의 정보 메모리 셀 블록(iBLK)에 저장된 메모리 셀들의 문턱 전압(Vth) 데이터, 프로그램 전압, 소거 전압 및 전압 인가 시간 등을 기준으로 구분할 수 있다.
도 10는 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록 내 셀 스트링과 로우 디코더의 일부를 나타내는 회로도이다. 설명의 편의를 위해, 도 10을 참조하여 도 7에서 설명한 것과 다른 점을 중심으로 설명한다.
GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)의 게이트들은 서로 전기적으로 분리된다.
각각의 GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)의 게이트에, GIDL 패스 신호(PS_gd), 접지 선택 패스 신호(PS_g), 복수의 워드라인 패스 신호(PS_1-PS_n) 및 스트링 선택 패스 신호(PS_s)가 각각 입력된다.
GIDL 패스 트랜지스터(293_1, 293_7), 접지 선택 패스 트랜지스터(293_2), 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 스트링 선택 패스 트랜지스터(293_6)는 개별적으로 제어될 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다.
도 7 및 도 11을 참조하면, 공통 소스 라인(CSL)의 전압(Vers)은 제0 시간(t0)에서 전이 전압(Vt-)로 전이되고, 램프 업 구간(Rup, t0-t1)동안 공통 소스 라인(CSL)의 전압(Vers)은 목표 전압(Vtar)으로 상승한다. 공통 소스 라인(CSL)의 전압(Vers)의 상승에 따라, 도 5의 수직 채널층(260)의 채널 포텐셜(P_CH)이 상승한다. 제0 시간(t0)에, 제1 내지 제3 워드라인 그룹(WG1-WG3) 내 워드라인의 전압(VWG1-VWG3)은 소거 전압(V-e)으로 접지 전압(예, 0V)일 수 있다.
제1 시간(t1)에 공통 소스 라인(CSL)의 전압(Vers)이 목표 전압(Vtar)에 도달한 이후, 제1 실행 구간(EXE1, t1-t2)동안 공통 소스 라인(CSL)의 전압(Vers)이 목표 전압(Vtar)로 유지되고 채널 포텐셜(P_CH)은 수렴 전위 레벨(a1)까지 상승한다.
제2 시간(t2)에 채널 포텐셜(P_CH)의 수렴 전위 레벨(a1) 도달 이후, 제2 실행 구간(EXE2, t2-t3)동안 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 복수의 워드라인 구동 신호 라인(SI1-SIn)에 의해 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)이 금지 전압(Vf)으로 상승한다. 상기 금지 전압(Vf)으로의 상승에 따라, 제2 실행 구간(EXE2, t2-t3)에서 채널 포텐셜(P_CH)은 커플업 전위(a2)로 함께 상승된다.
금지 전압(Vf)은 소거 전압(V-e)에 비해 고전압이고, 고전압인 금지 전압(Vf)이 인가되는 경우, 제2 워드라인 그룹(WG2) 내 워드라인과 채널 포텐셜(P_CH) 사이의 전위차는 비교적 작을 수 있다. 따라서, 비교적 작은 전위차로 인해, 전하 저장막(271b, 도 6 참조)에 트랩(trap)된 전하가 디트랩(de-trap)되기 위해 필요한 전위차가 형성되지 않아, 전하는 배출되지 않을 수 있다.
제3 시간(t3)에 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)이 소거 전압(Ve)으로 하강하고, 제3 실행 구간(EXE3, t3-t4)동안 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)은 소거 전압(Ve)으로 유지된다. 상기 소거 전압(Ve)으로의 하강에 따라, 제3 실행 구간(EXE3, t3-t4)에서 채널 포텐셜(P_CH)은 수렴 전위 레벨(a1)로 함께 하강된다.
제4 시간(t4)에 복수의 워드라인 패스 트랜지스터(293_5_1-293_5_n) 및 복수의 워드라인 구동 신호 라인(SI1-SIn)에 의해 제1 워드라인 그룹(WG1) 내 워드라인의 전압(VWG1)이 금지 전압(Vf)으로 상승하고, 제4 실행 구간(EXE4, t4-t5)동안 제1 워드라인 그룹(WG1) 내 워드라인의 전압(VWG1)은 금지 전압(Vf)으로 유지된다. 상기 금지 전압(Vf)으로의 상승에 따라, 제4 실행 구간(EXE4, t4-t5)에서 채널 포텐셜(P_CH)은 커플업 전위(a2)로 함께 상승된다.
제5 시간(t5) 이후, 제1 내지 제3 워드라인 그룹(WG1-WG3) 내 워드라인의 전압(VWG1-VWG3)은 금지 전압(V-f)으로 상승하고, 램프 다운 구간(Rdown, t5-t6)동안 공통 소스 라인(CSL)의 전압(Vers)은 접지 전압으로 하강하고, 이에 따라 채널 포텐셜(P_CH) 또한 하강한다.
제0 시간부터 제6 시간(t0-t6)까지 복수의 워드라인들(235-1~235-n) 전체에 대한 소거 동작이 수행된다. 워드라인에 상대적으로 저전압인 소거 전압(Ve)이 인가되는 경우, 복수의 워드 라인(235-1~235-n)의 전압과 채널 포텐셜(P_CH)의 전압 사이의 전위차는 비교적 클 수 있다. 따라서, 비교적 큰 전위차에 의해, 전하 저장막(271b, 도 6 참조)에 트랩(trap)된 전하가 디트랩(de-trap)되어 수직 채널층(260)을 통해 기판(201)으로 배출될 수 있다.
상기 전체 소거 동작 중, 제1 내지 제3 실행 구간(EXE1-EXE3)동안 제1 워드라인 그룹(WG1) 내 워드라인에 대해 소거 실행(E_EXE)이 수행된다. 제1 워드라인 그룹(WG1) 내 워드라인은 제1 실행 구간(EXE1) 동안 수렴 전위(a1)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다. 제1 워드라인 그룹(WG1) 내 워드라인은 제2 실행 구간(EXE2) 동안 커플업 전위(a2)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다. 제1 워드라인 그룹(WG1) 내 워드라인은 제3 실행 구간(EXE3) 동안 수렴 전위(a1)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다.
상기 전체 소거 동작 중, 제3 및 제4 실행 구간(EXE3, EXE4)동안 제2 워드라인 그룹(WG2) 내 워드라인에 대해 소거 실행(E_EXE)이 수행된다. 제2 워드라인 그룹(WG2) 내 워드라인은 제3 실행 구간(EXE3) 동안 수렴 전위(a1)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다. 제2 워드라인 그룹(WG2) 내 워드라인은 제4 실행 구간(EXE4) 동안 커플업 전위(a2)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다.
상기 전체 소거 동작 중, 제1 내지 제4 실행 구간(EXE1-EXE4)동안 제3 워드라인 그룹(WG3) 내 워드라인에 대해 소거 실행(E_EXE)이 수행된다. 제3 워드라인 그룹(WG3) 내 워드라인은 제2 실행 구간(EXE2) 동안 커플업 전위(a2)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다. 제3 워드라인 그룹(WG3) 내 워드라인은 제3 실행 구간(EXE3) 동안 수렴 전위(a1)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다. 제3 워드라인 그룹(WG2) 내 워드라인은 제4 실행 구간(EXE4) 동안 커플업 전위(a2)와 소거 전압(Ve)을 기초로 소거 실행(E_EXE)를 수행한다.
도 12은 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다. 설명의 편의를 위해, 도 12을 참조하여 도 11에서 설명한 것과 다른 점을 중심으로 설명한다.
제2 시간(t2)에 채널 포텐셜(P_CH)의 수렴 전위 레벨(a1) 도달 이후, 제2 실행 구간(EXE2, t2-t3)동안 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)은 단위 전압(Vst)의 스텝 업 형태로 금지 전압(Vf)까지 상승한다. 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)은 일정한 시간 간격으로 단위 전압(Vst) 크기만큼 상승하여, 제2 실행 구간(EXE2, t2-t3)내 도달 시점(tc)에 금지 전압(Vf)까지 상승한다.
도 13은 본 발명의 또 다른 몇몇 실시예들에 따른 메모리 셀 블록의 소거 동작을 설명하기 위한 도면이다. 설명의 편의를 위해, 도 13을 참조하여 도 11에서 설명한 것과 다른 점을 중심으로 설명한다.
제2 시간(t2)에 채널 포텐셜(P_CH)의 수렴 전위 레벨(a1) 도달 이후, 제2 실행 구간(EXE2, t2-t3)동안 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)은 일정한 주기를 갖는 펄스 형태(P1-P4)로 금지 전압(Vf)까지 상승한다. 제2 워드라인 그룹(WG2) 내 워드라인의 전압(VWG2)은 일정한 주기로 금지 전압(Vf)과 소거 전압(Ve) 사이를 반복하면서 금지 전압(Vf)으로 상승한다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 효과를 설명하기 위한 그래프들이다.
도 7, 도 11, 도 14 및 도 15를 참조하면, 반도체 메모리 장치(200)의 상기 전체 소거 동작은, 워드라인 그룹을 구분하여 금지 전압 인가하여, 채널 포텐셜(P_CH)를 상승시켜 소거 실행(E_EXE)을 수행하여 메모리 셀들의 소거 산포폭(E_intv)을 줄여줄 수 있다.
또한 최상단에 배치되는 제3 워드라인 그룹(WG3) 내 워드라인에 대해서는 소거 동작이 수행되는 동안(t0-t6) 지속적으로 소거 실행(E_EXE)을 수행할 수 있다. 제3 워드라인 그룹(WG3) 내 워드라인의 경우, 수직 절연층(271)의 두께가 다른 워드라인 그룹 내 워드라인들에 비해 두껍기 때문에 소거 동작이 신뢰성 있게 동작하고, 메모리 셀들의 소거 산포폭(E_intv)을 줄이기 위해 다른 워드라인 그룹 내 워드라인들에 비해 더 많은 소거 동작 시간을 요한다. 상기 반도체 메모리 장치(200)의 상기 전체 소거 동작은 채널 구조체의 구조적 특성을 반영한다.
상기 전체 소거 동작을 통해 반도체 메모리 장치(200) 내 메모리 셀들의 소거 산포폭(E_intv) 감소시키고, 소거 산포폭(E_intv)를 통해 인접한 메모리 셀들의 데이터 리텐션 특성을 개선시키며 전체적인 반도체 메모리 장치(200)의 신뢰성을 향상시킨다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치(400)에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
반도체 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
반도체 메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(310), 층간 절연층(315), 제1 기판(310)에 형성되는 복수의 회로 소자들(320a, 320b, 320c), 복수의 회로 소자들(320a, 320b, 320c) 각각과 연결되는 제1 메탈층(330a, 330b, 330c), 제1 메탈층(330a, 330b, 330c) 상에 형성되는 제2 메탈층(340a, 340b, 340c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(330a, 330b, 330c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(340a, 340b, 340c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본원에서는 제1 메탈층(330a, 330b, 330c)과 제2 메탈층(340a, 340b, 340c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(340a, 340b, 340c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(340a, 340b, 340c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(340a, 340b, 340c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(315)은 복수의 회로 소자들(320a, 320b, 320c), 제1 메탈층(330a, 330b, 330c), 및 제2 메탈층(340a, 340b, 340c)을 커버하도록 제1 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(340b) 상에 하부 본딩 메탈(371b, 372b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(371b, 372b)은 셀 영역(CELL)의 상부 본딩 메탈(471b, 472b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(371b, 372b)과 상부 본딩 메탈(471b, 472b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(471b, 472b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(371b, 372b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(401)과 공통 소스 라인(402)을 포함할 수 있다. 제2 기판(401) 상에는, 제2 기판(401)의 상면에 수직하는 방향(D3)을 따라 복수의 게이트 전극층들(431-438; 430)이 적층될 수 있다. 복수의 게이트 전극층(430)은 워드라인 및 워드라인들의 상부 및 하부 각각에 배치되는 스트링 선택 라인들과 접지 선택 라인을 포함할 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들이 배치될 수 있다. 제2 기판(401) 및 공통 소스 라인(402)은 도 5의 기판(201) 및 소스층(202)에 대응할 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(401)의 상면에 수직하는 방향으로 연장되어 복수의 게이트 전극층(430)을 관통할 수 있다. 채널 구조체(CH)는 전하 저장막, 수직 채널층, 및 매립 절연층 등을 포함할 수 있으며, 수직 채널층은 제1 메탈층(483c) 및 제2 메탈층(385c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(483c)은 비트라인 컨택일 수 있고, 제2 메탈층(385c)은 비트라인일 수 있다. 일 실시예에서, 비트라인은 제2 기판(401)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있다.
도 16에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(495)를 제공하는 회로 소자들(320c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(471c, 472c)과 연결되며, 상부 본딩 메탈(471c, 472c)은 페이지 버퍼(495)의 회로 소자들(320c)에 연결되는 하부 본딩 메탈(371c, 372c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(441-447; 440)와 연결될 수 있다. 복수의 게이트 전극층(430)과 셀 컨택 플러그들(440)은, 제2 방향(D2)을 따라 복수의 게이트 전극층(430) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 복수의 게이트 전극층(430)에 연결되는 셀 컨택 플러그들(440)의 상부에는 제1 메탈층(483b)과 제2 메탈층(485b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(440)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(471b, 472b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(371b, 372b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(440)은 주변 회로 영역(PERI)에서 로우 디코더(494)를 제공하는 회로 소자들(320b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(494)를 제공하는 회로 소자들(320b)의 동작 전압은, 페이지 버퍼(495)를 제공하는 회로 소자들(320c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(495)를 제공하는 회로 소자들(320c)의 동작 전압이 로우 디코더(494)를 제공하는 회로 소자들(320b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(480)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(480)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(402)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(480) 상부에는 제1 메탈층(483a)과 제2 메탈층(485a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(480), 제1 메탈층(483a), 및 제2 메탈층(485a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(305, 405)이 배치될 수 있다. 도 16를 참조하면, 제1 기판(310)의 하부에는 제1 기판(310)의 하면을 덮는 하부 절연막(301)이 형성될 수 있으며, 하부 절연막(301) 상에 제1 입출력 패드(305)가 형성될 수 있다. 제1 입출력 패드(305)는 제1 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(320a, 320b, 320c) 중 적어도 하나와 연결되며, 하부 절연막(301)에 의해 제1 기판(310)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(303)와 제1 기판(310) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(303)와 제1 기판(310)을 전기적으로 분리할 수 있다.
도 16을 참조하면, 제2 기판(401)의 상부에는 제2 기판(401)의 상면을 덮는 상부 절연막(406)이 형성될 수 있으며, 상부 절연막(401) 상에 제2 입출력 패드(405)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그(403)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(320a, 320b, 320c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(403)가 배치되는 영역에는 제2 기판(401) 및 공통 소스 라인(402) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(405)는 제3 방향(D3)에서 복수의 게이트 전극층(430)과 오버랩되지 않을 수 있다. 도 16를 참조하면, 제2 입출력 컨택 플러그(403)는 제2 기판(401)의 상면에 평행한 방향에서 제2 기판(401)과 분리되며, 셀 영역(CELL)의 층간 절연층(415)을 관통하여 제2 입출력 패드(405)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(305)와 제2 입출력 패드(405)는 선택적으로 형성될 수 있다. 일례로, 반도체 메모리 장치(400)는 제1 기판(310)의 상부에 배치되는 제1 입출력 패드(305)만을 포함하거나, 또는 제2 기판(401)의 상부에 배치되는 제2 입출력 패드(405)만을 포함할 수 있다. 또는, 반도체 메모리 장치(400)가 제1 입출력 패드(305)와 제2 입출력 패드(405)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
반도체 메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(472a)과 동일한 형태의 하부 메탈 패턴(373a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(373a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(340b) 상에는 하부 본딩 메탈(371b, 372b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(371b, 372b)은 셀 영역(CELL)의 상부 본딩 메탈(471b, 472b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(352)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(352)과 동일한 형태의 상부 메탈 패턴(492)을 형성할 수 있다. 예시적인 실시예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(492) 상에는 콘택을 형성하지 않을 수 있다.
예시적 실시예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 콘택이 형성되지 않을 수 있다.
도 17은 본 발명의 몇몇 실시예에 따른 스토리지 장치(1010a, 1010b)가 적용된 시스템(1000)을 도시한 도면이다.
도 17의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 17의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 17을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1001), 메모리(1020a, 1020b) 및 스토리지 장치(1010a, 1010b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1001)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1001)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1001)는 하나 이상의 CPU 코어(1002)를 포함할 수 있으며, 메모리(1020a, 1020b) 및/또는 스토리지 장치(1010a, 1010b)를 제어하기 위한 컨트롤러(1003)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1001)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1004)를 더 포함할 수 있다. 이와 같은 가속기(1004)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1001)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1020a, 1020b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1020a, 1020b)는 메인 프로세서(1001)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1010a, 1010b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1020a, 1020b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1010a, 1010b)는 스토리지 컨트롤러(1100a, 1100b)와, 스토리지 컨트롤러(1100a, 1100b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1200a, 1200b)를 포함할 수 있다. 비휘발성 메모리(1200a, 1200b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1010a, 1010b)는 메인 프로세서(1001)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1001)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1100a, 1100b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1010a, 1010b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다. 스토리지 장치(1010a, 1010b)는 도 1의 스토리지 장치(10)에 대응된다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CSTR: 메모리 셀 스트링
BL: 비트 라인
CSL: 공통 소스 라인 GDT: GIDL 트랜지스터 GST: 접지 선택 트랜지스터 MCT1~MCTn: 메모리 셀 트랜지스터 SST: 스트링 선택 트랜지스터 GIDL: GIDL 라인 GSL: 접지 선택 라인 WL1~WLn: 워드라인
SSL: 스트링 선택 라인 293: 로우 디코더
293_1: GIDL 패스 트랜지스터 293_2: 접지 선택 패스 트랜지스터
293_5_1-293_5_n: 워드라인 패스 트랜지스터
293_6: 스트링 선택 패스 트랜지스터
GDS: GIDL 게이트 구동 신호 라인 GS: 접지 선택 구동 신호 라인 SI1~SIn: 워드라인 구동 신호 라인 SS: 스트링 선택 구동 신호 라인
BS: 블록 신호
CSL: 공통 소스 라인 GDT: GIDL 트랜지스터 GST: 접지 선택 트랜지스터 MCT1~MCTn: 메모리 셀 트랜지스터 SST: 스트링 선택 트랜지스터 GIDL: GIDL 라인 GSL: 접지 선택 라인 WL1~WLn: 워드라인
SSL: 스트링 선택 라인 293: 로우 디코더
293_1: GIDL 패스 트랜지스터 293_2: 접지 선택 패스 트랜지스터
293_5_1-293_5_n: 워드라인 패스 트랜지스터
293_6: 스트링 선택 패스 트랜지스터
GDS: GIDL 게이트 구동 신호 라인 GS: 접지 선택 구동 신호 라인 SI1~SIn: 워드라인 구동 신호 라인 SS: 스트링 선택 구동 신호 라인
BS: 블록 신호
Claims (20)
- 기판 내에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층;
상기 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체;
상기 소스층 상에 배치되며, 상기 채널 구조체의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 상기 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하는 제1 워드라인 그룹 및 상기 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하는 제2 워드라인 그룹을 포함하는 복수의 게이트 전극 및
상기 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되,
소거 동작 동안, 상기 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 상기 제2 워드라인 그룹에 금지 전압이 인가되고 상기 제2 워드라인 그룹에 소거 전압이 인가되고,
상기 소거 동작 동안, 상기 제1 구간 이후의 제2 구간에서 상기 제1 워드라인 그룹에 상기 금지 전압이 인가되고 상기 제1 워드라인 그룹에 상기 소거 전압이 인가되는 반도체 메모리 장치. - 제1항에 있어서,
상기 금지 전압은, 상기 소거 전압보다 높은 반도체 메모리 장치. - 제1항에 있어서,
상기 복수의 게이트 전극은, 게이트 유도 드레인 누설(GIDL) 라인을 포함하는 반도체 메모리 장치. - 제3항에 있어서,
상기 소스층은 상기 수직 채널층을 따라 연장된 공통 소스 연장 영역을 더 포함하고,
상기 공통 소스 연장 영역은, 상기 게이트 유도 드레인 누설 라인의 적어도 일부와 중첩되는 반도체 메모리 장치. - 제1항에 있어서,
상기 복수의 게이트 전극은, 연속적으로 배치되는 제5 게이트 전극과 제6 게이트 전극를 포함하는 제3 워드라인 그룹을 더 포함하고,
상기 소거 동작 동안, 상기 제1 및 제2 구간에서 상기 제3 워드라인 그룹에 상기 소거 전압이 인가되는 반도체 메모리 장치. - 제5항에 있어서,
상기 제1 내지 제3 워드라인 그룹은, 상기 기판에서부터 순서대로 적층된 반도체 메모리 장치. - 제6항에 있어서,
상기 수직 절연층은, 상기 기판에서부터 상기 제1 방향으로 연장되면서 상기 복수의 게이트 전극이 연장되는 제2 방향으로의 두께가 두껍게 배치되는 반도체 메모리 장치. - 제1항에 있어서,
상기 제2 워드라인 그룹에 대한 금지 전압 인가 시점에 대응하여, 상기 수직 채널층의 채널 포텐셜이 상승되는 반도체 메모리 장치. - 제8항에 있어서,
상기 제2 워드라인 그룹에 대한 소거 전압 인가 시점과 상기 제1 워드라인에 대한 금지 전압 인가 시점 사이에, 상기 채널 포텐셜이 하강되는 반도체 메모리 장치. - 기판 내에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층;
상기 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체;
상기 소스층 상에 배치되며, 상기 채널 구조체의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 상기 기판으로부터 상기 제1 방향 순서대로 배치되는 제1 내지 제3 워드라인 그룹을 포함하는 복수의 게이트 전극 및
상기 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되,
소거 동작 동안, 상기 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 상기 제2 워드라인 그룹에 금지 전압이 인가되고 상기 제2 워드라인 그룹에 소거 전압이 인가되고,
상기 소거 동작 동안, 상기 제1 구간 이후의 제2 구간에서 상기 제1 워드라인 그룹에 상기 금지 전압이 인가되고 상기 제1 워드라인 그룹에 상기 소거 전압이 인가되고,
상기 소거 동작 동안, 상기 제1 및 제2 구간에서 상기 제3 워드라인 그룹에 상기 소거 전압이 인가되는 반도체 메모리 장치. - 제10항에 있어서,
상기 제1 워드라인 그룹은 상기 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하고,
상기 제2 워드라인 그룹은 상기 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하고,
상기 제3 워드라인 그룹은 상기 제1 방향으로 연속적으로 배치되는 제5 게이트 전극과 제6 게이트 전극를 포함하는 반도체 메모리 장치. - 제10항에 있어서,
상기 제1 내지 제3 워드라인 그룹은 상기 기판으로부터 순차적으로 적층된 반도체 메모리 장치. - 제10항에 있어서,
상기 복수의 게이트 전극은, 게이트 유도 드레인 누설(GIDL) 라인을 포함하는 반도체 메모리 장치. - 제10항에 있어서,
상기 제2 워드라인 그룹에 대한 금지 전압 인가 시점에 대응하여, 상기 수직 채널층의 채널 포텐셜이 상승되는 반도체 메모리 장치. - 제14항에 있어서,
상기 제2 워드라인 그룹에 대한 금지 전압 인가는, 복수의 펄스파 형태로 인가되는 반도체 메모리 장치. - 비휘발성 메모리 장치; 및
상기 비휘발성 메모리 장치와 전기적으로 연결된 컨트롤러를 포함하되,
상기 비휘발성 메모리 장치는,
기판 내에 배치되고, 제1 도전형의 불순물이 도핑된 도전 물질을 포함하는 소스층과
상기 기판 상에 배치되고, 수직 절연층과 수직 채널층을 포함하고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조체와
상기 소스층 상에 배치되며, 상기 채널 구조체의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극으로, 상기 제1 방향으로 연속적으로 배치되는 제1 게이트 전극과 제2 게이트 전극를 포함하는 제1 워드라인 그룹 및 상기 제1 방향으로 연속적으로 배치되는 제3 게이트 전극과 제4 게이트 전극를 포함하는 제2 워드라인 그룹을 포함하는 복수의 게이트 전극과
상기 복수의 게이트 전극에 연결된 복수의 패스 트랜지스터 및
상기 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하되,
소거 동작 동안, 상기 공통 소스 라인의 전압이 목표 전압에 도달한 후 제1 구간에서 상기 제2 워드라인 그룹에 금지 전압이 인가되고 상기 제2 워드라인 그룹에 소거 전압이 인가되고,
상기 소거 동작 동안, 상기 제1 구간 이후의 제2 구간에서 상기 제1 워드라인 그룹에 상기 금지 전압이 인가되고 상기 제1 워드라인 그룹에 상기 소거 전압이 인가되는 스토리지 시스템. - 제16항에 있어서,
상기 복수의 게이트 전극은, 연속적으로 배치되는 제5 게이트 전극과 제6 게이트 전극를 포함하는 제3 워드라인 그룹을 더 포함하고,
상기 소거 동작 동안, 상기 제1 및 제2 구간에서 상기 제3 워드라인 그룹에 상기 소거 전압이 인가되는 스토리지 시스템. - 제17항에 있어서,
상기 제1 내지 제3 워드라인 그룹은, 상기 기판에서부터 순서대로 적층된 스토리지 시스템. - 제16항에 있어서,
상기 복수의 패스 트랜지스터의 게이트로 동일한 블록 신호를 제공하여, 상기 복수의 게이트 전극에 전압 인가하는 스토리지 시스템. - 제16항에 있어서,
상기 복수의 패스 트랜지스터는 상기 제1 게이트 전극에 연결된 제1 패스 트랜지스터, 상기 제3 게이트 전극에 연결된 제2 패스 트랜지스터를 포함하고,
각각의 상기 제1 패스 트랜지스터의 게이트와 상기 제2 패스 트랜지스터의 게이트에 패스 신호가 각각 제공되는 스토리지 시스템.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210097506A KR20230016270A (ko) | 2021-07-26 | 2021-07-26 | 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 스토리지 시스템 |
| US17/712,238 US11881268B2 (en) | 2021-07-26 | 2022-04-04 | Semiconductor memory device and storage system including semiconductor memory device |
| CN202210790675.5A CN115691618A (zh) | 2021-07-26 | 2022-07-05 | 半导体存储设备和包括半导体存储设备的储存系统 |
| US18/545,144 US20240153563A1 (en) | 2021-07-26 | 2023-12-19 | Semiconductor memory device and storage system including semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210097506A KR20230016270A (ko) | 2021-07-26 | 2021-07-26 | 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 스토리지 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230016270A true KR20230016270A (ko) | 2023-02-02 |
Family
ID=84977362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210097506A KR20230016270A (ko) | 2021-07-26 | 2021-07-26 | 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 스토리지 시스템 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11881268B2 (ko) |
| KR (1) | KR20230016270A (ko) |
| CN (1) | CN115691618A (ko) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5248541B2 (ja) | 2010-03-05 | 2013-07-31 | 株式会社東芝 | 半導体記憶装置の動作方法 |
| JP2012203969A (ja) | 2011-03-25 | 2012-10-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR102005845B1 (ko) | 2015-03-07 | 2019-08-01 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 및 이의 구동 방법 |
| KR102347182B1 (ko) | 2015-09-04 | 2022-01-04 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 |
| US9711228B1 (en) | 2016-05-27 | 2017-07-18 | Micron Technology, Inc. | Apparatus and methods of operating memory with erase de-bias |
| KR102374103B1 (ko) * | 2018-01-16 | 2022-03-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법 |
| US10964398B2 (en) | 2018-09-28 | 2021-03-30 | Samsung Electronics Co., Ltd. | Memory device and a storage system using the same |
| JP2021026786A (ja) | 2019-08-06 | 2021-02-22 | キオクシア株式会社 | 半導体記憶装置 |
| US11114165B2 (en) * | 2019-09-03 | 2021-09-07 | Samsung Electronics Co., Ltd. | Semiconductor devices having increased efficiency in generation of gate-induced drain leakage current without insulation deterioration and methods of operating the same |
-
2021
- 2021-07-26 KR KR1020210097506A patent/KR20230016270A/ko active Search and Examination
-
2022
- 2022-04-04 US US17/712,238 patent/US11881268B2/en active Active
- 2022-07-05 CN CN202210790675.5A patent/CN115691618A/zh active Pending
-
2023
- 2023-12-19 US US18/545,144 patent/US20240153563A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20240153563A1 (en) | 2024-05-09 |
| US20230022639A1 (en) | 2023-01-26 |
| US11881268B2 (en) | 2024-01-23 |
| CN115691618A (zh) | 2023-02-03 |
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