KR101810640B1 - 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법에 관한 것이다. 상기 불휘발성 메모리 장치는, 읽기 동작 시, 인접 메모리 셀로 인한 커플링을 보상하는 읽기 동작을 수행한다. 상기 불휘발성 메모리 장치의 읽기 동작은, 선택 메모리 셀에 인접한 인접 메모리 셀의 프로그램 상태를 참조하여, 상기 선택 메모리 셀의 읽기 결과에 존재하는 커플링의 영향을 제거한다. 이를 위해, 상기 선택 메모리 셀을 읽기 전에 상기 인접 메모리 셀에 대한 읽기 동작이 선택적으로 수행된다. 상기 선택 메모리 셀의 데이터를 센싱할 때, 인접 메모리 셀의 프로그램 상태에 따라 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작이 수행된다.

Description

불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 포함한다. 불휘발성 메모리 장치에는 메모리 셀 트랜지스터의 구조에 따라 플래시 메모리(Flash Memory), 강유전체 램(Ferroelectric RAM: FRAM), 마그네틱 램(Magnetic RAM: MRAM), 상 변화 램(Phase change RAM: PRAM)등이 포함된다.
불휘발성 메모리 장치 중에서 플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트랜지스터들이 병렬로 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트랜지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.
플래시 메모리 장치의 메모리 셀들은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 프로그램된 메모리 셀은 N(N은 1이상의 정수)개의 프로그램 상태(또는 프로그램된 데이터 값)에 대응되는 문턱 전압 분포들 중에서 어느 하나의 문턱 전압을 갖는다.
프로그램 동작 시, 선택된 메모리 셀과 인접한 메모리 셀 사이에서는 커플링 현상이 발생될 수 있다. 커플링 현상은 선택 메모리 셀의 문턱 전압 분포들 각각이 넓어지게 하고, 인접한 문턱 전압 분포들 사이의 간격이 좁아지게 한다. 그러한 커플링을 “전계 커플링(electric field coupling)” 또는 “F-poly 커플링”이라 한다. 커플링으로 인해 인접한 메모리 셀의 문턱 전압 분포가 변화하고 인접한 문턱 전압 분포들 사이의 간격이 좁아질수록, 메모리 셀의 데이터를 신뢰성 있게 읽어내기가 어려워진다. 이와 같은 문제는 셀 당 저장되는 데이터 비트의 수가 증가할수록 증가하게 된다.
본 발명의 목적은 메모리 셀들 사이의 커플링을 보상하여 데이터의 신뢰성을 높일 수 있는 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 다른 목적은 읽기 동작 속도가 빠른 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택 메모리 셀의 인접 메모리 셀에 저장된 데이터를 센싱하는 단계; 상기 센싱된 인접 메모리 셀의 데이터를 임시 저장하는 단계; 상기 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀에 저장된 데이터를 한 번 이상 센싱하는 단계; 및 상기 센싱된 선택 메모리 셀의 데이터를 임시 저장하는 단계를 포함하되, 상기 저장된 인접 메모리 셀의 데이터는 또 다른 선택 메모리 셀을 읽기 위해서 수행되는 또 다른 인접 메모리 셀의 센싱 시점까지 유지된다.
실시 예에 있어서, 상기 선택 메모리 셀은 2비트 이상의 데이터들을 저장하고, 상기 2비트 이상의 데이터들 각각은 페이지 어드레스에 따라 액세스 가능한 복수의 데이터들로 나뉘어 저장되되, 상기 선택 메모리 셀에 저장된 데이터를 센싱하는 단계는 상기 선택 메모리 셀의 제 1 데이터를 센싱하는 단계인 것을 특징으로 한다.
실시 예에 있어서, 상기 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀의 제 2 데이터를 센싱하는 단계; 및 상기 센싱된 선택 메모리 셀의 제 2 데이터를 임시 저장하는 단계를 더 포함한다.
실시 예에 있어서, 상기 센싱된 선택 메모리 셀의 제 1 데이터를 출력하는 단계를 더 포함하되, 상기 선택 메모리 셀의 제 2 데이터를 센싱하는 단계와 상기 센싱된 선택 메모리 셀의 제 2 데이터를 임시 저장하는 단계는 상기 센싱된 선택 메모리 셀의 제 1 데이터를 출력하는 단계 이전에 수행된다.
실시 예에 있어서, 상기 저장된 선택 메모리 셀의 제 2 데이터는 상기 제 2 데이터에 대한 읽기 요청이 있을 때까지 유지된다.
실시 예에 있어서, 상기 선택 메모리 셀에 저장된 데이터를 센싱하는 단계는 서로 다른 읽기 전압들을 한 번 이상 선택 워드 라인에 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 서로 다른 읽기 전압들 각각은, 상기 선택 메모리 셀이 상기 인접 메모리 셀에 의해서 커플링을 받지 않은 경우의 상기 선택 메모리 셀의 문턱 전압 분포에 따라 설정되는 제 1 읽기 전압; 및 상기 선택 메모리 셀이 상기 인접 메모리 셀에 의해서 커플링을 받은 경우의 상기 선택 메모리 셀의 문턱 전압 분포에 따라 설정되는 제 2 읽기 전압인 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 읽기 전압은 상기 제 2 읽기 전압보다 낮은 것을 특징으로 한다.
실시 예에 있어서, 상기 인접 메모리 셀에 저장된 데이터를 센싱하는 단계는, 상기 인접 메모리 셀의 프로그램 상태가 상기 선택 메모리 셀에 커플링 영향을 주는 프로그램 상태인지의 여부를 판단하는 단계를 포함한다.
실시 예에 있어서, 상기 센싱된 인접 메모리 셀의 데이터를 임시 저장하는 단계는 상기 인접 메모리 셀의 프로그램 상태가 상기 선택 메모리 셀에 커플링 영향을 주는 프로그램 상태인지 아닌지의 여부를 저장하는 단계인 것을 특징으로 한다.
실시 예에 있어서, 상기 읽기 방법은 페이지 어드레스가 순차적으로 증가되어 읽기 동작이 수행되는 순차 읽기 동작 시에 수행하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 선택 워드 라인에 연결된 선택 메모리 셀과 상기 선택 워드 라인에 인접한 워드 라인에 연결된 인접 메모리 셀을 포함하는 메모리 셀 어레이; 상기 선택 메모리 셀의 데이터와 상기 인접 메모리 셀을 읽고, 상기 읽은 데이터들을 임시 저장하는 데이터 입출력 회로; 및 상기 데이터 입출력 회로에 임시 저장된 상기 인접 메모리 셀의 데이터를 참조하여, 상기 선택 메모리 셀을 한 번 이상 읽도록 상기 데이터 입출력 회로를 제어하는 제어 로직을 포함하되, 상기 데이터 입출력 회로는 또 다른 선택 메모리 셀을 읽기 위해서 수행되는 또 다른 인접 메모리 셀의 읽기 동작 전까지 상기 임시 저장된 인접 메모리 셀의 데이터를 유지한다.
실시 예에 있어서, 상기 선택 메모리 셀은 2비트 이상의 데이터들을 저장하고, 상기 2비트 이상의 데이터들 각각은 페이지 어드레스에 따라 액세스 가능한 복수의 데이터들로 나뉘어 저장되되, 상기 제어 로직은 상기 임시 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀의 제 1 데이터와 제 2 데이터를 한 번 이상 읽고 임시 저장하도록 상기 데이터 입출력 회로를 제어한다.
실시 예에 있어서, 상기 데이터 입출력 회로는 상기 선택 메모리 셀의 제 2 데이터에 대한 읽기 요청이 있을 때까지 상기 임시 저장된 제 2 데이터를 유지한다.
실시 예에 있어서, 상기 선택 워드 라인과 상기 인접한 워드 라인에 읽기 전압을 인가하는 전압 발생기를 더 포함한다.
실시 예에 있어서, 상기 전압 발생기는 상기 제어 로직의 제어에 따라 상기 선택 메모리 셀에 저장된 데이터를 한 번 이상 읽기 위한 서로 다른 읽기 전압들을 발생한다.
실시 예에 있어서, 상기 서로 다른 읽기 전압들 각각은, 상기 선택 메모리 셀이 상기 인접 메모리 셀에 의해서 커플링 영향을 받지 않은 경우의 상기 선택 메모리 셀의 문턱 전압 분포에 따라 설정되는 제 1 읽기 전압; 및 상기 선택 메모리 셀이 상기 인접 메모리 셀에 의해서 커플링을 받은 경우의 상기 선택 메모리 셀의 문턱 전압 분포에 따라 설정되는 제 2 읽기 전압인 것을 특징으로 한다.
실시 예에 있어서, 상기 데이터 입출력 회로는 상기 인접 메모리 셀의 데이터에 대한 읽기 결과로서 상기 인접 메모리 셀의 프로그램 상태가 상기 선택 메모리 셀에 커플링 영향을 주는 프로그램 상태인지 아닌지의 여부를 임시 저장한다.
실시 예에 있어서, 상기 메모리 셀 어레이는, 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은, 불휘발성 메모리 장치; 및 호스트 장치의 요청에 따라 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치는, 페이지 어드레스에 따라 액세스 가능한 2비트 이상의 데이터들을 저장하는 선택 메모리 셀과, 상기 선택 메모리 셀에 인접한 메모리 셀을 포함하는 메모리 셀 어레이; 상기 선택 메모리 셀의 데이터와 상기 인접 메모리 셀을 읽고, 상기 읽은 데이터들을 임시 저장하는 데이터 입출력 회로; 및 상기 데이터 입출력 회로에 임시 저장된 상기 인접 메모리 셀의 데이터를 참조하여, 상기 선택 메모리 셀을 한 번 이상 읽도록 상기 데이터 입출력 회로를 제어하는 제어 로직을 포함하고, 상기 데이터 입출력 회로는 또 다른 선택 메모리 셀을 읽기 위해서 수행되는 또 다른 인접 메모리 셀의 읽기 동작 전까지 상기 임시 저장된 인접 메모리 셀의 데이터를 유지하고, 상기 제어 로직은 상기 임시 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀의 제 1 데이터와 제 2 데이터를 한 번 이상 읽고 임시 저장하도록 상기 데이터 입출력 회로를 제어한다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치에 저장된 데이터의 신뢰성이 향상되고, 불휘발성 메모리 장치의 읽기 동작 속도가 빨라진다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 간략히 보여주는 블럭도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구조를 예시적으로 보여주는 회로도이다.
도 3 및 도 4는 인접한 메모리 셀들 사이에서 발생되는 전계 커플링을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 데이터 입출력 회로 구조를 간략히 보여주는 블럭도이다.
도 6은 본 발명의 제 1 실시 예에 따른 읽기 동작을 예시적으로 보여주는 순서도이다.
도 7 및 도 8은 본 발명의 제 1 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 제 2 실시 예에 따른 읽기 동작을 예시적으로 보여주는 순서도이다.
도 10은 본 발명의 제 2 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 제 3 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 제 4 실시 예에 따른 읽기 동작을 예시적으로 보여주는 순서도이다.
도 13은 본 발명의 제 4 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다.
도 14는 도 1에 도시된 메모리 셀 어레이의 또 다른 구조를 예시적으로 보여주는 블록도이다.
도 15는 도 14의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)의 실시 예를 보여주는 사시도이다.
도 16은 도 15의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 17은 도 16의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 18은 도 15 내지 도 17을 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 19는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 20은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 또 다른 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 21은 도 19의 데이터 저장 장치를 장착하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나, 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 간략히 보여주는 블럭도이다. 이하에서는, 불휘발성 메모리 장치로서 낸드(NAND) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 하나의 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 이하에서 설명될 본 발명의 특징 및 기능이 특정 형태의 불휘발성 메모리 장치에 한정되지 않음을 잘 이해할 수 있을 것이다. 즉, 이하에서 설명될 불휘발성 메모리 장치 및 그것의 동작 특성은 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같은 불휘발성 메모리 장치들에 적용될 수 있고, 플래시 메모리 장치의 전하 저장층의 구조에 상관없이 다양한 형태의 플래시 메모리 장치에 적용될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)의 읽기 동작은, 선택 메모리 셀에 인접한 인접 메모리 셀(adjacent memory cell)의 프로그램 상태를 참조하여, 선택 메모리 셀의 읽기 결과에 존재하는 커플링의 영향을 제거한다. 이를 위해, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 선택적으로 수행된다. 선택 메모리 셀의 데이터를 센싱할 때, 인접 메모리 셀의 프로그램 상태에 따라 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작이 수행된다.
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 데이터 입출력 회로(130), 입출력 버퍼(140), 제어 로직(150), 및 전압 발생기(160)를 포함한다.
플래시 메모리 장치(100)는 데이터를 저장하는 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블럭들(block0~blockn)로 구성된다. 메모리 블럭들(block0~blockn) 각각은 복수의 페이지들로 구성된다. 페이지들 각각은 복수의 메모리 셀들로 구성된다. 플래시 메모리 장치(100)는 구조적인 특징으로 인해 페이지 단위로 읽기 또는 프로그램 동작을 수행하고, 블럭 단위로 소거 동작을 수행한다.
행 디코더(120)는 복수의 워드 라인들(WLs)을 통해 메모리 셀 어레이(110)와 연결된다. 행 디코더(120)는 행 어드레스(row address)에 따라 메모리 셀 어레이(110)의 워드 라인을 선택한다. 행 디코더(120)는 전압 발생기(160)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인으로 전달한다. 예를 들면, 프로그램 동작 시, 행 디코더(120)는 전압 발생기(160)로부터 제공되는 프로그램 전압(Vpgm) 또는 프로그램 검증 전압(Vvfy)을 선택 워드 라인에, 패스 전압(Vpass)을 비선택 워드 라인에 전달한다. 다른 예로써, 읽기 동작 시, 행 디코더(120)는 전압 발생기(160)로부터 제공되는 선택 읽기 전압(Vrd)을 선택 워드 라인에, 비선택 읽기 전압(Vread)을 비선택 워드 라인에 전달한다.
데이터 입출력 회로(130)는 복수의 데이터 입출력 회로들(130_0~130_m)을 포함한다. 데이터 입출력 회로들(130_0~130_m)은 복수의 비트 라인들(BL0~BLm)에 각각 연결된다. 데이터 입출력 회로(130)는 동작 모드에 따라 기입 드라이버(write driver)로서 또는 감지 증폭기(sense amplifier)로서 동작한다. 예를 들면, 데이터 입출력 회로(130)는, 읽기 동작 시, 선택 메모리 셀에 저장된 데이터를 비트 라인을 통해 읽어낸다. 또한, 데이터 입출력 회로(130)는, 프로그램 동작 시, 입력된 데이터를 선택 메모리 셀에 프로그램한다. 이러한 데이터 입출력 회로(130)의 동작은 제어 로직(150)의 제어에 따라 수행된다.
데이터 입출력 회로(130)를 통해 수행되는 읽기 동작은 읽기 동작 및 프로그램 검증(program verify) 동작을 포함한다. 프로그램 검증 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 동일할 수 있음은 잘 이해될 것이다. 읽기 동작은 선택된 워드 라인에 연결된 복수의 메모리 셀들에 대해 하나 또는 그 이상의 페이지 단위로 수행될 수 있다.
입출력 버퍼(140)는 입출력 핀을 통해서 입력되는 어드레스, 데이터, 및 명령어 등을 일시 저장한다. 입출력 버퍼(140)는 저장된 어드레스를 어드레스 레지스터(도시되지 않음)로, 데이터는 데이터 입출력 회로(130)로, 그리고 명령어는 명령어 레지스터(도시되지 않음)로 전달한다. 또한, 입출력 버퍼(140)는, 읽기 동작 시, 데이터 입출력 회로(130)로부터 제공되는 데이터를 외부로 출력한다.
제어 로직(150)은 외부 장치(예를 들면, 호스트, 메모리 컨트롤러, 메모리 인터페이스)의 커맨드 그리고 제어 신호에 응답하여 플래시 메모리 장치(100)의 제반 동작을 제어한다. 예를 들면, 제어 로직(150)은 플래시 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어한다. 이러한 동작을 위하여, 제어 로직(150)은 전압 발생기(160)를 제어하여 바이어스(bias) 전압을 발생한다.
본 발명의 실시 예에 따른 읽기 동작은 제어 로직(150), 데이터 입출력 회로(130), 및 전압 발생기(160)에 의해서 구현된다. 즉, 제어 로직(150)은 본 발명의 읽기 동작에 따라 데이터 입출력 회로(130)와 전압 발생기(160)를 제어한다. 제어 로직(150)은, 읽기 동작 시, 선택 메모리 셀의 인접 메모리 셀에 대한 읽기 동작을 먼저 수행한다. 그리고 제어 로직(150)은, 선택 메모리 셀의 데이터를 센싱할 때, 인접 메모리 셀의 프로그램 상태에 따라 선택 읽기 전압을 서로 다른 레벨들(Vrd_a 및 Vrd_b)로 제공하도록 전압 발생기(160)를 제어한다. 즉, 제어 로직(150)은, 읽기 동작 시, 선택 메모리 셀이 서로 다른 읽기 전압 레벨로 복수회 감지되도록 데이터 입출력 회로(130)와 전압 발생기(160)를 제어한다.
본 발명의 실시 예에 따른 읽기 동작에 따르면, 인접 메모리 셀로 인한 전계 커플링(electric field coupling) 또는 F-poly 커플링으로 선택 메모리 셀의 문턱 전압 분포가 변하더라도 정확한 읽기 동작이 가능해진다. 또한, 인접 메모리 셀의 프로그램 상태를 데이터 입출력 회로(130)에 임시 저장하기 때문에 선택 메모리 셀의 읽기 동작에 소요되는 시간을 단축시킬 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구조를 예시적으로 보여주는 회로도이다. 도 2를 참조하면, 메모리 셀 어레이(도 1의 110 참조)에 포함되는 하나의 메모리 블럭(BLKn)이 예시적으로 도시되어 있다.
메모리 블럭(BLKn)은 복수의 비트 라인들(BL0~BLm)에 연결된 복수의 셀 스트링들(cell strings)을 포함한다. 셀 스트링들 각각은 비트 라인(BL)과 공통 소스 라인(CSL: common source line) 사이에 연결되어 있는 복수의 메모리 셀들(예를 들면, M0_0~Mi+1_0)을 포함한다. 또한, 셀 스트링들 각각은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST) 및 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL0)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
워드 라인들(WL0~WLi+1) 각각에 연결된 메모리 셀들은 페이지로 구성된다. 예를 들면, 워드 라인(WL0)에 연결된 메모리 셀들(M0_0~M0_m)은 하나의 페이지로 구성된다. 메모리 셀이 2비트 또는 그 이상의 비트를 저장하는 멀티 레벨 셀(MLC: multi level cell)인 경우, 워드 라인들(WL0~WLi+1) 각각에 연결된 메모리 셀들은 복수의 페이지들로 구성된다. 만약, 페이지 어드레스가 스크램블(scramble)된 경우라면, 페이지 순서와 워드 라인 순서는 서로 달라질 수 있다. 페이지는 읽기 또는 프로그램 동작의 동작 단위이다. 따라서, 읽기 또는 프로그램 동작 시, 페이지 순서대로 읽기 또는 프로그램 동작이 수행될 수 있다.
본 발명의 기술적 특징을 설명하기 위해서 선택 메모리 셀에 인접한 인접 메모리 셀이란 용어가 사용된다. 인접 메모리 셀은 선택 메모리 셀의 인접한 워드 라인(이하, 인접 워드 라인이라 칭함)에 연결되는 메모리 셀을 의미한다. 그리고 인접 메모리 셀은 선택 메모리 셀보다 나중에 프로그램되는 메모리 셀로서 선택 메모리 셀의 문턱 전압 분포에 영향을 미치는 셀이다.
메모리 셀(Mi)을 선택 메모리 셀이라 가정하자. 선택 메모리 셀(Mi)이 연결된 워드 라인(WLi)은 선택 워드 라인이며, 선택 워드 라인(WLi)에 인접한 워드 라인은 인접 워드 라인(WLi+1)이다. 인접 워드 라인(WLi+1)에 연결된 메모리 셀들 중에서, 선택 메모리 셀(Mi)에 인접하고, 선택 메모리 셀보다 나중에 프로그램되어 선택 메모리 셀의 문턱 전압 분포에 영향을 미치는 메모리 셀은 메모리 셀(Mi+1)일 것이다.
선택 메모리 셀의 문턱 전압은 인접 메모리 셀의 프로그램 상태에 따라(또는 문턱 전압 분포에 따라) 영향을 받을 수 있다. 예를 들면, 선택 메모리 셀과 인접 메모리 셀 사이에서 발생되는 전계 커플링 또는 F-poly 커플링에 의해서 선택 메모리 셀의 문턱 전압은 의도하지 않게 높아지거나 낮아질 수 있다. 이러한 커플링 현상은 도 3 및 도 4를 통해 좀더 자세히 설명될 것이다.
도 3 및 도 4는 인접한 메모리 셀들 사이에서 발생되는 전계 커플링을 설명하기 위한 도면이다.
도 3을 참조하면, 설명의 간략화를 위해서 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)의 문턱 전압 분포가 예시적으로 도시되어있다. 하지만, 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)에서도 본 발명의 기술적 특징이 적용될 수 있음은 잘 이해될 것이다. 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)의 경우, 2비트 데이터는 개별적으로(또는, 독립적으로) 멀티 레벨 셀에 저장되는 하위 페이지 데이터와 상위 페이지 데이터로 구성될 것이다.
하나의 메모리 셀에 2비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들(E, P1, P2 및 P3) 중에서 어느 하나에 속하는 문턱 전압을 갖는다. 문턱 전압 분포들(E, P1, P2 및 P3) 각각은 데이터 '11', 데이터 '01', 데이터 '00', 및 데이터 '10' 중에서 어느 하나와 대응될 수 있다. 예를 들면, 소거 상태를 의미하는 문턱 전압 분포(E)는 데이터 '11'에, 프로그램 상태를 의미하는 문턱 전압 분포(P1)는 데이터 '01'에, 프로그램 상태를 의미하는 문턱 전압 분포(P2)는 데이터 '00'에, 그리고 프로그램 상태를 의미하는 문턱 전압 분포(P3)는 데이터 '10'에 각각 대응될 수 있다.
여기에서, 상태들(E, P1, P2 및 P3) 각각에 대응하는 2비트 데이터의 대응 관계는 예시에 지나지 않는다. 메모리 장치의 설계 방식에 따라 상태들(E, P1, P2 및 P3)과 그에 대응하는 2비트 데이터는 다양하게 변경될 수 있다.
도 3에서, 실선으로 도시된 분포들(E_0~P3_0)은 문턱 전압 분포들이 각각 정해진 문턱 전압 윈도우 내에서 존재하는 경우를 나타낸다. 이 경우, 인접한 문턱 전압 분포가 소정의 마진(MG0)을 두고 적절히 분포되어 있음을 알 수 있다. 점선으로 도시된 분포들(E_1~P3_1 및 E_2~P3_2)은 인접 셀들의 프로그램 상태에 따라 커플링이 발생되었을 때, 문턱 전압 분포가 이동하는 경우를 나타낸다.
도 4를 참조하면, 메모리 셀(Mi)은 4개의 상태들(E, P1, P2 및 P3) 중에서 어느 하나의 상태를 갖도록 프로그램된 셀로서, i번째 워드 라인(WLi)에 연결된 것으로 가정한다. 메모리 셀(Mi+1)은 4개의 상태들(E, P1, P2 및 P3) 중에서 어느 하나의 상태를 갖도록 프로그램될 셀로서, i+1번째 워드 라인(WLi+1)에 연결된 것으로 가정한다. i+1번째 워드 라인(WLi+1)은 i번째 워드 라인(WLi)의 상부에 인접한 워드 라인이다. 페이지 순서에 따라 프로그램 동작이 수행되는 경우, i번째 워드 라인(WLi)에 연결된 메모리 셀(Mi)이 먼저 프로그램된 후, i+1번째 워드 라인(WLi+1)에 연결된 메모리 셀(Mi+1)이 프로그램될 것이다.
i+1번째 워드 라인(WLi+1)에 접속된 메모리 셀(Mi+1)이 프로그램될 때, 메모리 셀(Mi+1)의 플로팅 게이트에는 전하들이 축적되고 메모리 셀(Mi+1)의 문턱 전압이 높아지게 될 것이다. 이때, 이전에 프로그램이 완료된 메모리 셀(Mi)의 플로팅 게이트의 전위는 메모리 셀(Mi+1)의 플로팅 게이트와의 커플링으로 인해 높아질 수 있다. 메모리 셀(Mi)의 높아진 플로팅 게이트의 전위는 메모리 셀(Mi+1)의 프로그램 동작이 완료된 후에도 계속해서 높게 유지될 것이다.
메모리 셀(Mi)이 받는 커플링은 메모리 셀(Mi)에 대해 워드 라인 방향 또는 비트 라인 방향에 위치한 모든 인접 메모리 셀들로부터 비롯될 수 있다. 이러한 커플링으로 인해 프로그램된 메모리 셀(Mi)의 문턱 전압이 높아지게 된다. 그 결과 메모리 셀(Mi)의 문턱 전압 분포가 도 3의 점선으로 도시된 분포들(E_1~P3_1 및 E_2~P3_2)과 같이 넓어지게 된다. 커플링의 영향으로 문턱 전압 분포가 넓어짐에 따라, 인접한 문턱 전압 분포 간의 마진(MG2)은 줄어들게 된다. 그 결과 메모리 셀(Mi)의 데이터를 센싱할 때, 오류가 발생할 가능성이 높아지게 된다.
커플링에 의한 메모리 셀(Mi)의 문턱 전압 분포의 변화는 인접 메모리 셀(Mi+1)의 프로그램 상태 변화가 클수록 커지게 된다. 예를 들면, 도 3에서 실선으로 도시된 분포들(E_0~P3_0)은 인접 메모리 셀(Mi+1)이 소거 상태(E)인 경우의 문턱 전압 분포를 나타낸다. 즉, 커플링이 거의 발생되지 않은 상태일 것이다. 점선으로 도시된 분포들(E_1~P3_1)은 인접 메모리 셀(Mi+1)이 프로그램 상태(P2)로 프로그램된 경우의 문턱 전압 분포를 나타낸다. 이 역시, 커플링이 거의 발생되지 않은 상태일 것이다. 반면, 점선으로 도시된 분포들(E_2~P3_2)은 인접 메모리 셀(Mi+1)이 프로그램 상태(P1) 또는 프로그램 상태(P3)로 프로그램된 경우의 문턱 전압 분포를 나타낸다. 즉, 인접 메모리 셀(Mi+1)이 프로그램 상태(P1) 또는 프로그램 상태(P3)로 프로그램되는 경우 커플링의 영향이 가장 큼을 알 수 있다.
본 발명의 실시 예에 따른 읽기 동작은 선택 메모리 셀에 대한 인접 메모리 셀의 프로그램 상태를 참조하여, 선택 메모리 셀의 읽기 결과에 존재하는 커플링의 영향을 제거한다. 이를 위해, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 그리고 선택 메모리 셀의 데이터를 센싱할 때, 인접 메모리 셀의 프로그램 상태에 따라 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작이 수행된다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 데이터 입출력 회로 구조를 간략히 보여주는 블럭도이다. 도 5를 참조하면, 데이터 입출력 회로는(130) 비트 라인들(BL0~BLm) 각각에 대응하는 복수의 데이터 입출력 회로들(130_0~130_m)을 포함한다. 데이터 입출력 회로들(130_0~130_m) 각각은 동일한 회로 구성을 갖도록 구성될 것이다. 데이터 입출력 회로들(130_0~130_m) 각각의 구성은 다음과 같다.
데이터 입출력 회로들(130_0~130_m) 각각은 프리차지 회로(131) 및 데이터 래치 회로(132)를 포함한다.
프라치지 회로(131)는 각각의 비트 라인과 데이터 래치 회로(132)에 연결된다. 프리차지 회로(131)는, 읽기 동작 시, 제어 신호(PRE)에 응답하여 선택 비트 라인을 소정의 전압으로 프리차지 한다. 프리차지 회로(131)는 프리차지 전압을 비트 라인에 제공하는 트랜지스터로 구현될 수 있다.
데이터 래치 회로(132)는 각각의 비트 라인에 연결된다. 데이터 래치 회로(132)는 복수의 데이터 래치들을 포함한다. 데이터 래치 회로(132)에 포함되는 데이터 래치의 수는 메모리 셀에 저장되는 데이터 비트 수에 따라 달라질 수 있다. 데이터 래치 회로(132)는, 읽기 동작 시, 래치 제어 신호들(LCHs)에 응답하여 메모리 셀에 저장된 데이터를 센싱하고, 센싱된 결과를 데이터 래치에 저장한다.
프리차지 동작은 선택 비트 라인에 접속된 메모리 셀에 대한 감지 동작이 수행되기 이전에 수행된다. 선택 비트 라인이 프리차지 된 후, 선택 메모리 셀에 프로그램되어 있는 데이터 값에 따라서 소정의 감지 구간 동안 비트 라인에 프리차지된 전압 레벨이 변화하게 된다. 소정의 감지 구간이 경과한 후, 데이터 래치 회로(132)는 감지 노드(프라차지 회로와 데이터 래치 회로 사이에 위치한)의 전압을 감지하고, 감지된 결과를 읽기 결과로서 데이터 래치에 저장한다.
앞서 설명된 바와 같이, 데이터 래치 회로(132)는 복수의 데이터 래치들을 포함한다. 데이터 입출력 회로들(130_0~130_m) 각각에 구비된 복수의 데이터 래치들 중에서 적어도 1개의 데이터 래치는, 선택 메모리 셀을 센싱하고 센싱된 데이터를 저장하는데 사용된다. 또한, 데이터 입출력 회로들(130_0~130_m) 각각에 구비된 나머지 데이터 래치들 중에서 적어도 1개의 데이터 래치는, 인접 메모리 셀을 센싱하고 센싱된 데이터를 저장하는데 사용된다.
데이터 래치에 저장된 인접 메모리 셀의 데이터는 선택 메모리 셀의 데이터를 센싱할 때 인가되는 읽기 전압 레벨을 조절하는데 사용된다. 그 결과, 인접 메모리 셀의 프로그램 상태에 따라 선택 메모리 셀에 가해지는 커플링의 영향을 보상할 수 있다.
도 6은 본 발명의 제 1 실시 예에 따른 읽기 동작을 예시적으로 보여주는 순서도이다. 본 발명의 제 1 실시 예에 따른 읽기 동작에 있어서, 메모리 셀은 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)을 가정한다. 이 경우, 1개의 워드 라인에 연결된 메모리 셀들의 데이터는 2개의 페이지(즉, 하위 페이지 및 상위 페이지)로 나뉘어 저장될 것이다. 또한, 페이지 순서대로 읽기 동작과 프로그램 동작이 수행되는 것을 가정한다. 그리고 선택 메모리 셀에 구성되는 2개의 페이지 중에서, 읽기 동작이 수행되는 페이지를 선택 페이지라고 정의한다.
본 발명의 제 1 실시 예에 따른 읽기 동작은 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하도록 설정되었는지의 여부에 따라 수행된다(S100 단계). 이러한 설정은 플래시 메모리 장치의 제조 과정에서 이루어지지만, 사용자의 요청에 의해서 변경될 수 있을 것이다.
만약, 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하지 않도록 설정된다면(아니오), 선택 메모리 셀을 읽는 동작은 일반적인 읽기 방법으로 수행된다. 즉, 선택 워드 라인의 선택 페이지를 일반적인 읽기 방법으로 읽는다(S150 단계). 그리고 데이터 래치에 저장된 선택 메모리 셀의 데이터는 입출력 버퍼(140)를 통해서 외부로 출력될 것이다(S140 단계).
만약, 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하도록 설정된다면(예), 선택 메모리 셀을 읽는 동작은 커플링을 보상하는 읽기 방법으로 수행된다. 이러한 커플링 보상 읽기 동작은 S110 단계 내지 S140 단계를 통해 설명될 것이다.
선택 메모리 셀을 읽기 전에 인접 워드 라인에 연결된 인접 메모리 셀들에 대한 읽기 동작이 먼저 수행된다(S110 단계). 위에서 가정한 바와 같이, 메모리 셀들의 데이터는 2개의 페이지로 나뉘어 저장된다. 따라서, 인접 메모리 셀들에 대한 읽기 동작이 수행되면, 인접 메모리 셀들의 하위 페이지 데이터와 상위 페이지 데이터가 데이터 래치들에 각각 저장될 것이다. 데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태가 판별된다(S120 단계). 인접 메모리 셀이 프로그램된 경우에만 선택 메모리 셀에 커플링에 의한 영향을 미친다. 따라서, 인접 메모리 셀들이 모두 프로그램되지 않은 것으로 판별되면(아니오), 선택 메모리 셀을 읽는 동작은 S150 단계와 같이 일반적인 읽기 방법으로 수행된다.
인접 메모리 셀들 중 어느 하나라도 프로그램된 것으로 판별되면(예), 선택 메모리 셀을 읽는 동작은 커플링 보상 읽기 방법으로 수행된다. 즉, 선택 워드 라인의 선택 페이지를 커플링 보상하여 읽는다(S130 단계). 선택 페이지를 커플링 보상하여 읽는 방법은 선택 워드 라인에 인가되는 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작을 수행한다. S130 단계에서 수행되는 선택 메모리 셀에 대한 커플링 보상 읽기 방법은 도 7 및 도 8을 통해 상세히 설명될 것이다. 커플링 보상 읽기 방법에 따라 읽혀진 선택 메모리 셀의 데이터는 입출력 버퍼(140)를 통해서 외부로 출력된다(S140 단계).
도 7 및 도 8은 본 발명의 제 1 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다. 도 7 및 도 8은 S110 단계의 인접 메모리 셀들을 읽는 동작과 S130 단계의 선택 메모리 셀을 커플링 보상하여 읽는 동작이 수행될 때 인가되는 읽기 전압 레벨을 보여준다. 특히, 도 7은 선택 메모리 셀의 하위(LSB) 페이지 데이터를 커플링 보상하여 읽을 때 인가되는 읽기 전압 레벨을 보여주고, 도 8은 선택 메모리 셀의 상위(MSB) 페이지 데이터를 커플링 보상하여 읽을 때 인가되는 읽기 전압 레벨을 보여준다.
인접 메모리 셀들에 대한 읽기 동작 시, 인접 워드 라인에는 하위(LSB) 페이지 데이터와 상위(MSB) 페이지 데이터를 읽기 위한 읽기 전압들(Vrd1, Vrd2 및 Vrd3)이 인가된다. 이러한 읽기 전압들(Vrd1, Vrd2 및 Vrd3)은 전압 레벨이 낮은 순서부터 순차적으로 인가될 수 있다. 또는, 인접 메모리 셀들의 하위(LSB) 페이지 데이터를 읽기 위한 읽기 전압(Vrd2)이 먼저 인가되고, 인접 메모리 셀들의 상위(MSB) 페이지 데이터를 읽기 위한 읽기 전압들(Vrd1 및 Vrd3)이 나중에 인가될 수도 있다. 이러한 읽기 전압들(Vrd1, Vrd2 및 Vrd3)이 인접 워드 라인에 인가되고 인접 메모리 셀들의 데이터가 센싱되면, 인접 메모리 셀들의 프로그램 상태가 판별된다.
선택 메모리 셀의 하위(LSB) 페이지 데이터에 대한 읽기 동작 시, 인접 메모리 셀의 프로그램 상태에 따라 서로 다른 전압 레벨을 갖는 읽기 전압들(Vrd2_a 및 Vrd2_b)이 선택 워드 라인에 순차적으로 인가된다. 이러한 읽기 전압들(Vrd2_a 및 Vrd2_b)이 인가될 때마다 한 번의 읽기 동작이 수행된다. 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작이 수행되면, 커플링으로 인해 선택 메모리 셀의 문턱 전압 분포가 이동되더라도 읽기 마진이 유지될 수 있기 때문에 데이터의 신뢰성이 높아질 수 있다.
읽기 전압들(Vrd2_a 및 Vrd2_b)의 전압 레벨은 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받지 않은 경우와 커플링을 받은 경우를 고려하여 설정될 것이다. 즉, 읽기 전압(Vrd2_a)의 전압 레벨은 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받지 않은 경우 선택 메모리 셀의 문턱 전압 분포(NCP)를 고려하여 설정된다. 그리고 읽기 전압(Vrd2_b)의 전압 레벨은 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받은 경우 선택 메모리 셀의 문턱 전압 분포(CP)를 고려하여 설정된다. 그러므로, 읽기 전압(Vrd2_a)의 전압 레벨은 읽기 전압(Vrd2_b)의 레벨보다 낮은 전압 레벨을 갖는다.
마찬가지로, 선택 메모리 셀의 상위(MSB) 페이지 데이터에 대한 읽기 동작 시, 인접 메모리 셀의 프로그램 상태에 따라 서로 다른 전압 레벨을 갖는 읽기 전압들(Vrd1_a 및 Vrd1_b, Vrd3_a 및 Vrd3_b)이 선택 워드 라인에 순차적으로 인가된다. 이러한 읽기 전압들(Vrd1_a 및 Vrd1_b, Vrd3_a 및 Vrd3_b)이 인가될 때마다 한 번의 읽기 동작이 수행된다. 읽기 전압들(Vrd1_a 및 Vrd3_a) 각각의 전압 레벨들은 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받지 않은 경우 선택 메모리 셀의 문턱 전압 분포를 고려하여 설정된다. 그리고 읽기 전압들(Vrd1_b 및 Vrd3_b) 각각의 전압 레벨들은 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받은 경우 선택 메모리 셀의 문턱 전압 분포를 고려하여 설정된다.
본 발명의 제 1 실시 예에 따른 읽기 동작에 있어서, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 즉, 선택 메모리 셀의 하위 페이지 데이터를 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 그리고 선택 메모리 셀의 상위 페이지 데이터를 읽기 전에도 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 그 결과, 커플링으로 인해 선택 메모리 셀의 문턱 전압 분포가 이동되더라도 읽기 마진이 유지될 수 있기 때문에 데이터의 신뢰성이 높아질 수 있다.
도 9는 본 발명의 제 2 실시 예에 따른 읽기 동작을 예시적으로 보여주는 순서도이다. 본 발명의 제 2 실시 예에 따른 읽기 동작에 있어서, 메모리 셀은 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)을 가정한다. 이 경우, 1개의 워드 라인에 연결된 메모리 셀들의 데이터는 2개의 페이지(즉, 하위 페이지 및 상위 페이지)로 나뉘어 저장될 것이다. 또한, 페이지 순서대로 읽기 동작과 프로그램 동작이 수행되는 것을 가정한다.
본 발명의 제 2 실시 예에 따른 읽기 동작은 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하도록 설정되었는지의 여부에 따라 수행된다(S200 단계). 이러한 설정은 플래시 메모리 장치의 제조 과정에서 이루어지지만, 사용자의 요청에 의해서 변경될 수 있을 것이다.
만약, 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하지 않도록 설정된다면(아니오), 선택 메모리 셀을 읽는 동작은 일반적인 읽기 방법으로 수행된다. 즉, 선택 워드 라인의 선택 페이지를 일반적인 읽기 방법으로 읽는다(S290 단계). 그리고 데이터 래치에 저장된 선택 메모리 셀의 데이터는 입출력 버퍼(140)를 통해서 외부로 출력될 것이다(S280 단계).
만약, 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하도록 설정된다면(예), 선택 메모리 셀을 읽는 동작은 커플링을 보상하는 읽기 방법으로 수행된다. 이러한 커플링 보상 읽기 동작은 S210 단계 내지 S280 단계를 통해 설명될 것이다.
먼저 선택 메모리 셀의 데이터가 데이터 래치에 저장되어 있는지의 여부에 따라 커플링 보상 읽기 동작이 수행된다(S210 단계). 선택 메모리 셀의 데이터가 데이터 래치에 저장되어 있다면(예), 읽기 동작은 수행되지 않고 데이터 래치에 저장된 선택 메모리 셀의 데이터가 외부로 출력된다(S280 단계).
선택 메모리 셀의 데이터가 데이터 래치에 저장되어 있지 않다면(아니오), 선택 메모리 셀을 읽기 전에 인접 워드 라인에 연결된 인접 메모리 셀들에 대한 읽기 동작이 먼저 수행된다(S220 단계). 위에서 가정한 바와 같이, 메모리 셀들의 데이터는 2개의 페이지로 나뉘어 저장된다. 따라서, 인접 메모리 셀들에 대한 읽기 동작이 수행되면, 인접 메모리 셀들의 하위 페이지 데이터와 상위 페이지 데이터가 데이터 래치들에 각각 저장될 것이다.
래치에 저장된 인접 메모리 셀들의 데이터는, 또 다른 선택 메모리 셀을 읽기 전에 수행되는 또 다른 인접 메모리 셀들에 대한 읽기 동작이 수행될 때까지 유지된다(S230 단계). 또는, 래치에 저장된 인접 메모리 셀들의 데이터는, 선택 워드 라인의 비선택 페이지에 대한 읽기 동작이 수행될 때까지 유지된다. 그 결과, 인접 메모리 셀들의 데이터가 필요에 따라 참조될 수 있기 때문에, 인접 메모리 셀들에 대한 읽기 동작 횟수가 감소될 것이다.
데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태가 판별된다(S240 단계). 인접 메모리 셀이 프로그램된 경우에만 선택 메모리 셀에 커플링에 의한 영향을 미친다. 따라서, 인접 메모리 셀들이 모두 프로그램되지 않은 것으로 판별되면(아니오), 선택 메모리 셀을 읽는 동작은 S290 단계와 같이 일반적인 읽기 방법으로 수행된다.
인접 메모리 셀들 중 어느 하나라도 프로그램된 것으로 판별되면(예), 선택 메모리 셀을 읽는 동작은 커플링 보상 읽기 방법으로 수행된다. 즉, 선택 워드 라인의 선택 페이지를 커플링 보상하여 읽는다(S250 단계). 선택 페이지를 커플링 보상하여 읽는 방법은 선택 워드 라인에 인가되는 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작을 수행한다. 즉, 도 7 및 도 8을 통해 설명된 바와 같이, 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받지 않은 경우와 커플링을 받은 경우를 고려하여 설정되는 읽기 전압들로 선택 페이지를 적어도 한 번 이상 읽는다.
선택 페이지를 읽은 후, 선택 워드 라인의 비선택 페이지를 커플링 보상하여 읽는다(S260 단계). 이 경우, S230 단계에서 저장된 인접 메모리 셀들의 데이터가 참조된다. 선택 워드 라인의 비선택 페이지에 대한 읽기 동작이 수행되면, 비선택 페이지의 데이터가 데이터 래치들에 저장되고 유지된다(S270 단계). 데이터 래치들에 저장된 비선택 페이지의 데이터는 추후 비선택 페이지의 읽기 요청시 입출력 버퍼(140)를 통해 출력될 것이다.
선택 페이지에 대한 읽기 동작 이후에 발생될 것으로 예상되는 읽기 동작(즉, 선택 워드 라인의 비선택 페이지에 대한 읽기 동작)에 대한 데이터가 준비된 후, 데이터 래치들에 저장된 선택 메모리 셀의 데이터는 입출력 버퍼(140)를 통해서 외부로 출력된다(S280 단계).
본 발명의 제 2 실시 예에 따른 읽기 동작에 있어서, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 읽혀진 인접 메모리 셀에 대한 데이터는 소정의 기간 동안 유지된다. 인접 메모리 셀의 데이터를 참조하여 선택 메모리 셀의 선택 페이지(예를 들면, 하위 페이지)에 대한 커플링 보상 읽기 동작 수행된다. 그리고 이후에 발생될 것으로 예상되는 선택 메모리 셀의 비선택 페이지(예를 들면, 상위 페이지)에 대한 커플링 보상 읽기 동작이 수행된다. 이때, 데이터 래치에 저장된 인접 메모리 셀의 데이터가 참조된다. 선택 메모리 셀의 비선택 페이지(예를 들면, 상위 페이지) 데이터는 소정의 기간 동안 유지된다. 그리고 유지된 선택 메모리 셀의 비선택 페이지(예를 들면, 상위 페이지) 데이터는 비선택 페이지(예를 들면, 상위 페이지)에 대한 읽기 요청이 있을 때 외부로 출력된다.
본 발명의 제 2 실시 예에 따른 읽기 동작에 따르면, 커플링으로 인해 선택 메모리 셀의 문턱 전압 분포가 이동되더라도 읽기 마진이 유지될 수 있기 때문에 데이터의 신뢰성이 높아질 수 있다. 또한, 인접 메모리 셀에 대한 읽기 동작 횟수가 줄어들 수 있고, 추후 읽기 요청에 대한 데이터를 준비해 놓았기 때문에 읽기 동작 속도가 빨라질 수 있다.
도 10은 본 발명의 제 2 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다. 도 10은, 커플링 보상 읽기 동작이 수행될 때, 데이터 래치들에 저장되는 데이터를 보여준다. 도 10에 도시된 바와 같이, 메모리 셀은 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)이고, 워드 라인들에 연결된 메모리 셀들의 페이지 구성은 페이지 어드레스가 스크램블(scramble)된 경우를 가정한다. 그리고 모든 페이지들이 프로그램되었고, 페이지 순서대로 읽기 동작이 수행되는 것을 가정한다.
페이지0(P0)의 읽기 동작이 수행되면, 선택 페이지(P0)의 인접 워드 라인(WL1)에 연결된 인접 메모리 셀들에 대한 읽기 동작이 먼저 수행된다. 인접 메모리 셀들의 하위(LSB) 페이지 데이터들은 각각의 데이터 래치0에 저장되고 유지된다. 그리고 인접 메모리 셀들의 상위(MSB) 페이지 데이터들은 각각의 데이터 래치1에 저장되고 유지된다.
데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 워드 라인(WL0)의 선택 페이지(P0)를 커플링 보상하여 읽는다. 선택 페이지(P0)의 데이터들은 각각의 데이터 래치4에 저장된다.
그 후, 데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 워드 라인(WL0)의 비선택 페이지(P2)를 커플링 보상하여 읽는다. 이때까지, 데이터 래치들에 저장된 인접 메모리 셀들의 데이터는 유지될 것이다. 비선택 페이지(P2)의 데이터들은 각각의 데이터 래치3에 저장되고 유지된다. 이러한 동작이 완료되면, 데이터 래치4에 저장된 선택 페이지(P0)의 데이터들은 입출력 버퍼(140)를 통해 외부로 출력된다.
페이지0(P0)의 데이터들을 출력하고 난 후, 페이지1(P1)의 읽기 동작이 순차적으로 수행된다. 페이지1(P1)의 읽기 동작이 수행되면, 선택 페이지(P1)의 인접 워드 라인(WL2)에 연결된 메모리 셀들에 대한 읽기 동작이 먼저 수행된다. 마찬가지로, 인접 메모리 셀들의 하위(LSB) 페이지 데이터들은 각각의 데이터 래치0에 저장되고 유지된다. 그리고 인접 메모리 셀들의 상위(MSB) 페이지 데이터들은 각각의 데이터 래치1에 저장되고 유지된다.
데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 워드 라인(WL1)의 선택 페이지(P1)를 커플링 보상하여 읽는다. 선택 페이지(P1)의 데이터들은 각각의 데이터 래치4에 저장된다.
그 후, 데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 워드 라인(WL1)의 비선택 페이지(P4)를 커플링 보상하여 읽는다. 이때까지, 데이터 래치들에 저장된 인접 메모리 셀들의 데이터는 유지될 것이다. 비선택 페이지(P4)의 데이터들은 각각의 데이터 래치2에 저장되고 유지된다. 이러한 동작이 완료되면, 데이터 래치4에 저장된 선택 페이지(P1)의 데이터들은 입출력 버퍼(140)를 통해 외부로 출력된다.
페이지1(P1)의 데이터들을 출력하고 난 후, 페이지2(P2)의 읽기 동작이 순차적으로 수행된다. 페이지2(P2)의 읽기 동작이 수행되면, 데이터 래치3에 저장된 선택 페이지(P2)의 데이터들은 데이터 래치4로 이동되고, 입출력 버퍼(140)를 통해 외부로 출력된다. 다른 예로써, 데이터 래치3에 저장된 선택 페이지(P2)의 데이터들은 데이터 래치3에서 입출력 버퍼(140)를 통해 외부로 출력될 수 있다.
이러한 방식으로 이후의 페이지들에 대한 읽기 동작이 수행될 것이다. 본 발명의 제 2 실시 예에 따른 읽기 동작에 따르면, 커플링으로 인해 선택 메모리 셀의 문턱 전압 분포가 이동되더라도 읽기 마진이 유지될 수 있기 때문에 데이터의 신뢰성이 높아질 수 있다. 또한, 인접 메모리 셀에 대한 읽기 동작 횟수가 줄어들 수 있고, 추후 읽기 요청에 대한 데이터를 미리 준비해 놓았기 때문에 읽기 동작 속도가 빨라질 수 있다.
도 11은 본 발명의 제 3 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다. 도 11은, 커플링 보상 읽기 동작이 수행될 때, 데이터 래치들에 저장되는 데이터를 보여준다. 본 발명의 제 3 실시 예에 따른 읽기 동작은 인접 메모리 셀들의 데이터를 데이터 래치에 저장하는 방법을 제외하고 본 발명의 제 2 실시 예에 따른 읽기 동작과 동일하다.
도 3에서 설명된 바와 같이, 커플링에 의한 선택 메모리 셀의 문턱 전압 분포의 변화는 인접 메모리 셀의 프로그램 상태 변화가 클수록 커지게 된다. 예를 들면, 메모리 셀이 임시 프로그램 상태로부터 목표 프로그램 상태로 프로그램되는 경우라면, 인접 메모리 셀이 프로그램 상태(P1) 또는 프로그램 상태(P3)로 프로그램되는 경우 커플링의 영향이 가장 클 수 있다.
따라서, 본 발명의 제 3 실시 예에 따른 읽기 동작에 따르면, 인접 메모리 셀 데이터를 데이터 래치에 저장하는 대신, 인접 메모리 셀의 프로그램 상태가 선택 메모리 셀에 커플링의 영향을 가장 크게 주는 프로그램 상태인지의 여부만을 저장한다. 예를 들면, 인접 메모리 셀의 프로그램 상태가 프로그램 상태(P1) 또는 프로그램 상태(P3)인지의 여부만을 데이터 래치에 저장한다. 그리고, 인접 메모리 셀의 프로그램 상태가 프로그램 상태(P1) 또는 프로그램 상태(P3)인 경우에만 도 9에서 설명된 바와 같이 선택 페이지를 커플링 보상하여 읽는다. 본 발명의 제 3 실시 예에 따르면, 커플링 보상 읽기를 수행하기 위한 데이터 래치의 수가 감소될 수 있다.
도 12는 본 발명의 제 4 실시 예에 따른 읽기 동작을 예시적으로 보여주는 순서도이다. 본 발명의 제 4 실시 예에 따른 읽기 동작에 있어서, 메모리 셀은 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)을 가정한다. 이 경우, 1개의 워드 라인에 연결된 메모리 셀들의 데이터는 2개의 페이지(즉, 하위 페이지 및 상위 페이지)로 나뉘어 저장될 것이다. 또한, 페이지 순서대로 읽기 동작과 프로그램 동작이 수행되는 것을 가정한다.
본 발명의 제 4 실시 예에 따른 읽기 동작은 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하도록 설정되었는지의 여부에 따라 수행된다(S300 단계). 이러한 설정은 플래시 메모리 장치의 제조 과정에서 이루어지지만, 사용자의 요청에 의해서 변경될 수 있을 것이다.
만약, 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하지 않도록 설정된다면(아니오), 선택 메모리 셀을 읽는 동작은 일반적인 읽기 방법으로 수행된다. 즉, 선택 워드 라인의 선택 페이지를 일반적인 읽기 방법으로 읽는다(S370 단계). 그리고 데이터 래치에 저장된 선택 메모리 셀의 데이터는 입출력 버퍼(140)를 통해서 외부로 출력될 것이다(S360 단계).
만약, 플래시 메모리 장치가 커플링 보상 읽기 동작을 수행하도록 설정된다면(예), 선택 메모리 셀을 읽는 동작은 커플링을 보상하는 읽기 방법으로 수행된다. 이러한 커플링 보상 읽기 동작은 S310 단계 내지 S360 단계를 통해 설명될 것이다.
먼저 선택 워드 라인의 인접 워드 라인에 연결된 인접 메모리 셀들의 데이터가 데이터 래치에 저장되어 있는지의 여부에 따라 동작 순서가 분기된다(S310 단계). 인접 메모리 셀들의 데이터가 데이터 래치에 저장되어 있다면(예), 인접 메모리 셀들에 대한 읽기 동작은 수행되지 않고, 인접 메모리 셀들이 프로그램되었는지를 판별하는 S340 단계로분기될 것이다.
인접 메모리 셀들의 데이터가 데이터 래치에 저장되어 있지 않다면(아니오), 선택 메모리 셀을 읽기 전에 인접 워드 라인에 연결된 인접 메모리 셀들에 대한 읽기 동작이 먼저 수행된다(S320 단계). 위에서 가정한 바와 같이, 메모리 셀들의 데이터는 2개의 페이지로 나뉘어 저장된다. 따라서, 인접 메모리 셀들에 대한 읽기 동작이 수행되면, 인접 메모리 셀들의 하위 페이지 데이터와 상위 페이지 데이터가 데이터 래치들에 각각 저장될 것이다.
래치에 저장된 인접 메모리 셀들의 데이터는, 선택 워드 라인의 모든 비선택 페이지에 대한 읽기 동작이 수행될 때까지 유지된다(S330 단계). 그 결과, 인접 메모리 셀들의 데이터가 필요에 따라 참조될 수 있기 때문에, 인접 메모리 셀들에 대한 읽기 동작 횟수가 감소될 것이다.
데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태가 판별된다(S340 단계). 인접 메모리 셀이 프로그램된 경우에만 선택 메모리 셀에 커플링에 의한 영향을 미친다. 따라서, 인접 메모리 셀들이 모두 프로그램되지 않은 것으로 판별되면(아니오), 선택 메모리 셀을 읽는 동작은 S370 단계와 같이 일반적인 읽기 방법으로 수행된다.
인접 메모리 셀들 중 어느 하나라도 프로그램된 것으로 판별되면(예), 선택 메모리 셀을 읽는 동작은 커플링 보상 읽기 방법으로 수행된다. 즉, 선택 워드 라인의 선택 페이지를 커플링 보상하여 읽는다(S350 단계). 선택 페이지를 커플링 보상하여 읽는 방법은 선택 워드 라인에 인가되는 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작을 수행한다. 즉, 도 7 및 도 8을 통해 설명된 바와 같이, 선택 메모리 셀이 인접 메모리 셀에 의해서 커플링을 받지 않은 경우와 커플링을 받은 경우를 고려하여 설정되는 읽기 전압들로 선택 페이지를 적어도 한 번 이상 읽는다. 데이터 래치들에 저장된 선택 메모리 셀의 데이터는 입출력 버퍼(140)를 통해서 외부로 출력된다(S360 단계).
본 발명의 제 4 실시 예에 따른 읽기 동작에 있어서, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 읽혀진 인접 메모리 셀에 대한 데이터는 소정의 기간 동안 유지된다. 예를 들면, 추후에 발생될 선택 워드 라인의 모든 비선택 페이지에 대한 읽기 동작이 수행될 때까지 읽혀진 인접 메모리 셀에 대한 데이터가 유지된다. 인접 메모리 셀의 데이터를 참조하여 선택 메모리 셀에 대한 커플링 보상 읽기 동작 수행된다.
본 발명의 제 4 실시 예에 따른 읽기 동작에 따르면, 커플링으로 인해 선택 메모리 셀의 문턱 전압 분포가 이동되더라도 읽기 마진이 유지될 수 있기 때문에 데이터의 신뢰성이 높아질 수 있다. 또한, 인접 메모리 셀에 대한 데이터가 유지되어 추후에 발생될 읽기 동작에서 참조될 수 있기 때문에 읽기 동작 횟수가 줄어들 수 있다. 그 결과, 읽기 동작 속도가 빨라질 수 있다.
도 13은 본 발명의 제 4 실시 예에 따른 읽기 동작을 설명하기 위한 도면이다. 도 13은, 커플링 보상 읽기 동작이 수행될 때, 데이터 래치들에 저장되는 데이터를 보여준다. 도 13에 도시된 바와 같이, 메모리 셀은 2비트의 데이터를 저장하는 멀티 레벨 셀(MLC)이고, 워드 라인들에 연결된 메모리 셀들의 페이지 구성은 페이지 어드레스가 스크램블(scramble)된 경우를 가정한다. 그리고 모든 페이지들이 프로그램되었고, 페이지 순서대로 읽기 동작이 수행되는 것을 가정한다.
페이지0(P0)의 읽기 동작이 수행되면, 선택 페이지(P0)의 인접 워드 라인(WL1)에 연결된 인접 메모리 셀들에 대한 읽기 동작이 먼저 수행된다. 인접 메모리 셀들의 하위(LSB) 페이지 데이터들은 각각의 데이터 래치2에 저장되고 유지된다. 그리고 인접 메모리 셀들의 상위(MSB) 페이지 데이터들은 각각의 데이터 래치3에 저장되고 유지된다.
데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 워드 라인(WL0)의 선택 페이지(P0)를 커플링 보상하여 읽는다. 선택 페이지(P0)의 데이터들은 각각의 데이터 래치4에 저장된다. 이러한 동작이 완료되면, 데이터 래치4에 저장된 선택 페이지(P0)의 데이터들은 입출력 버퍼를 통해 외부로 출력된다.
페이지0(P0)의 데이터들을 출력하고 난 후, 페이지1(P1)의 읽기 동작이 순차적으로 수행된다. 페이지1(P1)의 읽기 동작이 수행되면, 선택 페이지(P1)의 인접 워드 라인(WL2)에 연결된 메모리 셀들에 대한 읽기 동작이 먼저 수행된다. 마찬가지로, 인접 메모리 셀들의 하위(LSB) 페이지 데이터들은 각각의 데이터 래치0에 저장되고 유지된다. 그리고 인접 메모리 셀들의 상위(MSB) 페이지 데이터들은 각각의 데이터 래치1에 저장되고 유지된다.
데이터 래치들에 저장된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 워드 라인(WL1)의 선택 페이지(P1)를 커플링 보상하여 읽는다. 선택 페이지(P1)의 데이터들은 각각의 데이터 래치4에 저장된다. 이러한 동작이 완료되면, 데이터 래치4에 저장된 선택 페이지(P1)의 데이터들은 입출력 버퍼(140)를 통해 외부로 출력된다.
페이지1(P1)의 데이터들을 출력하고 난 후, 페이지2(P2)의 읽기 동작이 순차적으로 수행된다. 페이지2(P2)의 읽기 동작이 수행되면, 선택 페이지(P2)의 인접 워드 라인(WL1)에 연결된 메모리 셀들에 대한 읽기 동작이 수행되지 않을 것이다. 왜냐하면, 페이지0(P0)를 커플링 보상하여 읽은 후부터 인접 워드 라인(WL1)에 연결된 인접 메모리 셀들의 데이터들이 각각의 데이터 래치에 저장되어 유지되고 있기 때문이다. 따라서, 유지된 인접 메모리 셀들의 프로그램 상태를 참조하여 선택 페이지(P2)를 커플링 보상하여 읽는다. 선택 페이지(P2)의 데이터들은 각각의 데이터 래치4에 저장된다. 이러한 동작이 완료되면, 데이터 래치4에 저장된 선택 페이지(P2)의 데이터들은 입출력 버퍼(140)를 통해 외부로 출력된다.
이러한 방식으로 이후의 페이지들에 대한 읽기 동작이 수행될 것이다. 본 발명의 제 4 실시 예에 따른 읽기 동작에 따르면, 커플링으로 인해 선택 메모리 셀의 문턱 전압 분포가 이동되더라도 읽기 마진이 유지될 수 있기 때문에 데이터의 신뢰성이 높아질 수 있다. 인접 메모리 셀에 대한 데이터가 유지되어 추후에 발생될 읽기 동작에서 참조될 수 있기 때문에 읽기 동작 횟수가 줄어들 수 있다. 그 결과, 읽기 동작 속도가 빨라질 수 있다.
도 14는 도 1에 도시된 메모리 셀 어레이의 또 다른 구조를 예시적으로 보여주는 블록도이다.
도 14를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK0~BLKn)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK0~BLKn)은 도 15를 참조하여 더 상세하게 설명된다.
도 15는 도 14의 메모리 블록들(BLK0~BLKn) 중 하나(BLKi)의 실시 예를 보여주는 사시도이다. 도 16은 도 15의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 15 및 도 16을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 예를 들면, 기판(111)은 p-타입 웰을 둘러사는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 15 및 도 16에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 17을 참조하여 더 상세하게 설명된다.
도 17은 도 16의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 15 내지 도 17을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다. 예시적으로, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다. 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 15 내지 도 17에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.
도 15 내지 도 17에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 15 내지 도 17에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수 만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 18은 도 15 내지 도 17을 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 15 내지 도 18을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결된다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다.
동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 18에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제 1 내지 제 3 메모리 셀들(MC1~MC3)이 제공된다. 더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제 4 내지 제 6 메모리 셀들(MC4~MC6)이 제공된다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1~MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4~MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
도 19는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 19를 참조하면, 사용자 장치(1000)는 데이터 저장 장치(1100)와 호스트(1500)를 포함할 것이다. 데이터 저장 장치(1000)는 솔리드 스테이트 드라이브(solid state drive, 이하, 'SSD'라 칭함)일 것이다. SSD(1100)는 SSD 컨트롤러(SSD controller, 1200), 버퍼 메모리 장치(buffer memory device, 1300), 그리고 저장 매체(1400)를 포함한다. 본 발명의 실시 예에 따른 SSD(1100)는 슈퍼 캐패시터들(super capacitors)을 포함하는 임시 전원 회로를 더 포함할 수 있다. 이러한 임시 전원 회로는 서든 파워 오프(sudden power off)가 발생하는 경우, SSD(1100)가 정상적으로 종료되도록 전원을 공급할 수 있다.
SSD(1100)는 호스트(1500)의 액세스 요청에 응답하여 동작한다. 즉, 호스트(1500)로부터의 요청에 응답하여, SSD 컨트롤러(1200)는 저장 매체(1400)를 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(1200)는 저장 매체(1400)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 버퍼 메모리 장치(1300)에는 저장 매체(1400)에 저장될 데이터가 임시 저장된다. 또한, 버퍼 메모리 장치(1300)에는 저장 매체(1400)로부터 읽혀진 데이터가 임시 저장된다. 버퍼 메모리 장치(1300)에 저장된 데이터는 SSD 컨트롤러(1200)의 제어에 따라 저장 매체(1400) 또는 호스트(1500)로 전송된다.
SSD 컨트롤러(1200)는 복수의 채널들(CH0~CHn)을 통해 저장 매체(1400)와 연결된다. 각각의 채널들(CH0~CHn)에는 복수의 불휘발성 메모리 장치들(NVM00~NVM0i, NVn0~NVnk)이 연결된다. 복수의 불휘발성 메모리 장치들은 채널을 공유할 수 있다. 저장 매체(1400)는 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치(NAND flash memory device)로 구성될 것이다. 하지만, 저장 매체(1400)가 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 저장 매체(1400)는 노어 플래시 메모리 장치(NOR flash memory device), PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같은 불휘발성 메모리 장치들 중 하나로 구성될 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(1000)의 저장 매체(1400)는, 읽기 동작 시, 커플링 보상 읽기 동작을 수행한다. 즉, 선택 메모리 셀에 인접한 인접 메모리 셀의 프로그램 상태를 참조하여, 선택 메모리 셀의 읽기 결과에 존재하는 커플링의 영향을 제거한다. 이를 위해, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 선택 메모리 셀의 데이터를 센싱할 때, 인접 메모리 셀의 프로그램 상태에 따라 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작이 수행된다. 이러한 저장 매체(1400)로 인하여 데이터 저장 장치(1100)의 신뢰성이 향상될 수 있다.
도 20은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 또 다른 사용자 장치를 예시적으로 보여주는 블럭도이다.
도 20을 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치를 포함한다. 메모리 시스템(2000)은 복수의 불휘발성 메모리 장치들을 포함할 수 있다. 본 발명의 실시 예에 따른 메모리 시스템(2000)은 복수의 불휘발성 메모리 장치들(2900)을 포함한다.
메모리 컨트롤러(2200)는 호스트(2100) 및 불휘발성 메모리 장치(2900)에 연결된다. 호스트(2100)로부터의 요청에 응답하여, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900) 및 호스트(2100) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2200)는 불휘발성 메모리 장치들(2900)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(2200)는 램(random access memory: RAM)(2600), 중앙 처리 장치(central processing unit: CPU)(2400), 호스트 인터페이스(host interface)(2300), 에러 정정 블럭(error correcting code: ECC)(2700), 그리고 메모리 인터페이스(memory interface)(2500)와 같은 잘 알려진 구성 요소들을 포함할 수 있다. 램(2600)은 중앙 처리 장치(2400)의 동작 메모리(working memory)로써 이용될 수 있다. 중앙 처리 장치(2400)는 메모리 컨트롤러(2200)의 제반 동작을 제어한다.
호스트 인터페이스(2300)는 호스트(2100)와 메모리 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들면, 메모리 컨트롤러(2200)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블럭(2700)은 메모리 컨트롤러(2200)의 구성 요소로 제공될 수 있다. 다른 예로써, 에러 정정 블럭(2700)은 불휘발성 메모리 장치들(2900) 각각의 구성 요소로 제공될 수 있다. 메모리 인터페이스(2500)는 불휘발성 메모리 장치들(2900)과 메모리 컨트롤러(2200)를 인터페이싱(interfacing)할 수 있다.
메모리 컨트롤러(2200)의 구성 요소들이 위에서 언급된 구성 요소들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 컨트롤러(2200)는 초기 부팅 동작에 필요한 코드 데이터(code data) 그리고 호스트(2100)와의 인터페이싱을 위한 데이터를 저장하는 ROM(read only memory)을 더 포함할 수 있다.
메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2200) 및 불휘발성 메모리 장치들(2900)은 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로써, 메모리 컨트롤러(2200) 그리고 불휘발성 메모리 장치들(2900)은 반도체 드라이브(solid state drive: SSD), 컴퓨터(computer), 휴대용 컴퓨터(portable computer), UMPC(ultra mobile personal computer), 워크스테이션(work station), 넷북(net book), PDA(personal digital assistant), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크(home network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크(computer network)를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 시스템(computer system)을 구성하는 다양한 구성 요소들 중 하나, RFID(radio frequency identification) 장치 또는 임베디드 시스템(embedded system)에 적용될 수 있다.
다른 예로써, 불휘발성 메모리 장치(2900) 또는 메모리 컨트롤러(2200)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(2900) 또는 메모리 시스템(2000)은 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(2000)의 불휘발성 메모리 장치(2900)는, 읽기 동작 시, 커플링 보상 읽기 동작을 수행한다. 즉, 선택 메모리 셀에 인접한 인접 메모리 셀의 프로그램 상태를 참조하여, 선택 메모리 셀의 읽기 결과에 존재하는 커플링의 영향을 제거한다. 이를 위해, 선택 메모리 셀을 읽기 전에 인접 메모리 셀에 대한 읽기 동작이 먼저 수행된다. 선택 메모리 셀의 데이터를 센싱할 때, 인접 메모리 셀의 프로그램 상태에 따라 읽기 전압 레벨을 변경해가며 적어도 한 번 이상의 읽기 동작이 수행된다. 이러한 불휘발성 메모리 장치들(2900)로 인하여 메모리 시스템(2000)의 신뢰성이 향상될 수 있다.
도 21은 도 19의 데이터 저장 장치를 장착하는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명에 따른 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함한다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 간의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산처리를 수행한다. 데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 데이터 저장 장치(3300)에는 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 워킹 메모리로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 부팅시 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
이외에도, 컴퓨터 시스템(3000)은 배터리(Battery)나 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어서는 안 되며, 후술하는 특허 청구 범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 행 디코더
130 : 데이터 입출력 회로
140 : 입출력 버퍼
150 : 제어 로직
160 : 전압 발생기

Claims (10)

  1. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택 메모리 셀의 인접 메모리 셀에 저장된 데이터를 센싱하는 단계;
    상기 센싱된 인접 메모리 셀의 데이터를 임시 저장하는 단계; 및
    상기 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀에 저장된 데이터를 한 번 이상 센싱하는 단계를 포함하되,
    상기 선택 메모리 셀에 저장된 데이터를 한 번 이상 센싱하는 단계는
    상기 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀의 제 1 데이터를 센싱하는 단계,
    상기 센싱된 제 1 데이터를 임시 저장하는 단계,
    상기 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀의 제 2 데이터를 센싱하는 단계, 및
    상기 센싱된 제 2 데이터를 임시 저장하는 단계를 더 포함하고,
    상기 저장된 인접 메모리 셀의 데이터는 또 다른 선택 메모리 셀을 읽기 위해서 수행되는 또 다른 인접 메모리 셀의 센싱 시점까지 유지되는 읽기 방법.
  2. 제 1 항에 있어서,
    상기 선택 메모리 셀은 2비트 이상의 데이터를 저장하고, 상기 2비트 이상의 데이터는 페이지 어드레스에 따라 액세스 가능한 복수의 데이터로 나뉘어 저장되는 읽기 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 센싱된 제 1 데이터를 출력하는 단계를 더 포함하되,
    상기 제 2 데이터를 센싱하는 단계와 상기 센싱된 제 2 데이터를 임시 저장하는 단계는 상기 제 1 데이터를 출력하는 단계 이전에 수행되는 읽기 방법.
  5. 제 1 항에 있어서,
    상기 임시 저장된 제 2 데이터는 상기 임시 저장된 제 2 데이터에 대한 읽기 요청이 있을 때까지 유지되는 읽기 방법.
  6. 선택 워드 라인에 연결된 선택 메모리 셀과 상기 선택 워드 라인에 인접한 워드 라인에 연결된 인접 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 선택 메모리 셀의 데이터와 상기 인접 메모리 셀의 데이터를 읽고, 상기 인접 메모리 셀로부터 읽힌 데이터를 임시 저장하도록 구성된 데이터 입출력 회로; 및
    상기 데이터 입출력 회로에 임시 저장된 상기 인접 메모리 셀의 데이터를 참조하여, 상기 선택 메모리 셀에 저장된 데이터를 한 번 이상 읽도록 상기 데이터 입출력 회로를 제어하는 제어 로직을 포함하되,
    상기 데이터 입출력 회로는,
    상기 데이터 입출력 회로에 임시 저장된 상기 인접 메모리 셀의 데이터를 참조하여, 상기 선택 메모리 셀의 제 1 데이터를 센싱하고,
    상기 센싱된 제 1 데이터를 임시 저장하고,
    상기 데이터 입출력 회로에 임시 저장된 상기 인접 메모리 셀의 데이터를 참조하여, 상기 선택 메모리 셀의 제 2 데이터를 센싱하고,
    상기 센싱된 제 2 데이터를 임시 저장하고,
    또 다른 선택 메모리 셀을 읽기 위해서 수행되는 또 다른 인접 메모리 셀의 읽기 동작 전까지 상기 임시 저장된 인접 메모리 셀의 데이터를 유지하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 선택 메모리 셀은 2비트 이상의 데이터를 저장하고, 상기 2비트 이상의 데이터는 페이지 어드레스에 따라 액세스 가능한 복수의 데이터로 나뉘어 저장되는 불휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 데이터 입출력 회로는 상기 임시 저장된 제 2 데이터에 대한 읽기 요청이 있을 때까지 상기 임시 저장된 제 2 데이터를 유지하는 불휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 메모리 셀 어레이는,
    기판 및 상기 기판 상에 제공되는 복수의 셀 스트링을 포함하고, 상기 복수의 셀 스트링 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터를 포함하는 불휘발성 메모리 장치.
  10. 불휘발성 메모리 장치; 및
    호스트 장치의 요청에 따라 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 불휘발성 메모리 장치는,
    페이지 어드레스에 따라 액세스 가능한 2비트 이상의 데이터를 저장하는 선택 메모리 셀과, 상기 선택 메모리 셀에 인접한 인접 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 선택 메모리 셀의 데이터와 상기 인접 메모리 셀의 데이터를 읽고, 상기 읽힌 인접 메모리 셀의 데이터를 임시 저장하는 데이터 입출력 회로; 및
    상기 데이터 입출력 회로에 임시 저장된 상기 인접 메모리 셀의 데이터를 참조하여, 상기 선택 메모리 셀의 데이터를 한 번 이상 읽도록 상기 데이터 입출력 회로를 제어하는 제어 로직을 포함하고,
    상기 데이터 입출력 회로는 또 다른 선택 메모리 셀의 데이터를 읽기 위해서 수행되는 또 다른 인접 메모리 셀의 읽기 동작 전까지 상기 임시 저장된 인접 메모리 셀의 데이터를 유지하고,
    상기 제어 로직은 상기 임시 저장된 인접 메모리 셀의 데이터를 참조하여 상기 선택 메모리 셀의 제 1 데이터와 제 2 데이터를 한 번 이상 읽고 임시 저장하도록 상기 데이터 입출력 회로를 제어하는 메모리 시스템.
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