KR20170099647A - 메모리 장치 및 메모리 시스템 - Google Patents

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Abstract

본 발명에 따른 메모리 장치는, 다수의 프로그램 루프들이 수행되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들에 대한 프로그램 상태들 각각을 검증하기 위한 검증 전압들을 상기 메모리 셀 어레이에 제공하는 전압 생성부 및 상기 프로그램 루프 횟수가 증가함에 따라상기 검증 전압들 각각의 전압 레벨이 점차적으로 낮게 변경되도록 상기 전압 생성부를 제어하는 전압 제어부를 포함할 수 있다.

Description

메모리 장치 및 메모리 시스템{Memory device and Memory system}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 프로그램 전압 및 검증 전압 생성을 제어하는 메모리 제어부를 포함하는 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치에는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리 등이 있다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 최근 들어 불휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장장치로 불휘발성 메모리를 사용하고 있다. 저장장치로 불휘발성 메모리를 사용하는 장치들이 증가하면서, 불휘발성 메모리의 용량도 급속히 증가하고 있다.
메모리 용량을 증가시키는 방법들 중 하나는 하나의 메모리 셀(cell)에 다수의 비트들을 저장하는 방식인 이른바 멀티 레벨 셀(MLC:Multi Level Cell) 방식이다. 멀티 레벨 셀에 저장되어 있는 데이터를 인식하기 위해서는, 충분한 읽기 마진이 확보되어야 한다. 충분한 읽기 마진을 확보하기 위한 프로그램 방법으로는 ISPP(Increment Step Pulse Program) 방식에 의한 프로그램 동작이 일반적이며, 프로그램 전압 펄스가 메모리 셀들에 제공될 때마다 다수의 검증전압들을 이용하여 메모리 셀들의 프로그램 상태를 검증할 수 있다. 다만, 이러한 검증 동작을 완료한 이후에도 메모리 셀 특성에 의하여 메모리 셀에 저장된 데이터에 대한 신뢰성이 저하되는 문제가 발생하였다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 셀에 저장된 데이터에 대한 신뢰성을 개선할 수 있는 메모리 장치 및 메모리 시스템을 제공하는 데에 있다.
본 발명에 따른 메모리 장치는, 다수의 프로그램 루프들이 수행되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들에 대한 적어도 하나의 프로그램 상태를 검증하기 위한 검증 전압을 상기 메모리 셀들에 제공하는 전압 생성부 및 메모리 장치 내부 또는 외부의 온도 관련 온도 정보를 기반으로, 상기 프로그램 루프 횟수가 증가함에 따라 상기 검증 전압의 레벨이 변경되도록 상기 전압 생성부를 제어하는 전압 제어부를 포함한다.
또한, 본 발명의 실시예에 따른 메모리 장치는, 다수의 프로그램 루프들이 수행되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들에 대한 프로그램 상태들 각각을 검증하기 위한 검증 전압들을 상기 메모리 셀 어레이에 제공하는 전압 생성부 및 상기 프로그램 루프 횟수가 증가함에 따라 상기 검증 전압들 각각의 전압 레벨이 점차적으로 낮게 변경되도록 상기 전압 생성부를 제어하는 전압 제어부를 포함한다.
또한, 본 발명의 실시예에 따른 메모리 시스템은, 다수의 프로그램 루프 동작들이 수행되는 메모리 셀들을 포함하는 메모리 장치 및 상기 메모리 장치에 대한 상기 프로그램 루프 동작들을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 메모리 장치 내부 또는 외부 온도에 대한 온도 정보 및 검증하려는 프로그램 상태 중 적어도 어느 하나를 기반으로 상기 프로그램 루프 횟수가 증가함에 따라 레벨이 변경되는 검증 전압들의 생성을 제어하는 전압 제어부를 포함한다.
본 발명의 기술적 사상에 따르면, 검증 동작을 수행할 때에, 검증하려는 프로그램 상태 및 메모리 장치 내부 또는 외부의 온도 관련 온도 정보 중 적어도 어느 하나를 기반으로 검증 전압 레벨 변경을 제어함으로써, 메모리 셀들은 프로그램 동작 완료 후에 소정의 시간이 지나도 일정한 문턱 전압 산포를 가질 수 있어, 메모리 장치에 대한 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 제1 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 4는 도 2의 블록들 중 하나인 제1 블록의 일 예(BLK1)를 나타내는 사시도이다.
도 5는 본 발명의 실시예에 따라 프로그램 동작시에 메모리 셀에 제공되는 프로그램 전압을 나타내는 도면이다.
도 6은 프로그램 동작 완료 후에 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 7a 내지 도 7c는 펄스형 프로그램 전압을 메모리 셀들에 제공했을 때에 각 프로그램 상태를 형성하기까지의 프로그램 루프 횟수를 나타내는 분포도이다.
도 8a 및 도 8b는 메모리 셀 특성 및 온도에 의한 메모리 셀의 문턱 전압 변화를 나타내는 그래프이다.
도 9a 및 도 9b는 도 8에 개시된 메모리 셀의 특성으로 인한 문턱 전압 산포를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 전압 제어부를 나타내는 블록도이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 전압 제어부의 동작시 필요한 제어 정보를 나타내는 도면이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 그래프이다.
도 13a 내지 도 13d는 본 발명의 다양한 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 관련 제어를 설명하기 위한 그래프이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 전압 제어부의 제어 동작을 설명하기 위한 블록도이다.
도 15는 본 발명의 일 실시예에 따른 프로그램 루프 카운터 동작을 설명하기 위한 블록도이다.
도 16은 본 발명의 다른 실시예에 따른 전압 제어부를 나타내는 블록도이다.
도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 그래프이다.
도 18a는 본 발명의 또 다른 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 블록도이고, 도 18b는 본 발명의 또 다른 실시예에 따른 전압 제어부의 동작시 필요한 제어 정보를 나타내는 도면이다.
도 19a는 본 발명의 또 다른 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 블록도이고, 도 19b는 본 발명의 또 다른 실시예에 따른 온도 정보 생성부의 온도 정보 생성 방법을 설명하기 위한 도면이다.
도 20a 및 도 20b는 본 발명의 일 실시예에 따른 전압 제어부의 동작을 전체적으로 설명하기 위한 그래프이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치에서의 프로그램 동작을 설명하기 위한 순서도이다.
도 22는 본 발명의 실시예들에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 장치를 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 장치를 UFS(uiversal flash storage) 에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에서, 메모리 셀 어레이(110)는 3 차원(3D) 메모리 어레이일 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층(Charge Trap Layer)을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
본 실시예에서, 메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함하고, 각 낸드 스트링은 기판 위에 수직으로 적층된 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인에 각각 연결된 그라운드 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함할 수 있다. 본 실시예에서, 제어 로직(120)은 메모리 셀 어레이(110)에 포함된 메모리 셀들 중 선택된 메모리 셀에 대한 프로그램 루프(프로그램 동작 및 검증 동작을 포함)들을 수행하는 때에, 검증 전압의 레벨을 변경하는 것을 제어할 수 있다. 본 발명의 일 실시예로, 제어 로직(120)은 메모리 셀들에 대하여 검증하려는 프로그램 상태 및 메모리 장치(100) 내부 또는 외부의 온도 정보 중 적어도 어느 하나를 기반으로 다수의 검증 전압들의 레벨을 점차적으로 변경할 수 있다. 이에 대한 구체적인 서술은 후술한다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
도 2는 도 1에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 롬 퓨즈(112) 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1 내지 BLKz)을 포함하고, 각 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 각 블록은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 블록은 제3 방향을 따라 신장된 복수의 낸드 스트링들(이하 '스트링들'이라 지칭함)을 포함한다. 이때, 복수의 스트링들은 제1 및 제2 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다. 블록들(BLK1 내지 BLKz)은 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 블록들(BLK1 내지 BLKz) 중 블록 어드레스에 대응하는 블록을 선택할 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
롬 퓨즈(112)는 일 실시예로, 메모리 셀 어레이(110)의 메모리 셀과 동일한 구조를 갖는 메모리 셀들을 포함할 수 있다. 롬 퓨즈(112)는 도면에 개시된 바와 같이, 메모리 셀 어레이(110)의 인접한 영역에 위치하는 것에 국한되지 않으며, 메모리 셀 어레이(110)와 떨어지 다른 영역에 위치할 수 있으며, 더 나아가, 롬 퓨즈(112)는 메모리 셀 어레이(110)의 일부분에 해당될 수 있다. 롬 퓨즈(112)에는 메모리 셀들에 프로그램 루프를 수행하기 위하여 생성되는 프로그램 전압 및 검증 전압을 생성하기 위하여 필요한 정보들을 저장될 수 있다. 일 실시예로, 롬 퓨즈(112)는 프로그램 루프들을 수행함에 따라 점차적으로 검증 전압의 레벨을 변경하기 위하여 필요한 제어 파라미터들을 포함하는 제어 정보가 저장될 수 있다. 일 실시예로, 상기 파라미터 정보들은, 변경 시작 전압 레벨 파라미터, 레벨 변경정도 파라미터 및 레벨 변경 시작 루프 파라미터 중 적어도 하나를 포함할 수 있다. 또 다른 실시예로, 상기 파라미터 정보들은, 검증 전압 파라미터 및 프로그램 루프 횟수 파라미터 중 적어도 하나를 포함할 수 있다. 파라미터 정보들에 대한 구체적인 내용은 후술한다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 제어부(121)를 포함할 수 있다. 전압 제어부(121)는 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 본 발명의 실시예에서, 전압 제어부(121)는 메모리 셀들에 데이터를 기입하기 위하여 메모리 셀 어레이(110)에 제공되는 프로그램 전압 및 검증 전압 생성을 제어하기 위한 전압 제어신호(CTRL_vol)를 생성할 수 있다.
일 실시예에서, 전압 제어부(121)는 메모리 셀들에 상기 프로그램 루프 횟수가 증가함에 따라 검증 전압들 각각의 전압 레벨이 점차적으로 낮게 변경되도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 전압 제어부(121)는 롬 퓨즈(112)에 저장된 정보를 참조하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 다른 실시예에서, 전압 제어부(121)는 프로그램 상태들을 검증하기 위한 각각의 검증 전압들에 따라 상이한 레벨 변경 시작타이밍을 갖도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 전압 제어부(121)는 메모리 셀들 각각에 대하여 검증하려는 프로그램 상태를 기반으로 검증 전압들 각각의 레벨 변경정도가 다르도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 일 실시예에서, 전압 제어부(121)는 검증 전압들 각각에 대응되는 기준 전압 레벨들보다 낮은 레벨에 도달되도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 전압 제어부(121)는 소정의 횟수만큼 프로그램 루프들을 상기 메모리 셀들에 수행한 이후, 검증 전압들 중 적어도 하나의 검증 전압의 레벨을 고정시키도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
다른 일 실시예에서, 전압 제어부(121)는 메모리 장치(100) 내부 또는 외부의 온도 관련 온도 정보를 기반으로, 프로그램 루프 횟수가 증가함에 따라 각각의 검증 전압들의 레벨이 변경되도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 전압 제어부(121)는 상기 온도 정보를 기반으로, 검증 전압들 각각의 레벨 변경정도 및 변경 시작 전압 중 적어도 하나가 변경된 검증 전압들을 생성하도록 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또 다른 일 실시예에서, 전압 제어부(121)는 상기 온도 정보 및 검증하려는 프로그램 상태 중 적어도 어느 하나를 기반으로 프로그램 루프 횟수가 증가함에 따라 레벨이 변경되는 검증 전압들의 생성을 제어하기 위하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 전압 제어부(121)는 검증 전압들에 대한 레벨 변경정도 및 변경 시작 전압 중 적어도 어느 하나가 변경된 검증 전압들의 생성을 제어하기 위하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인 전압, 예를 들어, 프로그램 전압(또는 기입 전압), 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 검증 전압 등을 생성할 수 있다. 일 실시예로, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 프로그램 루프 횟수가 증가함에 따라 레벨이 변경되는 검증 전압을 생성할 수 있다. 프로그램 루프가 수행될 때에 ISPP(Incremental step pulse programming) 방식으로 수행될 수 있으며, 전압 생성부(130)는 프로그램 루프가 수행될 때마다 종전 프로그램 전압에서 스텝 전압만큼 레벨이 높아진 프로그램 전압을 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 프로그램 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 3은 도 2의 제1 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 3을 참조하면, 제1 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 2에 도시된 각 블록들(BLK1 내지 BLKz)은 도 3와 같이 구현될 수 있다. 제1 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 공통으로 연결될 수도 있다.
도 4는 도 2의 블록들 중 하나인 제1 블록의 일 예(BLK1)를 나타내는 사시도이다.
도 4를 참조하면, 제1 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 제1 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
본 실시예에 따르면, 프로그램 동작이 수행된 결과 전하 저장층(CS)에 소정의 영역에 트랩된 전하들은 일정 시간이 흐른 뒤에 소정의 영역에서 빠져나와 다른 영역에 트랩되거나 전하 저장층(CS) 이외에 다른 층으로 이동하여 메모리 셀들의 문턱 전압 산포가 넓어지는 문제가 발생할 수 있다. 결과적으로 전하 저창층(CS)을 포함하는 메모리 장치에 대한 신뢰성이 저하될 수 있다. 이에 대한 구체적인 내용은 후술한다.
도 5는 본 발명의 실시예에 따라 프로그램 동작시에 메모리 셀에 제공되는 프로그램 전압을 나타내는 도면이다.
도 2 및 도 5를 참조하면, 전압 생성부(130)는 프로그램 동작시에 프로그램 루프를 진행할 때마다 스텝 전압(Vstep)만큼의 레벨을 상승시킨 프로그램 전압(Vpgm)을 메모리 셀 어레이(110)의 선택 워드라인에 제공할 수 있다. 또한, 전압 생성부(130)는 프로그램 전압(Vpgm)을 제공한 후에 프로그램 상태를 검증하기 위한 검증 동작(Verify Operation)을 수행하기 위하여 검증 전압을 메모리 셀 어레이(110)의 선택 워드라인에 제공할 수 있다.
도 6은 프로그램 동작 완료 후에 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀은 멀티 비트 셀(Multi-bit Cell)로써 2 비트 이상의 데이터가 하나의 메모리 셀에 저장될 수 있다. 도 5에 개시된 ISPP 방식으로 프로그램 동작을 수행하여 도시된 바와 같이 4 가지의 프로그램 상태를 갖는 메모리 셀들의 문턱 전압 산포를 형성할 수 있다. 각각의 메모리 셀들은 프로그램 동작 수행 결과 소거 상태(E), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3)를 가질 수 있다. 도 2의 전압 생성부(130)는 제 1 검증 전압(VP1)을 이용하여 프로그램 동작 수행 결과 메모리 셀들이 제 1 프로그램 상태(P1)를 갖는지 여부에 대한 검증 동작을 수행할 수 있다. 또한, 전압 생성부(130)는 제 2 검증 전압(VP2)을 이용하여 메모리 셀들이 제 2 프로그램 상태(P2)를 갖는 지 여부에 대한 검증 동작을 수행할 수 있으며, 제 3 검증 전압(VP3)을 이용하여 메모리 셀들이 제 3 프로그램 상태(P3)를 갖는지 여부에 대한 검증 동작을 수행할 수 있다. 이하, 본 발명의 실시예에서는 2 비트 데이터가 저장되는 메모리 셀들을 포함하는 메모리 장치에 대하여 개시하고 있으나, 이에 국한되지 않고 다만, 이는 일 실시예로, 이에 국한되지 않으며, 싱글 레벨 셀(Single Level Cell, SLC) 또는 다수의 비트 데이터가 저장되어 다수의 프로그램 상태를 가질 수 있는 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 메모리 장치에 본 발명의 사상이 적용될 수 있음은 분명하다.
도 7a 내지 도 7c는 펄스형 프로그램 전압을 메모리 셀들에 제공했을 때에 각 프로그램 상태를 형성하기까지의 프로그램 루프 횟수를 나타내는 분포도이다.
도 7a를 참조하면, 소정의 메모리 셀들의 문턱 전압이 도 6의 제 1 검증 전압(VP1)을 초과하여 메모리 셀들이 제 1 프로그램 상태(P1)에 도달할 때까지 수행되는 프로그램 루프 횟수는 메모리 셀들마다 상이할 수 있다. 즉, 빠른 셀들(FC1)의 경우에는 상대적으로 적은 프로그램 루프 횟수를 수행하여 제 1 프로그램 상태(P1)에 도달할 수 있으나, 느린 셀들(SC1)의 경우에는 상대적으로 많은 프로그램 루프 횟수를 수행하여 제 1 프로그램 상태(P1)에 도달할 수 있다.
도 7b를 참조하면, 소정의 메모리 셀들의 문턱 전압이 도 6의 제 2 검증 전압(VP2)을 초과하여 메모리 셀들이 제 2 프로그램 상태(P2)에 도달할 때까지 수행되는 프로그램 루프 횟수는 메모리 셀들마다 상이할 수 있다. 즉, 빠른 셀들(FC2)의 경우에는 상대적으로 적은 프로그램 루프 횟수를 수행하여 제 2 프로그램 상태(P2)에 도달할 수 있으나, 느린 셀들(SC2)의 경우에는 상대적으로 많은 프로그램 루프 횟수를 수행하여 제 2 프로그램 상태(P2)에 도달할 수 있다.
도 7c를 참조하면, 소정의 메모리 셀들의 문턱 전압이 도 6의 제 3 검증 전압(VP3)을 초과하여 메모리 셀들이 제 3 프로그램 상태(P3)에 도달할 때까지 수행되는 프로그램 루프 횟수는 메모리 셀들마다 상이할 수 있다. 즉, 빠른 셀들(FC3)의 경우에는 상대적으로 적은 프로그램 루프 횟수를 수행하여 제 3 프로그램 상태(P3)에 도달할 수 있으나, 느린 셀들(SC3)의 경우에는 상대적으로 많은 프로그램 루프 횟수를 수행하여 제 3 프로그램 상태(P3)에 도달할 수 있다.
이와 같이, 프로그램 루프가 수행된 결과 문턱 전압이 빠르게 이동하는 메모리 셀들이 있는 반면, 문턱 전압이 느리게 이동하는 메모리 셀들이 존재할 수 있다.
도 8a 및 도 8b는 메모리 셀 특성 및 온도에 의한 메모리 셀의 문턱 전압 변화를 나타내는 그래프이다.
도 8a는 제 1 온도 조건에서 시간이 흐름에 따라 메모리 셀들의 문턱 전압 의 변화를 나타내기 위한 그래프이다. 그림(a)는 제 1 프로그램 상태(P1)인 메모리 셀들의 문턱 전압의 변화를 나타내는 그래프이고, 그림(b)는 제 2 프로그램 상태(P2)인 메모리 셀들의 문턱 전압의 변화를 나타내는 그래프이다. 또한, 그림(c)는 제 3 프로그램 상태(P3)인 메모리 셀들의 문턱 전압의 변화를 나타내는 그래프이다. 이를 참조하면, 문턱 전압이 높은 프로그램 상태일수록 시간당 변화하는 문턱 전압 변화량이 큰 경향 및 빠른 셀이 느린 셀보다 시간당 변화하는 문턱 전압 변화량이 큰 경향을 가지는 것을 알 수 있다.
도 8b는 제 2 온도 조건에서 시간이 흐름에 따라 메모리 셀들의 문턱 전압 의 변화를 나타내기 위한 그래프이다. 제 2 온도 조건은 제 1 온도 조건보다 낮은 온도 조건에 해당될 수 있다. 예를 들면, 제 1 온도 조건은 영상 80℃, 제 2 온도 조건은 영하 10℃에 해당될 수 있다. 이를 참조하면, 역시 문턱 전압이 높은 프로그램 상태일수록 시간당 변화하는 문턱 전압 변화량이 큰 경향 및 빠른 셀이 느린 셀보다 시간당 변화하는 문턱 전압 변화량이 큰 경향을 가지는 것을 알 수 있다. 더 나아가, 온도 조건이 낮아짐에 따라 빠른 셀의 시간당 변화하는 문턱 전압 변화량과 느린 셀의 시간당 변화하는 문턱 전압 변화량의 차이가 커지는 경향을 갖을 수 있다.
도 9a 및 도 9b는 도 8a, 8b에 개시된 메모리 셀의 특성으로 인한 문턱 전압 산포를 나타내는 도면이다.
도 9a에 도시된 바와 같이, 소정의 시간이 흐름에 따라 메모리 셀들의 문턱 전압이 변화되는 셀 특성으로 인하여 프로그램 완료 후의 메모리 셀들의 문턱 전압 산포는 변화될 수 있다. 예시적으로, 제 1 프로그램 상태(P1)를 갖는 일부의 메모리 셀들의 문턱 전압은 제 1 간격(a1)만큼 왼쪽 방향으로 천이되고, 제 2 프로그램 상태(P2)를 갖는 일부의 메모리 셀들의 문턱 전압은 제 2 간격(a2)만큼 왼쪽 방향으로 천이되며, 제 3 프로그램 상태(P3)를 갖는 일부의 메모리 셀들의 문턱 전압은 제 3 간격(a3)만큼 왼쪽 방향으로 천이될 수 있다. 이 때에, 검증 동작을 수행하기 위하여 높은 검증 전압 레벨이 필요한 프로그램 상태를 가지는 메모리 셀들, 즉 문턱 전압이 높은 메모리 셀들일수록 문턱 전압 산포가 변화되는 정도는 더 클 수 있으며, 따라서 제 3 간격(a3), 제 2 간격(a2), 제 1 간격(a1) 순으로 간격의 크기가 클 수 있다.
도 9b에 도시된 바와 같이, 소정의 시간이 흐름에 따라 느린 셀과 빠른 셀의 문턱 전압 변화량의 차이가 온도 조건이 낮을수록 차이가 커지는 결과로 인하여, 온도 조건이 도 9a에서 서술한 온도 조건보다 더 낮은 상태에서의 메모리 셀들의 문턱 전압 산포의 변화가 도 9a에 도시된 것보다 클 수 있다. 즉, 제 1 프로그램 상태(P1)를 갖는 일부의 메모리 셀들의 문턱 전압은 제 1 간격(b1)만큼 왼쪽 방향으로 천이되고, 제 2 프로그램 상태(P2)를 갖는 일부의 메모리 셀들의 문턱 전압은 제 2 간격(b2)만큼 왼쪽 방향으로 천이되며, 제 3 프로그램 상태(P3)를 갖는 일부의 메모리 셀들의 문턱 전압은 제 3 간격(b3)만큼 왼쪽 방향으로 천이될 수 있다. 도 9b에 개시된 각각의 제 1 내지 제 3 간격(b1~b3)은 도 9a에 개시된 각각의 제 1 내지 제 3 간격(a1~a3)보다 클 수 있다.
도 10은 본 발명의 일 실시예에 따른 전압 제어부를 나타내는 블록도이다. 도 11a 및 도 11b는 본 발명의 실시예에 따른 전압 제어부의 동작시 필요한 제어 정보를 나타내는 도면이다. 도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 그래프이다.
도 10을 참조하면, 전압 제어부(200)는 프로그램 루프 카운터(210), 검증전압 레벨 제어신호 생성부(220) 및 제어정보 저장부(230)를 포함할 수 있다. 프로그램 루프 카운터(210)는 메모리 셀들에 다수의 프로그램 루프들이 수행될 때에 프로그램 루프 횟수를 카운트할 수 있다. 일 실시예로, 프로그램 루프 카운터(210)는 프로그램 전압이 스텝 업할 때의 펄스를 카운트하여, 프로그램 루프를 카운트할 수 있다. 프로그램 루프 카운터(210)는 프로그램 루프 횟수를 카운트하여, 프로그램 루프 횟수 정보를 생성할 수 있으며, 검증전압 레벨 제어신호 생성부(220)에 제공할 수 있다. 또한, 일 실시예로, 프로그램 루프 카운터(210)는 프로그램 루프 횟수 정보를 기반으로 검증전압 레벨 제어신호 생성부(220)의 활성화/비활성화를 제어할 수 있다.
검증전압 레벨 제어신호 생성부(220)는 전압 생성부에서 프로그램 루프 횟수가 증가함에 따라 레벨이 변경되는 검증 전압을 생성하도록 제어하기 위한 전압 제어신호(CTRL_vol1)를 생성할 수 있다. 검증전압 레벨 제어신호 생성부(220)는 제어정보 저장부(230)로부터 검증전압 레벨 변경을 제어하기 위한 제어정보를 수신하고, 프로그램 루프 카운터(210)로부터 프로그램 루프 횟수 정보를 수신할 수 있다. 검증전압 레벨 제어신호 생성부(220)는 프로그램 루프 횟수 정보 및 제어정보를 이용하여 검증 전압의 레벨 변경을 제어할 수 있다.
제어정보 저장부(230)는 검증 전압의 레벨을 변경하기 위해 필요한 제어정보들을 저장할 수 있다. 제어 정보는 변경 시작 전압 레벨 파라미터, 레벨 변경정도 파라미터, 레벨 변경 시작 루프 파라미터를 포함할 수 있으며, 더 나아가, 프로그램 루프 횟수 파라미터, 이에 대응되는 검증 전압 레벨 파라미터를 포함할 수 있다. 이와 같은 제어 정보는 도 2 의 메모리 장치(100)가 파워 오프되어 있을 때, 롬 퓨즈(112)에 저장되어 있다가 메모리 장치(100)가 파워 온 된 때에, 제어정보는 제어정보 저장부(230)에 로드될 수 있다. 제어정보 저장부(230)는 검증전압 레벨 제어신호 생성부(220)에 제어정보를 제공할 수 있다. 다만, 이는 일 실시예로, 이에 국한되지 않으며, 검증전압 레벨 제어신호 생성부(220)는 롬 퓨즈(112)로부터 직접 제어정보를 수신할 수 있다.
도 11a를 참조하면, 제어 정보는 제어 파라미터(Control Parameter)들을 포함할 수 있다. 제어 파라미터는 각각 검증하려는 프로그램 상태에 따른 변경 시작 전압 레벨 파라미터(Start Verify Voltage Level, SVL), 레벨 변경정도 파라미터(Level change degree, LCD), 레벨 변경 시작 루프 파라미터(Start Loop, SL) 등에 해당될 수 있다. 변경 시작 전압 레벨 파라미터(SVL)는 전압 제어부(200)가 검증 전압에 대한 레벨 변경 제어를 시작할 때에 검증 전압의 시작 레벨을 제어하기 위하여 참조되는 파라미터일 수 있다. 레벨 변경정도 파라미터(LCD)는 전압 제어부(200)가 검증 전압에 대한 레벨 변경을 제어할 때에, 변경되는 전압 레벨 크기를 제어하기 위하여 참조되는 파라미터일 수 있다. 레벨 변경 시작 루프 파라미터(SL)는 전압 제어부(200)가 검증 전압에 대한 레벨 변경 시작 타이밍을 제어하기 위하여 참조되는 파라미터일 수 있다. 검증전압 레벨 제어신호 생성부(220)는 위와 같이 서술한 제어 정보를 이용하여 전압 생성부를 제어하기 위한 전압 제어신호(CTRL_vol1)를 생성할 수 있다.
도 11b를 참조하면, 제어 정보는 제어 파라미터(Control Parameter)들을 포함할 수 있다. 제어 파라미터는 도 11a와는 달리 각각 검증하려는 프로그램 상태에 따른 검증 전압 레벨 파라미터(Verify voltage level, VVL), 프로그램 루프 횟수 파라미터(Program loop number, PLN) 등에 해당될 수 있다. 프로그램 루프 횟수 파라미터(PLN) 및 검증 전압 레벨 파라미터(VVL)는 전압 제어부(200)가 소정의 프로그램 루프에서 소정의 레벨을 갖는 검증 전압을 생성하는 것을 제어하기 위하여 참조되는 파라미터들일 수 있다. 검증전압 레벨 제어신호(220)는 위와 같이 서술한 제어 정보를 이용하여 전압 생성부를 제어하기 위한 전압 제어신호(CTRL_vol1)를 생성할 수 있다.
도 10, 11a 및 도 12a를 참조하여, 도 6에서 서술된 제 1 프로그램 상태(P1)를 검증하기 위한 제 1 검증 전압(VP1)의 레벨 변경을 제어하는 전압 제어부(200)의 동작을 이하 서술한다. 일 실시예로서, 전압 제어부(200)는 프로그램 루프가 메모리 셀들에 수행됨에 따라, 점차적으로 낮은 레벨로 변경되는 제 1 검증 전압을 생성하도록 제어할 수 있다. 즉, 프로그램 루프들(L, L+1,...)이 수행될 때마다, 레벨이 낮아지는 검증 전압이 생성될 수 있다. 또한, 전압 제어부(200)는 변경 시작 전압의 레벨로부터 소정의 레벨 변경정도만큼씩 단계적으로 레벨이 낮아지는 검증 전압을 생성하는 것을 제어할 수 있다. 일 실시예로, 전압 제어부(200)는 변경 시작 전압 레벨 파라미터(SVL)를 이용하여 변경 시작 전압을 제 1-1 검증 전압(Vva1)으로 설정할 수 있으며, 레벨 변경정도 파라미터(LCD)를 이용하여 레벨 변경정도를 제 1 오프셋 전압(Vos1)으로 설정할 수 있다. 전압 제어부(200)는 프로그램 루프가 수행됨에 따라, 제 1-1 검증 전압(Vva1)에서부터 제 1 오프셋 전압(Vos1)만큼 레벨이 낮아지는 제 1 검증 전압을 생성하도록 제어할 수 있다. 일 실시예로, 변경 시작 전압은 종래에 프로그램 상태를 검증하기 위한 검증 전압의 레벨보다 더 높을 수 있다. 예를 들면, 제 1-1 검증 전압(Vva1)의 레벨은 종래에 제 1 프로그램 상태를 검증하기 위한 검증 전압의 레벨보다 더 높을 수 있다.
이와 같은 방식을 통해, 메모리 셀들의 문턱 전압 레벨이 소정의 시간이 지나면서 점점 낮아지는 특성 및 빠른 셀이 느린 셀보다 문턱 전압 레벨이 더 많이 낮아지는 특성을 고려하여, 검증 전압 레벨을 변경할 수 있다. 따라서, 본 발명에 따른 메모리 장치의 메모리 셀들은 프로그램 동작 완료 후에 소정의 시간이 지나도 일정한 문턱 전압 산포를 가질 수 있어, 메모리 장치에 대한 신뢰성이 향상될 수 있다.
다른 실시예로, 전압 제어부(200)는 레벨 변경 시작 루프 이후의 프로그램 루프들에 대한 검증 전압의 레벨을 변경하도록 제어할 수 있다. 예를 들면, 전압 제어부(200)는 레벨 변경 시작 루프 파라미터(SL Parameter)를 이용하여 제 L 프로그램 루프를 레벨 변경 시작 루프로 설정할 수 있다. 전압 제어부(200)는 제 L 프로그램 루프 이후의 프로그램 루프들(L+1, L+2,...)에 대한 제 1 검증 전압 레벨 변경을 시작하도록 제어할 수 있다. 이와 같은 방식으로, 전압 제어부(200)는 프로그램 상태를 검증하기 위한 각각의 검증 전압들에 따라 상이한 레벨 변경 시작 타이밍을 갖도록 제어할 수 있다. 프로그램 루프 횟수가 증가함에 따라 일괄적으로 검증 전압들 각각의 레벨을 변경하는 것 외에도 검증 전압들에 대하여 순서대로 레벨 변경을 제어할 수 있어 효율적인 동작이 가능할 수 있다.
도 10, 11b 및 도 12a를 참조하여, 도 6에서 서술된 제 1 프로그램 상태(P1)를 검증하기 위한 제 1 검증 전압(VP1)의 레벨 변경을 제어하는 전압 제어부(200)의 동작을 이하 서술한다. 전압 제어부(200)는 프로그램 루프 카운터(210)에서 생성된 프로그램 루프 횟수 정보를 제어 정보에 비교하고 비교 결과에 대응되는 제어 정보 레벨 파라미터(VVL)를 이용하여 제 1 검증 전압 레벨을 변경하는 것을 제어할 수 있다. 예를 들면, 먼저, 전압 제어부(200)는 프로그램 루프 카운터(210)에서 제 L 번째 프로그램 루프임을 나타내는 프로그램 루프 횟수 정보를 생성하면, 전압 제어부(200)는 프로그램 루프 횟수 파라미터(PLN)와 비교하고, 이러한 비교 결과와 대응되는 검증 전압 레벨 파라미터(VVL)을 이용하여 제 1-1 검증 전압 레벨(Vva1)을 갖도록 제 1 검증 전압 레벨을 제어할 수 있다. 이후, 전압 제어부(200)는 프로그램 루프 카운터(210)에서 제 L+1 번째 프로그램 루프임을 나타내는 프로그램 루프 횟수 정보를 생성하면, 전압 제어부(200)는 프로그램 루프 횟수 파라미터(PLN)와 프로그램 루프 횟수 정보를 비교하고, 이러한 비교 결과와 대응되는 검증 전압 레벨 파라미터(VVL)을 이용하여 제 1-2 검증 전압 레벨(Vva2)을 갖도록 제 1 검증 전압 레벨을 제어할 수 있다. 이러한 방식으로 전압 제어부(200)는 메모리 셀들의 제 2 프로그램 상태 및 제 3 프로그램 상태를 검증하기 위한 제 2 검증 전압의 레벨 및 제 3 검증 전압의 레벨을 제어할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 검증 전압의 레벨을 변경할 수 있는 다양한 방법이 본 발명에 적용가능하다.
도 10, 11a 및 도 12b를 참조하여, 도 6에서 서술된 제 2 프로그램 상태(P2)를 검증하기 위한 제 2 검증 전압(VP2)의 레벨 변경을 제어하는 전압 제어부(200)의 동작을 이하 서술한다. 일 실시예로서, 전압 제어부(200)는 프로그램 루프가 메모리 셀들에 수행됨에 따라, 점차적으로 낮은 레벨로 변경되는 제 2 검증 전압을 생성하도록 제어할 수 있다.
도 12a와 차이점은, 전압 제어부(200)는 변경 시작 전압 레벨 파라미터(SVL)를 이용하여 변경 시작 전압을 제 2-1 검증 전압(Vva2)으로 설정할 수 있으며, 레벨 변경정도 파라미터(LCD)를 이용하여 레벨 변경정도를 제 2 오프셋 전압(Vos2)으로 설정할 수 있다. 또한, 전압 제어부(200)는 레벨 변경 시작 루프 파라미터(SL Parameter)를 이용하여 제 M 프로그램 루프를 레벨 변경 시작 루프로 설정할 수 있다. 제 2 오프셋 전압(Vos2)는 제 1 오프셋 전압(Vos1)보다 레벨이 높으며, 제 2-1 검증 전압(Vva2)는 제 1-1 검증 전압(Vva1)보다 레벨이 높을 수 있다.
도 10, 11a 및 도 12c를 참조하여, 도 6에서 서술된 제 3 프로그램 상태(P3)를 검증하기 위한 제 3 검증 전압(VP3)의 레벨 변경을 제어하는 전압 제어부(200)의 동작을 이하 서술한다. 일 실시예로서, 전압 제어부(200)는 프로그램 루프가 메모리 셀들에 수행됨에 따라, 점차적으로 낮은 레벨로 변경되는 제 3 검증 전압을 생성하도록 제어할 수 있다.
도 12a와 차이점은, 전압 제어부(200)는 변경 시작 전압 레벨 파라미터(SVL)를 이용하여 변경 시작 전압을 제 3-1 검증 전압(Vva3)으로 설정할 수 있으며, 레벨 변경정도 파라미터(LCD)를 이용하여 레벨 변경정도를 제 3 오프셋 전압(Vos3)으로 설정할 수 있다. 또한, 전압 제어부(200)는 레벨 변경 시작 루프 파라미터(SL Parameter)를 이용하여 제 N 프로그램 루프를 레벨 변경 시작 루프로 설정할 수 있다. 제 3 오프셋 전압(Vos3)는 제 2 오프셋 전압(Vos2)보다 레벨이 높으며, 제 3-1 검증 전압(Vva3)는 제 2-1 검증 전압(Vva2)보다 레벨이 높을 수 있다.
이와 같이, 전압 제어부(200)는 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압 각각의 레벨을 다르게 변경하는 것을 제어할 수 있다. 도 8a 및 도 8b에서 서술하였듯이, 문턱 전압이 높은 메모리 셀들일수록 문턱 전압의 변화량은 커지는 경향이 있는바, 이를 고려하여 이상적인 문턱 전압 산포를 형성하기 위하여, 전압 제어부(200)는 제 3 검증 전압의 레벨 변경정도 > 제 2 검증 전압의 레벨 변경정도 > 제 1 검증 전압의 레벨 변경정도 같은 크기 순으로 각각의 전압 레벨을 변경할 수 있다. 전압 제어부(200)는 제 1 검증 전압의 변경 시작 전압(Vva1)과 제 2 검증 전압의 변경 시작 전압(Vvb1)의 레벨 차이보다 제 2 검증 전압의 변경 시작 전압(Vvb1)과 제 3 검증 전압의 변경 시작 전압(Vvc1)의 레벨 차이가 더 크도록 전압 생성부를 제어할 수 있다. 즉, 전압 제어부(200)는 인접 검증 전압들간의 레벨 차이는 레벨이 높은 검증 전압들로 갈수록 크게되도록 제어할 수 있다. 또한, 전압 제어부(200)는 각각의 검증 전압의 레벨 변경이 시작되는 프로그램 루프를 달리하여 검증 전압별로 변경을 제어할 수 있는 등 효율적인 레벨 변경이 가능할 수 있다.
도 13a 내지 도 13d는 본 발명의 다양한 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 관련 제어를 설명하기 위한 그래프이다.
도 10 및 도 13a를 참조하면, 전압 제어부(200)는 도 12a와는 달리 각각 프로그램 루프마다 크기가 다른 레벨 변경정도만큼 제 1 검증 전압의 레벨을 변경하도록 제어할 수 있다. 도 12a에서 전압 제어부(200)는 일정한 레벨 변경정도인 제 1 오프셋 전압(Vos1)만큼 제 1 검증 전압 레벨을 변경할 수 있으나, 도 13a에서는 이에 국한되지 않고 각각의 프로그램 루프마다 크기가 다른 오프셋 전압(Vos1 -1~Vos1 -5)만큼 제 1 검증 전압의 레벨을 변경할 수 있다.
도 10 및 도 13b를 참조하면, 전압 제어부(200)는 도 12a와는 달리 소정의 루프 간격(interval)을 두고 제 1 검증 전압의 레벨을 변경하도록 제어할 수 있다. 즉, 전압 제어부(200)는 매회 수행되는 프로그램 루프에 따라 검증 전압 레벨의 변경을 제어하는 것 이외에도, 소정의 루프 간격(Interval)을 두고 검증 전압 레벨을 변경하도록 제어할 수 있다. 일 실시예로, 제어 정보는 루프 간격 관련 파라미터를 더 포함하여, 전압 제어부(200)는 상기 루프 간격 관련 파라미터를 이용하여 검증 전압 레벨 변경을 제어할 수 있다. 또 다른 실시예로, 소정의 루프 간격(Interval)은 다양한 간격을 가질 수 있으며, 프로그램 루프 횟수가 증가함에 따라 루프 간격(Interval)은 가변될 수 있다.
도 10 및 도 13c를 참조하면, 전압 제어부(200)는 도 12a와는 달리 소정의 횟수만큼 프로그램 루프들을 메모리 셀들에 수행한 이후에 제 1 검증 전압 레벨을 고정시키도록 제어할 수 있다. 예를 들어, 전압 제어부(200)는 도 6에서 서술한 제 1 검증 전압, 제 2 검증 전압 및 제 3 검증 전압 중 적어도 어느 하나의 검증 전압 레벨을 특정 프로그램 루프 이후에 고정시키는 것을 제어할 수 있다. 즉, 전압 제어부(200)는 제 1 검증 전압을 제 P 프로그램 루프(P) 이후에 소정의 검증 전압(Vvak) 레벨로 고정시키는 것을 제어할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 전압 제어부(200)는 제 P+3 프로그램 루프 이후에 다시 제 1 검증 전압의 레벨이 변경되도록 제어할 수 있으며, 다양한 실시예의 적용이 가능하다.
도 10 및 도 13d를 참조하면, 전압 제어부(200)는 초반 프로그램 루프 수행시(L~J+1)에는 제 1 검증 전압에 대응되는 제 1 기준 전압 레벨보다 높은 레벨을 갖도록 제 1 검증 전압의 레벨을 변경할 수 있으며, 이후 프로그램 루프 수행시(J+1~)에 제 1 검증 전압 레벨을 제 1 검증 전압에 대응되는 제 1 기준 전압 레벨(Vref1)보다 낮은 레벨을 갖도록 제 1 검증 전압의 레벨을 변경하는 것을 제어할 수 있다. 일 실시예로, 제 1 기준 전압(Vref1)은 종래에 제 1 프로그램 상태를 검증하기 위하여 메모리 셀들에 제공되었던 검증 전압에 해당될 수 있다. 더 나아가, 전압 제어부(200)는 제 1 검증 전압 이외에도 다른 검증 전압들의 레벨을 각각에 대응되는 기준 전압 레벨보다 낮게 변경하는 것을 제어함으로써, 결과적으로 프로그램 동작 완료를 위해 필요한 프로그램 루프 횟수를 줄일 수 있어, 신속한 프로그램 동작을 수행할 수 있다. 또한, 제어정보 저장부(230)에 저장된 제어 정보에는 각각의 검증 전압에 대응되는 기준 전압 관련 파라미터가 포함될 수 있으며, 전압 제어부(200)는 기준 전압 관련 파라미터를 이용하여 검증 전압 레벨을 변경하지 않고 일정한 레벨의 기준 전압을 이용하여 검증 동작을 수행하도록 제어할 수 있다. 또한, 일실시예로, 전술하였던, 변경 시작 전압 레벨파라미터는 기준 전압 관련 파라미터와 레벨 변경정도 파라미터를 이용하여 생성될 수 있다.
도 13a 내지 도 13d에 서술된 전압 제어부(200)의 다양한 제어 방법을 통하여, 메모리 장치의 프로그램 동작 조건에 적합한 제어 방법을 선택하여 검증 전압들의 레벨 변경을 제어할 수 있다. 또한, 도 13a 내지 도 13d에 서술된 전압 제어부(200)의 다양한 제어 방법은 제 2 검증 전압 및 제 3 검증 전압에 대한 레벨 변경 제어에 적용될 수 있으며, 더 나아가, 싱글 레벨 셀(Single Level Cell, SLC) 및 3 비트 이상의 데이터를 저장할 수 있는 메모리 셀들에 대한 검증 전압에 대한 레벨 변경 제어에도 적용될 수 있음은 분명하다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 전압 제어부의 제어 동작을 설명하기 위한 블록도이다.
도 14a를 참조하면, 전압 제어부(200')는 프로그램 루프 카운터(210'), 검증전압 레벨 제어신호 생성부(220') 및 제어정보 저장부(230')를 포함할 수 있다. 검증전압 레벨 제어신호 생성부(220')는 감산기(221') 및 누산기(222')를 포함할 수 있다. 누산기(222')는 프로그램 루프 카운터(210')로부터 프로그램 루프 횟수 정보(PLCI)를 제공받을 수 있다. 또한, 누산기(222')는 제어정보 저장부(230')로부터 레벨 변경정도 정보(LCDI)를 제공받을 수 있다. 누산기(222')는 프로그램 루프 횟수 정보(PLCI)를 제공받을 때마다, 레벨 변경정도 정보(LCDI)에 대응되는 레벨 변경정도를 누산한 결과, 현시점까지 누적된 누산량을 포함하는 누산정보(ACI)를 생성할 수 있다. 누산기(222')는 누산정보(ACI)를 감산기(221')에 제공할 수 있다. 감산기(221')는 제어정보 저장부(230')로부터 변경 시작 전압 레벨 정보(SVLI)를 제공받을 수 있다. 감산기(221')는 변경 시작 전압 레벨 정보(SVLI)에 대응되는 변경 시작 전압 레벨로부터 누산정보(ACI)에 포함된 상기 누산량만큼 감산한 결과, 전압 제어신호(CTRL_vol1')를 생성할 수 있다. 일 실시예로, 레벨 변경정도 정보(LCDI)는 도 11a의 레벨 변경정도 파라미터(LCD)일 수 있으며, 변경 시작 전압 레벨 정보(SVLI)는 도 11a의 변경 시작 전압 레벨 파라미터(SVL)일 수 있다.
전압 제어부(200')는 이와 같은 방법으로 도 12a등에 개시된 그래프와 같이 검증 전압 레벨을 변경하는 것을 제어할 수 있다. 또한, 도면에는 개시하지 않았으나, 일 실시예로, 프로그램 루프 카운터(210')는 제어정보 저장부(230')로부터 레벨 변경 시작 루프 정보를 제공받아, 이를 기반으로 누산기(222') 및 감산기(221')의 활성화/비활성화를 제어할 수 있다. 즉, 프로그램 루프 카운터(210')는 프로그램 루프 횟수 정보(PLCI)와 레벨 변경 시작 루프 정보를 비교하여, 일치하는 때에는 비활성된 누산기(222') 및 감산기(221')를 활성화 시킬 수 있다. 또 다른 실시예로, 전압 제어부(200')는 별도로 활성화 제어부를 포함하여, 상기 레벨 변경 시작 루프 정보 및 프로그램 루프 횟수 정보(PLCI)를 기반으로 누산기(222') 및 감산기(221')의 활성화/비활성화를 제어할 수 있다.
도 14b를 참조하면, 전압 제어부(200'')는 프로그램 루프 카운터(210''), 검증전압 레벨 제어신호 생성부(220'') 및 제어정보 저장부(230'')를 포함할 수 있다. 검증전압 레벨 제어신호 생성부(220'')는 비교결과 기반 제어신호 생성부(221'') 및 정보 비교부(222'')를 포함할 수 있다. 정보 비교부(200'')는 프로그램 루프 카운터(210)에서 생성된 프로그램 루프 횟수 정보(PLCI)를 제어 정보(CSI)와 비교하고 비교 결과(CRI)를 생성할 수 있다. 정보 비교부(222'')는 비교 결과(CRI)를 비교결과 기반 제어신호 생성부(221'')에 제공할 수 있다. 비교결과 기반 제어신호 생성부(221'')는 비교 결과에 대응되는 검증 전압 레벨을 갖는 검증 전압을 생성하는 것을 제어하기 위한 전압 제어신호(CTRL_vol1'')를 생성할 수 있다. 예를 들어, 도 11b를 참조하면, 정보 비교부(222'')는 프로그램 루프 카운터(210'')에서 제 L 번째 프로그램 루프임을 나타내는 프로그램 루프 횟수 정보를 생성하면, 정보 비교부(222'')는 프로그램 루프 횟수 파라미터(PLN)와 비교하고, 이러한 비교 결과와 대응되는 검증 전압 레벨 파라미터(VVL)을 이용하여 제 1-1 검증 전압 레벨(Vva1)을 갖는 제 1 검증 전압 생성을 제어하기 위한 전압 제어신호(CTRL_vol1'')를 생성할 수 있다.
도 15는 본 발명의 일 실시예에 따른 프로그램 루프 카운터 동작을 설명하기 위한 블록도이다.
도 15를 참조하면, 전압 제어부(300)는 프로그램 루프 카운터(310), 검증전압 레벨 제어신호 생성부(320) 및 제어정보 저장부(330)를 포함할 수 있다. 검증전압 레벨 제어신호 생성부(320)는 제 1 프로그램 상태를 검증하기 위한 제 1 검증 전압의 레벨을 변경하기 위한 제어 신호를 생성하는 제 1 검증전압 레벨 제어신호 생성부(321), 제 2 프로그램 상태를 검증하기 위한 제 2 검증 전압의 레벨을 변경하기 위한 제어 신호를 생성하는 제 2 검증전압 레벨 제어신호 생성부(322) 및 제 3 프로그램 상태를 검증하기 위한 제 3 검증 전압의 레벨을 변경하기 위한 제어 신호를 생성하는 제 3 검증전압 레벨 제어신호 생성부(323)를 포함할 수 있다. 다만, 이는 일 실시예로, 이에 국한되지 않으며, 싱글 레벨 셀(Single Level Cell, SLC) 또는 3 비트 이상의 데이터를 저장할 수 있는 메모리 셀들을 포함하는 메모리 장치의 전압 제어부(300)는 더 많은 검증전압 레벨 제어신호 생성부들을 포함할 수 있다.
프로그램 루프 카운터(310)는 제어정보 저장부(330)로부터 레벨 변경 시작 루프 정보를 제공받을 수 있다. 프로그램 루프 카운터(310)는 레벨 변경 시작 루프 정보를 기반으로, 각각의 검증전압 레벨 제어 신호 생성부(321, 323, 325)에 활성화/비활성화 신호(Enable/Disable)를 제공하여, 활성화 여부를 제어할 수 있다. 즉, 도 11a를 참조하면, 제 1 프로그램 상태(P1)를 검증하기 위한 제 1 검증 전압의 레벨 변경 시작 루프는 제 L 프로그램 루프(L)인 바, 프로그램 루프 카운터(310)는 프로그램 루프 횟수를 카운트하여 제 L 프로그램 루프(L)일 때에, 제 1 검증전압 레벨 제어신호 생성부(321)를 활성화시킬 수 있다. 이와 같은 방식으로, 프로그램 루프 카운터(310)는 제 2 및 제 3 검증전압 레벨 제어신호 생성부(323, 325)를 활성화 시킬 수 있다. 이와 같은 방식을 통하여, 전압 제어부(300)는 각각의 프로그램 상태를 검증하기 위한 검증 전압들의 레벨 변경을 개별적으로 제어할 수 있어 효율적인 제어가 가능할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 전압 제어부를 나타내는 블록도이다. 도 17a 및 도 17b는 본 발명의 다른 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 그래프이다.
도 16, 도 17a 및 도 17b를 참조하면, 전압 제어부(400)는 프로그램 루프 카운터(410), 검증전압 레벨 제어신호 생성부(420), 제어정보 저장부(430) 및 온도 정보 생성부(440)를 포함할 수 있다. 전압 제어부(400)는 도 17a에 도시된 바와 같이, 제 1 온도 조건에서 소정의 검증 전압에 대한 레벨 변경정도를 제 1 오프셋 전압(Vos1)으로 설정하여 소정의 검증 전압을 변경 시작 전압(Vva1)의 레벨을 매 프로그램 루프마다 제 1 오프셋 전압(Vos1)의 레벨만큼 낮추도록 변경하는 것을 제어할 수 있다. 일 실시예로, 전압 제어부(400)는 도 17b에 도시된 바와 같이, 제 2 온도 조건에서 소정의 검증 전압에 대한 레벨 변경정도를 제 1 오프셋 전압'(Vos1')으로 설정하여 소정의 검증 전압을 변경 시작 전압(Vva1')의 레벨을 매 프로그램 루프마다 제 1 오프셋 전압'(Vos1')의 레벨만큼 낮추도록 변경하는 것을 제어할 수 있다.
제 1 온도 조건은 제 2 온도 조건보다 높은 온도 조건을 가질 수 있으며, 전압 제어부(400)는 도 17a의 검증 전압의 변경 시작 전압(Vva1)의 레벨 및 제 1 오프셋 전압(Vos1) 각각은 도 17b의 검증 전압의 변경 시작 전압'(Vva1')의 레벨 및 제 1 오프셋 전압'(Vos1') 각각보다 레벨이 낮도록 제어할 수 있다. 이는, 도 8a 및 도 8b에 서술한 바와 같이, 온도가 낮은 조건일수록 빠른 셀과 느린 셀의 시간의 지남에 따른 문턱 전압의 변화량이 크기 때문에 이를 고려하여, 전압 제어부(400)는 온도 조건이 낮은 때일수록 레벨 변경정도 및 변경 시작 전압의 레벨을 크게하여 검증 전압 변경을 제어할 수 있다.
이하, 전압 제어부(400)의 검증 전압 레벨을 변경을 제어하기 위한 구체적인 방법을 이하 서술한다. 온도 정보 생성부(440)는 전압 제어부(400)를 포함하는 메모리 장치의 내부 또는 외부의 온도 관련 온도 정보를 생성할 수 있다. 온도 정보는 상기 메모리 장치의 내부 또는 외부의 온도를 나타내는 정보일 수 있으며, 온도에 따라 변환된 소정의 계수(coefficient)일 수 있다. 또한, 일 실시예로, 온도 정보 생성부(440)는 온도 검출기일 수 있으며, 전압 제어부(400)에 포함되지 않고, 별도로 상기 메모리 장치 내에 배치될 수 있다.
전압 제어부(400)가 도 2 의 전압 생성부(120)에 제공하는 전압 제어신호(CTRL_vol2)는 온도 정보 생성부(440)로부터 온도 정보 및 검증전압 레벨 제어신호 생성부(420)에서 생성된 제어 신호를 포함할 수 있다. 상기 온도 정보는 온도에 따른 계수를 포함할 수 있다. 예를 들어, 온도에 따른 계수는 온도가 낮을수록 계수 값이 커질 수 있다. 도 2 의 전압 생성부(120)는 전압 제어신호(CTRL_vol2)를 기반으로 레벨이 변경되는 검증 전압들을 생성할 수 있다. 일 실시예로, 전압 생성부(120)는 상기 온도에 따른 계수를 상기 제어 신호와 연산하여 연산 결과를 기반으로 검증 전압들을 생성할 수 있다.
도 18a는 본 발명의 또 다른 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 블록도이고, 도 18b는 본 발명의 또 다른 실시예에 따른 전압 제어부의 동작시 필요한 제어 정보를 나타내는 도면이다.
도 18a를 참조하면, 전압 제어부(500)는 프로그램 루프 카운터(510), 검증전압 레벨 제어신호 생성부(520), 제어정보 저장부(530) 및 온도 정보 생성부(540)를 포함할 수 있다. 일 실시예에 따른 검증전압 레벨 제어신호 생성부(520)는 온도 정보 생성부(540)로부터 온도 정보를 제공받을 수 있으며, 제어정보 저장부(530)로부터 제어 정보를 제공받을 수 있다. 검증전압 레벨 제어신호 생성부(520)는 상기 온도 정보 및 상기 제어 정보를 기반으로 전압 제어신호(CTRL_vol3)를 생성할 수 있다. 도 18b를 참조하면, 제어정보 저장부(530)에 각각의 온도 조건 별로 다른 값을 가지는 변경 시작 전압 레벨 파라미터(SVL), 레벨 변경정도 파라미터(LCD)를 포함하는 제어 정보가 저장될 수 있다. 이에 따라, 전압 제어부(500)는 상기 온도 정보를 기반으로 온도 조건과 대응되는 변경 시작 전압 레벨 파라미터(SVL)를 및 레벨 변경정도 파라미터(LCD)를 참조하여 검증 전압 레벨을 변경할 수 있다. 예를 들어, 제 2 온도 조건(Temp.2)은 제 1 온도 조건(Temp.1)보다 높은 온도 조건일 수 있으며, 전압 제어부(500)가 도 6에 도시된 제 1 프로그램 상태(P1)를 검증하기 위해 제 1 검증 전압 레벨을 변경하는 것을 가정한다. 전압 제어부(500)는 제 1 온도 조건(Temp.1)에서의 변경 시작 전압(Vva1)의 레벨보다 제 2 온도 조건(Temp.2)에서의 변경 시작 전압(Vva1')의 레벨이 높고, 제 1 온도 조건(Temp.1)에서의 레벨 변경정도(Vos1)보다 제 2 온도 조건(Temp.2)에서의 레벨 변경정도(Vos1')가 더 크도록 하여 제 1 검증 전압 레벨을 변경하는 것을 제어할 수 있다.
다만, 이는 일 실시예로, 이에 국한되지 않으며, 도 11b와 같이, 제어 정보는 온도 조건별로 다른 값을 가지는 검증 전압 레벨 파라미터(VVL)를 포함할 수 있으며, 전압 제어부(500)는 상기 제어 정보 및 온도 정보를 기반으로 검증 전압 레벨 변경을 제어할 수 있다.
도 19a는 본 발명의 또 다른 실시예에 따른 전압 제어부의 검증 전압 레벨 변경 제어를 설명하기 위한 블록도이고, 도 19b는 본 발명의 또 다른 실시예에 따른 온도 정보 생성부의 온도 정보 생성 방법을 설명하기 위한 도면이다.
도 19a를 참조하면, 전압 제어부(600)는 프로그램 루프 카운터(610), 검증전압 레벨 제어신호 생성부(620), 제어정보 저장부(630), 온도 정보 생성부(640) 및 제어신호 통합부(650)를 포함할 수 있다. 도 19b를 참조하면, 온도 정보 생성부(640)는 메모리 장치의 내부 또는 외부의 검출된 온도를 이용하여, 검출된 온도에 따른 계수를 생성할 수 있다. 일 실시예로, 온도 정보 생성부(640)는 온도가 높은 제 1 온도(Thot)에서는 제 1 계수(TChot)를 생성할 수 있고, 온도가 낮은 제 2 온도(Tcold)에서는 제 2 계수(TCcold)를 생성할 수 있다. 제 2 계수(TCcold)는 제 1 계수(TChot)보다 값이 클 수 있다. 즉, 온도 정보 생성부(640)는 검출된 온도가 낮을수록 높은 값을 갖는 계수를 생성할 수 있다.
일 실시예에 따른 제어신호 통합부(650)는 검증전압 레벨 제어신호 생성부(520)로부터 전압 제어신호를 제공받을 수 있으며, 온도 정보 생성부(540)로부터 상기 생성된 계수를 포함하는 온도 정보를 제공받을 수 있다. 제어신호 통합부(650)는 상기 생성된 계수와 상기 전압 제어신호에 대한 소정의 연산을 수행할 수 있으며, 그 결과 전압 제어통합신호(CTRL_vol3)를 생성할 수 있다. 예를 들어, 제어신호 통합부(650)는 상기 생성된 계수와 상기 전압 제어신호를 곱셈하여 전압 제어통합신호(CTRL_vol3)를 생성할 수 있다. 이와 같은 전압 제어부(600)는 도 11a 및 도 11b에 개시된 제어 정보와 같이 온도 조건별로 다른 값을 갖는 파라미터를 포함하지 않아도, 생성된 계수를 이용하여 온도 조건에 따라 변경 시작 전압 레벨 및 레벨 변경레벨 중 적어도 하나를 다르게 하여 검증 전압 레벨 변경을 제어할 수 있다.
도 20a 및 도 20b는 본 발명의 일 실시예에 따른 전압 제어부의 동작을 전체적으로 설명하기 위한 그래프이다.
도 2 및 도 20a를 참조하면, 전압 제어부(121)는 메모리 셀들에 대하여 검증하려는 프로그램 상태 및 메모리 장치(100) 내부 또는 외부의 온도 관련 온도 정보 중 적어도 어느 하나를 기반으로 하여 각각의 검증 전압들에 대한 레벨 변경을 제어할 수 있다. 일 실시예로, 전압 제어부(121)는 도 20a에 도시된 바와 같이, 전압 제어부(121)를 메모리 셀들에 대하여 검증하려는 프로그램 상태에 따라 각각의 검증 전압들에 대한 레벨 변경을 제어할 수 있다. 즉, 전압 제어부(121)는 상기 검증하려는 프로그램 상태에 대응하는 검증 전압 레벨이 높을수록 검증 전압에 대한 변경 시작 전압 레벨 및 레벨 변경정도를 크게하여 검증 전압들에 대한 레벨 변경을 제어할 수 있다. 예를 들어, 전압 제어부(121)는 제 2 프로그램 상태(P2)를 검증하기 위한 제 2 검증 전압의 변경 시작 전압 레벨 및 레벨 변경정도(Vos2)는 제 1 프로그램 상태(P1)를 검증하기 위한 제 1 검증 전압의 변경 시작 전압 레벨 및 레벨 변경정도(Vos1)보다 크게하여 각각의 검증 전압들에 대한 레벨 변경을 제어할 수 있다. 또한, 제 3 프로그램 상태(P3)를 검증하기 위한 제 3 검증 전압의 변경 시작 전압 레벨 및 레벨 변경정도(Vos3)는 제 2 프로그램 상태(P2)를 검증하기 위한 제 2 검증 전압의 변경 시작 전압 레벨 및 레벨 변경정도(Vos2)보다 크게하여 각각의 검증 전압들에 대한 레벨 변경을 제어할 수 있다. 또 다른 일 실시예로, 전압 제어부(112)는 상기 제 1 검증 전압 내지 상기 제 3 검증 전압 각각의 레벨 변경 시작 루프들을 다르게 설정하여, 각각의 검증 전압들에 따라 상이한 레벨 변경 시작타이밍을 갖도록 제어할 수 있다.
더 나아가, 도 20b에 도시된 바와 같이, 전압 제어부(121)는 메모리 셀들에 대하여 검증하려는 프로그램 상태 및 메모리 장치(100)의 내부 또는 외부 온도 과년 온도 정보에 따라 각각의 검증 전압들에 대한 레벨 변경을 제어할 수 있다. 예를 들어, 전압 제어부(121)는 제 2 온도 조건(T2 condition)에서의 제 3 프로그램 상태(P3)를 검증하기 위한 제 3 검증 전압의 변경 시작 전압(Vvc3') 레벨 및 레벨 변경정도(Vos3')는 제 2 온도 조건보다 높은 제 1 온도 조건(T1 condition)에서의 제 3 프로그램 상태(P3)를 검증하기 위한 제 3 검증 전압의 변경 시작 전압(Vvc3) 레벨 및 레벨 변경정도(Vos3)보다 크게하여 제 3 검증 전압에 대한 레벨 변경을 제어할 수 있다.
본 발명에 따른 전압 제어부(121)는 메모리 셀의 문턱 전압이 천이되는 특성을 고려한 검증 동작을 수행하기 위하여, 검증하려는 프로그램 상태 및 메모리 장치(100) 내부 또는 외부 관련 온도 정보 중 적어도 어느 하나를 기반으로 각각의 검증 전압들의 레벨 변경을 제어할 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치에서의 프로그램 동작을 설명하기 위한 순서도이다.
도 21를 참조하면, 프로그램 루프 카운터는 프로그램 동작을 시작하기 위하기 전에 카운트한 프로그래 루프 횟수를 초기화할 수 있다(S100). 선택된 워드라인에 연결된 메모리 셀들에 제공할 프로그램 전압의 레벨을 결정할 수 있다(S110). 프로그램 전압의 레벨은 프로그램 루프 횟수를 이용하여 소정의 스텝 전압만큼 상승된 펄스 전압으로 결정될 수 있다. 결정된 프로그램 전압을 선택 워드라인에 제공할 수 있다(S120). 이후, 선택된 워드라인에 연결된 메모리 셀들을 검증하기 위하여, 검증 전압의 레벨을 결정할 수 있다. 일 실시예로, 검증 전압의 레벨은 검증하려는 프로그램 상태 및 온도 정보 중 적어도 어느 하나를 기반으로 검증 전압 레벨을 변경할 수 있다(S130). 이렇게 레벨이 변경된 검증 전압을 선택된 워드라인에 제공하여 검증 동작을 수행할 수 있다(S140). 선택된 워드라인의 모든 메모리 셀들이 검증 동작을 패스하였는지 여부를 판단한다(S150). 모든 메모리 셀들이 검증 동작을 패스한 때에(S150, YES), 프로램 동작 완료된 것으로 판단한다(S160). 모든 메모리 셀들이 검증 동작을 패스하지 못한 때에(S150, NO), 카운트된 프로그램 루프 횟수가 최대값을 초과하는 지 여부를 판단한다(S170). 카운트된 프로그램 루프 횟수가 최대값을 초과하는 때에는(S170, YES), 프로그램 동작 실패된 것으로 판단한다(S180). 카운트된 프로그램 루프 횟수가 최대값을 초과하지 않는 때에는(S170, NO), 프로그램 루프 횟수를 증가시켜(S190), 다음 프로그램 루프를 수행한다.
도 22는 본 발명의 실시예들에 따른 메모리 장치를 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 등에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400), 및 전원 장치(2500) 포함할 수 있다. 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
이때, 메모리 시스템(2100)은 도 1 등에 도시된 실시예들을 이용하여 구현될 수 있다. 구체적으로, 메모리 장치(2110)은 메모리 셀들에 대하여 검증하려는 프로그램 상태 및 메모리 장치(2110)의 내부 또는 외부의 온도 관련 온도 정보 중 적어도 어느 하나를 기반으로 검증 전압 레벨을 변경하여 검증 동작을 수행할 수 있다.
RAM(2300)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 장치를 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 등에 도시된 실시예들을 이용하여 구현될 수 있다. 구체적으로, SSD(3200)는 메모리 셀들에 대하여 검증하려는 프로그램 상태 및 SSD(3200)의 내부 또는 외부의 온도 관련 온도 정보 중 적어도 어느 하나를 기반으로 검증 전압 레벨을 변경하여 검증 동작을 수행할 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 장치를 UFS(uiversal flash storage) 에 적용한 예를 나타내는 블록도이다.
도 25를 참조하면, UFS 시스템(4000)은 UFS 호스트(4100), UFS 장치들(4200, 4300), 임베디드 UFS 장치(4400), 착탈형 UFS 카드(4500)를 포함할 수 있다. UFS 호스트(4100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(4100), UFS 장치들(4200, 4300), 임베디드 UFS 장치(4400), 및 착탈형 UFS 카드(4500) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(4200, 4300), 임베디드 UFS 장치(4400), 및 착탈형 UFS 카드(4500) 중 적어도 하나는 도 1 등에 도시된 메모리 장치(100)를 포함할 수 있다.
한편, 임베디드 UFS 장치(4400)와 착탈형 UFS 카드(4500)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(5100)와 착탈형 UFS 카드(4500)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD, mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참조로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 다수의 프로그램 루프들이 수행되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들에 대한 적어도 하나의 프로그램 상태를 검증하기 위한 검증 전압을 상기 메모리 셀들에 제공하는 전압 생성부; 및
    메모리 장치 내부 또는 외부의 온도 관련 온도 정보를 기반으로, 상기 프로그램 루프 횟수가 증가함에 따라 상기 검증 전압의 레벨이 변경되도록 상기 전압 생성부를 제어하는 전압 제어부를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 온도 정보를 기반으로 상기 검증 전압의 레벨 변경정도 및 변경 시작 전압 레벨 중 적어도 하나가 변경된 상기 검증 전압을 생성하기 위해 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 전압 제어부는,
    상기 온도가 낮을수록 상기 검증 전압의 레벨 변경정도가 커지도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  4. 제 2항에 잇어서,
    상기 전압 제어부는,
    상기 온도가 낮을수록 상기 검증 전압의 변경 시작 전압 레벨이 높아지도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 온도가 낮을수록 높은 레벨의 상기 검증 전압을 생성하도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  6. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 메모리 셀들 각각에 대하여 검증하려는 상기 프로그램 상태에 기반하여 상기 검증 전압의 레벨 변경정도 및 변경 시작 전압 레벨 중 적어도 하나가 변경된 상기 검증 전압들을 생성하기 위해 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  7. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 프로그램 루프 횟수가 증가함에 따라 상기 검증 전압들 각각의 전압 레벨이 점차적으로 낮게 변경되도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  8. 제 7항에 있어서,
    상기 전압 제어부는,
    상기 검증 전압을 상기 검증 전압에 대응되는 기준 전압 레벨들보다 낮은 레벨에 도달되도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  9. 제 7항에 있어서,
    상기 전압 제어부는,
    소정의 횟수만큼 상기 프로그램 루프들을 상기 메모리 셀들에 수행한 이후, 상기 검증 전압들 중 적어도 하나의 검증 전압의 레벨을 고정시키도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  10. 제 1항에 있어서,
    상기 메모리 셀들은, 상기 메모리 장치의 기판으로부터 수직 방향으로 적층된 것을 특징으로 하는 메모리 장치.
  11. 다수의 프로그램 루프들이 수행되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들에 대한 프로그램 상태들 각각을 검증하기 위한 검증 전압들을 상기 메모리 셀 어레이에 제공하는 전압 생성부; 및
    상기 프로그램 루프 횟수가 증가함에 따라 상기 검증 전압들 각각의 전압 레벨이 점차적으로 낮게 변경되도록 상기 전압 생성부를 제어하는 전압 제어부를 포함하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 전압 제어부는,
    상기 메모리 셀들 중 소정의 메모리 셀들에 대하여 소정의 프로그램 상태인지 여부를 검증하기 위하여, 제 1 레벨의 검증 전압을 제공하여 검증 동작을 수행하고, 상기 소정의 메모리 셀들 중 검증 페일(fail)된 메모리 셀들에 대하여 상기 소정의 프로그램 상태인지 여부를 검증하기 위하여, 상기 제 1 레벨보다 낮은 제 2 레벨의 검증 전압을 제공하여 검증 동작의 수행을 제어하는 것을 특징으로 하는 메모리 장치.
  13. 제 11 항에 있어서,
    상기 전압 제어부는,
    상기 프로그램 상태들을 검증하기 위한 각각의 검증 전압들에 따라 상이한 레벨 변경 시작타이밍을 갖도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 메모리 장치는,
    상기 프로그램 루프 횟수를 카운트하는 프로그램 루프 카운터를 더 포함하고,
    상기 전압 제어부는, 카운트된 상기 프로그램 루프 횟수를 이용하여, 상기 검증 전압들 각각의 레벨 변경 시작 타이밍을 다르게 제어하는 것을 특징으로 하는 메모리 장치.
  15. 제 14항에 있어서,
    상기 전압 제어부는,
    상기 검증 전압들 각각의 레벨 변경을 제어하기 위하여 다수의 검증 전압 레벨 제어 신호 생성부들을 포함하고,
    상기 프로그램 루프 카운터는,
    카운트된 상기 프로그램 루프 횟수를 이용하여 상기 검증 전압 레벨 제어 신호 생성부들 각각의 활성화/비활성화를 제어하여 상기 레벨 변경 시작 타이밍을 다르게 제어하는 것을 특징으로 하는 메모리 장치.
  16. 제 1항에 있어서,
    상기 메모리 장치는,
    상기 메모리 장치 내부 또는 외부의 온도 관련 온도 정보를 생성하는 온도 정보 생성부를 더 포함하고,
    상기 전압 제어부는,
    상기 온도 정보를 기반으로 각각의 상기 검증 전압들의 레벨이 변경되도록 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  17. 제 11항에 있어서,
    상기 전압 제어부는,
    변경 시작 전압 레벨 파라미터, 레벨 변경정도 파라미터 및 레벨 변경 시작 루프 파라미터 중 적어도 하나를 포함하는 제어정보를 기반으로 상기 전압 생성부를 제어하는 것을 특징으로 하는 메모리 장치.
  18. 다수의 프로그램 루프 동작들이 수행되는 메모리 셀들을 포함하는 메모리 장치; 및
    상기 메모리 장치에 대한 상기 프로그램 루프 동작들을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    상기 메모리 장치 내부 또는 외부 온도에 대한 온도 정보 및 검증하려는 프로그램 상태 중 적어도 어느 하나를 기반으로 상기 프로그램 루프 횟수가 증가함에 따라 레벨이 변경되는 검증 전압들의 생성을 제어하는 전압 제어부를 포함하는 메모리 시스템.
  19. 제 18항에 있어서,
    상기 전압 제어부는,
    상기 검증 전압들에 대한 레벨 변경정도 및 변경 시작 전압 레벨 중 적어도 어느 하나가 변경된 상기 검증 전압들의 생성을 제어하는 것을 특징으로 하는 메모리 시스템.
  20. 제 18항에 있어서,
    상기 전압 제어부는,
    상기 프로그램 루프 횟수가 증가함에 따라 상기 검증 전압들 각각의 전압 레벨이 점차적으로 낮게 변경되도록 제어하는 것을 특징으로 하는 메모리 장치.
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