KR101787612B1 - 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법 - Google Patents

Abstract

비휘발성 메모리 장치에 데이터를 저장하기 위하여, 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행한다. 상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행한다. 프로그램 시간 및 검증 시간이 단축될 수 있으며, 효율적으로 데이터가 저장될 수 있다.

Description

비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법{METHOD OF STORING DATA IN A NONVOLATILE MEMORY DEVICE AND METHOD OF OPERATING A NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 구동 방법에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치의 동작 모드는 메모리 셀에 데이터를 저장하는 기입 모드(write mode or program mode), 메모리 셀에 저장된 데이터를 판독하는 독출 모드(read mode) 및 저장된 데이터를 삭제하여 메모리 셀을 초기화하는 소거 모드(erase mode)로 구분될 수 있다. 일반적으로 비휘발성 메모리 장치에서는 프로그램 동작이 수행된 후 검증 동작이 요구된다.

본 발명의 일 목적은 효율적인 검증을 수행하면서도 검증 시간을 단축할 수 있는 비휘발성 메모리 장치의 데이터 저장 방법을 제공하는 것이다.

본 발명의 다른 목적은 구동 시간을 단축할 수 있는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서, 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행하고, 상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행한다.

상기 검증 전압은 상기 프로그램 동작에 따라 감소될 수 있다.

상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 페일(fail) 상태로 판단된 경우에는 상기 프로그램 동작 및 상기 검증 동작을 포함하는 프로그램 루프가 반복 수행되고, 상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 상태로 판단된 경우에는 데이터 저장이 종료될 수 있다.

상기 프로그램 루프가 반복 수행되는 경우에, 상기 검증 전압은 상기 프로그램 루프의 반복 횟수가 증가함에 따라 스텝 다운 레벨만큼 감소될 수 있다.

상기 검증 전압이 미리 설정된 기준 레벨까지 감소된 경우에, 상기 검증 전압은 상기 기준 레벨로 유지될 수 있다.

상기 프로그램 루프가 반복 수행되는 경우에, 상기 검증 전압은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 제1 검증 레벨을 가지거나, 또는 상기 이전 프로그램 루프의 검증 전압의 레벨보다 낮은 제2 검증 레벨을 가질 수 있다.

상기 검증 동작을 수행함에 있어서, 상기 타겟 메모리 셀과 연결된 워드라인에 상기 검증 전압을 인가하고, 상기 타겟 메모리 셀의 문턱 전압과 상기 검증 전압을 비교하여 검증 결과를 발생하고, 상기 검증 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 상태인지 프로그램 페일 상태인지를 판단하며, 및 상기 타겟 메모리 셀이 프로그램 페일 상태로 판단된 경우에 상기 검증 전압의 레벨을 변경할 수 있다.

상기 검증 동작을 수행함에 있어서, 상기 복수의 메모리 셀들이 형성되는 상기 비휘발성 메모리 장치의 벌크(bulk) 기판에 선택적으로 벌크 전압을 더 인가할 수 있다.

상기 벌크 전압은 음(negative) 전압일 수 있다.

상기 타겟 메모리 셀에 대한 프리 프로그램 동작을 더 수행하고, 상기 타겟 메모리 셀에 대한 소거 동작을 더 수행할 수 있다. 상기 프로그램 동작은 상기 소거 동작 이후에 수행되는 포스트 프로그램 동작일 수 있다.

상기 비휘발성 메모리 장치는 복수의 워드라인들이 수직으로 적층된 수직형 메모리 장치일 수 있다.

상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell; MLC)들일 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서, 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행하고, 상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행하며, 상기 검증 동작의 결과에 따라 결정된 최종 검증 전압 레벨을 외부의 제어 회로에 제공할 수 있다.

상기 최종 검증 전압 레벨에 기초하여 상기 타겟 메모리 셀의 데이터를 독출하기 위한 독출 전압을 더 설정하고, 상기 독출 전압에 기초하여 상기 타겟 메모리 셀에 대한 독출 동작을 더 수행할 수 있다.

상기 검증 동작의 결과에 기초하여 상기 프로그램 동작 및 상기 검증 동작이 반복될 수 있다.

상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 프로그램 동작에 따라 변경되는 검증 전압을 이용하여 검증 동작을 수행함으로써, 타겟 메모리 셀의 문턱 전압의 산포 특성이 열화되지 않으면서도 프로그램 루프의 불필요한 반복이 감소되어 프로그램 시간 및 검증 시간이 단축될 수 있으며, 효율적으로 데이터가 저장될 수 있다.

상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 구동 방법에서는, 상기 검증 전압의 변경에 상응하도록 설정된 독출 전압을 이용함으로써 효율적인 독출 동작을 수행할 수 있다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 데이터 저장 방법을 설명하기 위한 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3a, 3b, 3c, 3d, 3e 및 3f는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 4는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 일 예를 나타내는 순서도이다.
도 5는 도 4의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면이다.
도 6은 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 다른 예를 나타내는 순서도이다.
도 7 및 8은 도 6의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.
도 9는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 또 다른 예를 나타내는 순서도이다.
도 10 및 11은 도 9의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.
도 12 및 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.
도 14는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 나타내는 순서도이다.
도 15a, 15b, 16a, 16b 및 16c는 도 14의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.
도 17은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드에 응용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 솔리드 스테이트 드라이브에 응용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 나타내는 순서도이다.

도 1에 도시된 비휘발성 메모리 장치의 데이터 저장 방법은 일정한 전압을 인가하여 메모리 셀의 문턱 전압을 프로그램하는 방식으로 기입 동작이 수행되는 비휘발성 메모리 장치에서 이용될 수 있다. 이하, 플래시 메모리 장치를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법은 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치에도 이용될 수 있다. 플래시 메모리 장치 및 상기 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 구체적인 구성에 대해서는 도 2, 3a, 3b, 3c, 3d, 3e 및 3f의 예를 참조하여 후술하도록 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행한다(단계 S110). 예를 들어, 플래시 메모리 장치의 경우에, 상기 프로그램 동작은 선택 워드 라인과 각 비트 라인에 일정한 전압을 인가하여 문턱 전압을 프로그램하는 방식으로 수행될 수 있다. 상기 선택 워드 라인에는 상기 프로그램 전압이 공통으로 인가되고, 기입 데이터에 따라서 상기 각 비트 라인에 프로그램 허용 전압 또는 프로그램 금지 전압이 인가됨으로써 프로그램하고자 하는 상태에 해당하는 상기 타겟 메모리 셀이 결정될 수 있다.

상기 프로그램 동작이 수행된 후에, 상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행한다(단계 S120). 예를 들어, 상기 검증 전압은 상기 프로그램 동작에 따라 감소될 수 있다. 상기 검증 전압이 미리 설정된 기준 레벨까지 감소된 경우에는, 상기 검증 전압은 더 이상 감소되지 않고 상기 기준 레벨로 유지될 수 있다.

일 실시예에서, 하나의 프로그램 동작 및 하나의 검증 동작은 하나의 프로그램 루프를 형성할 수 있으며, 상기 검증 동작의 결과에 기초하여 상기 프로그램 루프가 선택적으로 반복될 수 있다. 예를 들어, 상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 페일(fail) 상태로 판단된 경우에는 상기 프로그램 루프가 반복 수행되고, 상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 상태로 판단된 경우에는 추가적인 프로그램 루프가 수행되지 않으며 데이터 저장이 종료될 수 있다. 상기 프로그램 루프가 반복 수행되는 경우에, 상기 검증 전압은 이전 프로그램 루프의 검증 전압의 레벨보다 낮은 레벨을 가질 수도 있고, 상기 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가질 수도 있다. 프로그램 루프의 반복에 따른 검증 전압의 레벨의 변화와 관련된 다양한 실시예들은 도 4 내지 13을 참조하여 후술하도록 한다.

반도체 제조 공정이 미세화됨에 따라, RTN(Random Telegraph Noise)에 의한 전압 및 전류의 변화량이 증가하여 검증 동작의 신뢰성이 저하될 수 있다. 또한 프로그램 동작이 반복됨에 따라, 비휘발성 메모리 장치의 내구성(endurance)이 열화되며 검증 동작의 신뢰성이 저하될 수 있다. 효율적인 검증 동작을 수행하기 위하여 프로그램 동작 시에 타겟 메모리 셀의 워드 라인에 인가되는 프로그램 전압의 레벨 또는 타겟 메모리 셀의 비트 라인에 인가되는 프로그램 허용 전압의 레벨을 증가시키는 방법이 있으나, 이 경우 타겟 메모리 셀의 문턱 전압의 산포 특성이 열화될 수 있다.

본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 프로그램 동작에 따라 변경되는 검증 전압을 이용하여 검증 동작을 수행한다. 구체적으로, 상기 프로그램 동작 및 상기 검증 동작을 포함하는 프로그램 루프가 반복됨에 따라 상기 검증 전압이 감소됨으로써, 프로그램 루프의 불필요한 반복이 감소되고, 타겟 메모리 셀의 문턱 전압의 산포 특성이 열화되지 않으면서도 상기 프로그램 동작 및 상기 검증 동작에 소요되는 시간이 감소되어 프로그램 시간 및 검증 시간이 단축될 수 있으며, 효율적으로 데이터가 저장될 수 있다. 따라서, 웨이퍼 상태에서 비휘발성 메모리 장치의 정상 동작 여부를 테스트하는 EDS(Electric Die Sorting) 공정 및 패키지(package) 제조 공정의 불량률이 감소될 수 있으며, 비휘발성 메모리 장치의 생산성이 향상될 수 있다.

이하에서는 플래시 메모리 장치 및 플래시 메모리 장치의 메모리 셀 어레이의 구성의 예들을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 더욱 상세하게 설명하기로 한다.

도 2는 본 발명의 실시예들에 따른 데이터 저장 방법을 설명하기 위한 비휘발성 메모리 장치를 나타내는 블록도이다.

도 2를 참조하면, 비휘발성 메모리 장치(10)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(memory cell array)(100), 행 디코더(row decoder)(700), 입출력 회로(I/O circuit)(300), 패스-페일 검출기(pass-fail detector)(400), 제어 회로(control circuit)(500) 및 전압 발생기(voltage generator)(600)를 포함한다.

메모리 셀 어레이(100)는 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 3a 내지 3f를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.

일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(Single Level memory Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.

행 디코더(700)는 행 어드레스(XADD)에 기초하여 하나의 워드 라인을 선택하는 방식으로 선택 워드 라인에 연결된 복수의 메모리 셀들을 선택한다. 기입 모드에서 프로그램 전압 및 검증 전압이 상기 선택 워드 라인에 인가되고, 독출 모드에서 독출 전압이 상기 선택 워드 라인에 인가되며, 소거 모드에서 소거 전압이 상기 선택 워드 라인에 인가된다. 워드 라인에 인가되는 전압(VWL)은 제어 회로(500)로부터 제공되는 전압 제어 신호(VCTRL)에 기초하여 전압 발생기(600)로부터 공급된다.

입출력 회로(300)는 복수의 비트 라인들(BL)에 연결되고, 메모리 셀 어레이(310)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(310)로부터 감지된 독출 데이터를 저장할 수 있다. 입출력 회로(300)는 복수의 비트 라인들(BL)에 상응하는 복수의 페이지 버퍼(310)들을 포함하며, 열 어드레스(YADD)에 기초하여 비트 라인을 선택하는 열 디코더(column decoder, 미도시)를 포함할 수 있다. 페이지 버퍼(310)들은 복수의 데이터 래치들을 각각 포함할 수 있으며, 플래시 메모리 장치(10)의 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 입출력 회로(300)는 상기 기입 모드에서 기입 드라이버로서 동작할 수 있으며, 상기 독출 모드에서 감지 증폭기로서 동작할 수 있다.

입출력 회로(300)는 제어 회로(500)로부터 제공되는 제어 신호(CTRL)에 기초하여 기입 동작 및 독출 동작을 수행한다. 입출력 회로(300)는 상기 기입 모드의 프로그램 동작에서 외부로부터 제공되는 기입 데이터를 로딩하고 기입 데이터에 따라서 프로그램 허용 전압 또는 프로그램 금지 전압을 각각의 비트 라인에 인가한다. 이와 같이, 선택 워드 라인에 연결된 복수의 메모리 셀들 중에서 프로그램 허용 전압이 인가되는 비트 라인들에 연결된 메모리 셀들이 프로그램 대상이 되는 타겟 메모리 셀에 해당할 수 있다. 프로그램 동작이 수행된 후에는 프로그램이 성공적으로 수행되었는지를 판단하기 위한 검증 동작이 수행된다. 상기 프로그램 동작에 따라 변경되는 검증 전압이 상기 선택 워드 라인에 인가됨으로써 상기 검증 동작이 수행될 수 있다. 입출력 회로(300)는 상기 독출 모드에서 각 비트 라인의 전압을 감지하여 독출 데이터를 출력한다.

패스-페일 검출기(400)는 상기 기입 모드의 검증 동작에서 상기 타겟 메모리 셀이 프로그램 상태인지 프로그램 페일 상태인지를 나타내는 검출 신호(VRS)를 발생한다.

제어 회로(500)는 플래시 메모리 장치(10)의 전반적인 동작을 제어하기 위한 제어 신호(CTRL) 및 전압 발생기(600)의 동작을 제어하기 위한 전압 제어 신호(VCTRL)를 발생한다. 예를 들어, 도 1을 참조하여 상술한 바와 같이 상기 프로그램 동작에 따라 변경되는 상기 검증 전압에 기초하여 상기 검증 동작이 수행되는 경우에, 전압 제어 신호(VCTRL)는 상기 검증 전압의 변경 시점, 초기 레벨, 최종 레벨, 변경 레벨 등을 제어하기 위한 정보를 포함할 수 있다. 도 17을 참조하여 후술하는 바와 같이 상기 검증 전압의 변경에 상응하도록 상기 독출 전압이 설정되는 경우에, 전압 제어 신호(VCTRL)는 독출 조건을 제어하기 위한 정보를 포함할 수 있다. 또한, 도 12를 참조하여 후술하는 바와 같이 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식에 의해 상기 기입 동작이 수행되는 경우에, 전압 제어 신호(VCTRL)는 펄스들의 개수, 펄스들의 발생 타이밍, 시작 펄스의 레벨 등을 제어하기 위한 정보를 포함할 수 있다. 제어 회로(500)는 검출 신호(VRS)에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부를 결정할 수 있다.

전압 발생기(600)는 전압 제어 신호(VCTRL)에 응답하여 워드 라인 전압(VWL) 및 비트 라인 전압(VBL)을 발생한다. 행 디코더(700)에 제공되는 워드 라인 전압(VWL)은 각 모드에 따른 프로그램 전압, 검증 전압, 독출 전압 및 소거 전압 등을 포함할 수 있다. 입출력 회로(300)에 제공되는 비트 라인 전압(VBL)은 프로그램 허용 전압, 프로그램 금지 전압 및 프리차지 전압 등을 포함할 수 있다.

도 3a, 3b, 3c, 3d, 3e 및 3f는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.

도 3a는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 3b는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 3c는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다. 도 3d는 수직형 플래시 메모리 장치를 설명하기 위한 사시도이고, 도 3e는 도 3d에 도시된 수직형 플래시 메모리 장치를 I-I`라인으로 절단한 단면도이며, 도 3f는 도 3d에 도시된 수직형 플래시 메모리 장치를 II-II`라인으로 절단한 단면도이며 특히 가장자리의 패드 부위를 나타낸다.

도 3a를 참조하면, 메모리 셀 어레이(100a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.

NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 120a) 단위로 소거 동작을 수행한다. 기입 동작이 수행되는 경우에, 상기 NOR형 플래시 메모리 장치의 벌크 기판에는 약 -0.1V 내지 약 -0.7V의 벌크 전압이 인가될 수 있다.

도 3b를 참조하면, 메모리 셀 어레이(100b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.

스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.

NAND형 플래시 메모리 장치는 페이지(page, 110b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(120b) 단위로 소거 동작을 수행한다. 기입 동작이 수행되는 경우에, 상기 NAND형 플래시 메모리 장치의 벌크 기판에는 약 0V의 벌크 전압이 인가될 수 있다. 한편, 실시예에 따라서, 페이지 버퍼(도 2의 310)들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.

도 3c를 참조하면, 메모리 셀 어레이(100b)는 수직 구조를 가지는 복수의 스트링(130c)들을 포함할 수 있다. 스트링(130c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(130c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.

접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.

도 3c의 메모리 셀 어레이(100c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.

실시예에 따라서, 하나의 스트링(130c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.

도 3d, 3e 및 3f를 참조하면, 상기 수직형 메모리 장치는 기판(101)에 수직한 상기 제1 방향을 따라 기판(101) 상에 서로 이격되도록 순차적으로 형성된 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)과, 기판(101) 상에 상기 제1 방향으로 연장되어 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)의 측면 상에 형성된 채널(142)을 포함한다. 또한, 상기 수직형 메모리 장치는 채널(142)에 전기적으로 연결된 비트 라인(290) 및 공통 소스 라인(105)을 더 포함할 수 있으며, 비트 라인(290)은 패드(162) 및 비트 라인 콘택(280)에 의해 채널(142)에 전기적으로 연결될 수 있다.

채널(142)은 폴리실리콘을 포함할 수 있으며, 불순물을 더 포함할 수 있다. 예를 들어, 채널(142)은 인듐 혹은 갈륨이 도핑된 폴리실리콘 등과 같은 p형 불순물을 포함할 수 있으며, 탄소 및/또는 게르마늄을 더 포함할 수도 있다. 채널(142)은 기판(101)에 평행한 상기 제2 방향을 따라 복수 개로 형성되어 채널 열(channel column)을 형성할 수 있으며, 상기 채널 열은 기판(101)에 평행하고 상기 제2 방향에 수직한 상기 제3 방향을 따라 복수 개로 형성되어 채널 어레이(channel array)를 형성할 수 있다. 채널(142)은 내부가 빈 컵(cup) 형상 혹은 실린더(cylinder) 형상을 가질 수 있다.

컵 형상의 채널(142) 내부 공간의 일부에는 필러(pillar) 형상의 매립 패턴(150)이 형성될 수 있다. 매립 패턴(150)은 산화물과 같은 절연 물질을 포함할 수 있다.

매립 패턴(150) 및 채널(142) 상에는 패드(162)가 형성되어, 비트 라인 콘택(280)과 채널(142)을 전기적으로 연결할 수 있다. 패드(162)는 채널(142) 내에 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(162)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 패드(162)는 인 혹은 비소가 도핑된 폴리실리콘과 같은 n형 불순물을 포함할 수 있다. 특히 패드(162)가 인이 도핑된 폴리실리콘을 포함하는 경우에, 패드(162)는 탄소를 더 포함할 수 있다.

각 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)은 1개 혹은 복수 개의 층에 형성될 수 있으며, 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254) 사이에는 제1 절연막 패턴(115)이 개재될 수 있다. 도 3d에서, 각 접지 선택 라인(256) 및 스트링 선택 라인(254)은 2개의 층에 형성되고, 워드 라인(252)은 접지 선택 라인(256)과 스트링 선택 라인(254) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 접지 선택 라인(256) 및 스트링 선택 라인(254)은 1개의 층에 형성되고, 워드 라인(252)은 2개, 8개 혹은 16개의 층에 형성될 수도 있다. 예시적인 실시예들에 따르면, 각 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성된다. 제1 절연막 패턴(115)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다.

각 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)과 채널(142)의 측면 사이에는 상기 채널(142) 측면에 수직한 방향, 예를 들어, 상기 제3 방향을 따라 순차적으로 적층된 터널 절연막 패턴(225), 전하 트래핑막 패턴(235) 및 블로킹막 패턴(245)이 더 형성된다. 또한, 터널 절연막 패턴(225), 전하 트래핑막 패턴(235) 및 블로킹막 패턴(245)은 각 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)과 제1 절연막 패턴(115) 사이 및/또는 제1 절연막 패턴(115) 측면에도 더 형성될 수 있다. 일 실시예에서, 터널 절연막 패턴(225)은 채널(142)의 측면에만 형성될 수도 있다.

일 실시예에서, 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에서, 각 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.

일 실시예에서, 터널 절연막 패턴(225)은 실리콘 산화물을 포함할 수 있고, 전하 트래핑막 패턴(235)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 블로킹막 패턴(245)은 실리콘 산화물 혹은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있다. 일 실시예에 따르면, 블로킹막 패턴(245)은 실리콘 산화막 및 금속 산화막이 적층된 다층막 구조를 가질 수 있다.

한편, 상기 제2 방향으로 연장되는 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)과 이들 사이에 개재되는 제1 절연막 패턴(115)이 형성하는 구조물들 사이에 제2 절연막 패턴(260)이 형성될 수 있다. 제2 절연막 패턴(260)은 산화물과 같은 절연 물질을 포함할 수 있다. 또한, 제2 절연막 패턴(260) 아래의 기판(100) 상부에는 상기 제2 방향으로 연장되어 공통 소스 라인 역할을 수행하는 불순물 영역(105)이 형성될 수 있다. 일 실시예에서, 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함한다. 도시되지는 않았지만, 불순물 영역(105) 상에는, 예를 들어, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.

비트 라인(290)은 비트 라인 콘택(280)에 의해 패드(162)에 전기적으로 연결되며, 이에 따라 채널(142)에 전기적으로 연결될 수 있다. 비트 라인(290)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 비트 라인 콘택(280)은 제3 절연막(270)에 의해 수용되며, 패드(162)에 접촉한다. 비트 라인 콘택(280)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 도전 라인(291)들은 콘택 플러그(281)에 의해 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)에 전기적으로 연결되며, 이에 따라 접지 선택 라인(256), 워드 라인(252) 및 스트링 선택 라인(254)에 전압이 공급될 수 있다.

제3 절연막(270)은 제1 및 제2 절연막 패턴들(115, 260), 채널(142), 패드(162), 블로킹막 패턴(245), 전하 트래핑막 패턴(235) 및 터널 절연막 패턴(225) 상에 형성된다. 일 실시예에서, 제3 절연막(270)은 산화물과 같은 절연 물질을 포함할 수 있다.

도 4는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 일 예를 나타내는 순서도이다.

도 2 및 4를 참조하면, 도 1의 비휘발성 메모리 장치의 데이터 저장 방법에서는, 타겟 메모리 셀의 워드 라인에 프로그램 전압을 인가하여 상기 타겟 메모리 셀을 프로그램할 수 있다(단계 S210). 이 때 상기 타겟 메모리 셀의 비트 라인에는 프로그램 허용 전압이 인가될 수 있다. 상기 타겟 메모리 셀을 제외한 메모리 셀들의 워드 라인에는 패스 전압이 인가되며, 비트 라인에는 프로그램 금지 전압이 인가될 수 있다. 한편, 상기 프로그램 동작이 수행되는 동안에 상기 메모리 셀들이 형성된 벌크 기판에는 벌크 전압이 인가될 수 있으며, 상기 벌크 전압은 NOR형 플래시 메모리 장치의 경우에는 약 -0.1V 내지 약 -0.7V일 수 있고 NAND형 플래시 메모리 장치의 경우에는 약 0V일 수 있다.

상기 타겟 메모리 셀의 워드 라인에 검증 전압을 인가하고(단계 S220), 상기 타겟 메모리 셀의 문턱 전압과 상기 검증 전압을 비교하여 검증 결과를 발생할 수 있다(단계 S230). 예를 들어, 패스-페일 검출기(400)는 상기 검증 결과에 상응하는 검출 신호(VRS)를 발생하여 제어 회로(500)에 제공할 수 있다. 검출 신호(VRS)는 상기 타겟 메모리 셀이 프로그램 상태인 경우에 제1 논리 레벨을 가질 수 있고, 상기 타겟 메모리 셀이 프로그램 페일 상태인 경우에 제2 논리 레벨을 가질 수 있다.

상기 타겟 메모리 셀이 프로그램 상태인지 여부를 판단할 수 있다(단계 S240). 예를 들어, 제어 회로(500)는 검출 신호(VRS)의 논리 레벨에 기초하여 상기 타겟 메모리 셀의 프로그램 여부를 판단할 수 있다.

상기 타겟 메모리 셀이 프로그램 페일 상태로 판단된 경우에, 상기 검증 전압의 레벨이 변경될 수 있다(단계 S250). 예를 들어, 제어 회로(500)는 검증 전압을 변경하기 위한 전압 제어 신호(VCTRL)를 발생하며, 전압 발생기(600)는 전압 제어 신호(VCTRL)에 기초하여 상기 검증 전압의 레벨을 변경할 수 있다. 상기 검증 전압은 단계 S220 및 S230에서 사용된 검증 전압의 레벨보다 스텝 다운 레벨만큼 감소될 수 있다. 상기 스텝 다운 레벨은 전압 제어 신호(VCTRL)에 기초하여 결정되며, 고정된 값일 수도 있고 가변되는 값일 수도 있다. 상기 검증 전압의 레벨이 변경된 이후에, 단계 S210, S220, S230 및 S240을 포함하는 프로그램 루프가 반복 수행될 수 있다. 한편, 상기 타겟 메모리 셀이 프로그램 상태로 판단된 경우에, 추가적인 프로그램 루프가 수행되지 않으며 데이터 저장이 종료될 수 있다.

도 5는 도 4의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면이다.

도 5를 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, ..., LOOP(k-1), LOOPk, LOOP(k+1))마다 프로그램 전압(Vpgm)이 인가되는 프로그램 동작 및 검증 전압(Vvf)이 인가되는 검증 동작이 순차적으로 수행된다.

프로그램 전압(Vpgm)은 프로그램 루프(LOOP1, ..., LOOP(k+1))가 반복되더라도 일정한 프로그램 레벨(Vp)을 유지한다. 검증 전압(Vvf)은 프로그램 루프(LOOP1, ..., LOOP(k+1))가 반복되는 횟수가 증가함에 따라 스텝 다운 레벨들(△Vvf1, △Vvf2, ..., △Vvf(k-1))만큼 감소한다. 예를 들어, 검증 전압(Vvf)은 제1 프로그램 루프(LOOP1)에서 초기 검증 레벨(Vv1)을 가지고, 제2 프로그램 루프(LOOP2)에서 초기 검증 레벨(Vv1)보다 제1 스텝 다운 레벨(△Vvf1)만큼 감소된 레벨을 가지며, 제3 프로그램 루프(LOOP3)에서 제2 프로그램 루프(LOOP2)의 레벨보다 제2 스텝 다운 레벨(△Vvf2)만큼 감소된 레벨을 가질 수 있다. 즉, 검증 전압(Vvf)은 프로그램 루프(LOOP1, ..., LOOP(k+1))가 반복될 때마다 순차적으로 감소될 수 있다. 이 때, 스텝 다운 레벨들(△Vvf1, ..., △Vvf(k-1))은 서로 동일한 크기를 가질 수도 있고, 서로 상이한 크기를 가질 수도 있다.

검증 전압(Vvf)이 최종 검증 레벨(Vv2)보다 낮아지는 경우에는 비휘발성 메모리 장치의 특성 불량이 발생할 수 있다. 따라서, 검증 전압(Vvf)이 미리 설정된 기준 레벨인 최종 검증 레벨(Vv2)까지 감소된 경우, 즉 제k 프로그램 루프(LOOPk) 이후에는, 프로그램 루프가 반복되더라도 검증 전압(Vvf)은 더 이상 감소되지 않고 최종 검증 레벨(Vv2)로 유지될 수 있다.

도 6은 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 다른 예를 나타내는 순서도이다.

도 2 및 도 6을 참조하면, 도 1의 비휘발성 메모리 장치의 데이터 저장 방법에서는, 타겟 메모리 셀의 워드 라인에 프로그램 전압을 인가하여 상기 타겟 메모리 셀을 프로그램하고(단계 S310), 상기 타겟 메모리 셀의 워드 라인에 검증 전압을 인가하고(단계 S320), 상기 타겟 메모리 셀의 문턱 전압과 상기 검증 전압을 비교하여 검증 결과를 발생하며(단계 S330), 상기 타겟 메모리 셀이 프로그램 상태인지 여부를 판단할 수 있다(단계 S340). 도 6의 단계 S310, S320, S330 및 S340은 도 4의 단계 S210, S220, S230 및 S240과 각각 실질적으로 동일하므로, 중복되는 설명은 생략하도록 한다.

상기 타겟 메모리 셀이 프로그램 페일 상태로 판단된 경우에, 상기 검증 전압의 레벨이 변경되거나 유지될 수 있다(단계 S350). 예를 들어, 상기 검증 전압은 단계 S220 및 S230에서 사용된 검증 전압의 레벨보다 스텝 다운 레벨만큼 감소될 수도 있고, 단계 S220 및 S230에서 사용된 검증 전압의 레벨과 동일한 레벨을 가질 수도 있다. 상기 검증 전압의 레벨이 변경되거나 유지된 이후에, 단계 S310, S320, S330 및 S340을 포함하는 프로그램 루프가 반복 수행될 수 있다. 즉, 단계 S350 이후에 수행되는 다음 프로그램 루프는, 이전 프로그램 루프에서 사용된 검증 전압과 동일한 레벨의 검증 전압을 이용하여 검증 동작을 수행하는 고정 프로그램 루프 또는 상기 이전 프로그램 루프에서 사용된 검증 전압보다 낮은 레벨의 검증 전압을 이용하여 검증 동작을 수행하는 변경 프로그램 루프에 상응할 수 있다. 한편, 상기 타겟 메모리 셀이 프로그램 상태로 판단된 경우에, 데이터 저장이 종료될 수 있다.

도 7 및 8은 도 6의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.

도 7을 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, LOOP4, ..., LOOP(k-1), LOOPk, LOOP(k+1))마다 프로그램 동작 및 검증 동작이 순차적으로 수행되며, 프로그램 전압(Vpgm)은 일정한 프로그램 레벨(Vp)을 유지한다. 검증 전압(Vvf)은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나, 상기 이전 프로그램 루프의 검증 전압의 레벨보다 스텝 다운 레벨들(△Vvf1, △Vvf2, ..., △Vvf(k-2))만큼 감소한다.

예를 들어, 검증 전압(Vvf)은 제1 프로그램 루프(LOOP1)에서 초기 검증 레벨(Vv1)을 가지고, 제2 프로그램 루프(LOOP2)에서 제1 프로그램 루프(LOOP1)의 검증 전압의 레벨과 동일한 초기 검증 레벨(Vv1)을 가지고, 제3 프로그램 루프(LOOP3)에서 초기 검증 레벨(Vv1)보다 제1 스텝 다운 레벨(△Vvf1)만큼 감소된 레벨을 가지며, 제4 프로그램 루프(LOOP4)에서 제3 프로그램 루프(LOOP3)의 레벨보다 제2 스텝 다운 레벨(△Vvf2)만큼 감소된 레벨을 가질 수 있다. 즉, 제2 프로그램 루프(LOOP2)는 상기 고정 프로그램 루프에 상응하며, 제3 및 제4 프로그램 루프들(LOOP3, LOOP4)은 상기 변경 프로그램 루프에 상응할 수 있다. 스텝 다운 레벨들(△Vvf1, ..., △Vvf(k-2))은 서로 동일하거나 상이한 크기를 가질 수 있으며, 검증 전압(Vvf)은 최종 검증 레벨(Vv2)까지만 감소될 수 있다.

도 7에서는 상기 고정 프로그램 루프가 상기 데이터 저장 방법의 진행 초기에 1회만 수행되는 것으로 도시하였지만, 상기 고정 프로그램 루프가 수행되는 횟수 및 수행되는 시점은 다양하게 변경될 수 있다. 예를 들어, 상기 고정 프로그램 루프는 연속적 또는 간헐적으로 2회 이상 수행될 수도 있고, 상기 데이터 저장 방법이 진행되는 임의의 시점에서 수행될 수도 있다.

도 8을 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, LOOP4, LOOP5, LOOP6..., LOOPk, LOOP(k+1))마다 프로그램 동작 및 검증 동작이 순차적으로 수행되고, 프로그램 전압(Vpgm)은 일정한 프로그램 레벨(Vp)을 유지한다. 검증 전압(Vvf)은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나, 상기 이전 프로그램 루프의 검증 전압의 레벨보다 스텝 다운 레벨들(△Vvf1, △Vvf2)만큼 감소한다.

예를 들어, 검증 전압(Vvf)은 제1 프로그램 루프(LOOP1)에서 초기 검증 레벨(Vv1)을 가지고, 제2 프로그램 루프(LOOP2)에서 제1 프로그램 루프(LOOP1)의 검증 전압의 레벨과 동일한 초기 검증 레벨(Vv1)을 가지고, 제3 프로그램 루프(LOOP3)에서 초기 검증 레벨(Vv1)보다 제1 스텝 다운 레벨(△Vvf1)만큼 감소된 레벨을 가지고, 제4 프로그램 루프(LOOP4)에서 제3 프로그램 루프(LOOP3)의 검증 전압의 레벨과 동일한 레벨을 가지고, 제5 프로그램 루프(LOOP5)에서 제4 프로그램 루프(LOOP4)의 검증 전압의 레벨보다 제2 스텝 다운 레벨(△Vvf2)만큼 감소된 레벨을 가지며, 제6 프로그램 루프(LOOP6)에서 제5 프로그램 루프(LOOP5)의 검증 전압의 레벨과 동일한 레벨을 가질 수 있다. 즉, 제2, 제4 및 제6 프로그램 루프들(LOOP2, LOOP4, LOOP6)은 상기 고정 프로그램 루프에 상응하며, 제3 및 제5 프로그램 루프들(LOOP3, LOOP5)은 상기 변경 프로그램 루프에 상응할 수 있다. 스텝 다운 레벨들(△Vvf1, ..., △Vvf(k-2))은 서로 동일하거나 상이한 크기를 가질 수 있으며, 검증 전압(Vvf)은 최종 검증 레벨(Vv2)까지만 감소될 수 있다.

도 8에서는 상기 고정 프로그램 루프 및 상기 변경 프로그램 루프가 교번적으로 수행되는 것으로 도시하였지만, 상기 고정 프로그램 루프 및 상기 변경 프로그램 루프가 수행되는 횟수 및 수행되는 시점은 다양하게 변경될 수 있다. 예를 들어, 상기 고정 프로그램 루프가 연속적으로 2회 이상 수행된 이후에 상기 변경 프로그램 루프가 연속적으로 2회 이상 수행될 수 있다.

도 9는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 또 다른 예를 나타내는 순서도이다.

도 2 및 도 9를 참조하면, 도 1의 비휘발성 메모리 장치의 데이터 저장 방법에서는, 타겟 메모리 셀의 워드 라인에 프로그램 전압을 인가하여 상기 타겟 메모리 셀을 프로그램할 수 있다(단계 S410). 도 9의 단계 S410 은 도 6의 단계 S310과 실질적으로 동일할 수 있다.

상기 타겟 메모리 셀을 포함하는 복수의 메모리 셀들이 형성되는 상기 비휘발성 메모리 장치의 벌크(bulk) 기판에 선택적으로 벌크 전압을 인가할 수 있다(단계 S420). 예를 들어, 상기 벌크 전압은 음(negative) 전압일 수 있으며, 일정한 레벨이 유지될 수 있다. 상기와 같이 벌크 기판에 음의 벌크 전압을 인가하는 경우에, 타겟 메모리 셀의 문턱 전압이 변동될 수 있다. 구체적으로, 상기 음 전압의 인가에 따라 타겟 메모리 셀을 흐르는 전류가 감소할 수 있으며, 문턱 전압의 변동 마진을 확보하여 검증 동작의 마진이 증가할 수 있다.

상기 타겟 메모리 셀의 워드 라인에 검증 전압을 인가할 수 있다(단계 S430). 상기 검증 전압의 레벨은 프로그램 루프가 반복됨에 따라 변경될 수 있으며, 상기 벌크 전압의 인가 여부에 따라 변경될 수 있다. 예를 들어, 상기 벌크 기판에 상기 벌크 전압이 인가되는 경우에 상기 검증 전압은 상대적으로 높은 레벨을 가질 수 있고, 상기 벌크 기판에 상기 벌크 전압이 인가되지 않는 경우에 상기 검증 전압은 상대적으로 낮은 레벨을 가질 수 있다.

상기 타겟 메모리 셀의 문턱 전압과 상기 검증 전압을 비교하여 검증 결과를 발생하고(단계 S440), 상기 타겟 메모리 셀이 프로그램 상태인지 여부를 판단하며(단계 S450), 상기 판단 결과에 따라 상기 검증 전압의 레벨이 변경 또는 유지되고(단계 S460) 프로그램 루프가 반복되거나 데이터 저장이 종료될 수 있다. 도 9의 단계 S440, S450 및 S460은 도 6의 단계 S330, S340 및 S350과 각각 실질적으로 동일할 수 있다.

도 10 및 11은 도 9의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.

도 10을 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, LOOP4, LOOP5, ..., LOOP(k-1), LOOPk, LOOP(k+1))마다 프로그램 동작 및 검증 동작이 순차적으로 수행되며, 프로그램 전압(Vpgm)은 일정한 프로그램 레벨(Vp)을 유지한다. 검증 전압(Vvf)은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나, 상기 이전 프로그램 루프의 검증 전압의 레벨보다 스텝 다운 레벨들(△Vvf1, ..., △Vvf(k-4))만큼 감소한다.

도 10에 도시된 실시예에서는, 동작 초기에 발생하는 문턱 전압의 왜곡 현상을 방지하기 위하여 데이터 저장 방법의 진행 초기, 즉, 제1 내지 제3 프로그램 루프들(LOOP1, LOOP2, LOOP3)에서 상기 벌크 기판에 벌크 전압(Vblk)이 인가된다. 제1 내지 제3 프로그램 루프들(LOOP1, LOOP2, LOOP3)에서, 벌크 전압(Vblk)은 일정한 벌크 레벨(Vb)을 유지하며, 검증 전압(Vvf)은 초기 검증 레벨(Vv1)보다 높은 초기 벌크 검증 레벨(Vvb1)을 가질 수 있다.

제4 프로그램 루프(LOOP4) 이후에는 상기 벌크 기판에 벌크 전압(Vblk)이 인가되지 않으며, 상기 데이터 저장 방법은 도 5에 도시된 것과 유사하게 동작할 수 있다. 예를 들어, 검증 전압(Vvf)은 제4 프로그램 루프(LOOP4)에서 초기 검증 레벨(Vv1)을 가지고, 제5 프로그램 루프(LOOP5)에서 초기 검증 레벨(Vv1)보다 제1 스텝 다운 레벨(△Vvf1)만큼 감소된 레벨을 가질 수 있다. 스텝 다운 레벨들(△Vvf1, ..., △Vvf(k-4))은 서로 동일하거나 상이한 크기를 가질 수 있으며, 검증 전압(Vvf)은 최종 검증 레벨(Vv2)까지만 감소될 수 있다.

도 11을 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, LOOP4, LOOP5, ..., LOOP(k-1), LOOPk, LOOP(k+1))마다 프로그램 동작 및 검증 동작이 순차적으로 수행되며, 프로그램 전압(Vpgm)은 일정한 프로그램 레벨(Vp)을 유지한다. 검증 전압(Vvf)은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나, 상기 이전 프로그램 루프의 검증 전압의 레벨보다 스텝 다운 레벨들(△Vvf1, △Vvf2, ..., △Vvf(k-3))만큼 감소한다.

도 11에 도시된 실시예에서는, 전반적인 문턱 전압의 왜곡 현상을 방지하기 위하여 데이터 저장 방법의 모든 프로그램 루프들(LOOP1, ..., LOOP(k+1))에서 상기 벌크 기판에 벌크 전압(Vblk)이 인가된다. 따라서, 도 5에 도시된 실시예와 비교하였을 때, 검증 전압(Vvf)은 전체적으로 높은 레벨을 가질 수 있다. 벌크 전압(Vblk)은 일정한 벌크 레벨(Vb)을 유지한다.

예를 들어, 검증 전압(Vvf)은 제1 내지 제3 프로그램 루프들(LOOP1, LOOP2, LOOP3)에서 초기 벌크 검증 레벨(Vvb1)을 가지고, 제4 프로그램 루프(LOOP4)에서 초기 벌크 검증 레벨(Vvb1)보다 제1 스텝 다운 레벨(△Vvf1)만큼 감소된 레벨을 가지며, 제5 프로그램 루프(LOOP5)에서 제4 프로그램 루프(LOOP4)의 검증 전압의 레벨보다 제2 스텝 다운 레벨(△Vvf2)만큼 감소된 레벨을 가질 수 있다. 스텝 다운 레벨들(△Vvf1, △Vvf2,..., △Vvf(k-3))은 서로 동일하거나 상이한 크기를 가질 수 있으며, 검증 전압(Vvf)은 최종 벌크 검증 레벨(Vvb2)까지만 감소될 수 있다.

도 12 및 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다.

도 12를 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, ..., LOOP(k-1), LOOPk)마다 프로그램 전압(Vpgm)이 인가되는 프로그램 동작 및 검증 전압(Vvf)이 인가되는 검증 동작이 순차적으로 수행된다.

도 12에 도시된 실시예에서는, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식이 적용될 수 있다. 예를 들어, 프로그램 전압(Vpgm)은 프로그램 루프(LOOP1, ..., LOOPk)가 반복됨에 따라 순차적으로 스텝 업 레벨(△Vpgm)만큼 증가할 수 있다. 도 2를 참조하여 상술한 바와 같이, ISPP 방식이 적용되는 경우에 전압 제어 신호(VCTRL)에 기초하여 펄스들의 개수, 펄스들의 발생 타이밍, 시작 펄스의 레벨인 프로그램 레벨(Vp) 등이 결정될 수 있다.

ISPP 방식이 적용되는 것을 제외하면, 도 12의 실시예는 도 5의 실시예와 유사하게 동작할 수 있다. 즉, 검증 전압(Vvf)은 프로그램 루프(LOOP1, ..., LOOP(k+1))가 반복되는 횟수가 증가함에 따라 초기 검증 레벨(Vv1)부터 스텝 다운 레벨들(△Vvf1, △Vvf2, ..., △Vvf(k-1))만큼 감소하고, 스텝 다운 레벨들(△Vvf1, ..., △Vvf(k-1))은 서로 동일하거나 상이한 크기를 가질 수 있으며, 검증 전압(Vvf)은 최종 검증 레벨(Vv2)까지만 감소될 수 있다.

한편, 도시하지는 않았지만, ISPP 방식은 다양한 실시예들에 적용될 수 있다. 예를 들어, 도 7 및 8을 참조하여 상술한 바와 같이, 검증 전압이 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나 상기 이전 프로그램 루프의 검증 전압의 레벨보다 감소된 레벨을 가지는 경우에도 ISPP 방식이 적용될 수 있으며, 도 10 및 11을 참조하여 상술한 바와 같이, 검증 동작에서 벌크 기판에 선택적으로 벌크 전압이 인가되는 경우에도 ISPP 방식이 적용될 수 있다.

도 13을 참조하면, 각 프로그램 루프들(LOOP1, LOOP2, LOOP3)마다 프로그램 전압(Vpgm)이 인가되는 프로그램 동작 및 검증 전압들(Vvfa, Vvfb, Vvfc)이 인가되는 검증 동작이 순차적으로 수행되며, 프로그램 전압(Vpgm)은 일정한 프로그램 레벨(Vp)을 유지한다.

도 13에 도시된 실시예에서는, 상기 복수의 메모리 셀들이 복수의 데이터 비트들을 각각 저장하는 멀티 레벨 메모리 셀일 수 있다. 예를 들어, 상기 복수의 메모리 셀들은 2비트의 데이터를 각각 저장할 수 있다. 이 경우 각 메모리 셀의 문턱 전압 분포는 4개의 상태들로 구분될 수 있고, 상기 4개의 상태들을 검증하기 위하여 3개의 검증 전압들(Vvfa, Vvfb, Vvfc)이 이용될 수 있다.

제1 내지 제3 검증 전압들(Vvfa, Vvfb, Vvfc)은 프로그램 루프(LOOP1, LOOP2, LOOP3)가 반복되는 횟수가 증가함에 따라 스텝 다운 레벨들(△Vvfa1, △Vvfb1, △Vvfc1, △Vvfa2, △Vvfb2, △Vvfc2)만큼 감소한다. 예를 들어, 제1 내지 제3 검증 전압들(Vvfa, Vvfb, Vvfc)은 제1 프로그램 루프(LOOP1)에서 제1 내지 제3 초기 검증 레벨(Va, Vb, Vc)을 각각 가지고, 제2 프로그램 루프(LOOP2)에서 제1 내지 제3 초기 검증 레벨(Va, Vb, Vc)보다 제1 내지 제3 스텝 다운 레벨((△Vvfa1, △Vvfb1, △Vvfc1)만큼 감소된 레벨을 각각 가지며, 제3 프로그램 루프(LOOP3)에서 제2 프로그램 루프(LOOP2)의 레벨보다 제4 내지 제6 스텝 다운 레벨((△Vvfa2, △Vvfb2, △Vvfc2)만큼 감소된 레벨을 각각 가질 수 있다. 스텝 다운 레벨들(△Vvfa1, △Vvfb1, △Vvfc1, △Vvfa2, △Vvfb2, △Vvfc2)은 서로 동일하거나 상이한 크기를 가질 수 있으며, 검증 전압들(Vvfa, Vvfb, Vvfc)은 최종 검증 레벨까지만 감소될 수 있다.

한편, 실시예에 따라서, 멀티 레벨 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는, 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조 등이 적용될 수 있다.

도 13에서는 각 메모리 셀이 2비트의 데이터를 저장하는 경우를 도시하였지만, 실시예에 따라서 각 메모리 셀은 x(x는 2이상의 자연수)비트의 데이터를 저장할 수 있으며, 이 경우 하나의 프로그램 루프에서 서로 다른 레벨을 가지는 (2^x-1)개의 검증 전압들이 이용될 수 있다. 한편, 도 7 및 8을 참조하여 상술한 바와 같이, 검증 전압이 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나 상기 이전 프로그램 루프의 검증 전압의 레벨보다 감소된 레벨을 가지는 경우에도 복수의 메모리 셀들이 멀티 레벨 메모리 셀일 수 있으며, 도 10 및 11을 참조하여 상술한 바와 같이, 검증 동작에서 벌크 기판에 선택적으로 벌크 기판이 인가되는 경우에도 복수의 메모리 셀들이 멀티 레벨 메모리 셀일 수 있다. 또한 도 12를 참조하여 상술한 바와 같이, ISPP 방식이 적용되는 경우에도 복수의 메모리 셀들이 멀티 레벨 메모리 셀일 수 있다.

본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 도 4 내지 13을 참조하여 상술한 바와 같이 프로그램 동작에 따라 다양한 방식으로 변경되는 검증 전압을 이용하여 검증 동작을 수행함으로써, 타겟 메모리 셀의 문턱 전압의 산포 특성이 열화되지 않으면서도 프로그램 루프의 불필요한 반복이 감소되어 프로그램 시간 및 검증 시간이 단축될 수 있으며, 효율적으로 데이터가 저장될 수 있다.

도 5, 7, 8, 10, 11, 12 및 13에서는 프로그램 전압(Vpgm)의 프로그램 레벨(Vp)이 검증 전압(Vvf)의 초기 검증 레벨(Vv1) 및 최종 검증 레벨(Vv2)보다 높은 경우를 도시하였지만, 실시예에 따라서, 상기 프로그램 레벨은 초기 검증 레벨 및/또는 최종 검증 레벨보다 낮을 수 있다.

도 14는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 나타내는 순서도이다. 도 15a 및 15b는 도 14의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다. 도 15a는 프리 프로그램 동작, 소거 동작 및 포스트 프로그램 동작 후에 메모리 셀의 문턱 전압의 산포를 나타내며, 도 15b는 본 발명의 실시예에 따라 포스트 프로그램 동작 및 포스트 프로그램 검증 동작이 반복적으로 수행되는 것을 나타낸다.

도 14에 도시된 비휘발성 메모리 장치의 데이터 저장 방법은 메모리 셀을 초기화하는 소거 모드에서 소거 동작 전후에 프로그램 동작을 수행하는 NOR형 플래시 메모리 장치에서 이용될 수 있다. NOR형 플래시 메모리 장치는 블록 단위로 소거 동작을 수행하며, 도 15a에 도시된 바와 같이, 먼저 프리 프로그램 동작(PREPGM)을 통하여 메모리 셀들이 동일한 상태를 가지도록 하고, 소거 동작(ERS)을 통하여 저장된 전하를 방출하며, 포스트 프로그램 동작(POSTPGM)을 통하여 문턱 전압의 산포 특성을 개선한다. 이하, NOR형 플래시 메모리 장치를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법은 NAND형 플래시 메모리 장치 또는 임의의 비휘발성 메모리 장치에도 이용될 수 있다.

도 14를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 타겟 메모리 셀들에 대한 프리 프로그램 동작을 수행한다(단계 S510). 예를 들어, NOR형 플래시 메모리 장치의 경우에, 상기 타겟 메모리 셀들은 소거 동작이 수행되는 블록에 포함되며, 상기 타겟 메모리 셀들에 상응하는 제1 워드 라인들에는 프리 프로그램 전압이 인가되고, 상기 타겟 메모리 셀들에 상응하는 제1 비트 라인들에는 프로그램 허용 전압이 인가되며, 벌크 기판에는 제1 벌크 전압이 인가될 수 있다. 상기 타겟 메모리 셀들이 아닌 메모리 셀들에 상응하는 제2 워드 라인들에는 패스 전압이 인가되며, 상기 타겟 메모리 셀들이 아닌 메모리 셀들에 상응하는 제2 비트 라인들에는 프로그램 금지 전압이 인가될 수 있다.

상기 프리 프로그램 동작이 수행된 후에, 상기 타겟 메모리 셀들에 대한 소거 동작을 수행한다(단계 S520). 예를 들어, 상기 제1 워드 라인들에는 소거 전압이 인가되고, 상기 제1 비트 라인들은 플로팅 상태가 되며, 상기 벌크 기판에는 제2 벌크 전압이 인가될 수 있다.

상기 소거 동작이 수행된 후에, 포스트 프로그램 전압에 기초하여 상기 타겟 메모리 셀들에 대한 포스트 프로그램 동작을 수행한다(단계 S530). 예를 들어, 상기 제1 워드 라인들에는 상기 프리 프로그램 전압보다 낮은 레벨을 가지는 상기 포스트 프로그램 전압이 인가되고, 상기 제1 비트 라인들에는 상기 프로그램 허용 전압이 인가되며, 상기 벌크 기판에는 상기 제1 벌크 전압이 인가될 수 있다. 상기 포스트 프로그램 동작이 수행된 후에, 상기 포스트 프로그램 동작에 따라 변경되는 포스트 프로그램 검증 전압에 기초하여 상기 타겟 메모리 셀의 포스트 프로그램 완료 여부에 대한 검증 동작을 수행한다(단계 S540).

도 14의 단계 S530 및 S540은 도 1의 단계 S110 및 S120과 실질적으로 동일할 수 있으며, 도 4, 6 및 9에 도시된 실시예들과 같이 수행될 수 있다. 예를 들어, 포스트 프로그램 동작 및 포스트 프로그램 검증 동작을 포함하는 포스트 프로그램 루프가 반복 수행될 수 있다. 상기 포스트 프로그램 루프가 반복됨에 따라서, 상기 포스트 프로그램 검증 전압은 순차적으로 감소될 수도 있고, 이전 포스트 프로그램 루프에서 사용된 포스트 프로그램 검증 전압과 동일하거나 낮은 레벨을 가질 수도 있다. 상기 포스트 프로그램 검증 동작이 수행되는 경우에 상기 벌크 기판에 선택적으로 상기 제1 벌크 전압이 인가될 수 있다. 한편, 상기 포스트 프로그램 검증 전압은 상기 포스트 프로그램 전압보다 높은 레벨을 가질 수 있다.

도 15b를 참조하면, 각 포스트 프로그램 루프들(PLOOP1, PLOOP2, PLOOP3, ..., PLOOP(k-1), PLOOPk, PLOOP(k+1))마다 포스트 프로그램 동작 및 포스트 프로그램 검증 동작이 순차적으로 수행되며, 포스트 프로그램 전압(Vppgm)은 일정한 포스트 프로그램 레벨(Vpp)을 유지한다. 포스트 프로그램 검증 전압(Vpvf)은 프로그램 루프(PLOOP1, ..., PLOOP(k+1))가 반복되는 횟수가 증가함에 따라 초기 포스트 프로그램 검증 레벨(Vpv1)부터 최종 포스트 프로그램 검증 레벨(Vpv2)까지 스텝 다운 레벨들(△Vpvf1, △Vpvf2, ..., △Vpvf(k-1))만큼 감소한다. 예를 들어, 포스트 프로그램 레벨(Vpp)은 약 2V일 수 있고, 초기 포스트 프로그램 검증 레벨(Vpv1)은 약 2.50V일 수 있으며, 최종 포스트 프로그램 검증 레벨(Vpv2)은 약 0.5V 내지 약 3V일 수 있다.

도 15b에서는 최종 포스트 프로그램 검증 레벨(Vpv2)이 포스트 프로그램 레벨(Vpp)보다 높은 것으로 도시하였지만, 실시예에 따라서, 상기 최종 포스트 프로그램 검증 레벨은 포스트 프로그램 레벨보다 낮을 수 있다. 한편, 도시하지는 않았지만, 도 7 및 8에 도시된 바와 같이 상기 포스트 프로그램 검증 전압은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 레벨을 가지거나 상기 이전 프로그램 루프의 검증 전압의 레벨보다 감소된 레벨을 가질 수 있다. 또한, 도 10 및 11에 도시된 바와 같이 포스트 프로그램 검증 동작에서 상기 벌크 기판에 선택적으로 상기 제1 벌크 전압이 인가될 수 있다. 특히, 도 10의 실시예와 유사하게 포스트 프로그램 루프가 수행되는 경우에, 상기 제1 벌크 전압은 약 -0.1V 내지 약 -0.7V일 수 있으며, 상기 제1 벌크 전압이 인가되는 제1 내지 제3 포스트 프로그램 루프에서 상기 포스트 프로그램 검증 전압의 레벨은 약 3.70V일 수 있다.

한편, 도시하지는 않았지만, 상기 프리 프로그램 동작의 완료 여부를 검증하기 위한 프리 프로그램 검증 동작이 더 수행될 수도 있고, 상기 소거 동작의 완료 여부를 검증하기 위한 소거 검증 동작이 더 수행될 수도 있다. 이 경우, 상기 프리 프로그램 검증 동작은 상기 프리 프로그램 동작에 따라 변경되는 프리 프로그램 검증 동작에 기초하여 수행될 수 있고, 상기 소거 검증 동작은 상기 소거 동작에 따라 변경되는 소거 검증 동작에 기초하여 수행될 수 있다.

도 16a, 16b 및 16c는 도 14의 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면들이다. 도 16a는 메모리 셀의 게이트 CD(critical dimensions)값의 차이에 따른 포스트 프로그램 동작 이후에 메모리 셀의 문턱 전압의 산포를 나타낸다. 도 16b는 내구성 테스트가 수행됨에 따른 포스트 프로그램 동작의 완료 시간의 변화를 나타낸다. 도 16c는 내구성 테스트 수행 전후에 메모리 셀에 존재하는 RTN의 산포를 나타낸다.

도 16a를 참조하면, POSTPGM1은 메모리 셀의 게이트 CD값이 목표값보다 감소된 경우에 포스트 프로그램 동작에 따른 메모리 셀의 문턱 전압의 산포를 나타내며, POSTPGM2는 메모리 셀의 게이트 CD값이 목표값과 일치하는 경우에 포스트 프로그램 동작에 따른 메모리 셀의 문턱 전압의 산포를 나타낸다. 메모리 셀의 게이트 CD가 목표 대비 감소된 경우에는, 포스트 프로그램 루프가 반복되더라도 문턱 전압이 검증 전압(Vpvf)보다 낮은 메모리 셀이 상대적으로 많으며, 따라서 포스트 프로그램 동작의 수행 시간이 증가하고 프로그램 특성이 열화될 수 있다.

도 16b를 참조하면, 테스트 사이클이 증가할수록 포스트 프로그램 동작이 완료되기까지의 소요 시간이 증가한다. 도 16c를 참조하면, CASE1은 내구성 테스트 수행 전에 메모리 셀에 존재하는 RTN의 산포를 나타내며, CASE2는 내구성 테스트 수행 후에 메모리 셀에 존재하는 RTN의 산포를 나타낸다. 내구성 테스트가 수행된 경우에 메모리 셀에 존재하는 RTN이 증가될 수 있다. 따라서, 소거 동작 및 포스트 프로그램 동작이 반복됨에 따라 프로그램 특성이 열화될 수 있다.

도 16a, 16b 및 16c를 참조하여 상술한 바와 같이, 공정의 변화로 인한 메모리 셀의 게이트 CD값의 감소, 워드 라인 전압의 변화(variation), 프로그램 동작 및 소거 동작의 반복으로 인한 내구성 감소 등으로 인하여 포스트 프로그램 동작의 수행 시간이 증가하고 포스트 프로그램 특성이 열화될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 포스트 프로그램 루프가 반복됨에 따라 상기 포스트 프로그램 검증 전압이 변경됨으로써, 포스트 프로그램 루프의 불필요한 반복이 감소되어 포스트 프로그램 동작의 수행 시간이 단축될 수 있으며, 포스트 프로그램 특성이 향상될 수 있다.

도 17은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.

도 2 및 도 17을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서는, 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행하고(단계 S610), 상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행한다(단계 S620). 도 17의 단계 S610 및 S620은 도 1의 단계 S110 및 S120과 실질적으로 동일할 수 있으며, 도 4, 6 및 9에 도시된 실시예들과 같이 수행될 수 있다. 예를 들어, 프로그램 동작 및 검증 동작을 포함하는 프로그램 루프가 반복 수행될 수 있으며, 프로그램 루프의 반복에 따라 상기 검증 전압이 변경될 수 있다.

상기 검증 동작의 결과에 따라 결정된 최종 검증 전압 레벨을 메모리 셀 어레이(100)의 외부에 배치되어 상기 복수의 메모리 셀들을 제어하는 제어 회로(500)에 제공한다(단계 S630). 예를 들어, 제어 회로(500)는 상기 검증 동작의 결과 및/또는 상기 최종 검증 전압 레벨에 상응하는 검출 신호(VRS)를 수신할 수 있다. 상기 검증 동작의 결과는, 도 4, 6 및 9를 참조하여 상술한 바와 같이 각 프로그램 루프마다 제어 회로(500)에 제공되어 상기 타겟 메모리 셀의 프로그램 완료 여부를 결정하는데 이용될 수 있다. 또한, 상기 최종 검증 전압 레벨은, 후술하는 바와 같이 상기 타겟 메모리 셀이 프로그램 상태로 판단되어 데이터 저장 동작이 종료되는 경우에 제어 회로(500)에 제공되어 독출 조건을 설정하는데 이용될 수 있다. 한편, 도 2에 도시된 바와 다르게, 제어 회로는 비휘발성 메모리 장치의 외부에 위치하는 메모리 컨트롤러(미도시)에 포함될 수 있으며, 이 경우 상기 최종 검증 전압 레벨은 상기 비휘발성 메모리 장치의 외부의 제어 회로에 제공될 수 있다.

상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀의 데이터를 독출하기 위한 독출 전압을 설정하며(단계 S640), 상기 독출 전압에 기초하여 상기 타겟 메모리 셀에 대한 독출 동작을 수행한다(단계 S650). 예를 들어, 제어 회로(500)는 상기 독출 전압을 설정하기 위한 전압 제어 신호(VCTRL)를 발생하며, 전압 발생기(600)는 전압 제어 신호(VCTRL)에 기초하여 프로그램 루프의 종료 시점의 검증 전압의 레벨인 상기 최종 검증 전압 레벨에 상응하도록 상기 독출 전압을 설정할 수 있다. 독출 모드에서, 전압 발생기(600)는 상기 타겟 메모리 셀의 워드 라인에 상기 독출 전압을 인가하고, 입출력 회로(300)는 상기 타겟 메모리 셀의 비트 라인의 전압을 감지하여 독출 데이터를 출력할 수 있다.

본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서는, 프로그램 동작에 따라 변경되는 검증 전압을 이용하여 검증 동작을 수행함으로써, 프로그램 루프의 불필요한 반복이 감소되어 프로그램 시간 및 검증 시간이 단축되며, 효율적으로 데이터가 저장될 수 있다. 또한, 독출 동작을 수행하는 경우에도 상기 검증 전압의 변경에 상응하도록, 즉 프로그램 루프의 종료 시점의 검증 전압의 레벨인 상기 최종 검증 전압 레벨에 상응하도록 설정된 독출 전압을 이용함으로써 효율적인 독출 동작을 수행할 수 있다.

도 18은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.

도 18을 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 비휘발성 메모리 장치(920)를 포함한다.

비휘발성 메모리 장치(920)는 메모리 셀 어레이(921) 및 입출력 회로(922)를 포함한다. 입출력 회로(922)는 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(921)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(921)로부터 감지된 독출 데이터를 저장할 수 있으며, 복수의 페이지 버퍼들을 포함할 수 있다. 메모리 셀 어레이(921)는 복수의 워드 라인들과 상기 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함할 수 있다. 비휘발성 메모리 장치(920)는 상기 복수의 메모리 셀들에 대하여 프로그램 동작 및 상기 프로그램 동작에 따라 변경되는 검증 전압을 이용하는 검증 동작을 수행함으로써, 프로그램 시간 및 검증 시간이 단축되며 효율적으로 데이터를 저장할 수 있다.

메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)를 제어한다. 메모리 컨트롤러(910)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(920) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(910)는 중앙 처리 장치(911), 버퍼 메모리(912), 호스트 인터페이스(913) 및 메모리 인터페이스(914)를 포함할 수 있다. 중앙 처리 장치(911)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(912)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 버퍼 메모리(912)는 중앙 처리 장치(911)의 동작 메모리일 수 있다. 실시예에 따라서, 버퍼 메모리(912)는 메모리 컨트롤러(910)의 내부 또는 외부에 위치할 수 있다.

호스트 인터페이스(913)는 상기 호스트와 연결되고, 메모리 인터페이스(914)는 비휘발성 메모리 장치(920)와 연결된다. 중앙 처리 장치(911)는 호스트 인터페이스(913)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(913)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 중앙 처리 장치(911)는 메모리 인터페이스(914)를 통하여 비휘발성 메모리 장치(920)와 통신할 수 있다. 실시예에 따라서, 메모리 컨트롤러(910)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치(미도시)를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(915)을 더 포함할 수 있다.

일 실시예에서, 메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)에 빌트-인(built-in)되어 구현될 수 있다. 메모리 컨트롤러(910)가 빌트-인되어 구현된 NAND 플래시 메모리 장치를 소위 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.

메모리 시스템(900)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(920), 메모리 컨트롤러(910), 및/또는 메모리 시스템(900)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.

도 19는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드에 응용한 예를 나타내는 블록도이다.

도 19를 참조하면, 메모리 시스템(1000)은 복수의 접속 핀들(1010), 메모리 컨트롤러(1020) 및 비휘발성 메모리 장치(1030)를 포함한다.

호스트(미도시)와 메모리 시스템(1000) 사이의 신호들이 송수신되도록 복수의 접속 핀들(1010)은 호스트에 연결될 수 있다. 복수의 접속 핀들(1010)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.

메모리 컨트롤러(1020)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(1030)에 저장할 수 있다.

비휘발성 메모리 장치(1030)는 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들에 대하여 프로그램 동작 및 상기 프로그램 동작에 따라 변경되는 검증 전압을 이용하는 검증 동작을 수행함으로써, 프로그램 시간 및 검증 시간이 단축되며 효율적으로 데이터를 저장할 수 있다.

도 19의 메모리 시스템(1000)은 메모리 카드일 수 있다. 예를 들어, 메모리 시스템(1000)은 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.

실시예에 따라서, 메모리 시스템(1000)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.

도 20은 본 발명의 실시예들에 따른 메모리 시스템을 솔리드 스테이트 드라이브에 응용한 예를 나타내는 블록도이다.

도 20을 참조하면, 메모리 시스템(1100)은 솔리드 스테이트 드라이브(Solid State Drive; SSD)일 수 있다. 메모리 시스템(1100)은 메모리 컨트롤러(1110) 및 복수의 비휘발성 메모리 장치들(1120)을 포함한다.

메모리 컨트롤러(1110)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1120)에 저장할 수 있다.

복수의 비휘발성 메모리 장치들(1120)은 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들에 대하여 프로그램 동작 및 상기 프로그램 동작에 따라 변경되는 검증 전압을 이용하는 검증 동작을 수행함으로써, 프로그램 시간 및 검증 시간이 단축되며 효율적으로 데이터를 저장할 수 있다.

실시예에 따라서, 메모리 시스템(1100)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.

도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 21을 참조하면, 모바일 시스템(1400)은 어플리케이션 프로세서(1410), 통신(Connectivity)부(1420), 휘발성 메모리 장치(1430), 비휘발성 메모리 장치(1440), 사용자 인터페이스(1450) 및 파워 서플라이(1460)를 포함한다. 실시예에 따라, 모바일 시스템(1400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(1410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라서, 어플리케이션 프로세서(1410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라서, 어플리케이션 프로세서(1410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1420)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1420)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(1430)는 어플리케이션 프로세서(1410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(1430)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 또는 이와 유사한 메모리로 구현될 수 있다.

비휘발성 메모리 장치(1440)는 모바일 시스템(1400)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1440)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 비휘발성 메모리 장치(1440)는 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들에 대하여 프로그램 동작 및 상기 프로그램 동작에 따라 변경되는 검증 전압을 이용하는 검증 동작을 수행함으로써, 프로그램 시간 및 검증 시간이 단축되며 효율적으로 데이터를 저장할 수 있다.

사용자 인터페이스(1450)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1460)는 모바일 시스템(1400)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라서, 모바일 시스템(1400)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(1400) 또는 모바일 시스템(1400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 22를 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 입출력 허브(1520), 입출력 컨트롤러 허브(1530), 적어도 하나의 메모리 모듈(1540) 및 그래픽 카드(1550)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1500)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1510)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1510)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(1510)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(1510)를 포함하는 컴퓨팅 시스템(1500)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(1500)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(1510)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1510)는 메모리 모듈(1540)의 동작을 제어하는 메모리 컨트롤러(1511)를 포함할 수 있다. 프로세서(1510)에 포함된 메모리 컨트롤러(1511)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1511)와 메모리 모듈(1540) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1540)이 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러(1511)는 입출력 허브(1520) 내에 위치할 수 있다. 메모리 컨트롤러(1511)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1540)은 메모리 컨트롤러(1511)로부터 제공된 데이터를 저장하는 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 상기 비휘발성 메모리 장치들은 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들에 대하여 프로그램 동작 및 상기 프로그램 동작에 따라 변경되는 검증 전압을 이용하는 검증 동작을 수행함으로써, 프로그램 시간 및 검증 시간이 단축되며 효율적으로 데이터를 저장할 수 있다.

입출력 허브(1520)는 그래픽 카드(1550)와 같은 장치들과 프로세서(1510) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1520)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1520)와 프로세서(1510)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 22에는 하나의 입출력 허브(1520)를 포함하는 컴퓨팅 시스템(1500)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(1500)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1520)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1520)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1550)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1550)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1550)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1520)는, 입출력 허브(1520)의 외부에 위치한 그래픽 카드(1550)와 함께, 또는 그래픽 카드(1550) 대신에 입출력 허브(1520)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1520)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1530)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1530)는 내부 버스를 통하여 입출력 허브(1520)와 연결될 수 있다. 예를 들어, 입출력 허브(1520)와 입출력 컨트롤러 허브(1530)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1530)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라서, 프로세서(1510), 입출력 허브(1520) 및 입출력 컨트롤러 허브(1530)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1510), 입출력 허브(1520) 또는 입출력 컨트롤러 허브(1530) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명은 비휘발성 메모리 장치 및 이를 이용하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행하는 단계; 및
   상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행하는 단계를 포함하고,
   상기 검증 전압은 상기 프로그램 동작에 따라 감소되는 비휘발성 메모리 장치의 데이터 저장 방법.
2. 삭제
3. 제 1 항에 있어서,
   상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 페일(fail) 상태로 판단된 경우에는 상기 프로그램 동작 및 상기 검증 동작을 포함하는 프로그램 루프가 반복 수행되고,
   상기 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 상태로 판단된 경우에는 데이터 저장이 종료되는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
4. 제 3 항에 있어서,
   상기 프로그램 루프가 반복 수행되는 경우에, 상기 검증 전압은 상기 프로그램 루프의 반복 횟수가 증가함에 따라 스텝 다운 레벨만큼 감소되는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
5. 제 3 항에 있어서,
   상기 프로그램 루프가 반복 수행되는 경우에, 상기 검증 전압은 이전 프로그램 루프의 검증 전압의 레벨과 동일한 제1 검증 레벨을 가지거나, 또는 상기 이전 프로그램 루프의 검증 전압의 레벨보다 낮은 제2 검증 레벨을 가지는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
6. 제 1 항에 있어서, 상기 검증 동작을 수행하는 단계는,
   상기 타겟 메모리 셀과 연결된 워드라인에 상기 검증 전압을 인가하는 단계;
   상기 타겟 메모리 셀의 문턱 전압과 상기 검증 전압을 비교하여 검증 결과를 발생하는 단계;
   상기 검증 결과에 기초하여 상기 타겟 메모리 셀이 프로그램 상태인지 프로그램 페일 상태인지를 판단하는 단계; 및
   상기 타겟 메모리 셀이 프로그램 페일 상태로 판단된 경우에 상기 검증 전압의 레벨을 변경하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
7. 제 6 항에 있어서, 상기 검증 동작을 수행하는 단계는,
   상기 복수의 메모리 셀들이 형성되는 상기 비휘발성 메모리 장치의 벌크(bulk) 기판에 선택적으로 벌크 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
8. 제 1 항에 있어서,
   상기 타겟 메모리 셀에 대한 프리 프로그램 동작을 수행하는 단계; 및
   상기 타겟 메모리 셀에 대한 소거 동작을 수행하는 단계를 더 포함하고,
   상기 프로그램 동작은 상기 소거 동작 이후에 수행되는 포스트 프로그램 동작인 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
9. 프로그램 전압에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀에 대한 프로그램 동작을 수행하는 단계;
   상기 프로그램 동작에 따라 변경되는 검증 전압에 기초하여 상기 타겟 메모리 셀의 프로그램 완료 여부에 대한 검증 동작을 수행하는 단계; 및
   상기 검증 동작의 결과에 따라 결정된 최종 검증 전압 레벨을 외부의 제어 회로에 제공하는 단계를 포함하고,
   상기 검증 전압은 상기 프로그램 동작에 따라 감소되는 비휘발성 메모리 장치의 구동 방법.
10. 제 9 항에 있어서,
    상기 최종 검증 전압 레벨에 기초하여 상기 타겟 메모리 셀의 데이터를 독출하기 위한 독출 전압을 설정하는 단계; 및
    상기 독출 전압에 기초하여 상기 타겟 메모리 셀에 대한 독출 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 구동 방법.

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