CN110660432B

CN110660432B - 电阻式存储器及写入方法

Info

Publication number: CN110660432B
Application number: CN201810694390.5A
Authority: CN
Inventors: 王炳琨; 廖绍憬; 吴健民; 何家骅; 陈达; 赵鹤轩; 林小峰
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2018-06-29
Filing date: 2018-06-29
Publication date: 2021-07-30
Anticipated expiration: 2038-06-29
Also published as: CN110660432A

Abstract

本说明书公开一种电阻式存储器及写入方法，其中，所述电阻式存储器包括一存储阵列、一存储电路、一控制电路、一电压产生电路以及一存取电路。存储阵列具有多个区块。每一区块具有多个存储单元。存储电路储存多个计数值。每一计数值表示一相对应区块执行一写入操作的次数。当一外部指令为一写入指令时，控制电路根据该等计数值产生一控制信号。电压产生电路根据该控制信号提供一操作电压组。存取电路根据操作电压组存取存储阵列。

Description

电阻式存储器及写入方法

技术领域

本发明有关于一种储存装置，特别是有关于一种电阻式存储器及写入方法。

背景技术

非挥发性存储器具有存入的数据在断电后也不会消失的优点，因此是许多电器产品维持正常操作所必备的存储器件。目前，电阻式随机存取存储器是业界积极发展的一种非挥发性存储器，其具有写入操作电压低、写入抹除时间短、记忆时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，在未来个人电脑和电子设备上极具应用潜力。

一般来说，电阻式随机存取存储器需要具有明显的感测窗(sense window)，使其具有明显的数据鉴别度。一种常规方法是，可通过在重置操作时施加较大的重置电压以得到明显的感测窗。然而，持续使用较大的重置电压进行重置操作虽可得到明显的感测窗，但却会使得装置快速劣化，降低装置的耐操度(endurance)。

发明内容

本发明提供一种电阻式存储器，包括一存储阵列、一存储电路、一控制电路、一电压产生电路以及一存取电路。存储阵列具有多个区块。每一区块具有多个存储单元。存储电路储存多个计数值。每一计数值表示一相对应区块执行一写入操作的次数。当一外部指令为一写入指令时，控制电路根据该等计数值产生一控制信号。电压产生电路根据该控制信号提供一操作电压组。存取电路根据操作电压组存取存储阵列。

本发明更提供一种写入方法，适用于一电阻式存储器。电阻式存储器包括一存储阵列、一控制电路以及一存取电路。控制电路接收一外部指令，用以控制存取电路存取存储阵列。存储阵列具有多个区块。本发明的写入方法包括：判断外部指令是否准备对存储阵列进行一写入操作；当外部指令非对存储阵列进行写入操作时，产生一第一操作电压组至存取电路；当外部指令对存储阵列进行写入操作时，读取一写入位址所对应的区块所对应的一计数值，其中该计数值表示写入位址所对应的区块执行写入操作的次数；以及根据写入位址所对应的区块的计数值，产生一第二操作电压组至该存取电路。

基于上述，本发明提供的电阻式存储器及写入方法可随着电阻式存储器执行写入操作的次数的增加而提供不同的操作电压组，故可在具有明显的感测窗的同时，减缓电阻式存储器劣化的速度。

附图说明

图1为本发明的电阻式存储器的一示意图；

图2为本发明的写入方法的一可能流程图；

图3为本发明的写入方法的另一可能流程图。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。

图1为本发明的电阻式存储器(resistive memory)的示意图。电阻式存储器100包括一存储阵列110、一存储电路120、一存取电路130、一电压产生电路140、一计数电路150以及一控制电路160。

存储阵列110具有以矩阵形式排列的多个存储单元。在本发明中，该多个存储单元被分组为多个区块(block)BL₀～BL_N，其中，每一区块的存储单元的数量可能相同或不同于另一区块的存储单元的数量。举例而言，区块BL₀～BL_N的每一具有32个存储单元，但本发明不限于此。在其它实施例中，区块BL₀～BL_N的每一个具有更多或更少的存储单元。

控制电路160接收不同的外部指令并产生多个控制信号S_C1～S_C3控制电阻式存储器的各电路，用以存取存储阵列110。举例而言，当外部指令为一读取指令RC时，控制电路160根据该读取指令RC产生多个控制信号S_C1～S_C3读取存储阵列110中的存储单元以输出一读取数据。然而，当外部指令为一写入指令WC时，控制电路160根据该写入指令WC产生多个控制信号S_C1～S_C3以将一使用者数据写入至存储阵列110。

存取电路130根据控制信号S_C1及一操作电压组存取存储阵列110。在一实施例中，当控制电路160接收到一读取指令RC时，控制电路160会提供一控制信号S_C1至存取电路130。存取电路130根据控制信号S_C1及一读取电压组Vread，读取存储阵列110中的至少一存储单元所储存的一原始数据ADATA，并将原始数据ADATA提供至控制电路160。本发明并不限定存取电路130如何读取存储阵列110储存的原始数据ADATA。在一些实施例中，存取电路130可根据流经存储阵列110的存储单元的电流值或是存储阵列110里的存储单元的阻值，判断原始数据ADATA的数据，例如为数据1或数据0。

在另一实施例中，当控制电路160接收到一写入指令时，控制电路160会提供一控制信号S_C1至存取电路130。存取电路130可能根据控制信号S_C1对存储阵列110的至少一存储单元进行一设定操作、一重置操作或是一通过操作。以写入数据至区块BL_N的一存储单元为例，在存取电路130执行设定操作以写入数据1时，存取电路130根据控制信号S_C1及一设定电压组Vset写入一使用者数据UDATA至区块BL_N的一存储单元。在设定操作后，该存储单元具有低阻态(low resistance state；LRS)。然而，在存取电路130执行重置操作以写入数据0时，存取电路130根据控制信号S_C1及一重置电压组Vrst写入一使用者数据UDATA至区块BL_N的一存储单元。在重置操作后，该存储单元具有高阻态(high resistance state；HRS)。或者，存取电路130可能执行一通过操作。在此例中，存取电路130根据控制信号S_C1及一通过电压组Vpass对区块BL_N的一存储单元执行通过操作。在通过操作后，该存储单元储存的数据不会被改变。

在其它实施例中，当控制电路160接收到一写入指令WC时，控制电路160会先读取写入位址的原始数据ADATA，并与使用者数据UDATA进行比较后，根据比较结果写入使用者数据UDATA。详细而言，当控制电路160接收到一写入指令WC时，控制电路160会先提供一控制信号S_C1。存取电路130根据控制信号S_C1与一读取电压组Vread读取存储阵列110的至少一存储单元所储存的一原始数据ADATA，再提供原始数据ADATA至控制电路160。控制电路160比较原始数据ADATA与一使用者数据UDATA，用以产生一比较结果。控制电路160根据比较结果产生新的控制信号S_C1控制存取电路130执行一设定操作、一重置操作或是一通过操作。当原始数据ADATA为数据0且使用者数据UDATA为数据1时，控制电路160会根据比较结果控制存取电路130执行一设定操作以写入数据1；当原始数据ADATA为数据1且使用者数据UDATA为数据0时，控制电路160会根据比较结果控制存取电路130执行一重置操作以写入数据0；当存取电路130根据控制信号S_C1对一写入位址所对应的存储单元执行设定操作或重置操作时，存取电路130更根据控制信号S_C1对存储阵列110的其他存储单元执行一通过操作。

在一可能实施例中，若使用者数据UDATA具有多个位(例如8位)，控制电路160比对原始数据ADATA及使用者数据UDATA后，可能决定需对存储阵列110的一第一存储单元群组进行设定操作以写入数据1，并对一第二存储单元群组进行重置操作以写入数据0，其中第一及第二存储单元群组均具有至少一存储单元。在此例中，控制电路160可能先控制存取电路130对第一存储单元群组进行一设定操作，然后再控制存取电路130对第二存储单元群组进行一重置操作。在其他实施例中，控制电路160可能先控制存取电路130对第二存储单元群组进行一重置操作，然后再控制存取电路130对第一存储单元群组进行一设定操作。

本发明并不限定存取电路130的电路架构。在一可能实施例中，存取电路130包括一位址选择电路(未显示)。位址选择电路根据控制信号S_C1选择存储阵列110的存储单元。在此例中，位址选择电路可能包括一行位址解码器(未显示)以及一列位址解码器(未显示)。

另外，本发明并不限定控制电路160的电路架构。在一实施例中，控制电路160具有一验证电路(未显示)，用以提供一验证电流至存取电路130。在此例中，存取电路130施加该验证电流至写入位址对应的存储单元，并根据流经该存储单元的电流或是该存储单元的阻值，判断该存储单元所储存的原始数据ADATA为数据1或数据0。控制电路160再将原始数据ADATA与使用者数据UDATA比较，用以判断是否需对该存储单元进行一设定操作或是一重置操作以写入数据1或数据0。

存储电路120用以储存区块BL₀～BL_N执行过写入操作的计数值VA₀～VA_N。举例而言，计数值VA₀表示区块BL₀执行过写入操作的次数；计数值VA_N表示区块BL_N执行过写入操作的次数。本发明并不限定存储电路120的电路架构。在一实施例中，存储电路120可以为一存储器，独立于存储阵列110之外。在其它实施例中，存储电路120为存储阵列110的一部分。

计数电路150根据控制信号S_C3调整存储电路120储存的计数值VA₀～VA_N。具体而言，当控制电路160接收到一写入指令WC时，控制电路160会提供控制信号S_C3至计数电路150。计数电路150根据控制信号S_C3调整写入位址所属区块(例如BL_N)对应的计数值(例如VA_N)。本发明并不限定计数电路150的电路架构。在一实施例中，计数电路150可包括一累加器(未显示)。在另一实施例中，计数电路150可更包括一暂存器(未显示)，用以储存从存储电路120所读取的计数值VA₀～VA_N。在此例中，计数电路150会先自存储电路120读出写入位址所属区块(例如BL_N)对应的计数值(例如VA_N)储存于暂存器，再调整暂存器储存的该计数值，并在写入操作完成的之前或之后，将暂存器所储存的数据存回存储电路120。在一些实施例中，计数电路150可整合于控制电路160。在此例中，控制电路160可根据控制信号S_C3直接调整存储电路120所储存的计数值VA₀～VA_N。

电压产生电路140根据控制信号S_C2产生一相对应的操作电压组，例如读取电压组Vread、设定电压组Vset、重置电压组Vrst、通过电压组Vpass以及成型电压组Vform。但本发明不限于此，只要是存取电路130存取存储阵列110时所需的电压，均由电压产生电路140所产生。

本发明中，在控制电路160控制存取电路130对存储阵列110执行一重置操作或一设定操作前，控制电路160会先根据写入位址所属区块(例如BL_N)对应的计数值(例如VA_N)提供控制信号S_C2。电压产生电路140再根据控制信号S_C2产生一相对应的操作电压组(例如重置电压组Vrst或设定电压组Vset)。

在一实施例中，控制电路160会将读出的计数值(如VA_N)与一第一阈值作比较，并根据比较结果产生控制信号S_C2。详细而言，当读出的计数值小于第一阈值时，控制电路160会将控制信号S_C2的一电性特征(如频率、电压位准)设定为一第一预设值。然而，当读出的计数值大于等于第一阈值时，控制电路160会将控制信号S_C2的电性特征设定为一第二预设值。

在一些实施例中，当读出的计数值(例如VA_N)大于第一阈值时，控制电路160可继续将读出的计数值与一第二阈值作比较，再根据比较结果产生控制信号S_C2。详细而言，当读出的计数值大于第一阈值且小于第二阈值时，控制电路160会将控制信号S_C2的电性特征设定为一第二预设值。然而，当读出的计数值大于等于第二阈值时，控制电路160会将控制信号S_C2的电性特征设定为一第三预设值。

在本发明中，为了减缓对电阻式存储器的劣化影响，当操作电压组为重置电压组Vrst时，控制信号S_C2的电性特征是随着计数值VA₀～VA_N的增加而在实质上逐渐改变。在一实施例中，第二预设值的大小在实质上小于第一预设值，第三预设值的大小在实质上小于第二预设值…，以此类推。举例而言，在一实施例中，由于第二预设值小于第一预设值，故电压产生电路140减少对写入位址所对应的存储单元施加重置电压组Vrst的时间。在另一实施例中，由于第二预设值小于第一预设值，故电压产生电路140减少重置电压组Vrst中的字元线电压、位元线电压以及源极线电压的其中之一的电压值。

或者，当操作电压组为设定电压组Vset时，控制信号S_C2的电性特征是随着计数值VA₀～VA_N的增加而在实质上逐渐改变。在一实施例中，第二预设值的大小在实质上大于第一预设值，第三预设值的大小在实质上大于第二预设值…，以此类推。举例而言，在一实施例中，由于第二预设值大于第一预设值，故电压产生电路140增加对写入位址所对应的存储单元施加设定电压组Vset的时间。在另一实施例中，由于第二预设值大于第一预设值，电压产生电路140增加设定电压组Vset中字元线电压、位元线电压以及源极线电压的其中一者的电压值。

举例而言，当操作电压组为重置电压组Vrst时，假设计数电路150读取计数值VA₁，当计数值VA₁未达到一第一阈值时，表示区块BL₁执行过写入操作的次数不多，控制电路160先令重置电压组Vrst中的一特定电压(例如一位线电压、一字线电压或是一源极线电压之一)的大小等于第一预设电压(如3.0V)。然而，当计数值VA₁达到该第一阈值时，表示区块BL₁已执行过多次写入操作。因此，控制电路160设定重置电压组Vrst中的该特定电压的大小等于第二预设电压(如2.5V)。在其它实施例中，控制电路160亦可根据计数值VA₁调整电压产生电路140提供重置电压组Vrst的时间。例如，当计数值VA₁未达到一阈值时，电压产生电路140设定提供重置电压组Vrst的时间等于一第一预设时间(如1ms)。当计数值VA₁达到该阈值时，电压产生电路140提供重置电压组Vrst的时间等于一第二预设时间(如0.1ms)。其中，第二预设时间小于第一预设时间。

或者，当操作电压组为设定电压组Vset时，假设计数电路150读取计数值VA₁，当计数值VA₁未达到一第一阈值时，表示区块BL₁执行过写入操作的次数不多，控制电路160通过控制信号S_C2控制电压产生电路140，用以令设定电压组Vset中的一特定电压(例如一位线电压、一字线电压或是一源极线电压之一)的大小等于第一预设电压(如2.5V)。然而，当计数值VA₁到达到第一阈值时，表示区块BL₁已执行过多次写入操作。因此，控制电路160通过控制信号S_C2命令电压产生电路140调整设定电压组Vset中的该特定电压的大小，使得该特定电压等于第二预设值(如3.0V)。在其它实施例中，控制电路160亦可根据计数值VA₁调整电压产生电路140提供设定电压组Vset的时间。例如，当计数值VA₁未达到一阈值时，电压产生电路140提供设定电压组Vset的时间等于一第一预设时间(如0.1ms)。当计数值VA₁达到该阈值时，电压产生电路140提供设定电压组Vset的时间等于一第二预设时间(如1ms)，其中第二预设时间大于第一预设时间。

如上所述，由于本发明的控制电路160可随着计数值VA₀～VA_N的增加而产生具有不同电性特征的控制信号S_C2，因此电压产生电路140可根据控制信号S_C2的变化调整所提供的操作电压组(例如随着计数值VA₀～VA_N的增加而提供实质上较小的重置电压组Vrst或提供实质上较大的设定电压组Vset)，故可减缓电阻式存储器100劣化的速度，并提高电阻式存储器100的耐操度。

本发明并不限定控制电路160如何将读出的计数值VA₀～VA_N与不同的阈值进行比较。在一实施例中，控制电路160可包括一查找表电路以根据读出的计数值VA₀～VA_N设定控制信号S_C2的电性特征。在此例中，查找表电路例如为一非挥发性储存器件，并具有至少一个阈值与多个电性特征。在另一实施例中，控制电路160可包括一比较逻辑电路，将读出的计数值依序与至少一个阈值做比较，用以设定控制信号S_C2的电性特征。在此例中，比较逻辑电路例如可包括至少一挥发性储存器件，并可通过一选择位(Option bit)将至少一个阈值及多个电性特征写入该挥发性储存器件。

另外，本发明并不限定电压产生电路140的电路架构。在一实施例中，电压产生电路140具有单一电压产生器(未显示)。该电压产生器根据控制信号S_C2的一电性特征(如频率或电压位准)，产生不同的操作电压组。在另一实施例中，电压产生电路140可能具有多个电压产生器(未显示)。在此例中，该等电压产生器可能根据同一或不同控制信号产生对应的操作电压组。

图2为本发明的写入方法的一可能流程图。本发明的写入方法适用于一电阻式存储器，其中电阻式存储器包括一存储阵列、一控制电路以及一存取电路。控制电路根据一外部指令存取存储阵列。存取电路受控于控制电路以存取存储阵列。存储阵列具有多个区块。每一区块具有至少一存储单元。在一可能实施例中，每一区块具有32个存储单元。

首先，判断一外部指令是否准备对存储阵列执行一写入操作(步骤S211)。当外部指令并非准备对存储阵列执行一写入操作时，提供一第一操作电压组至存取电路(步骤S212)。在一实施例中，当控制电路接收到一读取指令时，存取电路受控于控制电路，并根据第一操作电压组以读取存储阵列所储存的数据。在一实施例中，第一操作电压组具有至少一电压。

然而，当外部指令准备对存储阵列执行一写入操作时，根据一写入位址所属区块对应的一计数值，提供一第二操作电压组至存取电路(步骤S213)。在一实施例中，第二操作电压组具有至少一电压。存取电路受控于控制电路，并根据第二操作电压组以对写入位址所对应的存储单元写入数据。

在本实施例中，步骤S213包括步骤S214～216。步骤S214判断写入位址所属区块对应的计数值是否大于一第一阈值。在一实施例中，电阻式存储器具有一存储电路，用以记录控制电路对每一区块执行过写入操作的次数。因此，每一区块具有一相对应的计数值。在一实施例中，存储电路独立于存储阵列之外。在另一实施例中，存储电路可能整合于存储阵列之中。

当写入位址所属区块对应的计数值未大于第一阈值时，提供符合第一预设条件的第二操作电压组至存取电路(步骤S215)。然而，当写入位址所属区块对应的计数值大于第一阈值时，提供符合第二预设条件的第二操作电压组至存取电路(步骤S216)。在一实施例中，第二操作电压组为一重置电压组，且符合第二预设条件的第二操作电压组在实质上小于符合第一预设条件的第二操作电压组。在另一实施例中，第二操作电压组为一设定电压组。在此例中，符合第二预设条件的第二操作电压组在实质上大于符合第一预设条件的第二操作电压组。接着，在该写入操作完成后，调整写入位址所属区块的计数值(步骤S217)。在一实施例中，控制电路可能于执行写入操作的同时，调整写入位址所属区块的计数值。

举例而言，假设，第二操作电压组为一重置电压组，其具有一字线电压、一位线电压以及一源极线电压。当计数值未大于第一阈值时，步骤S215提供符合第一预设条件的第二操作电压组至存取电路。然而，当计数值大于等于第一阈值时，步骤S216提供符合第二预设条件的第二操作电压组至存取电路。在此例中，符合第二预设条件的第二操作电压组在实质小于符合第一预设条件的第二操作电压组。例如，符合第二预设条件的第二操作电压组的字线电压、位线电压以及一源极线电压中之一(例如位线电压)的电压值小于符合第一预设条件的第二操作电压组的该电压(例如位线电压)的电压值。或者，施加符合第二预设条件的第二操作电压组的时间小于施加符合第一预设条件的第二操作电压组的时间。在此例中，由于存取电路利用实质上较小的第二操作电压组对存储单元进行重置操作，故可减缓存储单元的劣化速度，进而增加电阻式存储器的寿命。

图3为本发明的写入方法的另一可能流程示意图。在本实施例中，步骤S311及S312相似于第2图的步骤S211～S212，故不再赘述。然而，本实施例的步骤S313更可根据计数值的变化提供符合不同预设条件的第二操作电压组(步骤S314～S318)。

具体而言，在本实施例中，当写入位址所属区块对应的计数值未大于第一阈值时，提供符合第一预设条件的第二操作电压组至存取电路(步骤S315)。当写入位址所属区块对应的计数值大于第一阈值时，更判断该计数值是否大于第二阈值(步骤S316)。当写入位址所属区块对应的计数值大于第一阈值但未大于第二阈值时，提供符合第二预设条件的第二操作电压组至存取电路(步骤S317)。然而，当写入位址所属区块对应的计数值大于第二阈值时，提供符合第三预设条件的第二操作电压组至存取电路(步骤S318)。在一实施例中，第二操作电压组为一重置电压组。在此例中，符合第三预设条件的第二操作电压组在实质上小于符合第二预设条件的第二操作电压组。在另一实施例中，第二操作电压组为一设定电压组。在此例中，符合第三预设条件的第二操作电压组在实质上大于符合第二预设条件的第二操作电压组。接着，在该写入操作完成后，调整写入位址所属区块的计数值(步骤S319)。在一实施例中，控制电路可能于执行写入操作的同时，调整写入位址所属区块的计数值。

在此是以二个阈值为例进行说明，但本发明不限于此，在其他实施例中，控制电路亦可以同样的方式将写入位址所属区块的计数值继续与更多的阈值做比较，并提供符合不同预设条件的第二操作电压组至存取电路。

综上所述，由于本发明提供的写入方法可随着电阻式存储器执行写入操作次数的增加而提供不同的操作电压组(例如随着写入操作次数的增加而提供实质上较小的重置电压组Vrst或提供实质上较大的设定电压组Vset)，故可在具有明显的感测窗的同时，减缓电阻式存储器劣化的速度。因此，可提高电阻式存储器的耐操度。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰。举例来，本发明实施例的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视权利要求所界定的为准。

Claims

1.一种电阻式存储器，其特征在于，包括：

一存储阵列，具有多个区块，每一区块具有多个存储单元；

一存储电路，储存多个计数值，其中每一计数值表示一相对应区块执行一写入操作的次数；

一控制电路，当一外部指令为一写入指令时，读取一写入位址所对应的区块的一计数值并根据该计数值产生一控制信号；

一电压产生电路，根据该控制信号提供一操作电压组；以及

一存取电路，根据该操作电压组存取该存储阵列。

2.如权利要求1所述的电阻式存储器，其特征在于，更包括：

一计数电路，当该外部指令系为该写入指令时，调整该写入位址所对应的区块的计数值。

3.如权利要求1所述的电阻式存储器，其特征在于，该电压产生电路根据该控制信号调整该操作电压组里的至少一电压。

4.如权利要求1所述的电阻式存储器，其特征在于，该电压产生电路根据该控制信号调整提供该操作电压组的时间。

5.如权利要求1所述的电阻式存储器，其特征在于，当该外部指令为该写入指令时，该存取电路读取该写入位址所对应的至少一存储单元所储存的一原始数据，该控制电路比较该原始数据及一使用者数据，用以产生一比较结果，该控制电路根据该比较结果调整该控制信号。

6.如权利要求5所述的电阻式存储器，其特征在于，该使用者数据具有多个位元，该存取电路根据该比较结果对该存储阵列的一第一存储单元群组进行一设定操作，且该存取电路根据该比较结果对该存储阵列的一第二存储单元群组进行一重置操作。

7.如权利要求1所述的电阻式存储器，其特征在于，当该外部指令为该写入指令时，该控制电路比较该写入位址所对应的区块的计数值与一第一阈值，当该写入位址所对应的区块的计数值小于该第一阈值时，该控制电路令该控制信号的一电性特征等于一第一预设值，且当该写入位址所对应的区块的计数值大于等于该第一阈值时，该控制电路令该控制信号的该电性特征等于一第二预设值。

8.如权利要求7所述的电阻式存储器，其特征在于，当该写入位址所对应的区块的计数值大于等于该第一阈值时，该控制电路更比较该写入位址所对应的区块的计数值与一第二阈值，当该写入位址所对应的区块的计数值大于等于该第二阈值时，该控制电路令该控制信号的该电性特征等于一第三预设值。

9.一种写入方法，适用于一电阻式存储器，该电阻式存储器包括一存储阵列、一控制电路以及一存取电路，该控制电路接收一外部指令，用以控制该存取电路存取该存储阵列，该存储阵列具有多个区块，该写入方法包括：

判断该外部指令是否准备对该存储阵列进行一写入操作；

当该外部指令非对该存储阵列进行该写入操作时，产生一第一操作电压组至该存取电路；

当该外部指令对该存储阵列进行该写入操作时，读取一写入位址所对应的区块的一计数值，该计数值表示该写入位址所对应的区块执行该写入操作的次数；以及

根据该写入位址所对应的区块的计数值，产生一第二操作电压组至该存取电路。

10.如权利要求9所述的写入方法，其特征在于，更包括：

当该外部指令对该存储阵列进行的该写入操作完成后，调整该写入位址所对应的区块的计数值。

11.如权利要求9所述的写入方法，其特征在于，根据该写入位址所对应的区块的计数值，产生该第二操作电压组至该存取电路的步骤包括：

比较该写入位址所对应的区块的计数值与一第一阈值；

当该写入位址所对应的区块的计数值小于该第一阈值时，提供符合一第一预设条件的该第二操作电压组至该存取电路；以及

当该写入位址所对应的区块的计数值大于等于该第一阈值时，提供符合一第二预设条件的该第二操作电压组至该存取电路。

12.如权利要求11所述的写入方法，其特征在于，该第二电压组包括一字元线电压、一位元线电压以及一源极线电压，且符合该第二预设条件的该第二电压组中的一特定电压小于符合该第一预设条件的该第二操作电压组中的该特定电压。

13.如权利要求11所述的写入方法，其特征在于，根据该写入位址所对应的区块的计数值，产生该第二操作电压组至该存取电路的步骤还包括：

当该写入位址所对应的区块的计数值大于等于该第一阈值时，比较该写入位址所对应的区块的计数值与一第二阈值；

当该写入位址所对应的区块的计数值大于等于该第一阈值且小于该第二阈值时，提供符合该第二预设条件的该第二操作电压组至该存取电路；以及

当该写入位址所对应的区块的计数值大于等于该第二阈值时，提供符合一第三预设条件的该第二操作电压组至该存取电路。