KR102347182B1 - 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 개시에 따른 메모리 장치의 소거 방법은, 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서. 워드 라인 별로 결정된 유효 소거 수행 시간들 동안 워드 라인들에 제1 전압을 각각 인가하고, 소거 구간에서 유효 소거 수행 시간들이 경과하면 워드 라인들 중 적어도 일부 워드 라인들에 제1 전압보다 높은 제2 전압을 각각 인가한다.

Description

메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법{Memory device, Memory system, Method of operating the memory device and Method of operating the memory system}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 3D 메모리 어레이를 포함하는 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 워드 라인 별로 소거 동작을 제어함으로써 메모리 장치의 신뢰성을 향상시킬 수 있는 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 메모리 장치의 소거 방법은 복수의 낸드 스트링들을 포함하는 메모리 장치의 소거 방법으로서, 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서. 워드 라인 별로 결정된 유효 소거 수행 시간들 동안 상기 워드 라인들에 제1 전압을 각각 인가하는 단계, 및 상기 소거 구간에서, 상기 유효 소거 수행 시간들이 경과하면 상기 워드 라인들 중 적어도 일부 워드 라인들에 상기 제1 전압보다 높은 제2 전압을 각각 인가하는 단계를 포함한다.
또한, 본 개시의 기술적 사상에 따른 메모리 시스템의 소거 방법은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 시스템의 소거 방법으로서, 메모리 컨트롤러에서 메모리 장치로 소거 커맨드를 전송하는 단계, 상기 소거 커맨드에 응답하여, 상기 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서. 워드 라인 별로 결정된 유효 소거 수행 시간들 동안 상기 워드 라인들에 제1 전압을 각각 인가하는 단계, 및 상기 소거 구간에서, 상기 유효 소거 수행 시간들이 경과하면 상기 워드 라인들 중 적어도 일부 워드 라인들에 상기 제1 전압보다 높은 제2 전압을 각각 인가하는 단계를 포함한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이, 및 상기 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 상기 워드 라인들에 인가되는 전압이 증가하는 전압 변경 시점을 워드 라인 별로 제어하는 소거 제어 신호를 생성하는 제어 로직을 포함한다.
또한, 본 개시의 기술적 사상에 따른 메모리 시스템은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치, 및 상기 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 상기 워드 라인들에 인가되는 전압이 증가하는 전압 변경 시점을 워드 라인 별로 제어하는 소거 제어 신호를 생성하고, 생성된 소거 제어 신호를 상기 메모리 장치에 전송하는 메모리 컨트롤러를 포함한다.
본 개시의 기술적 사상에 따르면, 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 워드 라인 별로 결정된 유효 소거 수행 시간 동안 워드 라인들에 제1 전압을 인가하고, 유효 소거 시간들이 경과하면 적어도 일부 워드 라인들에 제1 전압보다 높은 제2 전압을 인가함으로써, 적어도 일부 워드 라인들에 연결된 메모리 셀들에 대해 실질적인 소거 동작이 수행되는 시간을 줄일 수 있다. 이에 따라, 기판과 각 워드 라인 사이의 거리에 따른 메모리 셀들의 기하학적 형태의 차이로 인한 메모리 셀들의 동작 특성 차이를 보상할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 블록들 중 하나인 제1 블록의 등가 회로를 나타내는 회로도이다.
도 4은 도 2의 블록들 중 하나인 제1 블록의 일 예를 나타내는 사시도이다.
도 5a는 도 4의 제1 메모리 셀에 대응하는 제1 채널 홀의 단면을 나타내고, 도 5b는 도 4의 제8 메모리 셀에 대응하는 제2 채널 홀의 단면을 나타낸다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 8은 본 개시의 일부 실시예들에 따른 소거 동작이 수행되는 소거 구간에서 메모리 셀들에 인가되는 전압들을 나타내는 그래프들이다.
도 9는 본 개시의 일부 실시예들에 따라 낸드 스트링을 복수의 그룹들로 나누는 일 예를 나타낸다.
도 10은 본 개시의 일부 실시예들에 따라 낸드 스트링에 연결된 복수의 워드 라인들에 각각 인가되는 워드 라인 소거 전압들을 나타낸다.
도 11은 본 개시의 일부 실시예들에 따라 낸드 스트링에 연결된 복수의 워드 라인들에 각각 인가되는 워드 라인 소거 전압들을 나타낸다.
도 12a는 메모리 셀들의 문턱 전압에 따른 제1 산포를 나타내고, 도 12b는 메모리 셀들의 문턱 전압에 따른 제2 산포를 나타내는 그래프이다.
도 13은 본 개시의 일 실시예에 따른 제어 로직을 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치의 소거 제어 신호 생성 방법을 나타내는 흐름도이다.
도 15a는 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내는 그래프이고, 도 15b는 도 15a의 산포를 가지는 메모리 장치의 프로그램 완료 후 일정 시간이 경과한 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 16은 본 개시의 일 실시예에 따른 제어 로직을 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치의 소거 제어 신호 생성 방법을 나타내는 흐름도이다.
도 18은 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 19는 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 20은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 21은 본 개시의 일부 실시예들에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 22는 본 개시의 일 실시예들에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 23은 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함하고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 이와 같이, 본 발명의 기술적 사상에 의한 일 실시예에서, 메모리 셀 어레이(110)는 3 차원(3D) 메모리 어레이일 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합된다.
제어 로직(120)은 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 메모리 셀들에 연결된 워드 라인들에 인가되는 전압이 증가하는 전압 변경 시점을 워드 라인 별로 제어하는 소거 제어 신호를 생성할 수 있다. 본 실시예에 따르면, 소거 구간에서, 각 워드 라인에 유효(effective) 소거 수행 시간 동안 제1 전압을 인가하고, 유효 소거 수행 시간이 경과하면 워드 라인들 중 적어도 일부 워드 라인들에 제1 전압보다 높은 제2 전압을 인가할 수 있다.
소거 구간에서, 기판 또는 기판 상의 웰 영역에는 예를 들어, 20V에 가까운 고전압이 인가되고, 워드 라인들에는 예를 들어, 0V에 가까운 저전압인 제1 전압이 인가될 수 있다. 이에 따라, 각 메모리 셀의 전하 저장층에 저장된 전자들이 기판 또는 기판 상의 웰 영역으로 빠져나감으로써 메모리 셀에 대한 소거 동작이 수행될 수 있다. 본 실시예에 따라, 소거 구간에서, 워드 라인들에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키면, 메모리 셀에 걸리는 소거 전위가 낮아지므로, 메모리 셀에 대한 소거 동작이 실질적으로 중단될 수 있다.
도 2는 도 1에 포함된 메모리 장치(100)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1 내지 BLKz)을 포함하고, 각 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 각 블록은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 블록은 제3 방향을 따라 신장된 복수의 낸드 스트링들을 포함한다. 이때, 복수의 스트링들은 제1 및 제2 방향들을 따라 특정 거리만큼 이격되어 제공될 수 있다. 블록들(BLK1 내지 BLKz)은 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 블록들(BLK1 내지 BLKz) 중 블록 어드레스에 대응하는 블록을 선택할 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록 및 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 다시 말해, 메모리 셀 어레이(110)에 포함된 복수의 블록들(BLK1 내지 BLKz) 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)에서 출력된 각종 제어 신호는 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 제공될 수 있다. 구체적으로, 제어 로직(120)은 전압 생성부(130)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제어 로직(120)은 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)에 다른 제어 신호들을 더 제공할 수 있다.
본 실시예에서, 제어 로직(120)은 소거 제어부(121)를 포함할 수 있다. 소거 제어부(121)는 기판과 각 워드 라인 사이의 거리를 기초로 워드 라인 별로 유효 소거 수행 시간들을 결정할 수 있다. 여기서, 유효 소거 수행 시간은 소거 구간에서 각 메모리 셀에 대해 실질적으로 소거 동작이 수행되는 시간을 의미한다. 일 실시예에서, 유효 소거 수행 시간은 워드 라인들에 제1 전압이 인가되는 시간을 나타낼 수 있다.
일부 실시예들에서, 소거 제어부(121)는 워드 라인 별로 유효 소거 수행 시간을 미리 결정하고, 결정된 유효 소거 수행 시간을 저장할 수 있다. 일 실시예에서, 워드 라인 별 유효 소거 수행 시간에 대한 정보는 제어 로직(120) 내의 래치 또는 레지스터에 저장될 수 있다. 일 실시예에서, 워드 라인 별 유효 소거 수행 시간에 대한 정보는 메모리 셀 어레이(110)의 일 영역에 저장될 수 있다.
이어서, 소거 제어부(121)는 결정된 유효 소거 수행 시간이 종료하는, 전압 변경 시점에서 워드 라인들에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 소거 제어 신호를 생성할 수 있다. 여기서, 소거 제어 신호는 제1 전압, 제2 전압 및 전압 변경 시점에 대한 정보를 포함할 수 있다. 소거 제어부(121)는 생성된 소거 제어 신호를 전압 생성부(130)에 제공할 수 있다.
일부 실시예들에서, 소거 제어부(121)는 메모리 컨트롤러(200)로부터 수신한 소거 커맨드에 응답하여 소거 제어 신호를 생성할 수 있다. 구체적으로, 소거 제어부(121)는 소거 커맨드에 응답하여 워드 라인 별 유효 소거 수행 시간에 대한 정보를 검색하고, 검색된 정보를 기초로 워드 라인 별로 다른 전압 변경 시점에서 워드 라인에 인가되는 전압이 증가하도록 소거 제어 신호를 생성할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 소거 제어부(121)는 메모리 컨트롤러(200)로부터 수신한 소거 커맨드에 응답하여 워드 라인 별로 유효 소거 수행 시간을 결정하고, 결정된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다.
일부 실시예들에서, 소거 제어부(121)는 소거될 메모리 셀들 전부에 대해, 소거 구간 중에 제1 전압에서 제2 전압으로 증가한 워드 소거 라인 전압을 제공하도록 소거 제어 신호를 생성할 수 있다. 일부 실시예들에서, 소거 제어부(121)는 소거될 메모리 셀들 중 일부에 대해, 소거 구간 중에 제1 전압에서 제2 전압으로 증가한 워드 라인 소거 전압을 제공하도록 소거 제어 신호를 생성할 수 있다.
소거 제어부(121)는 생성된 소거 제어 신호에 따라 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼(150)를 제어할 수 있다. 본 실시예에서, 소거 제어부(121)는 각 워드 라인에 제공되는 워드 라인 소거 전압 및 기판에 제공되는 기판 소거 전압을 결정하고, 결정된 워드 라인 소거 전압 및 기판 소거 전압에 따라 소거 제어 신호를 생성할 수 있다. 또한, 소거 제어부(121)는 소거 구간에 스트링 선택 라인 및 그라운드 선택 라인에 제공되는 선택 전압들을 결정하고, 결정된 선택 전압에 따라 소거 제어 신호를 더 생성할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압(또는 기입 전압), 프리 프로그램 전압, 독출 전압, 프로그램 인히빗 전압, 독출 인히빗 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다. 또한, 전압 생성부(130)는 메모리 셀 어레이(110)에 제공할 기판 소거 전압을 더 생성할 수 있다.
본 실시예에서, 전압 생성부(130)는 소거 제어 신호에 대응하는 전압 제어 신호(CTRL_vol)를 기초로 서로 다른 전압 레벨을 갖는 제1 및 제2 전압들을 생성할 수 있다. 전압 생성부(130)는 유효 소거 수행 시간 동안 제1 전압을 워드 라인들에 각각 제공할 수 있고, 유효 소거 수행 시간이 경과한 후의 전압 변경 시점에 제2 전압을 워드 라인들에 각각 제공할 수 있다. 예를 들어, 전압 생성부(130)는 복수의 전압 생성기들을 포함함으로써 복수의 전압들을 생성하거나, 전압 분배 방식으로 복수의 전압들을 생성할 수 있다.
로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 소거 동작 시에 로우 디코더(140)는 선택된 워드 라인에 워드 라인 소거 전압, 즉, 제1 전압 및 제2 전압을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(120)으로부터 수신한 로우 어드레스(X-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼(150)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 제어 로직(120)으로부터 수신한 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(150)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 3은 도 2의 제1 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 3을 참조하면, 제1 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 2에 도시된 각 블록들(BLK1 내지 BLKz)은 도 3과 같이 구현될 수 있다. 제1 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.
도 4는 도 2의 블록들 중 하나인 제1 블록의 일 예(BLK1)를 나타내는 사시도이다.
도 4를 참조하면, 제1 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 제1 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 5a는 도 4의 제1 메모리 셀(MC1)에 대응하는 제1 채널 홀(CHa)의 단면을 나타내고, 도 5b는 도 4의 제8 메모리 셀(MC8)에 대응하는 제2 채널 홀(CHb)의 단면을 나타낸다.
도 4 및 도 5a를 참조하면, 제1 채널 홀(CHa)에는 표면층(S) 및 내부층(I)을 포함하는 필라(P)가 형성될 수 있고, 제1 채널 홀(CHa)의 둘레에는 전하 저장층(CS)이 형성될 수 있으며, 전하 저장층(CS)은 ONO 구조를 가질 수 있다. 이때, 제1 채널 홀(CHa)의 직경은 D1이고, 표면층(S)의 둘레에 형성된 제1 터널링 절연층(TO1)의 두께는 Tox1이다.
도 4 및 도 5b를 참조하면, 제2 채널 홀(CHb)에는 표면층(S) 및 내부층(I)을 포함하는 필라(P)가 형성될 수 있고, 제2 채널 홀(CHb)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다. 이때, 제2 채널 홀(CHb)의 직경은 D2이고, 표면층(S)의 둘레에 형성된 제2 터널링 절연층(TO2)의 두께는 Tox2이다.
일부 실시예들에서, D1은 D2보다 작을 수 있다. 이하에서는 도 4, 도 5a 및 도 5b를 참조하여, 채널 홀 직경의 차이로 인한 메모리 셀들의 동작 특성 차이에 대해 상술하기로 한다. 채널 홀의 둘레에 게이트 전극(GE)이 위치하는 게이트 올 어라운드(gate all around) 형태의 3D 메모리 장치의 경우, 채널 홀 직경이 작아지면 게이트 전극(GE)에서 채널 영역(S)으로 형성되는 전기장의 집속도가 높아지게 된다. 따라서, 제1 채널 홀(CHa)과 같이 채널 홀 직경이 작은 메모리 셀은, 제2 채널 홀(CHb)과 같이 채널 홀 직경이 큰 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
일부 실시예들에서, Tox1은 Tox2보다 작을 수 있다. 이하에서는 도 4, 도 5a 및 도 5b를 참조하여, 터널링 절연층 두께의 차이로 인한 메모리 셀들의 동작 특성 차이에 대해 상술하기로 한다. 채널 홀 직경에 따라, 게이트 전극(GE)과 채널 영역(S) 사이에 배치된 전하 저장층(CS)을 구성하는 각 층들의 두께 및 구성비가 다르게 나타날 수 있다. ONO 구조의 전하 저장층(CS)의 증착 시에 채널 홀 직경에 따라 채널 홀 마다 증착 면적 및 증착 표면 거칠기가 다를 수 있고, 이에 따라, 증착 가스가 증착 표면에 닿아 증착되는 속도도 달라질 수 있다. 터널링 절연층이 얇아지면 동일 전압이 인가되었을 때, 더 강한 전기장이 걸리게 된다. 따라서, 제1 터널링 절연층(TO1)과 같이 터널링 절연층 두께가 얇은 메모리 셀은, 제2 터널링 절연층(TO2)과 같이 터널링 절연층 두께가 두꺼운 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
이와 같이, 기판에 상대적으로 인접한 하위 워드 라인에 연결된 하위 메모리 셀은 상대적으로 작은 채널 홀 직경 또는 상대적으로 얇은 터널링 절연층의 두께로 인해, 상위 워드 라인과 동일한 전압이 하위 워드 라인에 인가되는 경우 상위 메모리 셀보다 하위 메모리 셀에 더 강한 전기장이 걸리게 된다. 따라서, 동일한 워드 라인 소거 전압을 이용하여 소거 동작을 수행하는 경우, 하위 메모리 셀에 포함된 터널링 절연층에 걸리는 전계의 세기가 더 커지게 된다. 이에 따라, 하위 메모리 셀에 대한 소거 속도가 더 빨라지므로, 하위 메모리 셀에 대해 과 소거(deep erase 또는 over erase) 현상이 발생할 수 있고, 이로 인해 하위 메모리 셀의 열화가 더 심해질 수 있다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 6을 참조하면, 본 실시예에 따른 소거 방법은 메모리 장치에서 시계열적으로 수행되는 방법으로서, 예를 들어, 도 2의 메모리 장치(100)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 5b을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
단계 S110에서, 워드 라인 별로 유효 소거 수행 시간들을 결정함으로써 소거 제어 신호를 생성한다. 구체적으로, 소거 제어부(121)는 기판과 각 워드 라인 사이의 거리를 기초로 워드 라인 별로 유효 소거 수행 시간들을 결정하고, 결정된 유효 소거 수행 시간들에 따른 전압 변경 시점에서 워드 라인들에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 소거 제어 신호를 생성할 수 있다.
단계 S130에서, 소거 구간에서 유효 소거 수행 시간들 동안 워드 라인들에 제1 전압을 각각 인가한다. 구체적으로, 기판에 인접한 제1 워드 라인에는 제1 유효 소거 수행 시간 동안 제1 전압을 인가하고, 제1 워드 라인의 상부에 배치된 제2 워드 라인에는 제2 유효 소거 수행 시간 동안 제2 전압을 인가할 수 있다. 일 실시예에서, 제1 유효 소거 수행 시간은 제2 유효 소거 수행 시간 보다 짧을 수 있다.
단계 S150에서, 소거 구간에서 유효 소거 수행 시간들이 경과하면, 적어도 일부 워드 라인들에 제2 전압을 각각 인가한다. 구체적으로, 기판에 인접한 제1 워드 라인에는 제1 전압 변경 시점에 제2 전압을 인가하고, 제1 워드 라인의 상부에 배치된 제2 워드 라인에는 제2 전압 변경 시점에 제2 전압을 인가할 수 있다. 일 실시예에서, 제1 전압 변경 시점은 제2 전압 변경 시점보다 빠를 수 있다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다.
도 7을 참조하면, 본 실시예에 따른 소거 방법은 도 6에 예시된 실시예에 포함된 단계 S130 및 S150에 대한 구체적인 일 실시예일 수 있다. 따라서, 도 6을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S210에서, 소거 구간에서 워드 라인들에 제1 전압을 각각 인가한다. 일 실시예에서, 소거 동작은 블록 단위로 수행될 수 있고, 소거할 블록에 연결된 워드 라인들에 제1 전압을 각각 인가할 수 있다. 일 실시예에서, 소거 동작은 서브 블록 단위로 수행될 수 있고, 소거할 서브 블록에 연결된 워드 라인들에 제1 전압을 각각 인가할 수 있다.
단계 S230에서, 유효 소거 수행 시간(TEXE)이 경과했는지 판단한다. 여기서, 유효 소거 수행 시간(TEXE)은 전체 소거 시간(TTOTAL) 이하일 수 있다. 판단 결과, 유효 소거 수행 시간(TEXE)이 경과한 경우 단계 S250을 수행한다. 일 실시예에서, 유효 소거 수행 시간(TEXE)은 워드 라인 별로 다를 수 있다. 일 실시예에서, 유효 소거 수행 시간(TEXE)은 각각 복수의 워드 라인들을 포함하는 워드 라인 그룹 별로 다를 수 있다.
단계 S250에서, 전체 소거 수행 시간(TTOTAL)이 경과했는지 판단한다. 판단 결과, 전체 소거 수행 시간(TTOTAL)이 경과한 경우 소거 동작은 종료되고, 전체 소거 수행 시간(TTOTAL)이 경과하지 않은 경우 단계 S270을 수행한다. 일 실시예에서, 워드 라인들 중 적어도 하나의 워드 라인에 대응하는 유효 소거 수행 시간(TEXE)은 전체 소거 수행 시간(TTOTAL)과 동일할 수 있다. 이때, 상기 적어도 하나의 워드 라인에는 제2 전압이 인가되지 않고, 전체 소거 수행 시간(TTOTAL)이 경과하면 소거 동작은 종료될 수 있다.
단계 S270에서, 워드 라인들에 제2 전압을 각각 인가한다. 유효 소거 수행 시간(TEXE)은 경과하였으나, 전체 소거 수행 시간(TTOTAL)은 경과하지 않은 경우, 해당 워드 라인들에 제1 전압보다 높은 제2 전압을 각각 인가할 수 있다. 이로써, 해당 워드 라인들에 연결된 메모리 셀들에 대한 소거 동작은 실질적으로 중단될 수 있다.
도 8은 본 개시의 일부 실시예들에 따른 소거 동작이 수행되는 소거 구간에서 메모리 셀들에 인가되는 전압들을 나타내는 그래프들이다.
도 8을 참조하면, 소거 구간(ERS)은 메모리 컨트롤러(예를 들어, 도 1의 200)로부터 수신한 소거 커맨드에 응답하여 메모리 장치(예를 들어, 도 1의 100)의 제어 로직(예를 들어, 도 1의 120)에서 생성된 소거 제어 신호에 의해 시작될 수 있다. 소거 구간(ERS)은 제1 소거 구간(ERS1) 및 제2 소거 구간(ERS2)으로 구분될 수 있다.
제1 소거 구간(ERS1)은 기판(SUB), 구체적으로, 기판(SUB)의 웰 영역(예를 들어, P 웰 영역)에 인가되는 전압이 기판 소거 전압(VSUB)으로 상승하는 구간이다. 제1 소거 구간(ERS1)에서 워드 라인들(WL0 내지 WLn)에는 제1 전압(V1)이 인가될 수 있다. 이때, 제1 전압(V1)은 0V에 근접한 전압 레벨을 가질 수 있으며, 예를 들어, 제1 전압(V1)은 약 0.3V일 수 있다.
제2 소거 구간(ERS2)은 기판(SUB)에 인가되는 전압이 기판 소거 전압(VSUB)을 유지하는 구간이다. 이때, 기판 소거 전압(VSUB)은 고전압일 수 있으며, 예를 들어, 약 16V 내지 20V에 근접한 전압 레벨을 가질 수 있다. 제2 소거 구간(ERS2)에서 유효 소거 수행 시간들 동안 워드 라인들(WL0 내지 WLn)에 제1 전압(V1)이 인가될 수 있다. 일 실시예에서, 제1 전압(V1)은 기판 소거 전압(VSUB)과 제1 전압(V1)의 차이에 따라 메모리 셀에 대해 소거 동작이 수행될 수 있는 전압 레벨로 결정될 수 있다.
여기서, 유효 소거 수행 시간은 제2 소거 구간(ERS2)의 시작 시점부터 전압 변경 시점까지의 시간일 수 있다. 본 실시예에서, 워드 라인들(WL0 내지 WLn)에 대응하는 유효 소거 수행 시간들은 제2 소거 구간(ERS2)보다 짧을 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 워드 라인들(WL0 내지 WLn) 중 일부 워드 라인에 대응하는 유효 소거 수행 시간은 제2 소거 구간(ERS2)과 동일할 수도 있다.
본 실시예에 따르면, 각 워드 라인에 대응하는 유효 소거 수행 시간은 서로 다를 수 있다. 일부 실시예들에 따르면, 기판에 인접한 하위 워드 라인에 대응하는 유효 소거 수행 시간은 상위 워드 라인에 대응하는 유효 소거 수행 시간보다 짧을 수 있다. 구체적으로, 제1 유효 소거 수행 시간(TEXE0) 동안 워드 라인(WL0)에 제1 전압(V1)이 인가되고, 제n-1 유효 소거 수행 시간(TEXEn -1) 동안 워드 라인(WLn-1)에 제1 전압(V1)이 인가되며, 제n 유효 소거 수행 시간(TEXEn) 동안 워드 라인(WLn)에 제1 전압(V1)이 인가될 수 있다. 이때, 제n 유효 소거 수행 시간(TEXEn)은 제n-1 유효 소거 수행 시간(TEXEn -1) 보다 길고, 제n-1 유효 소거 수행 시간(TEXEn -1)은 제1 유효 소거 수행 시간(TEXE0) 보다 길 수 있다.
제2 소거 구간(ERS2)에서, 전압 변경 시점 이후의 소거 금지 시간들 동안 워드 라인들(WL0 내지 WLn)에 제2 전압(V2)이 각각 인가될 수 있다. 여기서, 제2 전압(V2)은 제1 전압(V1)보다 큰 임의의 전압일 수 있으며, 예를 들어, 제2 전압(V2)은 약 1 내지 2V일 수 있다. 일 실시예에서, 제2 전압(V2)은 제1 전압(V1)보다 큰 기판 소거 전압(VSUB)과 제2 전압(V2)의 차이에 따라 메모리 셀에 대해 실질적으로 소거 동작이 수행되지 않을 수 있는 전압 레벨로 결정될 수 있다.
여기서, 소거 금지 시간은 전압 변경 시점부터 제2 소거 구간(ERS2)의 종료 시점까지의 시간일 수 있다. 본 실시예에서, 워드 라인들(WL0 내지 WLn)에 대응하는 소거 금지 시간들은 0보다 크고 제2 소거 구간(ERS2)보다 짧을 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 워드 라인들(WL0 내지 WLn) 중 일부 워드 라인에 대응하는 소거 금지 시간은 0일 수도 있다.
본 실시예에 따르면, 각 워드 라인에 대응하는 소거 금지 시간은 서로 다를 수 있다. 일부 실시예들에 따르면, 기판에 인접한 하위 워드 라인에 대응하는 소거 금지 시간은 상위 워드 라인에 대응하는 소거 금지 시간보다 길 수 있다. 구체적으로, 제1 소거 금지 시간(TINH0) 동안 워드 라인(WL0)에 제2 전압(V2)이 인가되고, 제n-1 소거 금지 시간(TINHn -1) 동안 워드 라인(WLn-1)에 제2 전압(V2)이 인가되며, 제n 소거 금지 시간(TINHn) 동안 워드 라인(WLn)에 제2 전압(V2)이 인가될 수 있다. 이때, 제n 소거 금지 시간(TINHn)은 제n-1 소거 금지 시간(TINHn -1) 보다 짧고, 제n-1 소거 금지 시간(TINHn -1)은 제1 소거 금지 시간(TINH0) 보다 짧을 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 하위 워드 라인에 연결된 메모리 셀에 대해 실질적으로 소거 동작이 수행되는 유효 소거 수행 시간은, 상위 워드 라인에 연결된 메모리 셀에 대해 실질적으로 소거 동작이 수행되는 유효 소거 수행 시간보다 짧을 수 있다. 하위 워드 라인에 연결된 하위 메모리 셀들의 채널 홀 직경 또는 터널링 절연층의 두께는 상위 워드 라인에 연결된 상위 메모리 셀들의 채널 홀 직경 또는 터널링 절연층의 두께보다 작을 수 있으며, 이에 따라, 하위 메모리 셀들에 대한 소거 속도가 상위 메모리 셀들에 대한 소거 속도보다 빠를 수 있다.
이때, 하위 메모리 셀들과 상위 메모리 셀들에 대해 동일한 소거 전압들을 동일한 소거 시간 동안 인가할 경우 하위 메모리 셀들에 대해 과 소거 현상이 발생할 수 있으나, 본 실시예에 따르면, 하위 워드 라인들에 상대적으로 짧은 소거 시간 동안 워드 라인 소거 전압을 인가함으로써 하위 메모리 셀들에 대한 과 소거 현상을 방지할 수 있다. 종래에는 워드 라인 별 소거 속도 차이를 보상하기 위하여 워드 라인 별로 인가되는 워드 라인 소거 전압을 다르게 설정하였다. 이 경우, 복수의 워드 라인들에 각각 대응하는 복수의 워드 라인 소거 전압들을 생성해야 하므로, 전압 생성부의 사이즈가 증가하게 된다. 이에 따라, 메모리 장치의 사이즈 또는 생산 비용이 증가하게 된다. 그러나, 본 실시예에 따르면, 워드 라인 별로 유효 소거 수행 시간들을 다르게 설정함으로써 메모리 장치의 사이즈 또는 생산 비용의 증가 없이 워드 라인 별 소거 속도 차이를 보상할 수 있다.
도 9는 본 개시의 일부 실시예들에 따라 낸드 스트링을 복수의 그룹들로 나누는 일 예를 나타낸다.
도 9를 참조하면, 3D 메모리 장치에 포함된 하나의 낸드 스트링에 대응하는 채널 홀(CH)이 도시되었다. 채널 홀(CH)은 기판 상에 적층된 게이트 전극들 및 절연막들의 일부 영역을 식각함으로써 형성되므로, 표면으로부터 깊이가 커질수록 식각이 잘 이루어지지 않을 수 있다. 이에 따라, 채널 홀(CH)의 직경은 기판쪽으로 갈수록 작아질 수 있다.
일 실시예에서, 채널 홀(CH)을 채널 홀 직경에 따라 네 개의 구역들(Z1 내지 Z4)로 구분할 수 있다. 소거 구간에서, 제1 내지 제4 구역들(Z1 내지 Z4)에 연결된 워드 라인들에 인가되는 초기 워드 라인 소거 전압은 예를 들어, 제1 전압(도 8의 V1)으로 동일하게 결정할 수 있다. 이어서, 제1 내지 제4 구역들(Z1 내지 Z4) 각각에 대응하는 전압 변경 시점에서, 제1 내지 제4 구역들(Z1 내지 Z4)에 연결된 워드 라인들에 인가되는 워드 라인 소거 전압을 제1 전압에서 제2 전압(도 8의 V2)으로 증가시킬 수 있다.
도 10은 본 개시의 일부 실시예들에 따라 낸드 스트링(NS1)에 연결된 복수의 워드 라인들에 각각 인가되는 워드 라인 소거 전압들을 나타낸다.
도 10을 참조하면, 낸드 스트링(NS1)은 16개의 워드 라인들(WL0 내지 WL15)를 포함할 수 있고, 복수의 워드 라인 그룹들로 나눠질 수 있다. 예를 들어, 제1 워드 라인 그룹(WLG0)은 기판에 인접한 하위 워드 라인들(WL0 내지 WL3)을 포함할 수 있고, 도 9의 제1 구역(Z1)에 대응할 수 있다. 또한, 제2 워드 라인 그룹(WLG1)은 워드 라인들(WL4, WL5)을 포함할 수 있고, 도 9의 제2 구역(Z2)에 대응할 수 있다. 또한, 제3 워드 라인 그룹(WLG2)은 워드 라인들(WL10, WL11)을 포함할 수 있고, 도 9의 제3 구역(Z3)에 대응할 수 있다. 또한, 제4 워드 라인 그룹(WLG3)은 워드 라인들(WL12 내지 WL15)을 포함할 수 있고, 도 9의 제4 구역(Z4)에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 낸드 스트링은 16개 보다 많거나 적은 워드 라인들을 포함할 수 있고, 4개 보다 많거나 적은 워드 라인 그룹들로 나눠질 수 있다.
제1 워드 라인 그룹(WLG0)에 대응하는 제1 유효 소거 수행 시간(TEXE0)은 가장 짧고, 제1 전압 변경 시점(T0)은 가장 빠르며, 제1 소거 금지 시간(TINH0)은 가장 길 수 있다. 일 실시예에서, 제1 유효 소거 수행 시간(TEXE0)은 제1 소거 금지 시간(TINH0)보다 짧을 수 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제1 유효 소거 수행 시간(TEXE0)은 제1 소거 금지 시간(TINH0)보다 길 수 있다. 일 실시예에서, 제1 유효 소거 수행 시간(TEXE0)은 프로그램/소거 사이클 카운트 또는 데이터 보유 시간에 따라 변경될 수도 있다.
제2 워드 라인 그룹(WLG1)에 대응하는 제2 유효 소거 수행 시간(TEXE1)은 제1 유효 소거 수행 시간(TEXE0)보다 길고, 제2 전압 변경 시점(T1)은 제1 전압 변경 시점(T0)보다 늦고, 제2 소거 금지 시간(TINH1)은 제1 소거 금지 시간(TINH0)보다 짧을 수 있다. 일 실시예에서, 제2 유효 소거 수행 시간(TEXE1)은 제1 유효 소거 수행 시간(TEXE0)보다 긴 임의의 시간으로 결정될 수 있다.
제3 워드 라인 그룹(WLG2)에 대응하는 제3 유효 소거 수행 시간(TEXE2)은 제2 유효 소거 수행 시간(TEXE1)보다 길고, 제3 전압 변경 시점(T2)은 제2 전압 변경 시점(T1)보다 늦고, 제3 소거 금지 시간(TINH2)은 제2 소거 금지 시간(TINH1)보다 짧을 수 있다. 일 실시예에서, 제3 유효 소거 수행 시간(TEXE2)은 제2 유효 소거 수행 시간(TEXE1)보다 긴 임의의 시간으로 결정될 수 있다.
제4 워드 라인 그룹(WLG3)에 대응하는 제4 유효 소거 수행 시간(TEXE3)은 제3 유효 소거 수행 시간(TEXE2)보다 길고, 제4 전압 변경 시점(T3)은 제3 전압 변경 시점(T2)보다 늦고, 제4 소거 금지 시간(TINH3)은 제3 소거 금지 시간(TINH2)보다 짧을 수 있다. 일 실시예에서, 제4 유효 소거 수행 시간(TEXE3)은 제3 유효 소거 수행 시간(TEXE2)보다 긴 임의의 시간으로 결정될 수 있다. 일 실시예에서, 제4 유효 소거 수행 시간(TEXE3)은 제4 소거 금지 시간(TINH3)보다 짧을 수 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예에서, 제4 유효 소거 수행 시간(TEXE3)은 제4 소거 금지 시간(TINH3)보다 길 수 있다.
본 실시예에 따르면, 워드 라인 그룹 별로 전압 변경 시점이 다르고, 워드 라인 그룹에 관계 없이 유효 소거 수행 시간 동안 인가되는 제1 전압은 동일하며, 워드 라인 그룹에 관계 없이 소거 금지 시간 동안 인가되는 제2 전압은 동일할 수 있다. 이에 따라, 낸드 스트링에서 채널 홀 직경 차이 또는 터널링 절연층의 두께 차이에도 불구하고, 소거 속도가 빠른 하위 메모리 셀들에 실질적으로 소거 동작을 수행하는 시간을 상대적으로 짧게 설정함으로써, 하위 메모리 셀들에 대한 과 소거 현상을 방지할 수 있다. 이에 따라, 소거 동작이 완료된 이후에, 낸드 스트링(NS1)에 포함된 모든 메모리 셀들의 문턱 전압은 소거 상태에 대응하는 산포 범위 내로 변경될 수 있다.
도 11은 본 개시의 일부 실시예들에 따라 낸드 스트링(NS2)에 연결된 복수의 워드 라인들에 각각 인가되는 워드 라인 소거 전압들을 나타낸다.
도 11을 참조하면, 낸드 스트링(NS2)은 16개의 워드 라인들(WL0 내지 WL15)를 포함할 수 있고, 복수의 워드 라인 그룹들로 나눠질 수 있다. 본 실시예에 따른 워드 라인 소거 전압의 인가 방법은 도 10에 예시된 방법에 대한 변형 실시예일 수 있다. 따라서, 도 10을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 이하에서는 도 10과 도 11의 차이점을 중심으로 설명하기로 한다.
제1 워드 라인 그룹(WLG0)에 대응하는 제2 전압(V2a)은 제1 전압(V1)보다 높은 임의의 전압 레벨을 가질 수 있다. 일 실시예에서, 제2 전압(V2a)은 제2 전압(V2a)과 기판에 인가되는 소거 전압의 차이로 인해 제1 워드 라인 그룹(WLG0)에 포함된 워드 라인들(WL0 내지 WL3)에 연결된 메모리 셀들에 대해 소거 동작이 실질적으로 중단될 수 있는 전압 레벨로 결정될 수 있다.
제2 워드 라인 그룹(WLG1)에 대응하는 제2 전압(V2b)은 제1 워드 라인 그룹(WLG0)에 대응하는 제2 전압(V2a)보다 낮은 임의의 전압 레벨을 가질 수 있다. 일 실시예에서, 제2 전압(V2b)은 제2 전압(V2b)과 기판에 인가되는 소거 전압의 차이로 인해 제2 워드 라인 그룹(WLG1)에 포함된 워드 라인들(WL4, WL5)에 연결된 메모리 셀들에 대해 소거 동작이 실질적으로 중단될 수 있는 전압 레벨로 결정될 수 있다.
제3 워드 라인 그룹(WLG2)에 대응하는 제2 전압(V2c)은 제2 워드 라인 그룹(WLG1)에 대응하는 제2 전압(V2b)보다 낮은 임의의 전압 레벨을 가질 수 있다. 일 실시예에서, 제2 전압(V2c)은 제2 전압(V2c)과 기판에 인가되는 소거 전압의 차이로 인해 제3 워드 라인 그룹(WLG21)에 포함된 워드 라인들(WL10, WL11)에 연결된 메모리 셀들에 대해 소거 동작이 실질적으로 중단될 수 있는 전압 레벨로 결정될 수 있다.
제4 워드 라인 그룹(WLG3)에 대응하는 제2 전압(V2d)은 제3 워드 라인 그룹(WLG2)에 대응하는 제2 전압(V2c)보다 낮은 임의의 전압 레벨을 가질 수 있다. 일 실시예에서, 제2 전압(V2d)은 제2 전압(V2d)과 기판에 인가되는 소거 전압의 차이로 인해 제4 워드 라인 그룹(WLG3)에 포함된 워드 라인들(WL12 내지 WL15)에 연결된 메모리 셀들에 대해 소거 동작이 실질적으로 중단될 수 있는 전압 레벨로 결정될 수 있다.
본 실시예에 따르면, 워드 라인 그룹 별로 전압 변경 시점이 다르고, 워드 라인 그룹에 관계 없이 유효 소거 수행 시간 동안 인가되는 제1 전압은 동일하며, 워드 라인 그룹에 관계 없이 소거 금지 시간 동안 인가되는 제2 전압은 워드 라인 그룹 별로 다를 수 있다. 이에 따라, 낸드 스트링에서 채널 홀 직경 차이 또는 터널링 절연층의 두께 차이에도 불구하고, 소거 속도가 빠른 하위 메모리 셀들에 실질적으로 소거 동작을 수행하는 시간을 상대적으로 짧게 설정함으로써, 하위 메모리 셀들에 대한 과 소거 현상을 방지할 수 있다. 이에 따라, 소거 동작이 완료된 이후에, 낸드 스트링(NS2)에 포함된 모든 메모리 셀들의 문턱 전압은 소거 상태에 대응하는 산포 범위 내로 변경될 수 있다.
도시되지는 않았으나, 일부 실시예들에 따르면, 제1 워드 라인 그룹(WLG0)에 대응하는 제2 전압(V2a)이 가장 낮고, 하위 워드 라인에서 상위 워드 라인으로 갈수록 제2 전압이 증가할 수 있다. 또한, 일부 실시예들에 따르면, 제1 내지 제4 워드 라인 그룹들(WLG0 내지 WLG3)에 대응하는 제2 전압들은 기판과의 거리에 따라 증가 또는 감소하지 않고, 기판과의 거리에 관계 없이 서로 다를 수 있다.
도 12a는 메모리 셀들의 문턱 전압에 따른 제1 산포를 나타내고, 도 12b는 메모리 셀들의 문턱 전압에 따른 제2 산포를 나타내는 그래프이다.
도 12a 및 도 12b를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다.
도 12a에 도시된 제1 산포는 프로그램/소거 사이클(P/E cycle) 카운트가 임계 값 보다 작은 경우의 메모리 셀들의 초기 산포일 수 있다. 구체적으로, 제1 산포는 제1 메모리 셀들의 문턱 전압에 따른 산포(12a) 및 제2 메모리 셀들의 문턱 전압에 따른 산포(12b)를 포함한다. 여기서, 제1 메모리 셀들은 채널 홀 직경이 임계 값보다 작은 메모리 셀들을 나타내고, 제2 메모리 셀들은 채널 홀 직경이 임계 값 이상인 메모리 셀들을 나타낼 수 있다.
일부 실시예들에서, 제1 메모리 셀들은 기판과의 거리가 상대적으로 가까운 하위 메모리 셀들일 수 있고, 제2 메모리 셀들은 기판과의 거리가 상대적으로 먼 상위 메모리 셀들일 수 있다. 일부 실시예들에서, 하나의 블록에 포함된 워드 라인들은 두 개의 그룹들로 나눠질 수 있고, 하위 그룹에 포함된 워드 라인들에 연결된 메모리 셀들은 제1 메모리 셀들일 수 있고, 상위 그룹에 포함된 워드 라인들에 연결된 메모리 셀들은 제2 메모리 셀들일 수 있다.
제1 메모리 셀들의 채널 홀 직경은 상대적으로 작으므로, 제1 메모리 셀들에 대한 소거 속도는 상대적으로 빠르다. 이에 따라, 제1 메모리 셀들의 소거 상태(E)의 문턱 전압은 제2 메모리 셀들의 소거 상태(E)의 문턱 전압보다 낮을 수 있다. 한편, 제1 메모리 셀들의 채널 홀 직경은 상대적으로 작으므로, 제1 메모리 셀들에 대한 프로그램 속도는 상대적으로 빠르다. 이에 따라, 제1 메모리 셀들의 제1 프로그램 상태(P1)의 문턱 전압은 제2 메모리 셀들의 제1 프로그램 상태(P1)의 문턱 전압보다 높을 수 있다.
도 12b에 도시된 제2 산포는 프로그램/소거 사이클(P/E cycle) 카운트가 임계 값 이상인 경우의 메모리 셀들의 산포일 수 있다. 구체적으로, 제2 산포는 제1 메모리 셀들의 문턱 전압에 따른 산포(12c) 및 제2 메모리 셀들의 문턱 전압에 따른 산포(12d)를 포함한다. 여기서, 제1 메모리 셀들은 채널 홀 직경이 임계 값보다 작은 메모리 셀들을 나타내고, 제2 메모리 셀들은 채널 홀 직경이 임계 값 이상인 메모리 셀들을 나타낼 수 있다.
일부 실시예들에서, 제1 메모리 셀들은 기판과의 거리가 상대적으로 가까운 하위 메모리 셀들일 수 있고, 제2 메모리 셀들은 기판과의 거리가 상대적으로 먼 상위 메모리 셀들일 수 있다. 일부 실시예들에서, 하나의 블록에 포함된 워드 라인들은 두 개의 그룹들로 나눠질 수 있고, 하위 그룹에 포함된 워드 라인들에 연결된 메모리 셀들은 제1 메모리 셀들일 수 있고, 상위 그룹에 포함된 워드 라인들에 연결된 메모리 셀들은 제2 메모리 셀들일 수 있다.
제1 메모리 셀들에 대한 소거 속도는 초기에는 상대적으로 빠르지만, 프로그램/소거 사이클 카운트가 증가할수록 상대적으로 느려질 수 있다. 왜냐하면, 제1 메모리 셀들은 프로그램 속도 및 소거 속도가 빨라서, 프로그램/소거 사이클 카운트가 증가할수록 메모리 셀에서의 문턱 전압의 변화량이 커지게 되어, 메모리 셀의 열화가 더욱 빨리지기 때문이다. 이에 따라, 메모리 셀에 포함된 전하 저장층(예를 들어, 도 4의 CS)에 트랩된 전하들에 의해 소거가 잘 안되는 결과가 발생할 수 있다.
한편, 제1 메모리 셀들에 대한 프로그램 속도는 프로그램/소거 사이클 카운트가 증가할수록 더욱 빨라질 수 있다. 또한, 제1 메모리 셀에 포함된 전하 저장층에 트랩된 전하들에 의해 제1 내지 제3 프로그램 상태들(P1 내지 P3)의 상위 전압 레벨이 더 높아질 수 있다. 결과적으로, 프로그램/소거 사이클 카운트가 임계 값 이상인 경우, 제1 메모리 셀들의 제1 내지 제3 프로그램 상태들(P1 내지 P3)의 상위 전압 레벨이 높아짐에 따라, 제1 내지 제3 프로그램 상태들(P1 내지 P3) 사이의 밸리가 더 높아지는 쪽으로 이동할 수 있다.
상술한 바와 같이, 프로그램/소거 사이클 카운트가 증가할수록 채널 홀 직경이 작은 메모리 셀들의 소거 속도가 느려질 수 있고, 제1 내지 제3 프로그램 상태들(P1 내지 P3) 각각의 상위 전압 레벨이 높아질 수 있다. 따라서, 본 실시예에 따르면, 프로그램/소거 사이클 카운트가 증가하면, 제1 내지 제3 프로그램 상태들(P1 내지 P3)의 메모리 셀들을 소거하기 위한 유효 소거 수행 시간을 증가시키고, 증가된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다. 이에 대한 구체적인 동작은 도 13 및 도 14를 참조하여 후술하기로 한다.
도 13은 본 개시의 일 실시예에 따른 제어 로직(120a)을 나타내는 블록도이다.
도 13을 참조하면, 제어 로직(120a)은 소거 제어부(121a) 및 사이클 정보 저장부(123)를 포함할 수 있다. 본 실시예에 따른 제어 로직(120a)은 도 2에 도시된 제어 로직(120)의 변형 실시예일 수 있으며, 도 1 내지 도 12b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
사이클 정보 저장부(123)는 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들에 대한 프로그램/소거 사이클 카운트에 대한 정보를 저장할 수 있다. 여기서, 프로그램/소거 사이클 카운트는 프로그램/소거 사이클의 횟수를 나타낸다. 이때, 사이클 정보 저장부(123)는 래치 또는 레지스터로 구현될 수 있다. 일 실시예에서, 사이클 정보는 메모리 셀 어레이(110)의 일 영역에 저장될 수 있다. 일부 실시예들에서, 사이클 정보는 메모리 컨트롤러의 버퍼 메모리에 저장될 수 있다. 일부 실시예들에서, 사이클 정보는 메모리 시스템에 포함된 별도의 비휘발성 메모리에 저장될 수 있다.
소거 제어부(121a)는 사이클 정보를 기초로, 워드 라인 별로 미리 결정된 유효 소거 수행 시간을 변경할 수 있고, 변경된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다. 구체적으로, 소거 제어부(121a)는 동작 사이클 카운트가 임계 값보다 작으면, 미리 결정된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다. 한편, 소거 제어부(121a)는 동작 사이클 카운트가 임계 값 이상이면, 하위 메모리 셀들에 대해 미리 결정된 유효 소거 수행 시간보다 증가한 유효 소거 수행 시간을 갖도록 유효 소거 수행 시간을 변경할 수 있고, 변경된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치의 소거 제어 신호 생성 방법을 나타내는 흐름도이다.
도 14를 참조하면, 본 실시예에 따른 방법은 메모리 컨트롤러(예를 들어, 도 1의 200)로부터 소거 커맨드를 수신한 경우 메모리 장치(예를 들어, 도 1의 100)에서 수행되는 방법일 수 있다. 구체적으로, 본 실시예에 따른 방법은 예를 들어, 도 13의 제어 로직(120a)에서 시계열적으로 수행되는 단계들을 포함할 수 있다.
단계 S310에서, 소거 커맨드를 수신한다. 구체적으로, 제어 로직(120a)은 메모리 컨트롤러(200)로부터 소거 커맨드를 수신할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 소거 동작을 준비하기 위해 메모리 컨트롤러(200)로부터 수신되는 임의의 커맨드(예를 들어, 프리 프로그램 커맨드 등)을 수신함으로써 이하의 단계들을 수행할 수도 있다. 다시 말해, 실질적인 소거 동작이 수행되기 전에 소거 제어 신호를 생성하기 위한 이하의 단계들이 미리 수행될 수도 있다.
단계 S330에서, 동작 사이클이 임계 값보다 작은지 판단한다. 일 실시예에서, 동작 사이클은 프로그램/소거 동작 사이클 카운트에 대응할 수 있다. 판단 결과, 동작 사이클이 임계 값보다 작은 경우에는 단계 S350을 수행하고, 동작 사이클이 임계 값 이상인 경우에는 단계 S370을 수행한다. 그러나, 본 발명은 이에 한정되지 않고, 단계 S330에서, 동작 사이클이 임계 값 이하인지 판단할 수 있으며, 동작 사이클이 임계 값 이하인 경우 단계 S350을 수행하고, 동작 사이클이 임계 값보다 큰 경우 단계 S370을 수행할 수도 있다.
단계 S350에서, 미리 결정된 유효 소거 수행 시간들을 기초로 소거 제어 신호를 생성한다. 동작 사이클이 임계 값보다 작은 경우 메모리 셀들은 예를 들어, 도 12a에 도시된 바와 같은 산포를 가질 수 있다. 도 6의 단계 S110과 같이, 소거 제어부(예를 들어, 도 2의 121)는 하위 메모리 셀들에 대한 유효 소거 수행 시간이 상대적으로 짧도록 유효 소거 수행 시간들을 미리 결정할 수 있다. 이때, 단계 S110은 소거 커맨드를 수신하기 전에 미리 수행될 수 있고, 결정된 유효 소거 수행 시간들은 저장될 수 있다. 따라서, 본 실시예에서, 소거 커맨드를 수신한 후, 동작 사이클이 임계 값보다 작은 경우 미리 결정된 유효 소거 수행 시간들을 기초로 소거 제어 신호를 생성할 수 있다.
단계 S370에서, 하위 메모리 셀들에 대한 유효 소거 수행 시간들을 증가시킴으로써 소거 제어 신호를 생성한다. 동작 사이클이 임계 값 이상인 경우 메모리 셀들은 예를 들어, 도 12b에 도시된 바와 같은 산포를 가질 수 있다. 이때, 하위 메모리 셀들에 대한 각 프로그램 상태의 상위 전압 레벨이 증가할 수 있으므로, 하위 메모리 셀들에 대한 유효 소거 수행 시간들이 미리 결정된 값보다 증가하도록 유효 소거 수행 시간들을 다시 설정할 수 있다. 또한, 다시 설정된 유효 소거 수행 시간들을 기초로 소거 제어 신호를 생성할 수 있다.
도 15a는 메모리 장치의 프로그램 완료 후의 문턱 전압에 따른 산포를 나타내는 그래프이고, 도 15b는 도 15a의 산포를 가지는 메모리 장치의 프로그램 완료 후 일정 시간이 경과한 후의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 15a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우에, 메모리 셀은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다.
제1 내지 제3 독출 전압들(Vr1, Vr2, Vr3)의 각각은 초기에 설정된 디폴트 레벨에 대응된다. 구체적으로, 제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다.
도 15b를 참조하면, 소거 상태(E), 제1 내지 제3 프로그램 상태들(P1 내지 P3)로 각각 프로그램된 메모리 셀들은 데이터 보유 시간이 증가할수록 문턱 전압(Vth)이 감소할 수 있고, 이에 따라, 도 15b에 도시된 바와 같이 변경된 산포를 가질 수 있다. 도 15b에서, 빗금 친 부분에 속하는 메모리 셀들은 독출 오류가 발생할 수 있고, 이에 따라, 메모리 장치의 신뢰성이 저하될 수 있다.
상술한 바와 같이, 데이터 보유 시간이 증가할수록 제1 내지 제3 프로그램 상태들(P1 내지 P3) 각각의 하위 전압 레벨이 낮아질 수 있다. 따라서, 본 실시예에 따르면, 데이터 보유 시간이 증가하면, 제1 내지 제3 프로그램 상태들(P1 내지 P3)의 메모리 셀들을 소거하기 위한 유효 소거 수행 시간을 감소시키고, 감소된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다. 이에 대한 구체적인 동작은 도 16 및 도 17을 참조하여 후술하기로 한다.
도 16은 본 개시의 일 실시예에 따른 제어 로직(120b)을 나타내는 블록도이다.
도 16을 참조하면, 제어 로직(120b)은 소거 제어부(121b) 및 데이터 보유(retention) 시간 정보 저장부(125)를 포함할 수 있다. 본 실시예에 따른 제어 로직(120b)은 도 2에 도시된 제어 로직(120)의 변형 실시예일 수 있으며, 도 1 내지 도 11, 도 15a 및 도 15b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
데이터 보유 시간 정보 저장부(125)는 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 데이터 보유 시간에 대한 정보를 저장할 수 있다. 이때, 데이터 보유 시간 정보 저장부(125)는 래치 또는 레지스터로 구현될 수 있다. 일부 실시예들에서, 데이터 보유 시간 정보는 메모리 셀 어레이(110)의 일 영역에 저장될 수 있다. 일부 실시예들에서, 데이터 보유 시간 정보는 메모리 컨트롤러의 버퍼 메모리에 저장될 수 있다. 일부 실시예들에서, 데이터 보유 시간 정보는 메모리 시스템에 포함된 별도의 비휘발성 메모리에 저장될 수 있다.
일 실시예에서, 데이터 보유 시간은 프로그램 동작의 상대적인 선후 관계를 나타내는 POS(Program Order Stamp)를 기초로 판단할 수 있다. 구체적으로, 데이터 보유 시간 정보 저장부(125)는 메모리 셀들에 대한 프로그램 동작 또는 소거 동작이 수행될 때 할당된 POS를 저장할 수 있고, 신규 POS가 할당되면 데이터 보유 시간 정보를 업데이트할 수 있다. 본 실시예에서, 데이터 보유 시간 정보 저장부(125)는 워드 라인 별로 POS를 순차적으로 저장할 수 있다.
소거 제어부(121b)는 데이터 보유 시간 정보를 기초로, 워드 라인 별로 결정된 유효 소거 수행 시간을 변경할 수 있고, 변경된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다. 구체적으로, 소거 제어부(121b)는 데이터 보유 시간이 임계 값보다 작으면, 미리 결정된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다. 한편, 소거 제어부(121b)는 데이터 보유 시간이 임계 값 이상이면, 하위 메모리 셀들에 대해 미리 결정된 유효 소거 수행 시간보다 감소된 유효 소거 수행 시간을 갖도록 유효 소거 수행 시간을 변경할 수 있고, 변경된 유효 소거 수행 시간을 기초로 소거 제어 신호를 생성할 수 있다.
도 17은 본 개시의 일 실시예에 따른 메모리 장치의 소거 제어 신호 생성 방법을 나타내는 흐름도이다.
도 17을 참조하면, 본 실시예에 따른 방법은 메모리 컨트롤러(예를 들어, 도 1의 200)로부터 소거 커맨드를 수신한 경우 메모리 장치(예를 들어, 도 1의 100)에서 수행되는 방법일 수 있다. 구체적으로, 본 실시예에 따른 방법은 예를 들어, 도 16의 제어 로직(120b)에서 시계열적으로 수행되는 단계들을 포함할 수 있다.
단계 S410에서, 소거 커맨드를 수신한다. 구체적으로, 제어 로직(120b)은 메모리 컨트롤러(200)로부터 소거 커맨드를 수신할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 소거 동작을 준비하기 위해 메모리 컨트롤러(200)로부터 수신되는 임의의 커맨드(예를 들어, 프리 프로그램 커맨드 등)을 수신함으로써 이하의 단계들을 수행할 수도 있다. 다시 말해, 실질적인 소거 동작이 수행되기 전에 소거 제어 신호를 생성하기 위한 이하의 단계들이 미리 수행될 수도 있다.
단계 S430에서, 데이터 보유 시간이 임계 값보다 작은지 판단한다. 일 실시예에서, 데이터 보유 시간은 프로그램 동작의 상대적인 선후 관계를 나타내는 POS를 기초로 판단할 수 있다. 판단 결과, 데이터 보유 시간이 임계 값보다 작은 경우에는 단계 S450을 수행하고, 데이터 보유 시간이 임계 값 이상인 경우에는 단계 S470을 수행한다. 그러나, 본 발명은 이에 한정되지 않고, 단계 S430에서, 데이터 보유 시간이 임계 값 이하인지 판단할 수 있으며, 데이터 보유 시간이 임계 값 이하인 경우 단계 S450을 수행하고, 데이터 보유 시간이 임계 값보다 큰 경우 단계 S470을 수행할 수도 있다.
단계 S450에서, 미리 결정된 유효 소거 수행 시간들을 기초로 소거 제어 신호를 생성한다. 데이터 보유 시간이 임계 값보다 작은 경우 메모리 셀들은 예를 들어, 도 15a에 도시된 바와 같은 산포를 가질 수 있다. 도 6의 단계 S110과 같이, 소거 제어부(예를 들어, 도 2의 121)는 하위 메모리 셀들에 대한 유효 소거 수행 시간이 상대적으로 짧도록 유효 소거 수행 시간들을 미리 결정할 수 있다. 이때, 단계 S110은 소거 커맨드를 수신하기 전에 미리 수행될 수 있고, 결정된 유효 소거 수행 시간들은 저장될 수 있다. 따라서, 본 실시예에서, 소거 커맨드를 수신한 후, 데이터 보유 시간이 임계 값보다 작은 경우 미리 결정된 유효 소거 수행 시간들을 기초로 소거 제어 신호를 생성할 수 있다.
단계 S470에서, 유효 소거 수행 시간들을 감소시킴으로써 소거 제어 신호를 생성한다. 데이터 보유 시간이 임계 값 이상인 경우 메모리 셀들은 예를 들어, 도 15b에 도시된 바와 같은 산포를 가질 수 있다. 이때, 메모리 셀들에 대한 각 프로그램 상태의 하위 전압 레벨이 감소할 수 있으므로, 메모리 셀들에 대한 유효 소거 수행 시간들이 미리 결정된 값보다 감소하도록 유효 소거 수행 시간들을 다시 설정할 수 있다. 또한, 다시 설정된 유효 소거 수행 시간들을 기초로 소거 제어 신호를 생성할 수 있다.
도 18은 도 2의 메모리 셀 어레이의 일 예(110')를 나타내는 회로도이다.
도 18을 참조하면, 메모리 셀 어레이(110')는 수직으로 배치된 복수의 블록들(BLKb, BLKu)을 포함할 수 있고, 구체적으로, 기판 상에 배치된 하부 블록(BLKb) 및 하부 블록(BLKb) 상에 배치된 상부 블록(BLKu)을 포함할 수 있다. 하부 블록(BLKb) 및 상부 블록(BLKu)은 각각 수직 구조의 낸드 플래쉬 메모리일 수 있다.
하부 블록(BLKb)은 복수의 낸드 스트링들, 복수의 워드 라인들(WLb0 내지 WLb3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLb0 내지 GSLb2), 복수의 스트링 선택 라인들(SSLb0 내지 SSLb2) 및 공통 소스 라인(CBLb)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
상부 블록(BLKu)은 복수의 낸드 스트링들, 복수의 워드 라인들(WLu0 내지 WLu3), 복수의 비트 라인들(BLu0 내지 BLu2), 복수의 그라운드 선택 라인들(GSLu0 내지 GSLu2), 복수의 스트링 선택 라인들(SSLu0 내지 SSLu2) 및 공통 소스 라인(CBLu)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
이와 같이, 하부 블록(BLKb) 및 상부 블록(BLKu)은 실질적으로 유사하게 구현될 수 있으며, 도 4에 예시된 제1 블록(BLK1)과 실질적으로 유사하게 구현될 수 있다. 하부 블록(BLKb)의 제1 워드 라인(WLb0)에 연결된 메모리 셀에 포함된 채널 홀 직경은, 상부 블록(BLKu)의 제1 워드 라인(WLu0)에 연결된 메모리 셀에 포함된 채널 홀 직경과 실질적으로 유사할 수 있고, 상기 채널 홀 직경은 상대적으로 작을 수 있다. 또한, 하부 블록(BLKb)의 제4 워드 라인(WLb3)에 연결된 메모리 셀에 포함된 채널 홀 직경은, 상부 블록(BLKu)의 제4 워드 라인(WLu3)에 연결된 메모리 셀에 포함된 채널 홀 직경과 실질적으로 유사할 수 있고, 상기 채널 홀 직경은 상대적으로 클 수 있다.
따라서, 본 실시예에 따르면, 하부 블록(BLKb)의 제1 워드 라인(WLb0)에 대응하는 유효 소거 수행 시간은 상부 블록(BLKu)의 제1 워드 라인(WLu0)에 대응하는 유효 소거 수행 시간과 실질적으로 유사할 수 있다. 이에 따라, 제1 워드 라인(WLb0)에 대응하는 전압 변경 시점은 제1 워드 라인(WLu0)에 대응하는 전압 변경 시점과 실질적으로 유사할 수 있다. 이때, 상부 블록(BLKu)의 제1 워드 라인(WLu0)과 기판 사이의 거리는, 하부 블록(BLKb)의 제1 워드 라인(WLb0)과 기판 사이의 거리보다 크지만, 제1 워드 라인들(WLu0, WLb0)에 워드 라인 소거 전압(예를 들어, 도 8의 제1 전압)이 인가되는 유효 소거 수행 시간은 실질적으로 동일할 수 있다.
또한, 하부 블록(BLKb)의 제4 워드 라인(WLb3)에 대응하는 유효 소거 수행 시간은 상부 블록(BLKu)의 대응되는 제4 워드 라인(WLu3)에 대응하는 유효 소거 수행 시간과 실질적으로 유사할 수 있다. 이때, 상부 블록(BLKu)의 제4 워드 라인(WLu0)과 기판 사이의 거리는, 하부 블록(BLKb)의 제4 워드 라인(WLb0)과 기판 사이의 거리보다 크지만, 제4 워드 라인들(WLu0, WLb0)에 워드 라인 소거 전압(예를 들어, 도 8의 제1 전압)이 인가되는 유효 소거 수행 시간은 실질적으로 동일할 수 있다.
구체적으로, 본 실시예에 따르면, 제어 로직(예를 들어, 도 2의 120)은 하부 블록(BLKb)과 상부 블록(BLKu)의 대응되는 레벨에 위치하는 워드 라인들에 대응하는 유효 소거 수행 시간 또는 전압 변경 시점이 동일하도록 소거 제어 신호를 생성할 수 있다. 따라서, 본 실시예에 따르면, 기판과 각 워드 라인의 거리에 따라 유효 소거 수행 시간 또는 전압 변경 시점이 일정하게 증가하는 것이 아니고, 기판과 각 워드 라인의 거리 및 그에 따른 메모리 셀의 동작을 함께 고려하여, 유효 소거 수행 시간 또는 전압 변경 시점을 개별적으로 결정할 수 있다.
도 19는 도 2의 메모리 셀 어레이의 일 예(110")를 나타내는 회로도이다.
도 19를 참조하면, 메모리 셀 어레이(110")는 수직으로 배치된 복수의 블록들(BLKb', BLKu')을 포함할 수 있고, 구체적으로, 기판 상에 배치된 하부 블록(BLKb') 및 하부 블록(BLKb') 상에 배치된 상부 블록(BLKu')을 포함할 수 있다. 하부 블록(BLKb') 및 상부 블록(BLKu')은 각각 수직 구조의 낸드 플래쉬 메모리일 수 있다. 본 실시예에 따른 메모리 셀 어레이(110")는 도 19의 메모리 셀 어레이(110')의 변형 실시예로서, 이하에서는 차이점을 중심으로 설명하기로 한다.
하부 블록(BLKb')은 복수의 낸드 스트링들, 복수의 워드 라인들(WLb0 내지 WLb3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLb0 내지 GSLb2), 복수의 스트링 선택 라인들(SSLb0 내지 SSLb2) 및 공통 소스 라인(CBLb)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
상부 블록(BLKu')은 복수의 낸드 스트링들, 복수의 워드 라인들(WLu0 내지 WLu3), 복수의 비트 라인들(BLb0 내지 BLb2), 복수의 그라운드 선택 라인들(GSLu0 내지 GSLu2), 복수의 스트링 선택 라인들(SSLu0 내지 SSLu2) 및 공통 소스 라인(CBLu)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
이와 같이, 상부 블록(BLKu')은 하부 블록(BLKb')이 기판에 대해 수직 방향으로 뒤집어진 형태로 구현될 수 있고, 상부 블록(BLKu') 및 하부 블록(BLKb')은 복수의 비트 라인들(BLb0 내지 BLb2)을 공유할 수 있다. 또한, 상부 블록(BLKu') 및 하부 블록(BLKb')은 대응하는 워드 라인들을 공유할 수 있다. 예를 들어, WLu0과 WLb0는 서로 연결될 수 있다.
본 실시예에 따르면, 하부 블록(BLKb')의 제1 워드 라인(WLb0)과 상부 블록(BLKu')의 제1 워드 라인(WLu0)에는 동일한 유효 소거 수행 시간 또는 전압 변경 시점이 적용될 수 있다. 또한, 하부 블록(BLKb')의 제4 워드 라인(WLb3)과 상부 블록(BLKu')의 제4 워드 라인(WLu3)에는 동일한 유효 소거 수행 시간 또는 전압 변경 시점이 적용될 수 있다. 예를 들어, 하부 블록(BLKb')의 워드 라인들에 대응하는 유효 소거 수행 시간은 기판과의 거리가 증가함에 따라 증가할 수 있고, 상부 블록(BLKu')의 워드 라인들에 대응하는 유효 소거 수행 시간은 기판과의 거리가 증가함에 따라 감소할 수 있다.
구체적으로, 본 실시예에 따르면, 제어 로직(예를 들어, 도 2의 120)은 하부 블록(BLKb)과 상부 블록(BLKu)의 대응되는 레벨에 위치하는 워드 라인들에 대응되는 유효 소거 수행 시간 또는 전압 변경 시점이 동일하도록 소거 제어 신호를 생성할 수 있다. 따라서, 본 실시예에 따르면, 기판과 각 워드 라인의 거리에 따라 유효 소거 수행 시간 또는 전압 변경 시점이 일정하게 증가하는 것이 아니고, 기판과 각 워드 라인의 거리 및 그에 따른 메모리 셀의 동작을 함께 고려하여, 유효 소거 수행 시간 또는 전압 변경 시점을 개별적으로 결정할 수 있다.
도 20은 본 개시의 일 실시예에 따른 메모리 시스템(20)을 개략적으로 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(20)은 메모리 장치(100) 및 메모리 컨트롤러(200a)를 포함할 수 있고, 메모리 컨트롤러(200a)는 소거 제어부(210)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100)는 도 1의 메모리 장치(100)와 실질적으로 유사하게 구현될 수 있다. 따라서, 도 1 내지 도 19를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
소거 제어부(210)는 채널 홀 직경 또는 터널링 절연층의 두께를 기초로 워드 라인 별로 유효 소거 수행 시간 또는 전압 변경 시점을 결정할 수 있고, 결정된 유효 소거 수행 시간 또는 전압 변경 시점을 기초로 소거 제어 신호를 생성할 수 있다. 생성된 소거 제어 신호는 커맨드, 어드레스 또는 데이터를 통해 메모리 장치(100)에 전달될 수 있다.
일 실시예에서, 소거 제어부(210)는 기판과 각 워드 라인 사이의 거리를 기초로 워드 라인 별로 유효 소거 수행 시간 또는 전압 변경 시점을 결정할 수 있다. 이때, 워드 라인 별로 결정된 유효 소거 수행 시간 또는 전압 변경 시점에 대한 정보는 메모리 컨트롤러(200a) 내부의 버퍼 메모리에 저장될 수 있다.
일 실시예에서, 소거 제어부(210)는 사이클 정보에 따라 워드 라인 별로 유효 소거 수행 시간 또는 전압 변경 시점을 변경할 수 있다. 예를 들어, 소거 제어부(210)는 동작 사이클 카운트가 임계 값보다 작은 경우에 적용되는 초기 유효 소거 수행 시간 또는 초기 전압 변경 시점을 결정할 수 있다. 또한, 소거 제어부(210)는 동작 사이클 카운트가 임계 값 이상인 경우 적용되는 후기 유효 소거 수행 시간 또는 후기 전압 변경 시점을 결정할 수 있다. 이때, 결정된 초기 유효 소거 수행 시간 또는 초기 전압 변경 시점에 대한 정보, 및 결정된 후기 유효 소거 수행 시간 또는 후기 전압 변경 시점에 대한 정보는 메모리 컨트롤러(200a) 내부의 버퍼 메모리에 저장될 수 있다.
일 실시예에서, 소거 제어부(210)는 데이터 보유 시간 정보에 따라 워드 라인 별로 유효 소거 수행 시간 또는 전압 변경 시점을 변경할 수 있다. 예를 들어, 소거 제어부(210)는 데이터 보유 시간이 임계 값보다 작은 경우에 적용되는 초기 유효 소거 수행 시간 또는 초기 전압 변경 시점을 결정할 수 있다. 또한, 소거 제어부(210)는 데이터 보유 시간이 임계 값 이상인 경우 적용되는 후기 유효 소거 수행 시간 또는 후기 전압 변경 시점을 결정할 수 있다. 이때, 결정된 초기 유효 소거 수행 시간 또는 초기 전압 변경 시점에 대한 정보, 및 결정된 후기 유효 소거 수행 시간 또는 후기 전압 변경 시점에 대한 정보는 메모리 컨트롤러(200a) 내부의 버퍼 메모리에 저장될 수 있다.
도 21은 본 개시의 일부 실시예들에 따른 메모리 컨트롤러(200a)와 메모리 장치(100)의 동작을 나타내는 흐름도이다.
도 21을 참조하면, 단계 S510에서, 메모리 컨트롤러(200a)는 소거 커맨드를 생성한다. 단계 S520에서, 메모리 컨트롤러(200a)는 소거 제어 신호를 생성한다. 구체적으로, 소거 제어부(210)는 워드 라인 별로 결정된 유효 소거 수행 시간 또는 전압 변경 시점을 기초로 소거 제어 신호를 생성할 수 있다. 일 실시예에서, 하위 워드 라인에 대한 유효 소거 수행 시간은 상위 워드 라인에 대한 유효 소거 수행 시간보다 짧을 수 있다.
단계 S530에서, 메모리 컨트롤러(200a)는 메모리 장치(100)에 커맨드 및 어드레스를 전송한다. 여기서, 커맨드는 소거 커맨드일 수 있고, 어드레스는 소거하고자 하는 블록에 대응하는 어드레스일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 어드레스는 소거하고자 하는 서브 블록에 대응하는 어드레스일 수 있다. 여기서, 서브 블록은 블록의 일부 영역에 대응할 수 있다.
단계 S540에서, 메모리 장치(100)는 소거 제어 신호에 따라 워드 라인에 제1 전압을 인가한다. 구체적으로, 메모리 장치(100)는 소거 동작을 수행하기 위해 선택된 메모리 블록에 포함된 워드 라인들에 워드 라인 소거 전압에 해당하는 제1 전압을 인가하고, 기판에 기판 소거 전압을 인가할 수 있다. 이때, 기판 소거 전압은 약 16 내지 20V의 고전압이고, 제1 전압은 약 0V에 가까운 저전압일 수 있다. 이에 따라, 단계 S540에서, 메모리 셀들에 대한 실질적인 소거 동작이 수행될 수 있다.
단계 S550에서, 메모리 장치(100)는 적어도 일부 워드 라인들에 제2 전압을 인가한다. 구체적으로, 메모리 장치(100)는 소거 제어 신호에 따른 전압 변경 시점에서 일부 워드 라인들에 제2 전압을 인가할 수 있다. 이때, 전압 변경 시점은 워드 라인 별로 다를 수 있다. 일 실시예에서, 기판과의 거리가 증가할수록 전압 변경 시점은 늦춰질 수 있다. 여기서, 제2 전압은 제1 전압보다 클 수 있고, 이에 따라, 단계 S550에서, 제2 전압이 인가되는 메모리 셀들에 대한 소거 동작이 실질적으로 중단될 수 있다.
도 22는 본 개시의 일 실시예에 따른 카드 시스템(1000)을 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 메모리 카드(1200)는 소거 동작을 수행하는 소거 구간에서, 워드 라인 별로 다른 유효 소거 수행 시간 동안 제1 워드 라인 소거 전압이 워드 라인들에 인가되고, 워드 라인 별로 다른 전압 변경 시점에 제2 워드 라인 소거 전압이 적어도 일부 워드 라인들에 인가될 수 있다. 이때, 제2 워드 라인 소거 전압은 제1 워드 라인 소거 전압보다 높을 수 있고, 이에 따라, 전압 변경 시점 이후에는 제2 워드 라인 소거 전압이 인가되는 메모리 셀들에 대한 소거 동작이 실질적으로 중단될 수 있다.
이에 따라, 기판과 각 워드 라인 사이의 거리에 따른 메모리 셀들의 기하학적 형태의 차이로 인한 메모리 셀들의 동작 특성 차이를 보상할 수 있다. 따라서, 채널 홀 직경이 작거나 터널링 절연층의 두께가 얇은 메모리 셀에 대한 프로그램 속도/소거 속도가 빠르더라도 상기 소거 제어 신호를 기초로 소거 동작을 수행함으로써, 낸드 스트링에 포함된 메모리 셀들의 문턱 전압은 실질적으로 동일한 소거 상태에 대응할 수 있다.
메모리 카드(1200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(1100)와 통신하도록 구성될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 개시의 일 실시예에 따른 SSD 시스템(2000)을 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 18에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 복수의 메모리 장치들(2230 내지 2250)은 소거 동작을 수행하는 소거 구간에서, 워드 라인 별로 다른 유효 소거 수행 시간 동안 제1 워드 라인 소거 전압이 워드 라인들에 인가되고, 워드 라인 별로 다른 전압 변경 시점에 제2 워드 라인 소거 전압이 적어도 일부 워드 라인들에 인가될 수 있다. 이때, 제2 워드 라인 소거 전압은 제1 워드 라인 소거 전압보다 높을 수 있고, 이에 따라, 전압 변경 시점 이후에는 제2 워드 라인 소거 전압이 인가되는 메모리 셀들에 대한 소거 동작이 실질적으로 중단될 수 있다.
이에 따라, 기판과 각 워드 라인 사이의 거리에 따른 메모리 셀들의 기하학적 형태의 차이로 인한 메모리 셀들의 동작 특성 차이를 보상할 수 있다. 따라서, 채널 홀 직경이 작거나 터널링 절연층의 두께가 얇은 메모리 셀에 대한 프로그램 속도/소거 속도가 빠르더라도 상기 소거 제어 신호를 기초로 소거 동작을 수행함으로써, 낸드 스트링에 포함된 메모리 셀들의 문턱 전압은 실질적으로 동일한 소거 상태에 대응할 수 있다.
본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 20: 메모리 시스템
100: 메모리 장치
200, 200a: 메모리 컨트롤러
121, 121a, 121b, 210: 소거 제어부

Claims (20)

  1. 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 장치의 소거 방법으로서,
    워드 라인 별로 결정된 대응하는 유효 소거 수행 시간 동안 상기 워드 라인들 각각에 제1 전압을 인가하는 단계; 및
    상기 대응하는 유효 소거 수행 시간이 경과하면, 대응하는 소거 금지 시간 동안 상기 워드 라인들 중 적어도 일부 워드 라인들 각각에 상기 제1 전압보다 높은 제2 전압을 인가하는 단계를 포함하고,
    상기 워드 라인들 각각에 상기 제1 전압을 인가하는 단계 동안 상기 워드 라인들에 연결된 메모리 셀들에 대한 소거 동작이 수행되며,
    상기 적어도 일부 워드 라인들 각각에 상기 제2 전압을 인가하는 단계 동안 상기 적어도 일부 워드 라인들에 연결된 메모리 셀들에 대한 소거 동작이 금지되고,
    상기 적어도 일부 워드 라인들 각각에 대해, 상기 대응하는 유효 소거 수행 시간과 상기 대응하는 소거 금지 시간의 합은, 소거 구간에 대응하며,
    상기 소거 구간 동안 상기 기판에 인가되는 전압은, 상기 제1 전압 및 상기 제2 전압보다 전압 레벨이 높은 기판 소거 전압으로 유지되는 것을 특징으로 하는 메모리 장치의 소거 방법.
  2. 제1항에 있어서,
    상기 제1 전압을 인가하는 단계는,
    상기 기판에 인접한 제1 워드 라인에 제1 유효 소거 수행 시간 동안 상기 제1 전압을 인가하고,
    상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 상기 제1 유효 소거 수행 시간보다 긴 제2 유효 소거 수행 시간 동안 상기 제1 전압을 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  3. 제1항에 있어서,
    상기 제1 전압을 인가하는 단계는,
    상기 기판에 인접한 워드 라인들을 포함하는 제1 워드 라인 그룹에 제1 유효 소거 수행 시간 동안 상기 제1 전압을 인가하고,
    상기 제1 워드 라인 그룹의 상부에 배치된 워드 라인들을 포함하는 제2 워드 라인 그룹에 상기 제1 유효 소거 수행 시간보다 긴 제2 유효 소거 수행 시간 동안 상기 제1 전압을 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  4. 제1항에 있어서,
    상기 제2 전압을 인가하는 단계는,
    상기 기판에 인접한 제1 워드 라인에 제1 소거 금지 시간 동안 상기 제2 전압을 인가하고,
    상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 상기 제1 소거 금지 시간보다 짧은 제2 소거 금지 시간 동안 상기 제2 전압을 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  5. 제1항에 있어서,
    상기 제2 전압을 인가하는 단계는,
    상기 기판에 인접한 워드 라인들을 포함하는 제1 워드 라인 그룹에 제1 소거 금지 시간 동안 상기 제2 전압을 인가하고,
    상기 제1 워드 라인 그룹의 상부에 배치된 워드 라인들을 포함하는 제2 워드 라인 그룹에 상기 제1 소거 금지 시간보다 짧은 제2 소거 금지 시간 동안 상기 제2 전압을 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 적어도 일부 워드 라인들 각각에 상기 제2 전압을 인가하는 단계는, 워드 라인 별로 결정된 제2 전압들을 상기 적어도 일부 워드 라인들에 각각 인가하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  8. 제1항에 있어서,
    상기 기판과 각 워드 라인 사이의 거리를 기초로, 워드 라인 별로 상기 대응하는 유효 소거 수행 시간을 결정함으로써, 소거 제어 신호를 생성하는 단계를 더 포함하고,
    상기 제1 전압을 인가하는 단계 및 상기 제2 전압을 인가하는 단계는, 상기 소거 제어 신호를 기초로 수행되는 것을 특징으로 하는 메모리 장치의 소거 방법.
  9. 제8항에 있어서,
    상기 소거 제어 신호를 생성하는 단계는, 프로그램/소거 사이클 카운트가 임계 값 이상이면 상기 대응하는 유효 소거 수행 시간이 증가하도록 상기 소거 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  10. 제8항에 있어서,
    상기 소거 제어 신호를 생성하는 단계는, 데이터 보유 시간이 임계 값 이상이면 상기 대응하는 유효 소거 수행 시간이 감소하도록 상기 소거 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치의 소거 방법.
  11. 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템의 소거 방법으로서,
    상기 메모리 컨트롤러에서 상기 비휘발성 메모리 장치로 소거 커맨드를 전송하는 단계;
    상기 소거 커맨드에 응답하여, 상기 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 워드 라인 별로 결정된 대응하는 유효 소거 수행 시간 동안 상기 워드 라인들 각각에 제1 전압을 인가하는 단계; 및
    상기 소거 구간에서, 상기 대응하는 유효 소거 수행 시간이 경과하면, 대응하는 소거 금지 시간 동안 상기 워드 라인들 중 적어도 일부 워드 라인들 각각에 상기 제1 전압보다 높은 제2 전압을 인가하는 단계를 포함하고,
    상기 제1 전압을 인가하는 단계는,
    상기 기판에 인접한 제1 워드 라인에 제1 유효 소거 수행 시간 동안 상기 제1 전압을 인가하고,
    상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 상기 제1 유효 소거 수행 시간보다 긴 제2 유효 소거 수행 시간 동안 상기 제1 전압을 인가하며,
    상기 적어도 일부 워드 라인들 각각에 대해, 상기 대응하는 유효 소거 수행 시간과 상기 대응하는 소거 금지 시간의 합은, 상기 소거 구간에 대응하며,
    상기 소거 구간 동안 상기 기판에 인가되는 전압은, 상기 제1 전압 및 상기 제2 전압보다 전압 레벨이 높은 기판 소거 전압으로 유지되는 것을 특징으로 하는 메모리 시스템의 소거 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 제2 전압을 인가하는 단계는,
    상기 기판에 인접한 제1 워드 라인에 제1 소거 금지 시간 동안 상기 제2 전압을 인가하고,
    상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 상기 제1 소거 금지 시간보다 짧은 제2 소거 금지 시간 동안 상기 제2 전압을 인가하는 것을 특징으로 하는 메모리 시스템의 소거 방법.
  14. 제11항에 있어서,
    상기 메모리 컨트롤러에서, 상기 기판과 각 워드 라인 사이의 거리를 기초로, 워드 라인 별로 상기 대응하는 유효 소거 수행 시간을 결정함으로써, 소거 제어 신호를 생성하는 단계를 더 포함하고,
    상기 소거 커맨드를 전송하는 단계는, 상기 소거 커맨드와 함께 상기 소거 제어 신호를 전송하는 것을 특징으로 하는 메모리 시스템의 소거 방법.
  15. 제14항에 있어서,
    상기 소거 제어 신호를 생성하는 단계는, 프로그램/소거 사이클 카운트 또는 데이터 보유 시간을 더 고려하여 상기 소거 제어 신호를 생성하는 것을 특징으로 하는 메모리 시스템의 소거 방법.
  16. 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 상기 워드 라인들에 인가되는 전압이 증가하는 전압 변경 시점을 워드 라인 별로 제어하는 소거 제어 신호를 생성하는 제어 로직을 포함하고,
    상기 제어 로직은, 상기 기판과 각 워드 라인 사이의 거리를 기초로 워드 라인 별로 대응하는 유효 소거 수행 시간을 결정하고, 결정된 상기 대응하는 유효 소거 수행 시간에 따른 상기 전압 변경 시점에서 상기 워드 라인들에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 상기 소거 제어 신호를 생성하며,
    상기 소거 구간 동안 상기 기판에 인가되는 전압은, 상기 제1 전압 및 상기 제2 전압보다 전압 레벨이 높은 기판 소거 전압으로 유지되고,
    상기 기판에 인접한 제1 워드 라인에 상기 제1 전압을 인가하는 제1 유효 소거 수행 시간은, 상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 상기 제1 전압을 인가하는 제2 유효 소거 수행 시간보다 짧은 것을 특징으로 하는 메모리 장치.
  17. 삭제
  18. 삭제
  19. 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 각각 포함하는 복수의 낸드 스트링들을 포함하는 메모리 셀 어레이를 포함하는 메모리 장치; 및
    상기 메모리 셀들에 대한 소거 동작을 수행하는 소거 구간에서, 상기 워드 라인들에 인가되는 전압이 증가하는 전압 변경 시점을 워드 라인 별로 제어하는 소거 제어 신호를 생성하고, 생성된 소거 제어 신호를 상기 메모리 장치에 전송하는 메모리 컨트롤러를 포함하고,
    상기 기판과 각 워드 라인 사이의 거리를 기초로 워드 라인 별로 대응하는 유효 소거 수행 시간을 결정하고, 결정된 상기 대응하는 유효 소거 수행 시간에 따른 상기 전압 변경 시점에서 상기 워드 라인들에 인가되는 전압을 제1 전압에서 제2 전압으로 증가시키도록 상기 소거 제어 신호를 생성하며,
    상기 소거 구간 동안 상기 기판에 인가되는 전압은, 상기 제1 전압 및 상기 제2 전압보다 전압 레벨이 높은 기판 소거 전압으로 유지되고,
    상기 기판에 인접한 제1 워드 라인에 상기 제1 전압을 인가하는 제1 유효 소거 수행 시간은, 상기 제1 워드 라인의 상부에 배치된 제2 워드 라인에 상기 제1 전압을 인가하는 제2 유효 소거 수행 시간보다 짧은 것을 특징으로 하는 메모리 시스템.
  20. 삭제
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