CN110808077A - 非易失性存储器装置及操作其的方法 - Google Patents

Abstract

提供了一种非易失性存储器装置和一种操作其的方法。所述非易失性存储器装置具有多个块，所述多个块由多个存储器串形成，在存储器串中，多个存储器单元串联连接，其中，在擦除存储器单元之后执行编程操作。所述方法实质上包括下述步骤：以块为单位擦除保存在存储器单元中的数据；以块为单位将软编程电压施加到与被擦除的存储器单元结合的字线。所述方法在擦除周期之后改善阈值电压轮廓，从而可以在后续编程操作中使编程应力最小化。

Description

非易失性存储器装置及操作其的方法

技术领域

本发明总体上涉及一种能够电擦除和编程的闪存装置，更具体地，涉及一种用于优化在NAND型闪存装置中擦除的单元阈值电压的分布轮廓的方法。

背景技术

作为一种使用隧穿现象擦除和编程数据的非易失性装置，闪存装置具有优异的数据存储容量。此外，所述装置不仅具有比硬盘(hard disk)的功耗更低的功耗，而且还呈现出对抗外部冲击的优异的耐久性，这使得闪存在作为辅助存储器装置的便携式设备中非常有用。

有两种主要类型的闪存：基于NAND逻辑器件的闪存和基于NOR的闪存。NAND型闪存装置包括串联连接的一定数量的存储器单元。NOR型闪存装置包括并联连接的存储器单元。相对于NOR装置，NAND装置通常需要更小的存储器单元，并因此对于大存储容量而言更经济。

图1示出了通常的NAND闪存装置的示意图。参照图1，NAND闪存装置包括划分为多个块的存储器单元阵列100、检测并存储存储器单元的输入/输出数据的页缓冲器200和300、选择存储器单元阵列100的字线的行解码器400以及控制页缓冲器200和300中的数据的输入/输出的列解码器500和600。在存储器单元阵列100中，与单条位线BL串联结合的多个存储器单元形成串。多个存储器单元基于与字线WL结合的存储器单元以页为单位划分，并以由多个页形成的块B1至Bn为单位划分。块的大小通常取决于连接到单条位线BL的串的数量。这种NAND闪存装置以页为单位执行读取和编程操作，以块为单位执行擦除操作。另外，行解码器400可以通过字线WL连接到存储器串MS，并且被配置为控制施加到字线WL的电压；页缓冲器200和300可以通过位线BL连接到存储器串MS。

当读取数据时，导通串选择晶体管SST和地选择晶体管GST以将存储器串MS连接到位线BL。然后，将参考电压(通常为0伏)施加到已选择的字线WL，同时将读取电压施加到其余的字线。这里，读取电压高于擦除或编程的存储器单元的阈值电压，并且将0V施加到共源极线CSL。结果，通过检测电流是否在对应的存储器串MS中流动来确定已选择的存储器单元是导通单元还是截止单元。如果已选择的存储器单元被确定为截止单元，那么存储器单元处于编程状态，而如果已选择的存储器单元被确定为导通单元，那么存储器单元处于擦除状态。

在以块为单位的擦除操作中，源极和漏极处于浮置状态，即，没有偏压，然后将约24V的擦除电压Ver施加到体，如下面的<表1>中所示。此外，将串选择信号SS和地选择信号GS分别结合到用于要被浮置的整个块的串选择线SSL和地选择线GSL的供电电压Vcc，使得减轻由施加到体的正高电压导致的应力。然后，将已选择的块的字线WL结合到0V，并浮置未选择的块的字线WL以不被擦除。

表1

在以块为单位的擦除操作之后，执行用于验证擦除的读取操作以检测“通过”或“失败”，并将结果存储在状态寄存器中以完成擦除操作。

在擦除操作期间，在擦除操作中浮置的线或区域被充电至通过由根据擦除电压电平施加到体的高电平的擦除电压Ver引起的电容耦合而增大的电压。换言之，如果浮栅与被擦除的存储器单元耦合，那么由于处于浮置状态的未选择的字线升高至与施加到体的擦除电压电容耦合的预定的电位，所以浮栅存储的电荷不隧穿至体区域。

在以页为单位的编程操作中，将0V施加到要被编程的存储器单元的位线BL，并将高电平的编程电压Vpgm施加到对应的字线WL。然后，通过使电子从沟道(或体)隧穿至浮栅来增加阈值电压。这在下面的<表2>中示出，<表2>示出了当为了编程操作选择存储器单元M13时的电压偏置状态。

表2

在单个页内存在将要被编程的存储器单元(编程单元)以及旨在防止被编程的其它存储器单元(编程禁止单元)。为了防止这样的不期望的编程的目的，沟道电压由于栅极与沟道之间的电容耦合而自升压。结果，栅极与沟道之间的电压差太小，以至于电子不隧穿到浮栅，从而防止编程操作。通过将0V施加到与已选择的字线WL13相邻的字线WL12和WL14来抑制由电荷共享导致的升压损失。这通过自升压防止不期望的编程来提高装置的效率。这样的操作方式被称为局部自升压。

在编程过程中，如果被擦除的存储器单元的阈值电压轮廓宽，那么自升压效率因漏电流而劣化。具体地说，由于分布在阈值电压轮廓的最低区域上的过擦除的存储器单元被编程得比其它存储器单元快，所以这些单元在编程操作后易被过编程。

在图2A中，假设在编程期间与已选择的存储器单元M13位于同一字线中的存储器单元M13pd接收应力，那么存储器单元M12oe被过擦除(即，在串中设置在下部的存储器单元的阈值电压具有比在上部的具有编程应力的存储器单元的阈值电压低得多的值)。如果是这样，那么存在沿着虚线箭头的方向流动的漏电流直到存储器单元M13pd的沟道电压升高到大于存储器单元M12oe的阈值电压(约-6V；过擦除状态)的绝对值(6V)为止。

如图2B中所示，漏电流导致已升压的沟道电压Vch1(约9V)下降到Vch2(约6V)。存储器单元M13pd因此接收编程应力，并且使编程禁止消失。位于具有约-3V的阈值电压的正常擦除的存储器单元M12ne上的存储器单元M13pi因为由约9V的已升压的沟道电压Vch1导致的漏极-源级之间的电压降而不具有漏电流。

发明内容

因此，本发明的目的在于提供一种使NAND闪存装置中的阈值电压轮廓的宽度最小化的方法。

本发明的另一目的在于提供一种在NAND闪存装置中的编程操作期间提高编程禁止效率的方法。

本发明的又一目的在于提供一种使在擦除操作之后执行编程操作的NAND闪存装置中的编程应力最小化的方法。

为了达到上述目的，在存储器单元中以块为单位执行软编程，所述存储器单元在对于在擦除操作中已处理的存储器单元的验证操作期间被确定为通过，使得过擦除的存储器单元的阈值电压增大。另外，通过在软编程之后对具有增大的阈值电压的存储器单元向正方向执行软擦除，阈值电压轮廓变窄。

根据本发明的一方面，提供了一种在非易失性存储器装置中可操作的方法，其中，在擦除存储器单元之后执行编程操作，所述非易失性存储器装置具有多个块，所述多个块由多个存储器串形成，在存储器串中，多个存储器单元串联连接，所述方法包括下述步骤：以块为单位擦除保存在存储器单元中的数据；以块为单位将软编程电压施加到与被擦除的存储器单元结合的字线。

根据本发明的另一方面，提供了一种在非易失性存储器装置中可操作的方法，其中，在擦除存储器单元之后执行编程操作，所述非易失性存储器装置具有多个块，所述多个块由多个存储器串形成，在存储器串中，多个存储器单元串联连接，所述方法包括：第一步骤，以块为单位擦除保存在存储器单元中的数据；第二步骤，以块为单位将软编程电压施加到与被擦除的存储器单元结合的字线；第三步骤，以块为单位通过采用软擦除电压对已擦除且已软编程的存储器单元执行擦除操作。

软编程电压低于在编程中采用的电压，软擦除电压低于通常的擦除电压。

根据本发明的另一方面，提供了一种操作非易失性存储器装置的方法，所述非易失性存储器装置具有多个块，所述多个块由多个存储器串形成，在存储器串中，多个存储器单元串联连接并沿着与基底垂直的方向堆叠，通过在擦除所述多个存储器单元之后执行的编程操作对每个存储器串中的存储器单元进行编程。所述方法可以包括下述步骤：擦除保存在已选择的存储器块中的存储器单元中的数据；在已选择的存储器块的深度擦除区域中，将软编程电压施加到字线中的与被擦除的存储器单元的一部分结合的一部分；以及在已选择的存储器块的正常擦除区域中，将通过电压施加到字线中的与被擦除的存储器单元的其余部分结合的其余部分。

根据本发明的另一方面，提供了一种非易失性存储器装置，所述非易失性存储器装置可以包括：多个存储器块，包括多个存储器串，每个存储器串包括串联连接并且沿着垂直于基底的方向堆叠的多个存储器单元；行解码器，通过字线连接到存储器串；以及页缓冲器，通过位线连接到存储器串，其中，所述多个存储器单元中的每个属于正常擦除区域或者深度擦除区域，以及其中，在擦除操作期间，在擦除所述多个存储器单元之后，对属于深度擦除区域的深度擦除的存储器单元进行软编程。

根据本发明的另一方面，提供了一种非易失性存储器装置，所述非易失性存储器装置可以包括：多个存储器块，包括多个存储器串，每个存储器串包括串联连接并且沿着垂直于基底的方向堆叠的多个存储器单元；行解码器，通过字线连接到存储器串；以及页缓冲器，通过位线连接到存储器串，其中，当编程操作或擦除操作的次数小于阈值时，在擦除操作期间，对所述多个存储器单元进行擦除然后进行软编程。

根据本发明的另一方面，提供了一种非易失性存储器装置，所述非易失性存储器装置可以包括：多个存储器块，包括多个存储器串，每个存储器串包括串联连接并且沿着垂直于基底的方向堆叠的多个存储器单元；行解码器，通过字线连接到存储器串；以及页缓冲器，通过位线连接到存储器串，其中，当先前执行擦除操作所耗时间小于阈值时，在擦除操作期间，对所述多个存储器单元进行擦除然后进行软编程。

本发明将通过下面结合附图对本发明的示例性实施例的详细描述被更好地理解，并且本发明的范围将在权利要求书中指出。

附图说明

将通过在附图中示出的示例性实施例的方式来描述本发明而非限制，在附图中，同样的附图标记表示相似的元件，在附图中：

图1示出了现有技术中已知的通常的NAND型闪存装置；

图2A和图2B示出了现有技术的问题；

图3是示出根据本发明的实施例的块软编程中的阈值电压的轮廓变化的曲线图；

图4是示出根据本发明的实施例的块软编程中施加电压的方式的电路图；

图5是示出本发明中采用的非易失性存储器装置的布置的示意图；

图6是示出图5的编程电压/软编程电压的产生的电路图；

图7是示出图6中示出的电路的操作的时序图；

图8是示出根据本发明的第一实施例的擦除周期的流程图；

图9是示出根据本发明的第二实施例的擦除周期的流程图；

图10是示出根据本发明的第三实施例的擦除周期的流程图；

图11是示出根据本发明的第四实施例的擦除周期的流程图；

图12A和图12B分别是示出根据第一实施例和第二实施例的阈值电压的轮廓变化的曲线图；

图13A和图13B分别是示出根据第三实施例和第四实施例的阈值电压的轮廓变化的曲线图；

图13C是表示从图10和图11的方法得到的阈值电压轮廓的曲线图；

图14是示出根据本发明的第五实施例的擦除周期的流程图；

图15是示出根据本发明的第六实施例的擦除周期的流程图；

图16是示出根据本发明的实施例的存储器块的示例的图；

图17是示出与图16的存储器块的第二位线和第三位线对应的单元串的示例的透视剖面图；

图18是示出根据本发明的实施例的选择性地执行块软编程的示例的流程图；

图19是示出根据本发明的实施例的选择性地执行块软编程和块软擦除的示例的流程图；

图20是示出根据本发明的实施例的非易失性存储器装置选择性地允许或禁止块软编程和块软擦除的示例的流程图；以及

图21是示出根据本发明的实施例的非易失性存储器装置选择性地允许或禁止块软编程和块软擦除的另一示例的流程图。

具体实施方式

应该理解的是，该优选的实施例的描述仅是示出性的，并且不应被认为具有限制意义。在下面详细的描述中，阐述了若干特定的细节以提供对本发明的彻底的理解。然而，对于本领域技术人员将明显的是，本发明可以在没有这些特定的细节的情况下实现。

在本发明中，为了改善阈值电压轮廓的目的，采用了以块为单位的软编程(块软编程：在下文中称为“BSP”)和以块为单位的软擦除(块软擦除：在下文中称为“BSE”)。

参照图3，BSE使在位于轮廓的最高阈值电压的区域中的过编程的存储器单元中的阈值电压B下降到小于编程电压上限Vph。BSP使在位于轮廓的最低阈值电压的区域中的过擦除的存储器单元中的阈值电压A升高到大于擦除电压下限Vel。与<表1>中示出的采用约24V的擦除电压Ver的现有技术的方法相比，本发明的BSE将比擦除电压Ver低的约20V的软擦除电压Ves施加到体区域。简言之，将0V施加到已选择的块中的全部字线，并将约20V的软擦除电压Ves施加到体区域。并且，其它线处于不具有偏压的浮置状态而无论是已选择的块与否。

表3

例如，可以对已选择的存储器块的存储器单元等同地执行块软擦除BSE，而无论已选择的存储器块的存储器单元是导通单元还是截止单元。也就是说，可以在执行块软擦除BSE之前不执行用于确定导通单元或截止单元的单独的读取操作或验证读取操作。

然后，在下面的<表4>的偏压条件下操作BSP。参照图4，在用于BSP的已选择的块中，当串选择晶体管SST导通且地选择晶体管GST截止时，将在通过电压Vpass与编程电压Vpgm之间的约13V的软编程电压Vps(Vpass<Vps<Vpgm)施加到全部字线WL0～WL15。

表4

例如，在块软编程BSP中，可以根据已选择的存储器块的存储器单元是导通单元还是截止单元将不同的电压施加到已选择的存储器块的导通单元的位线和截止单元的位线。也就是说，用于确定导通单元的位线或截止单元的位线的读取操作或验证读取操作可以作为块软编程BSP的一部分被包括。

例如，在块软编程BSP的读取操作或验证读取操作中，可以将与擦除电压下限Vel对应的电压施加到字线WL。可以将供电电压Vcc施加到位线BL。可以将导通电压(例如，供电电压Vcc)施加到串选择线SSL和地选择线GSL。可以将接地电压Vss施加到共源极线CSL。

可以将位线BL中保持供电电压Vcc的位线确定为截止单元的位线。可以将位线BL中降低到接地电压Vss的位线确定为导通单元的位线。根据确定的结果，可以如参照<表4>描述的来执行块软编程BSP。

对于另一示例，可以对已选择的存储器块的存储器单元等同地执行块软编程BSP，而无论导通单元的位线和截止单元的位线。例如，可以在块软编程BSP中不执行用于确定导通单元的位线和截止单元的位线的单独的读取操作或验证读取操作。可以将0V公共地施加到位线BL。

在应用BSP之后，包括过擦除的存储器单元的阈值电压的整个轮廓移动至右侧。由于过擦除的存储器单元的编程速度更快，所以BSP因此有助于改善在擦除侧的阈值电压轮廓。

图5示意性地示出了在非易失性半导体存储器装置中的用于BSE或BSP操作的高电压产生电路的设置。高电压产生电路20、30、40和50——产生编程电压Vpgm/软编程电压Vps、通过电压Vpass、读取电压Vread和擦除电压Vers——接收对应的使能信号VPGMEN、VPASSEN、VREADEN和VERSEN。还将软编程电压使能信号VPSEN提供给提供编程电压Vpgm/软编程电压Vps的高电压产生电路20，并且还提供给预解码器PDn。从响应于擦除使能信号ERSEN而操作的擦除控制块10来提供软编程电压使能信号VPSEN。从高电压产生电路20、30、40和50提供的各个电压Vpgm/Vps、Vpass、Vread和Vers公共地施加到开关泵SP0至SP15。开关泵SP0～SP15响应于从预解码器PDn提供的预解码信号，通过选择晶体管SS、Si0至Si15和GS，根据用于图4中示出的已选择的块的操作模式来提供电压。选择晶体管SS、Si0～Si15和GS响应于块选择信号(未示出)将开关泵SP0～SP15的输出连接到对应的存储器块MBn。图5的结构示出了在擦除操作之后用于BSP的基本元件。

在图6中实现图5的Vpgm/Vps产生电路20。参照图6，电路20包括连接在供电电压VCC与输出端子21之间的电阻器R1。NMOS晶体管22和可变电阻器R2串联连接在输出端子21与接地电压GND之间。另一NMOS晶体管23和另一可变电阻器R3串联连接在输出端子21与接地电压GND之间。各个可变电阻R2和R3可以由各种已知元件(诸如，已编程的晶体管单元或动态电阻器的组成)构成。

参照图7，其为示出图6中示出的电路的操作的时序图，在擦除周期ERASE和软编程周期BSP期间，将擦除使能信号ERSEN在高电平上激活。在擦除电压使能信号VERSEN处于高电平的激活状态下进行擦除操作，在软编程电压使能信号VPSEN处于高电平的激活状态下进行软编程。当信号VPSEN被激活为高电平以导通晶体管23时，通过编程电压使能信号VPGMEN的对应的非激活状态截止另一晶体管22。

接下来，参照图8至图11来解释基本上使用BSP或BSE来改善被擦除的存储器单元的阈值电压轮廓的各种实施例。

图8是在验证读取之后执行BSP的流程图。从S51至S55的步骤构成基本擦除操作(擦除命令设定-块地址-擦除命令-擦除-擦除验证)，然后在步骤S56确定通过/失败。如果确定擦除操作已失败，那么在将块视为坏块并将失败结果存储在寄存器中之后终止擦除周期。如果确定操作已通过，那么在步骤S57执行BSP以纠正过擦除的存储器单元，并输出通过状态的结果。

图9的在验证读取操作之前执行BSP的实施例具有与图8的结果基本相同的阈值电压的轮廓变化。在擦除操作之后，在步骤S61执行BSP。在下一步骤S62执行验证读取操作，并在步骤S63确定通过/失败。无论通过/失败的确定结果如何，将通过/失败结果存储在寄存器中，然后周期结束。

图8和图9由于验证步骤和BSP步骤的改变的顺序而呈现出分别在图12A和图12B中示出的不同的过擦除阈值轮廓。换言之，在BSP之后，在擦除电压下限Vel与过擦除电压Voe之间的过擦除区域A中的阈值电压被去除。同时，通过BSP使擦除电压上限Veh在正方向上移动δ至Veh*。然而，δ由于过擦除的存储器单元的相对高的编程速度而比在过擦除侧中的阈值电压的移动宽度Δ窄(δ<Δ)。

总体来说，在δ从Veh到Veh*的窄范围的情况下，由于被擦除的存储器单元的阈值电压位于负区域中，所以在随后的轮廓中不存在问题。然而，如果宽度δ太宽以至于被擦除的存储器单元将不满足最佳擦除阈值电压轮廓，那么可以采用图10和图11中示出的其它实施例。

图10示出了根据本发明的可选实施例实施的在BSP和BSE之后省略验证步骤的方法。如图10所示，执行图8的步骤(擦除-擦除验证-BSP)直到步骤S57，然后在步骤S71执行验证操作。接下来，被确定为已失败的存储器单元的擦除周期结束，并将该存储器单元视为坏块。在步骤S73，对被确定为已通过的包括过擦除的存储器单元的存储器单元执行BSE，然后擦除周期结束。

图11示出了在BSP和BSE之后执行验证步骤的可选方法。在执行图9的步骤(擦除-BSP-擦除验证)直到步骤S63之后，在步骤S81，仅对包括过擦除的存储器单元的通过的存储器单元执行BSE。在步骤S63被确定为已失败的存储器单元的擦除周期结束。在步骤S81之后，擦除周期结束，在步骤S82执行验证操作，然后在步骤S83确定通过或失败的状态。

执行图8和图9中示出的方法以控制过擦除的存储器单元的阈值电压轮廓，而在图10和图11中示出的方法增加了BSE步骤，所述BSE步骤帮助在BSP步骤之后控制擦除电压上限Veh的正移动部分。在图13C的曲线图中示出由图10和图11的方法得到的阈值电压轮廓。

换言之，在使得图13A中示出的包括过擦除的存储器单元的阈值电压轮廓改变为图13B的轮廓的BSP步骤(例如，图10的步骤S57或图11的步骤S61)之后，存在接近擦除不足或包括在擦除不足区域中的过度后编程单元的阈值区域C，其中，Veh'从擦除电压上限Veh移动如δ+那么多的量。为了修正这样的结果的目的，执行BSE步骤(例如，图10的步骤S73或图11的步骤S81)，然后如图13C所示，通过将Veh'朝着负方向移动到Veh”(≈Veh*)来去除区域C。

本发明中采用的BSP也被称为“后编程”。操作后编程(或BSE)花费几微秒(μs)，而擦除的时间花费几毫秒(ms)。因此，在总擦除时间中，其为短得多的时间。

图14是示出根据本发明的第五实施例的擦除周期的流程图。参照图14，在步骤S101，可以在非易失性存储器装置(例如，闪存装置)中执行擦除命令设定。例如，非易失性存储器装置可以接收用于擦除操作的命令。

在步骤S102，非易失性存储器装置(例如，闪存装置)可以接收块地址。在步骤S103，非易失性存储器装置(例如，闪存装置)可以接收擦除命令。例如，步骤S101至步骤S103可以是非易失性存储器装置(例如，闪存装置)接收擦除命令和与擦除命令相关联的块地址的步骤。

在步骤S104，非易失性存储器装置(例如，闪存装置)可以对通过块地址(步骤S102)选择的存储器块执行擦除操作。可以通过使用参照<表2>描述的电压来执行擦除操作。

在步骤S105，可以执行擦除验证操作。例如，在擦除验证操作中，可以将供电电压Vcc施加到位线，并且可以将供电电压Vcc施加到串选择线和地选择线。可以将擦除验证电压施加到字线。可以将接地电压Vss施加到共源极线CSL。

当特定位线的电压降低至接地电压Vss时，在已选择的存储器块中的连接到特定位线的存储器单元可以被确定为相对于擦除操作已通过。当特定位线的电压保持供电电压Vcc时，在已选择的存储器块中的连接到特定位线的至少一个存储器单元可以被确定为相对于擦除操作已失败。

在步骤S106中，非易失性存储器装置(例如，闪存装置)可以确定擦除操作是否通过。例如，当已选择的存储器块中的全部存储器单元相对于擦除操作通过时，可以在步骤S106确定相对于擦除操作“通过”。当已选择的存储器块中的至少一个存储器单元相对于擦除操作未通过时，可以在步骤S106确定相对于擦除操作“失败”。

当在步骤S106确定擦除失败时，执行步骤S107。在步骤S107，非易失性存储器装置(例如，闪存装置)可以确定擦除循环是否为最大循环。例如，步骤S104和步骤S105可以组成一个擦除循环。对于已选择的存储器块，当确定执行擦除循环的次数与最大计数一样多时，非易失性存储器装置(例如，闪存装置)可以最终确定擦除操作失败。

非易失性存储器装置(例如，闪存装置)可以终止与已选择的存储器块相关联的擦除操作，并且可以将已选择的存储器块作为坏块管理。当在步骤S107确定擦除循环不是最大循环时，可以再次执行擦除循环。

当在步骤S106确定擦除通过时，执行步骤S108。在步骤S108，非易失性存储器装置(例如，闪存装置)可以通过使用软编程电压Vps对已选择的存储器块执行块软编程BSP。

图15是示出根据本发明的第六实施例的擦除周期的流程图。参照图15，以与参照图14描述的相同的方式来执行步骤S101至步骤S108。因此，将省略另外的描述以避免冗余。

参照图15，在步骤S108通过使用软编程电压Vps对已选择的存储器块执行块软编程BSP之后，在步骤S109，非易失性存储器装置(例如，闪存装置)可以通过使用软擦除电压Ves对已选择的存储器块执行块软擦除BSE。

图16是示出根据本发明的实施例的存储器块BLK1的示例的图。参照图16，多个单元串CS(也被称为存储器串)可以以行和列布置在基底SUB上。多个单元串CS可以共同连接到形成在基底SUB上(或中)的共源极线CSL。在图16中，示出了基底SUB的位置以帮助理解存储器块BLK1的结构。

示例在图16中示出为共源极线CSL连接到单元串CS的下端。然而，共源极线CSL电连接到单元串CS的下端是充分的，并且本发明不限于共源极线CSL物理地位于单元串CS的下端的情况。示例在图16中示出为单元串CS以四乘四矩阵布置。然而，存储器块BLK1中的单元串CS的数量可以增加或减少。

每行的单元串CS可以共同连接到地选择线GSL并且可以连接到第一串选择线SSL1至第四串选择线SSL4中的对应的串选择线。每列的单元串CS可以连接到第一位线BL1至第四位线BL4中的对应的位线。为了易于说明，连接到第二串选择线SSL2和第三串选择线SSL3的单元串CS被描绘为模糊的。

每个单元串CS可以包括连接到地选择线GSL的至少一个地选择晶体管GST、连接到第一虚设字线DWL1的第一虚设存储器单元DMC1、连接到第一字线WL1至第四字线WL4的第一存储器单元MC1至第四存储器单元MC4、连接到第二虚设字线DWL2和第三虚设字线DWL3的第二虚设存储器单元DMC2和第三虚设存储器单元DMC3、连接到第五字线WL5至第八字线WL8的第五存储器单元MC5至第八存储器单元MC8、连接到第四虚设字线DWL4的第四虚设存储器单元DMC4以及连接到串选择线SSL1、SSL2、SSL3或SSL4的串选择晶体管SST。

在每个单元串CS中，地选择晶体管GST、第一虚设存储器单元DMC1、第一存储器单元MC1至第四存储器单元MC4、第二虚设存储器单元DMC2和第三虚设存储器单元DMC3、第五存储器单元MC5至第八存储器单元MC8、第四虚设存储器单元DMC4和串选择晶体管SST可以沿垂直于基底SUB的方向串联连接，并且可以沿垂直于基底SUB的方向顺序地堆叠。

示例在图16中示出为每个单元串CS包括八个存储器单元MC1至MC8和四个虚设存储器单元DMC1至DMC4。然而，本发明不限于此。在每个单元串CS中的存储器单元的数量可以少于8或者可以多于8。另外，在每个单元串CS中的虚设存储器单元的数量可以少于4或者可以多于4。

虚设存储器单元DMC1至DMC4可以具有与存储器单元MC1至MC8相同的结构。虚设存储器单元DMC1至DMC4可以不被编程(例如，可以是编程禁止的)或者可以被编程为与存储器单元MC1至MC8不同。

例如，存储器单元MC1至MC8可以根据数据被编程为具有各种阈值电压，并且虚设存储器单元DMC1至DMC4可以被编程为具有在特定范围内的阈值电压。如在虚设存储器单元DMC1至DMC4中，串选择晶体管SST和地选择晶体管GST可以被编程为具有在特定范围内的阈值电压。

在实施例中，位于同一高度并与一条串选择线SSL1、SSL2、SSL3或SSL4相关联的存储器单元可以形成一个物理页。一个物理页的存储器单元可以连接到一条子字线。物理页的位于同一高度的子字线可以共同连接到一条字线。

在实施例中，物理页的位于同一高度的子字线可以在形成子字线的高度彼此连接。又例如，物理页的位于同一高度的子字线可以间接地在另一层中彼此连接，所述另一层的高度与形成子字线的高度不同。

存储器块BLK1可以设置为3D存储器阵列。3D存储器阵列以存储器单元MC的阵列的一个或更多个物理层级(level)单片地形成，所述存储器单元MC具有设置在硅基底上方的有源区和与那些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这样的基底的上方或这样的基底内。术语“单片(的)”意味着阵列的每一层级的层直接沉积在3D存储器阵列的每个在下面的层级的层上。

在本发明的实施例中，3D存储器阵列包括垂直定向使得至少一个存储器单元位于另一存储器单元之上的垂直单元串CS(或NAND串)。至少一个存储器单元可以包括电荷捕获层。每个单元串还可以包括位于存储器单元MC之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元MC相同的结构，并且可以与存储器单元MC均匀地形成。

通过引用包含于此的下面的专利文件：第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利、第8,559,235号美国专利、第2011/0233648号美国专利公开，描述了对于三维存储器阵列的合适的构造，在所述专利文件中，三维存储器阵列被构造为多个层级，这些层级之间共享字线和/或位线。

图17是示出与图16的存储器块BLK1的第二位线BL2和第三位线BL3对应的单元串CS的示例的透视剖面图。参照图16和图17，沿第一方向延伸并且沿第二方向彼此分隔开的共源极区CSR设置在基底101上。

共源极区CSR可以彼此共同连接以形成共源极线CSL。在实施例中，基底101可以包括P型半导体材料。共源极区CSR可以包括N型半导体材料。例如，可以设置用于提高共源极线CSL的电导率的导电材料。

在共源极区CSR之间，绝缘层112和112a沿着垂直于基底101的第三方向顺序堆叠在基底101上。绝缘层112和112a可以沿第三方向彼此分隔开。在实施例中，绝缘层112和112a可以包括氧化硅或氮化硅。在实施例中，绝缘层112和112a中的与基底101接触的绝缘层112a的厚度(例如，第三方向的厚度)可以比其余的绝缘层112中的每个的厚度(例如，第三方向的厚度)薄。

设置为沿第一方向和第二方向彼此分隔开并沿着第三方向贯穿绝缘层112和112a的柱PL设置在共源极区CSR之间。在实施例中，柱PL可以穿过绝缘层112和112a与基底101接触。每个柱PL可以包括内部材料114、沟道层115和第一绝缘层116。

内部材料114可以包括绝缘材料或气隙。沟道层115可以包括P型半导体材料或本征半导体材料。第一绝缘层116可以包括诸如氧化硅层、氮化硅层和氧化铝层的一个或更多个绝缘层(例如，不同的绝缘层)。

在共源极区CSR之间，第二绝缘层117设置在绝缘层112和112a的上表面和下表面上，并且暴露柱PL的外表面。设置在绝缘层112和112a中的最上面的绝缘层的上表面上的第二绝缘层117可以被去除。

在每个柱PL中，第一绝缘层116和第二绝缘层117可以在结合为彼此邻近时形成信息存储层。例如，第一绝缘层116和第二绝缘层117可以包括氧化物-氮化物-氧化物(ONO)或者氧化物-氮化物-铝(ONA)。第一绝缘层116和第二绝缘层117可以形成隧穿绝缘层、电荷捕获层和阻挡绝缘层。

在共源极区CSR之间且在绝缘层112与绝缘层112a之间，导电材料CM1至CM15设置在第二绝缘层117的暴露的外表面上。导电材料CM1至CM15可以包括金属导电材料。漏极118设置在柱PL上。在实施例中，漏极118可以包括N型半导体材料(例如，硅)。在实施例中，漏极118可以与柱PL的沟道层115的上表面接触。

沿第二方向延伸并沿第一方向彼此分隔开的位线BL2和BL3设置在漏极118上。位线BL2和BL3与漏极118连接。在实施例中，漏极118和位线(例如，BL2和BL3)可以通过接触塞连接到彼此。位线BL2和BL3可以包括金属导电材料。

柱PL与第一绝缘层116和第二绝缘层117以及导电材料CM1至CM15一起形成单元串CS。柱PL与第一绝缘层116和第二绝缘层117以及相邻的导电材料CM1至CM15一起形成单元串。第一导电材料CM1可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成地选择晶体管GST。第一导电材料CM1可以沿第一方向延伸以形成地选择线GSL。

第二导电材料CM2可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第一虚设存储器单元DMC1。第二导电材料CM2可以沿第一方向延伸以形成第一虚设字线DWL1。

第三导电材料CM3至第六导电材料CM6可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第一存储器单元MC1至第四存储器单元MC4。第三导电材料CM3至第六导电材料CM6可以沿第一方向延伸以形成第一字线WL1至第四字线WL4。

第七导电材料CM7和第八导电材料CM8可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第二虚设存储器单元DMC2和第三虚设存储器单元DMC3。第七导电材料CM7和第八导电材料CM8可以沿第一方向延伸，以形成第二虚设字线DWL2和第三虚设字线DWL3。

第九导电材料CM9至第十二导电材料CM12可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第五存储器单元MC5至第八存储器单元MC8。第九导电材料CM9至第十二导电材料CM12可以沿第一方向延伸，以形成第五字线WL5至第八字线WL8。

第十三导电材料CM13可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成第四虚设存储器单元DMC4。第十三导电材料CM13可以沿第一方向延伸以形成第四虚设字线DWL4。

第十四导电材料CM14和第十五导电材料CM15可以与相邻的第一绝缘层116和第二绝缘层117以及沟道层115一起形成串选择晶体管SST。第十四导电材料CM14和第十五导电材料CM15可以沿第一方向延伸以形成串选择线SSL。

由于第一导电材料CM1至第十五导电材料CM15沿第三方向堆叠，所以在每个单元串中，地选择晶体管GST、第一虚设存储器单元DMC1、第一存储器单元MC1至第四存储器单元MC4、第二虚设存储器单元DMC2和第三虚设存储器单元DMC3、第五存储器单元MC5至第八存储器单元MC8、第四虚设存储器单元DMC4和串选择晶体管SST可以沿第三方向堆叠。

在每个柱PL中，由于沟道层115由第一导电材料CM1至第十五导电材料CM15共享，所以在每个单元串中，地选择晶体管GST、第一虚设存储器单元DMC1、第一存储器单元MC1至第四存储器单元MC4、第二虚设存储器单元DMC2和第三虚设存储器单元DMC3、第五存储器单元MC5至第八存储器单元MC8、第四虚设存储器单元DMC4和串选择晶体管SST可以沿第三方向串联连接。

由于第一导电材料CM1至第十三导电材料CM13共同连接，所以地选择线GSL、第一虚设字线DWL1至第四虚设字线DWL4、第一字线WL1至第八字线WL8可以被视为在单元串CS中共同连接。

由于制造非易失性存储器装置(例如，闪存装置)的工艺，在与第一导电材料CM1至第七导电材料CM7对应的区域中，柱PL的宽度或剖面面积可以随着与基底101的距离减小而变得更小，并且可以随着与基底101的距离增大而变得更大。同样地，在与第八导电材料CM8至第十五导电材料CM15对应的区域中，柱PL的宽度或剖面面积可以随着与基底101的距离减小而变得更小，并且可以随着与基底101的距离增大而变得更大。

例如，每个柱PL的宽度或剖面面积可以指在沿着平行于基底101的上表面的平面切割柱PL的情况下观看到的剖面的宽度或面积。

在与第七导电材料CM7和第八导电材料CM8对应的区域中，每个柱PL可以包括硅垫SP。硅垫SP可以设置在与第一导电材料CM1至第七导电材料CM7对应的区域的沟道层115和与第八导电材料CM8至第十五导电材料CM15对应的区域的沟道层115之间。硅垫SP可以具有与沟道层115相同的材料。硅垫SP可以包括本征硅或P型硅。

随着每个柱PL的宽度或剖面面积减小，形成在特定导电材料(CM1至CM15中的任一个)与邻近于特定导电材料的沟道层115之间的电场变得更强。例如，当将相同电压施加到沟道层115和特定导电材料时，随着对应于特定导电材料的每个柱PL的宽度减小，形成在特定导电材料与沟道层115之间的电场变得更强。

随着电场变得更强，在擦除操作中，在第一绝缘层116中捕获的电子更快速地漏出。也就是说，随着与存储器单元相关联的每个柱PL的宽度或剖面面积减小，存储器单元的擦除速度变得更快。随着擦除速度变得更快，存储器单元被过擦除。

也就是说，在同一存储器块BLK1中，根据存储器单元的物理位置，例如，与基底的距离，过擦除的存储器单元和正常擦除的存储器单元(或未过擦除的存储器单元)可以一起存在。

为了解决上述问题的目的，根据本发明的实施例的非易失性存储器装置(例如，闪存装置)可以在擦除操作中根据存储器单元与基底之间的距离选择性地对存储器单元应用块软编程BSP。

图18是示出根据本发明的实施例的选择性地执行块软编程BSP的示例的流程图。例如，图18中示出了在图8的步骤S57、图9的步骤S61、图10的步骤S57、图11的步骤S61、图14的步骤S108或图15的步骤S108执行块软编程BSP的示例。非易失性存储器装置(例如，闪存装置)可以包括页缓冲器、行解码器以及列解码器(例如，与图1中示出的元件对应的元件)。

参照图16至图18，在步骤S111，非易失性存储器装置(例如，闪存装置)可以确定深度擦除区域和正常擦除区域。例如，非易失性存储器装置可以根据存储器单元MC与基底101之间的距离(例如，是否大于预定的距离)来确定深度擦除区域和正常擦除区域。可选地，非易失性存储器装置可以根据存储器单元MC的柱的宽度或剖面面积(例如，是否大于预定的宽度或剖面面积)来确定深度擦除区域和正常擦除区域。

在步骤S112，非易失性存储器装置(例如，闪存装置)可以对深度擦除区域应用块软编程BSP。在步骤S113，非易失性存储器装置(例如，闪存装置)可以防止对于正常擦除区域的块软编程BSP。

例如，非易失性存储器装置可以对于作为擦除操作的目标的存储器单元确定深度擦除区域和正常擦除区域。非易失性存储器装置(例如，闪存装置)可以如下面的<表5>中所示来确定深度擦除区域和正常擦除区域，并且可以应用或防止块软编程BSP。

表5

与<表4>相比，在<表5>中，将通过电压Vpass施加到被确定为正常擦除区域的字线(例如，WL3、WL4、WL7和WL8)。因此，在块软编程BSP中，可以防止对正常擦除区域的字线WL3、WL4、WL7和WL8进行块软编程BSP。

例如，存储器单元MC1至MC4中的距基底101较远的存储器单元MC3和MC4可以属于正常擦除区域，存储器单元MC1至MC4中的距基底101较近的存储器单元MC1和MC2可以属于深度擦除区域。换言之，具有较大宽度或剖面面积的柱的存储器单元MC3和MC4可以属于正常擦除区域，具有较小宽度或剖面面积的柱的存储器单元MC1和MC2可以属于深度擦除区域。

在实施例中，可以对深度擦除区域执行块软编程BSP的用于确定导通单元的位线和截止单元的位线的读取操作或验证读取操作，并且可以对正常擦除区域不执行所述操作。例如，在读取操作或验证读取操作中，可以将低于擦除电压下限Vel的电压施加到正常擦除区域的字线WL3、WL4、WL7和WL8。例如，可以将用于将存储器单元MC识别为截止单元的低电压施加到正常擦除区域的字线WL3、WL4、WL7和WL8。

又例如，可以对已选择的存储器块的存储器单元等同地执行块软编程BSP，而无论导通单元的位线和截止单元的位线。例如，可以在块软编程BSP中不执行用于确定导通单元的位线和截止单元的位线的单独的读取操作或验证读取操作。可以将0V公共地施加到位线BL。

在实施例中，可以根据深度水平将深度擦除区域划分成两个或更多个区域。例如，随着存储器单元的柱的宽度或剖面面积减小，深度水平可以增大。随着深度水平增大，软编程电压Vps的电平可以增大。非易失性存储器装置(例如，闪存装置)可以如下面的<表6>中所示使深度水平和软编程电压Vps不同。

表6

如<表6>中所示，非易失性存储器装置可以将第一软编程电压Vps1施加到位于深度擦除区域的具有深度水平1的第一水平区域中的字线WL2和WL6。非易失性存储器装置可以将第二软编程电压Vps2施加到位于深度擦除区域的具有深度水平2的第二水平区域中的字线WL1和WL5。

又例如，随着深度水平增大，非易失性存储器装置可以延长编程时间。非易失性存储器装置(例如，闪存装置)可以如下面的<表7>中所示使深度水平和软编程电压Vps的施加时间不同。

表7

如<表7>中所示，非易失性存储器装置可以在特定时间期间将软编程电压Vps施加到位于深度擦除区域的具有深度水平1的第一水平区域中的字线WL2和WL6，然后可以将通过电压Vpass施加到字线WL2和WL6。非易失性存储器装置可以在比所述特定时间长的时间期间将软编程电压Vps施加到位于深度擦除区域的具有深度水平2的第二水平区域中的字线WL1和WL5。

如参照<表6>和<表7>描述的，非易失性存储器装置可以根据深度水平将深度擦除区域划分为两个或更多个区域。非易失性存储器装置可以根据每个划分区域的深度水平调整软编程电压的电平和施加时间中的至少一个。

图19是示出根据本发明的实施例的选择性地执行块软编程BSP和块软擦除BSE的示例的流程图。参照图19，以与参照图18描述的相同的方式来执行步骤S111至步骤S113。因此，将省略另外的描述以避免冗余。

在步骤S114，非易失性存储器装置(例如，闪存装置)可以对深度擦除区域应用块软擦除BSE。在步骤S115，非易失性存储器装置(例如，闪存装置)可以防止对于正常擦除区域的块软擦除BSE。例如，非易失性存储器装置可以如下面的<表8>中所示来确定深度擦除区域和正常擦除区域，并且可以应用或防止块软擦除BSE。

表8

如参照<表6>描述的，非易失性存储器装置可以确定深度擦除区域的深度水平，并且可以根据深度水平不同地设定施加软擦除电压Ves的程度。例如，非易失性存储器装置可以根据如下面的<表9>中示出深度水平来调整施加软擦除电压Ves的程度。

表9

如<表9>中所示，非易失性存储器装置可以将接地电压Vss施加到位于深度擦除区域的具有深度水平2的第二水平区域中的字线WL1和WL5。非易失性存储器装置可以将高于接地电压Vss的字线电压Vwl施加到位于深度擦除区域的具有深度水平1的第一水平区域中的字线WL2和WL6。

由于字线电压Vwl，所以将软擦除电压Ves比施加到具有深度水平2的字线WL1和WL5更弱地施加到具有深度水平1的字线WL2和WL6。

如参照<表7>描述的，非易失性存储器装置可以确定深度擦除区域的深度水平，并且可以根据深度水平不同地设定施加软擦除电压Ves的程度。例如，非易失性存储器装置可以根据如下面的<表10>中示出的深度水平来调整施加软擦除电压Ves的时间。

表10

如<表10>中所示，非易失性存储器装置可以在特定时间期间将接地电压Vss施加到位于深度擦除区域的具有深度水平1的第一水平区域中的字线WL2和WL6，然后可以使字线WL2和WL6浮置。非易失性存储器装置可以在比所述特定时间长的时间期间将接地电压Vss施加到位于深度擦除区域的具有深度水平2的第二水平区域中的字线WL1和WL5。

如参照<表9>和<表10>描述的，非易失性存储器装置可以根据深度水平将深度擦除区域划分为两个或更多个区域。非易失性存储器装置可以根据每个划分区域的深度水平调整在块软擦除BSE中施加到字线的电压的电平和施加时间中的至少一个。

图20是示出根据本发明的实施例的非易失性存储器装置选择性地允许或禁止块软编程BSP和块软擦除BSE的示例的流程图。参照图20，在步骤S121，非易失性存储器装置(例如，闪存装置)可以检查已选择的存储器块的编程操作或擦除操作的次数。例如，非易失性存储器装置可以检查已选择的存储器块中先前完成的编程操作或擦除操作的次数。

在步骤S122，非易失性存储器装置(例如，闪存装置)可以确定检查到的次数是否大于阈值。例如，可以根据非易失性存储器装置的操作特性来确定阈值。例如，随着对存储器单元执行的擦除操作或编程操作的次数增加，对存储器单元进行擦除或编程的速度会逐渐减小。

例如，在存储器单元的浮栅中捕获的电荷漏出(或放电)的速度或者在存储器单元的浮栅中捕获电荷的速度会下降。在对存储器单元执行擦除操作或编程操作的次数大于特定次数的情况下，对存储器单元进行擦除或编程的速度会阶梯式地急剧下降。之后，对存储器单元进行擦除或编程的速度可以再次逐渐增大。

可以根据所述特定次数来确定阈值。例如，可以将阈值设定为与所述特定次数相同或相似的值。例如，可以对存储器块设定相同的阈值，或者可以对存储器块分别设定不同的阈值。

当在步骤S122确定检查到的次数大于阈值时，在步骤S123，非易失性存储器装置可以禁止块软编程BSP或块软擦除BSE。

当在步骤S122确定检查到的次数不大于阈值时，在步骤S124，非易失性存储器装置可以允许块软编程BSP或块软擦除BSE。

在实施例中，在擦除速度或编程速度下降的情况下，不会发生过擦除问题或过编程问题。当擦除速度或编程速度下降时，通过禁止并省略块软编程BSP或块软擦除BSE，可以提高非易失性存储器装置的擦除操作的速度。

图21是示出根据本发明的实施例的非易失性存储器装置选择性地允许或禁止块软编程BSP和块软擦除BSE的另一示例的流程图。参照图21，在步骤S131，非易失性存储器装置(例如，闪存装置)可以检查擦除已选择的存储器块所花费的时间。

例如，非易失性存储器装置可以检查先前刚刚对已选择的存储器块执行的擦除操作所需的时间。非易失性存储器装置可以检查先前刚刚对已选择的存储器块执行的擦除操作中重复的循环次数。

当在步骤S132确定检查到的时间大于阈值时，在步骤S133，非易失性存储器装置可以禁止块软编程BSP或块软擦除BSE。

当在步骤S132确定检查到的时间不大于阈值时，在步骤S134，非易失性存储器装置可以允许块软编程BSP或块软擦除BSE。

在上述实施例中，分别提及0V和接地电压Vss。然而，0V和接地电压Vss可以指示同一电平的电压。也就是说，接地电压Vss可以为0V。另外，可以将具有与0V相似的电平的低电压(例如，范围为-1V至1V的电压)或接地电压Vss施加到已选择的存储器块的位线BL、字线WL、地选择线GSL或体区域，这被描述为对它们施加0V或接地电压Vss。

在上述实施例中，通过使用详细的数值来描述电压的电平。然而，本发明不限于上述详细的数值。

根据前面的描述，在本发明中的方法可以抑制在擦除操作之后由过擦除的存储器单元导致的阈值电压轮廓的扩大，从而增加在擦除操作之后执行的编程操作的稳定性。

鉴于上述教导，本发明的许多修改和变化是可以的。因此，将理解的是，在所附权利要求的范围内，本发明可以以除了在此具体描述的方式之外的方式来实施。

Claims (20)

1.一种操作非易失性存储器装置的方法，所述非易失性存储器装置具有多个块，所述多个块由多个存储器串形成，在存储器串中，多个存储器单元串联连接并沿着与基底垂直的方向堆叠，通过在擦除所述多个存储器单元之后执行的编程操作对每个存储器串中的存储器单元进行编程，所述方法包括下述步骤：

擦除保存在已选择的存储器块中的存储器单元中的数据；

在已选择的存储器块的深度擦除区域中，将软编程电压施加到字线中的与被擦除的存储器单元的一部分结合的一部分；以及

在已选择的存储器块的正常擦除区域中，将通过电压施加到字线中的与被擦除的存储器单元的其余部分结合的其余部分。

2.如权利要求1所述的方法，所述方法还包括：

通过在已选择的存储器块中采用软擦除电压，对被擦除的存储器单元的所述一部分执行软擦除操作。

3.如权利要求2所述的方法，其中，软编程电压低于在存储器单元的编程操作中采用的电压，软擦除电压低于在擦除操作中采用的擦除电压。

4.如权利要求1所述的方法，在已选择的存储器块的深度擦除区域中，将软编程电压施加到字线的与被擦除的存储器单元的一部分结合的一部分的步骤包括：

在深度擦除区域的第一水平区域中，将第一软编程电压施加到字线的与被擦除的存储器单元的第一部分结合的第一部分；以及

在深度擦除区域的第二水平区域中，将第二软编程电压施加到字线的与被擦除的存储器单元的第二部分结合的第二部分。

5.如权利要求1所述的方法，在已选择的存储器块的深度擦除区域中，将软编程电压施加到字线的与被擦除的存储器单元的一部分结合的一部分的步骤包括：

在第一时间期间，在深度擦除区域的第一水平区域中，将软编程电压施加到字线的与被擦除的存储器单元的第一部分结合的第一部分；以及

在第二时间期间，在深度擦除区域的第二水平区域中，将软编程电压施加到字线的与被擦除的存储器单元的第二部分结合的第二部分。

6.如权利要求1所述的方法，其中，根据每个存储器单元距基底的距离来确定深度擦除区域和正常擦除区域。

7.如权利要求6所述的方法，其中，具有距基底较长距离的存储器单元属于正常擦除区域，具有距基底较短距离的存储器单元属于深度擦除区域。

8.如权利要求1所述的方法，其中，具有较大宽度的柱的存储器单元属于正常擦除区域，具有较小宽度的柱的存储器单元属于深度擦除区域。

9.如权利要求1所述的方法，所述方法还包括：

在编程操作或擦除操作执行阈值次数之后，禁止软编程电压的施加和通过电压的施加，

其中，擦除操作包括擦除保存在存储器单元中的数据。

10.如权利要求1所述的方法，所述方法还包括：

在先前执行的擦除操作所耗时间大于阈值时，禁止软编程电压的施加和通过电压的施加，

其中，擦除操作包括擦除保存在存储器单元中的数据。

11.如权利要求1所述的方法，其中，根据深度水平将深度擦除区域划分为两个或更多个区域；以及

其中，根据每个划分的区域的深度水平来调整软编程电压的电平和施加时间中的至少一个。

12.如权利要求11所述的方法，所述方法还包括：

通过在已选择的存储器块中采用软擦除电压，对被擦除的存储器单元的所述其余部分执行软擦除操作，

其中，根据每个划分的区域的深度水平来调整施加到字线的所述一部分的电压。

13.一种非易失性存储器装置，所述非易失性存储器装置包括：

多个存储器块，包括多个存储器串，每个存储器串包括串联连接并且沿着垂直于基底的方向堆叠的多个存储器单元；

行解码器，通过字线连接到存储器串；以及

页缓冲器，通过位线连接到存储器串，

其中，所述多个存储器单元中的每个属于正常擦除区域或者深度擦除区域，以及

其中，在擦除操作期间，在擦除所述多个存储器单元之后，对属于深度擦除区域的深度擦除的存储器单元进行软编程。

14.如权利要求13所述的非易失性存储器装置，其中，行解码器被配置为将软编程电压施加到与属于深度擦除区域的深度擦除的存储器单元连接的字线，并将通过电压施加到与属于正常擦除区域的正常存储器单元连接的字线。

15.如权利要求13所述的非易失性存储器装置，其中，在擦除操作期间，在对属于深度擦除区域的深度擦除的存储器单元进行软编程之后，对深度擦除的存储器单元进行软擦除。

16.如权利要求15所述的非易失性存储器装置，其中，在对深度擦除的存储器单元进行软编程期间，行解码器被配置为对与属于深度擦除区域的深度擦除的存储器单元连接的字线施加接地电压，并且浮置与属于正常擦除区域的正常存储器单元连接的字线。

17.如权利要求13所述的非易失性存储器装置，其中，所述多个存储器单元根据所述多个存储器单元中的每个的柱的宽度或距基底的距离而属于正常擦除区域或者深度擦除区域。

18.一种非易失性存储器装置，所述非易失性存储器装置包括：

多个存储器块，包括多个存储器串，每个存储器串包括串联连接并且沿着垂直于基底的方向堆叠的多个存储器单元；

行解码器，通过字线连接到存储器串；以及

页缓冲器，通过位线连接到存储器串，

其中，当编程操作或擦除操作的次数小于阈值时，在擦除操作期间，对所述多个存储器单元进行擦除然后进行软编程。

19.如权利要求18所述的非易失性存储器装置，其中，当编程操作或擦除操作的次数不小于阈值时，在擦除操作期间，对所述多个存储器单元进行擦除并且不进行软编程。

20.一种非易失性存储器装置，所述非易失性存储器装置包括：

多个存储器块，包括多个存储器串，每个存储器串包括串联连接并且沿着垂直于基底的方向堆叠的多个存储器单元；

行解码器，通过字线连接到存储器串；以及

页缓冲器，通过位线连接到存储器串，

其中，当先前执行擦除操作所耗时间小于阈值时，在擦除操作期间，对所述多个存储器单元进行擦除然后进行软编程。

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