CN105453183A - 针对3d非易失性存储器的动态擦除电压步长选择 - Google Patents

Abstract

提供了用于以下述方式对3D堆叠式非易失性存储器设备中的存储器单元进行擦除的技术，该方式避免随着编程-擦除周期的积累导致的擦除速度减小而延长擦除时间。特别地，可以设定擦除脉冲的步长，其为编程-擦除周期的数量的函数，例如由编程-擦除周期的计数、编程期间的循环计数、或初始编程电压来指示，其中，编程期间的循环计数是编程速度的函数，初始编程电压是编程速度的函数。此外，该擦除操作可以引起在不同字线层中的存储器单元的擦除速度不同。

Description

针对3D非易失性存储器的动态擦除电压步长选择

背景技术

本发明涉及用于对3D非易失性存储器设备中的存储器单元进行擦除的技术。

近来，已经提出了使用3D堆叠式存储器结构的超高密度存储设备，有时将这样的存储器结构被称为位成本可扩展(BiCS)架构。例如，3DNAND堆叠式存储器设备可以由交替的导电层和电介质层的阵列来形成。在这些层中钻有存储器孔以同时限定很多存储层。然后通过使用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管形或U形NAND串(P-BiCS)包括一对存储器单元的竖直列，这些竖直列在两个存储器孔中延伸并且通过底部背栅而被连接。存储器单元的控制栅极由导电层提供。然而，在操作这样的存储器设备时存在各种挑战。

附图说明

相同附图标记的元件指不同附图中的共有部件。

图1A是3D堆叠式非易失性存储器设备的透视图。

图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。

图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现方式，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。

图2B描绘了图2A的块200，其示出了示例字线子集WL23D-SB和WL23S-SB以及示例位线子集BL-SB0和BL-SB1。

图2C描绘了图2A的块200，其示出了NAND串的示例集合210-215。

图2D描绘了存储器孔的横截面宽度，其在顶部附近向外张开到最宽区域然后朝向底部逐渐变细。

图2E描绘了与图2D对应的、在字线层(WLL)的堆叠中的存储器孔直径的变化。

图2F描绘了图2C的示例NAND串NS0，其中，具有基于图2D的类似存储器孔直径的存储器单元被成组布置。

图2G描绘了图2C的示例NAND串NS0、NS0-1、NS0-2、…、NS0-14。

图2H描绘了堆叠230的实施方式，其示出了沿线220图2A的块200的部分209的横截面图。

图3A描绘了图2H的列C0的区域236的近视图，其示出了SG层中的漏极侧选择栅极晶体管SGD和字线层WLL23中的存储器单元MC。

图3B描绘了图3A的列C0的横截面图。

图4描绘了针对图2A的NAND串子块NS-SB0至NS-SB3的电路301的一个实施方式。

图5A描绘了用于基于编程-擦除周期量来擦除存储器单元的处理。

图5B描绘了根据图5A的步骤502的、保持指示编程-擦除周期量的数据的处理的示例。

图5C描绘了根据图5A的步骤504的擦除处理的示例，其中，基于指示编程-擦除周期量的数据来确定步长。

图5D描绘了根据图5A的步骤504的擦除处理的另一示例，其中，基于初始擦除脉冲之后的阈值电压分布来确定后续擦除脉冲的步长。

图6A描绘了根据图5B的步骤516的、对Vpgm_initial进行最优化的示例编程操作的流程图。

图6B描绘了用于在对下部页数据和上部页数据进行编程时执行图6A的编程操作的示例处理。

图6C描绘了根据图6B的步骤610的示例处理，其中，在第一遍编程中将下部页数据编程至存储器单元的初始集合并且确定编程循环计数。

图6D描绘了根据图6C的步骤629的示例处理，其中，在第二遍编程中使用基于编程循环计数的Vpgm_initial将上部页数据编程至存储器单元的初始集合。

图6E描绘了根据图6B的步骤612的示例处理，其中，在单遍编程中使用基于编程循环计数的Vpgm_initial将下部页数据和上部页数据编程至存储器单元的剩余集合。

图7A和图7B描绘了具有四个数据状态的一遍编程操作。

图8A至图8C描绘了具有四个数据状态的两遍编程操作。

图8D描绘了在从图8A转换至图8B的情况下根据图6A的步骤602的、用于确定给存储器单元的初始集合中的最快速存储器单元编程初始量所需的编程循环的计数的处理。

图9A描绘了根据图6C的、用于对存储器单元的初始集合中的下部页数据进行编程的编程电压和验证电压，其中，使用相对较低的初始Vpgm(Vpgm_low)以及相对高的Vpgm步长dVpgm_high。

图9B描绘了根据图6D的用于在第二遍编程中对上部页数据进行编程或者根据图6E的用于在单遍编程中同时地对下部页数据和上部页数据进行编程的编程电压和验证电压，其中，Vpgm_initial是基于编程循环计数并且使用相对小的Vpgm步长dVpgm_low。

图9C描绘了根据图5C的擦除操作中的一系列擦除脉冲和验证脉冲。

图9D描绘了根据图5D的擦除操作中的一系列擦除脉冲和验证脉冲。

图10A描绘了具有四个数据状态的阈值电压(Vth)分布，其示出了读取电压和验证电压。

图10B-10D描绘了在根据图5D的擦除操作期间图10A的Vth分布的变化。

图11A-11E描绘了在根据图5C的擦除操作期间图10A的Vth分布的变化。

图12A-12E描绘了与图9C和图9D一致的、在擦除操作的擦除-验证迭代的擦除部分中的电压。

图13A-13C描绘了与图9C和图9D一致的、在擦除操作的擦除-验证迭代的验证部分中的电压。

图14A是描绘了针对新的存储器设备和针对经循环的存储器设备的阈值电压相对擦除电压的观察到的行为的图。

图14B是描绘了与图14A一致的、作为编程-擦除周期的函数的阈值电压/擦除电压的斜率的变化的观察到的行为和控制设置的图。

图14C是描绘了作为循环计数的函数的阈值电压/擦除电压的斜率的变化的控制设置的图。

图14D是描绘了作为Vpgm_initial的函数的阈值电压/擦除电压的斜率的变化的控制设置的图。

图14E是描绘了作为编程-擦除周期的函数的擦除电压的步长dVerase的控制设置的图。

图14F是描绘了作为在编程操作期间确定的循环计数的函数的擦除电压的步长dVerase的控制设置的图。

图14G是描绘了作为在编程操作期间确定的Vpgm_initial的函数的擦除电压的步长dVerase的控制设置的图。

图14H是描绘了作为进行初始量的编程所需的多个编程循环的数量的函数的Vpgm_ref的观察到的行为以及控制设置的图。

图14I是描绘了作为Dmh的函数的进行初始量的编程所需的多个编程循环的数量的观察到的行为的图。

图14J是描绘了作为编程-验证(p/e)周期的函数的进行初始量的编程所需的多个编程循环的数量的观察到的行为的图。

具体实施方式

提供了用于以下述方式对3D堆叠式非易失性存储器设备中的存储器单元进行擦除的技术，该方式随编程-擦除周期(p-e周期)积累而引起存储器设备中的变化。该技术避免能够由过擦除引起的退化，同时避免随着p-e周期的积累导致的擦除速度减小而延长擦除时间。

在这样的存储器设备中，沿存储器孔形成存储器单元，存储器孔延伸通过堆叠中的交替的导电层(字线层)和电介质层。存储器单元通常以NAND串布置。每个NAND串具有单独的薄多晶硅本体作为沟道，其中，沟道的偏压可以通过位线(BL)、源极线(SL)、漏极侧选择栅极(SGD)和源极侧选择栅极(SGS)电压来控制。在擦除操作期间，将SGD晶体管和/或SGS晶体管偏置以引起本体中的栅极感应漏极漏(GIDL)电流，该电流对本体进行充电，例如升高其电压。例如，可以对位线和/或源极线施加擦除电压。同时，使导电层的电压浮置。当本体处于完全充电状态时，将导电层的电压迅速地向下驱动至诸如0V的低电平以创建跨隧道氧化物的电场，这使得空穴从存储器单元的本体被注入到电荷捕获层，从而导致朝向擦除-验证电平的大Vth降级。在一些方法中，可以在连续的迭代中重复该处理直到满足擦除-验证条件为止。此外，在每个连续的迭代中可以将擦除电压以步长逐级升高。

此外，擦除操作可以是单侧或双侧。在双侧擦除中，分别经由位线和源极线对SGD晶体管和SGS晶体管施加擦除电压，使得在每个NAND串的漏极端和源极端处生成GIDL。在单侧擦除中，经由位线对SGD晶体管施加擦除电压以使得在每个NAND串的漏极端生成GIDL。

因此，对3D堆叠式非易失性存储器设备的擦除操作显著不同于对2DNAND结构的擦除操作，在对2DNAND结构的擦除操作中，对p阱衬底施加对于所有NAND串共有的擦除电压。另一不同是：与2DNAND相比，对于3DNAND，由于3DNAND中对沟道进行充电所需的时间，擦除脉冲可能会更长。

已经发现存储器单元退化非常容易受擦除深度的影响。特别地，过擦除能够显著地降低存储器单元的耐久性。可以使用相对小的擦除电压步长来避免过擦除。同时，证据显示在大量的编程-擦除循环之后，存储器单元的擦除速度减小以及擦除斜率(阈值电压的变化与擦除电压的变化的比率，或dVth/dVerase)也变得更小。这些变化能够增大要完成擦除操作所需的擦除循环(或擦除-验证迭代)的数量。因此，总的擦除时间会变得不可接受地长。

本文中提供的技术通过随存储器设备变得被循环来调节擦除电压步长(dVerase)来应对上文提及的问题。在一种方法中，保持指示p-e周期的数量的数据。例如，该数据可以是存储器单元的块或其他单位的p-e周期的计数(“热计数”)。诸如状态机的控制器可以使用该数据来确定在擦除操作开始处的最优擦除电压步长(dVerase)。步长可以随p-e周期的计数增加而动态地增大。

在另一方法中，指示p-e周期的数量的数据是从编程操作开始的循环计数，和/或基于循环计数的初始编程电压Vpgm_initial。循环计数是给存储器单元的初始集合中的最快速存储器单元编程初始量所需的编程循环(或编程-验证迭代)的数量。可以针对存储器单元的每个字线层或者针对具有共有存储器孔直径的字线层组确定分开的循环计数，并且可以将分开的循环计数存储在存储器单元内的特定非易失性位置或者存储在分开的数据寄存器中。随着存储器设备变得被循环，编程速度增大使得循环计数减小。因此，相对较低的循环计数或较低的Vpgm_initial指示相对较大的p-e周期的数量。循环计数被保持作为智能验证方案的一部分以随积累的p-e周期导致的存储器设备的编程速度增大而动态地更新Vpgm_initial。

因为循环计数和Vpgm_initial已经可用，所以可以无成本地在擦除操作期间使用它们。循环计数或Vpgm_initial或者从其得出的相关联的值为p-e周期的数量的强指示器。

在另一方法中，在初始擦除电压(Verase_initial_a)被施加至NAND串之后，控制器确定擦除操作期间的最优擦除电压步长(dVerase2)。在该智能擦除验证方案中，针对在施加初始擦除电压之后引起的存储器单元的Vth分布来确定度量。度量可以指示Vth分布的上尾与擦除-验证电压之间的以伏特计的距离。当该度量相对较大时，存储器单元具有到达到擦除状态的相对较长的路。因此，第二擦除电压应该相对较大。此外，当p-e周期的数量相对较大时，第二擦除电压仍应该相对较大。为了实现这个，控制可以确定作为p-e周期的函数的斜率(dVth/dVerase)、根据度量/斜率确定作为p-e周期的函数的步长(dVerase2)，以及基于Verase_initial_a+dVerase2来确定第二擦除电压(Verase2_a)。通过考虑p-e周期的数量提高了第二擦除电压的准确度。在没有该方法的情况下，第二擦除电压将会低于最优值。

以下论述提供了存储器设备的构造以及应对上文提及的问题的相关擦除技术的细节。

图1A是3D堆叠式非易失性存储器设备的透视图。存储器设备100包括衬底101。在衬底上是存储器单元的示例块BLK0和BLK1以及具有供块使用的电路的外围区域104。衬底101还可以承载这些块下的电路以及携带电路的信号的以导电路径形式被图案化的一个或更多个下部金属层。这些块形成在存储器设备的中间区域102中。在存储器设备的上部区域103中，一个或更多个上部金属层以导电路径形式被图案化以携带电路的信号。每个块包括存储器单元的堆叠区，在该堆叠区中该堆叠的交替层级表示字线。在一种可能的方法中，每个块具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层以形成至导电路径的连接。尽管描述了两个块作为示例，但是可以使用在x方向和/或y方向上延伸的附加块。

在一种可能的方法中，在x方向上的平面的长度表示至字线的信号路径在一个或更多个上部金属层中延伸的方向(字线方向或SGD线方向)，以及在y方向上的平面的宽度表示至位线的信号路径在一个或更多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。

图1B是图1A的3D堆叠式非易失性存储器设备100的功能框图。存储器设备100可以包括一个或更多个存储器管芯108。存储器管芯108包括存储器单元的3D(三维)存储器阵列126，例如包括块BLK0和BLK1、控制电路110以及读/写电路128。存储器阵列126经由行解码器124通过字线以及经由列解码器132通过位线可寻址。读/写电路128包括多个感测块130(感测电路)，并且允许并行地对一页存储器单元进行读取或编程。通常，控制器122与一个或更多个存储器管芯108一样包括在同一存储器设备100(例如，可移动存储卡)中。命令和数据经由线路120在主机与控制器122之间以及经由线路118在控制器与一个或更多个存储器管芯108之间传输。

控制电路110与读/写电路128协作以对存储器阵列126执行存储操作，并且控制电路110包括状态机112、片上地址解码器114以及电力控制模块116。状态机112提供存储器操作的芯片级控制。片上地址解码器114提供由主机或存储器控制器使用的地址至由解码器124和132使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间供给字线和位线的电力和电压。电力控制模块116可以包括用于WLL和WLL部分的驱动器、漏极侧选择栅极驱动器和源极侧选择栅极驱动器(例如，称为诸如NAND串的存储器单元的串的漏极侧或端和源极侧或端)以及源极线。在一种方法中，感测块130可以包括位线驱动器。

还可以提供用于编程-擦除(p-e)周期的计数的存储位置113。该计数可以例如在每次存储器阵列126中进行擦除操作时增大。存储位置115用于循环计数和/或Vpgm_initial的当前值，其中，这些参数可以随p-e周期增大导致的存储器阵列改变的编程性能而被动态地更新。例如，存储位置可以使用数据寄存器。

在一些实现方式中，可以将部件中的一些部件进行组合。在各种设计中，可以将除存储器阵列126之外的部件中的一个或更多个部件(单独地或组合地)看作至少一个控制电路。例如，控制电路可以包括下述中的任一个或其组合：控制电路110、状态机112、解码器114/132、电力控制模块116、感测块130、读/写电路128和控制器122等。

在另一方法中，非易失性存储器系统使用双行/列解码器以及读/写电路。各个外围电路对存储器阵列126的访问在该阵列的相对侧以对称方式来实现，使得每侧的访问线和电路的密度减小了一半。因此，将行解码器分成两个行解码器以及将列解码器分成两个列解码器。类似地，将读/写电路分成从底部连接至位线的读/写电路以及从存储器阵列126的顶部连接至位线的读/写电路。以这种方式，读/写模块的密度减小了一半。

还可以使用除NAND闪存存储器之外的其他类型的非易失性存储器。

图2A描绘了块200的U形NAND实施方式的顶视图，作为图1A中的BLK0的示例实现方式，其示出了示例SGD线子集SGDL-SB0和SGDL-SB1。该视图具有堆叠中的多个WLL之中的代表层。还参照图2H，该堆叠包括交替的电介质层和导电层。电介质层包括D0至D25，并且可以由例如SiO2制成。导电层包括：作为背栅层的BG；作为WLL的WLL0至WLL23(例如，在该层处至存储器单元的控制栅极的导电路径)；以及作为选择栅极层的SG(例如至NAND串的选择栅极晶体管的控制栅极的导电路径)。例如在具有24个WLL的示例中，图2A的字线层(WLL)可以表示WLL0至WLL23中的任一个。例如，导电层可以包括掺杂多晶硅或金属硅化物。可以向背栅施加5-10V的示例电压以保持连接漏极侧列和源极侧列的导通状态。

对于每个块，WLL被划分成两个WLL部分202和204。每个块包括缝隙图案。缝隙是在堆叠中竖直延伸的空隙，通常从在底部的蚀刻终止层至少至堆叠的顶层。可以用绝缘材料填充缝隙以使字线层部分互相绝缘。缝隙206是单个连续缝隙，其在块中以锯齿形(zig-zag)图案延伸以使得块被划分成互相绝缘的两个部分202和204。由于可以独立地驱动WLL部分，因此本方法可以在控制存储器单元时提供更大的灵活性。

每个块包括用圆圈表示的柱状行，例如竖直的存储器孔或柱。每行表示图中的列的竖直组。存储器孔在堆叠中竖直地延伸，并且包括诸如在竖直NAND串中的存储器单元。沿线220的存储器单元的示例列包括C0至C11。该图表示简化情况，因为，通常会使用更多多行的存储器孔，它们延伸至图中的右边和左边。此外，附图不一定按比例绘制。存储器单元列可以以诸如子块的子集来布置。

存储器单元的子集可以具有不同的类型，诸如WL子集、SGD线子集和BL子集。

结合图2H更详细地描绘块的部分209。

图2B描绘了图2A的块200，其示出了示例字线子集WL23D-SB和WL23S-SB以及示例位线子集BL-SB0和BL-SB1。该示例假定描绘WLL23层。WLL23S-SB是与在每个U形NAND串的源极侧的一个(例如，恰好一个)存储器单元通信的WLL部分，WLL23D-SB是与在每个U形NAND串的漏极侧的一个(例如，恰好一个)存储器单元通信的WLL部分。

在使用U形NAND串时，每个SGD线子集可以包括存储器单元列的两个相邻行。在子集中，相邻行被缝隙分隔开。在缝隙的一侧的存储器单元列是NAND串的漏极侧列(例如，图2H中的C0、C3、C4和C7)，在缝隙的另一侧的存储器单元列是NAND串的源极侧列(例如，图2H中的C1、C2、C5和C6)。注意，两个漏极侧列之间的两个源极侧列的图案在y方向上重复。

字线驱动器可以向WLL部分202和204独立地提供电压波形。

附图不按比例绘制并且未示出所有存储器列。例如，对于块中总共384k个存储器列的情况，更实际的块可以如所示出的那样在y方向上具有12个存储器列，但是在x方向上具有诸如32k的很大数量的存储器列。对于U形NAND串，在该示例中提供了192k个NAND串。对于直NAND串，在该示例中提供了384k个NAND串。假设每列具有24个存储器单元，则该集合中具有384k×24＝9,216k个存储器单元。

结合图2G以下进一步描述块200的NAND串的集合210。这表示具有由公共SGD线控制的SGD晶体管的NAND串的集合。在一种方法中，这还表示被编程的存储器单元的单位。还描绘了NAND串的附加集合211-215。

图2C描绘了图2A的块200，其示出了NAND串的示例集合210-215。NAND串的集合210包括诸如图2F中描绘的示例NAND串NS0以及如在图2G中描绘的示例存储器单元MCD23-0、MCD23-1、MCD23-2、…、MCD23-14。在该标记法中，“MC”表示存储器单元，“D”表示NAND串的漏极侧，以及编号(0、1、2、…、14)表示NAND串的编号，其基于NAND串在堆叠中的位置。还描绘了NAND串NS1、NS2和NS3(例如参见图2B)。

图2D描绘了存储器孔的横截面宽度，其在顶部附近向外张开到最宽区域，然后朝向底部逐渐变细。存储器孔直径(Dmh)可以沿如中心轴CA所表示的存储器孔的长度变化。存储器孔直径可以根据用于创建存储器孔的处理而以不同方式变化。在该示例中，存储器孔在顶部附近向外张开到最宽区域，然后朝向底部逐渐变细。假设存储器孔直径对于块中的存储器孔的集合以类似方式变化，使得直径在WLL内类似，但是在不同WLL中不同。存储器孔直径是堆叠中的z坐标(标高或高度)的函数。在另一可能的配置中，存储器孔从顶部到底部均匀地逐渐变细。

图2E描绘了与图2D对应的、在WLL的堆叠中的存储器孔直径(Dmh)的变化。通常，Dmh在竖直方向上在WLL的堆叠中变化。水平轴表示从底部字线到顶部字线范围的堆叠中的距离。如所提及的，直径倾向于朝向堆叠的底部减小。DMh范围从最小直径Dmh_min到最大直径Dmh_max。预期Dmh在存储器设备中的不同存储器孔中一致地变化。

如结合图3A和图3B下面进一步说明的那样，Dcore是存储器孔的芯区域的直径并且倾向于随Dmh变化，Wono+ch是ONO区域的宽度与沟道区域的宽度之和。Wono+ch倾向于在存储器孔中均匀，因为这些材料在形成存储器孔之后才沉积在存储器孔的侧壁上。

图2F描绘了图2C的示例NAND串NS0，其中，具有基于图2D的类似存储器孔直径的存储器单元被成组布置。示例NAND串具有漏极侧260和源极侧261，漏极侧260在位线(BL)与背栅(BG)之间延伸，源极侧261在源极线(SL)与BG之间延伸。漏极侧包括SGD晶体管和由控制栅极CGD0至CGD23表示的存储器单元。源极侧包括SGS晶体管和由控制栅极CGS0至CGS23表示的存储器单元。控制栅极由相应字线层提供。可选地，可以在每侧上提供一个或更多个伪晶体管(dummytransistor)。

图2G描绘了NAND串的集合210的图2C的示例NAND串NS0、NS0-1、NS0-2、…、NS0-14。存储器单元的集合SetD-23包括WLL23处的NAND串的集合的漏极侧的所有存储器单元，包括MCD23-0、MCD23-1、MCD23-2、…、MCD23-14。这些存储器单元与具有相对较宽的直径的相应存储器孔MH0、MH0-1、MH0-2、…、MH0-14的部分相邻，因此可以在编程和感测操作中被类似地处理。存储器单元的另一示例集合SetD-0包括WLL0处的NAND串的漏极侧的所有存储器单元，包括MCD0-0、MCD0-1、MCD0-2、…、MCD0-14。这些存储器单元与具有相对较窄的直径的相应存储器孔的部分相邻，因此可以在编程和感测操作中被类似地处理。可以在WLL中的每个WLL处的NAND串的集合中定义存储器单元的附加集合。

存储器孔的部分被描述为与图2F的组一致具有变化的直径。例如，MH0包括部分286、270、274、278和282，MH0-1包括部分287、271、275、279和283，MH0-2包括部分288、272、276、280和284，MH0-14包括部分289、273、277、281和285。G0包括部分282-285，G1包括部分278-281，G2包括部分274-277以及286-289，G3包括部分274-277。作为简化情况，存储器孔直径(Dmh)被示出为以均匀步长减小。在实践中，存储器孔直径倾向于如图2D中所示的一样逐步地变化。

图2H描绘了堆叠230的实施方式，其示出了沿线220的图2A的块200的部分209的横截面图。在一种方法中，WLL具有均匀厚度并且存储器孔具有另一均匀厚度。Lcg表示存储器单元的控制栅极长度，其与每个WLL的厚度或高度相同。描述多层堆叠中的存储器单元列C0至C7。堆叠230包括衬底101、衬底上的绝缘膜250以及在绝缘膜上的作为导电层的背栅层BG。在U形NAND串的存储器单元列对的下面的背栅的部分中设置有沟槽。在沟槽中还设置有被设置在这些列中以形成存储器单元的材料层，并且用半导体材料填充沟槽中的剩余空间以提供连接这些列的连接部分263至266。从而背栅连接每个U形NAND串的两个列。例如，NS0(NS＝NAND串)包括列C0和C1以及连接部分263，并且具有漏极端232和源极端240。NS1包括列C2和C3以及连接部分264，并且具有漏极端244和源极端242。NS2包括列C4和C5以及连接部分265。NS3包括列C6和C7以及连接部分266。

作为参考，描绘与C0对应的来自图2G的MH0。即使存储器孔被填充，也认为存储器孔存在于最终的存储器设备中。作为图2G的窄-宽-窄外形的简化，将存储器孔示出为从堆叠的顶部237至底部238变得逐渐和逐步地更窄。存储器孔为柱状，并且至少从多个WLL的顶部字线层(WLL23)延伸到多个WLL的底部字线层(WLL0)。

源极线SL0连接至两个相邻存储器串NS0和NS1的源极端240和242。SL0还连接至在x方向上NS0和NS1后面的其他存储器串的集合。注意，堆叠230中的附加U形NAND串(例如，来自图2G的NS0-1、NS0-2、…、NS0-14)在SGD线方向上，例如沿着x轴在横截面中描绘的U形NAND串后面延伸。U形NAND串NS0至NS3各自在不同SGD线子集中，但是在共有BL子集中。

还描绘来自图2A的缝隙206作为示例。在横截面中，看到多个缝隙部分，其中每个缝隙部分在U形NAND串的漏极侧列与源极侧列之间。还描绘位线BL0的一部分。

图3A描绘了图2H的列C0的区域236的近视图，其示出了SG层中的漏极侧选择栅极晶体管SGD和字线层WLL23中的存储器单元MC。字线层WLL0-WLL23和电介质层D0-D24在堆叠中交替地延伸。SG层在D24与D2之间。每个WLL具有漏极侧部分和源极侧部分。例如，与图2B一致，WL23S-SB是WLL23的源极侧子块，WL23D-SB是WLL23的漏极侧子块。在每个WLL中，对角线图案化的区域表示源极侧子块，而未图案化的区域表示漏极侧子块。

该区域还示出了电介质层D23至D25的部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积所沉积的氧化物-氮化物-氧化物(O-N-O)层和多晶硅层。例如，可以沉积阻挡氧化物(BOX)作为层296，可以沉积诸如作为电荷捕获层(CTL)的SiN的氮化物作为层297，可以沉积隧道氧化物(TNL)作为层298，以提供O-N-O层。此外，可以沉积多晶硅本体或沟道(CH)作为层299，以及可以沉积芯填料电介质作为区域300。遍及这些列类似地形成附加的存储器单元。Dmh表示存储器孔直径，Dcore表示芯直径，如结合图2E论述的那样，二者可以沿存储器孔的长度或纵向轴变化。Lcg3表示WLL23的厚度以及WLL23中的每个存储器单元的控制栅极长度。还描绘了先前论述的Wono+ch。

在对存储器单元进行编程时，将电子储存在与存储器单元相关联的CTL的部分中。例如，在MC的CTL297中用“-”符号表示电子。这些电子从沟道并且通过TNL被吸进CTL中。存储器单元的Vth与储存的电荷量成比例地增加。如所提及的，随着经历附加p-e周期，电子可以变成被捕获在CTL中。这使得擦除速度更慢。

存储器孔中的每个被填充有包括阻挡氧化物层、电荷捕获层、隧穿层和沟道层的多个环状层，。存储器孔中的每个的芯区域被填充有本体材料，并且多个环状层在芯区域与存储器孔中的每个存储器孔中的WLL之间。此外，基于假设Wono+ch固定，存储器孔的直径(Dmh)基于芯区域的直径(Dcore)的变化而沿存储器孔变化，其中，Dcore+Wono+ch＝Dmh。

图3B描绘了图3A的列C0的横截面图。在一种可能的方法中，除呈逐渐变细的圆柱形的型芯填料之外，每层都是环形的。

图4描绘了针对图2A的NAND串的示出性示例集合(或子块)210-215的电路301的一个实施方式。作为简化情况，每列设置了四个存储器单元。集合NS-SB0包括NS0、…、NS0A，集合NS-SB1包括NS1、…、NS1A，集合NS-SB2包括NS2、…、NS2A，以及集合NS-SB3包括NS3、…、NS3A。每个NAND串沿相应存储器孔具有存储器单元。例如，NS-SB0包括存储器孔MH0、…、MH0A，NS-SB1包括存储器孔MH1、…、MH1A，NS-SB2包括存储器孔MH2、…、MH2A，以及NS-SB3包括存储器孔MH3、…、MH3A。

NAND串NS0、NS1、NS2和NS3与BL-SB0(第一位线子块)中的位线BL0(第一位线)通信，NAND串NS0A、NS1A、NS2A和NS3A与BL-SB1(第二位线子块)中的位线BL1(第二位线)通信。在该示例中，每个NAND串包括具有四个存储器单元和SGD晶体管的漏极侧列，以及具有四个存储器单元和SGS晶体管的源极侧列。被填充的圆圈(filledincircle)指示NAND串的漏极侧的选择晶体管的控制栅极和存储器单元。空心圆圈表示NAND串的源极侧的选择晶体管的控制栅极和存储器单元。

例如，NS0具有：包括存储器单元M00、M01、M02和M03以及SGD晶体管SGD0的漏极侧列C0D；以及包括存储器单元M10、M11、M12和M13以及SGS晶体管SGS0的源极侧列C0S。NS1具有：包括存储器单元M30、M31、M32和M33以及SGD晶体管SGD1的漏极侧列C1D；以及包括存储器单元M20、M21、M22和M23以及SGS晶体管SGS1的源极侧列C1S。NS2具有：包括存储器单元M40、M41、M42和M43以及SGD晶体管SGD2的漏极侧列C2D；以及包括存储器单元M50、M51、M52和M53以及SGS晶体管SGS2的源极侧列C2S。NS3具有：包括存储器单元M70、M71、M72和M73以及SGD晶体管SGD3的漏极侧列C3D；以及包括存储器单元M60、M61、M62和M63以及SGS晶体管SGS3的源极侧列C3S。

类似地，NS0A具有：包括存储器单元M00A、M01A、M02A和M03A以及SGD晶体管SGD0A的漏极侧列C0DA；以及包括存储器单元M10A、M11A、M12A和M13A以及SGS晶体管SGS0A的源极侧列C0SA。NS1A具有：包括存储器单元M30A、M31A、M32A和M33A以及SGD晶体管SGD1A的漏极侧列C1DA；以及包括存储器单元M20A、M21A、M22A和M23A以及SGS晶体管SGS1A的源极侧列C1SA。NS2A具有：包括存储器单元M40A、M41A、M42A和M43A以及SGD晶体管SGD2A的漏极侧列C2DA；以及包括存储器单元M50A、M51A、M52A和M53A以及SGS晶体管SGS2A的源极侧列C2SA。NS3A具有：包括存储器单元M70A、M71A、M72A和M73A以及SGD晶体管SGD3A的漏极侧列C3D；以及包括存储器单元M60A、M61A、M62A和M63A以及SGS晶体管SGS3A的源极侧列C3SA。

每个NAND串具有背栅(用于NS0的BG0、用于NS1的BG1、用于NS2的BG2、用于NS3的BG3、用于NS0A的BG0A、用于NS1A的BG1A、用于NS2A的BG2A、用于NS3A的BG3A)。电路中的所有背栅中的控制栅极可以相互连接。

在一种方法中，每个SGS晶体管的源极侧连接至电路的公共源极线。

在电路的每级处，漏极侧存储器单元的控制栅极通过公共WLL相互连接。例如，M03、M03A、M33、M33A、M43、M43A、M73和M73A具有通过与图2B一致的字线层WL3D连接的控制栅极。M13、M13A、M23、M23A、M53、M53A、M63和M63A具有通过与图2B一致的字线层WL3S连接的控制栅极。

M02、M02A、M32、M32A、M42、M42A、M72和M72A具有通过字线层WL2D连接的控制栅极。M12、M12A、M22、M22A、M52、M52A、M62和M62A具有通过字线层WL2S连接的控制栅极。

M01、M01A、M31、M31A、M41、M41A、M71和M71A具有通过字线层WL1D连接的控制栅极。M11、M11A、M21、M21A、M51、M51A、M61和M61A具有通过字线层WL1S连接的控制栅极。

M00、M00A、M30、M30A、M40、M40A、M70和M70A具有通过字线层WL0D连接的控制栅极。M10、M10A、M20、M20A、M50、M50A、M60和M60A具有通过字线层WL0S连接的控制栅极。

此外，在相应NAND串子块中，SGD晶体管的控制栅极互相连接。例如，在NS-SB0中，SGD0、…、SGD0A的控制栅极通过路径390连接。在NS-SB1中，SGD1、…、SGD1A的控制栅极通过路径391连接。在NS-SB3中，SGD2、…、SGD2A的控制栅极通过路径392连接。在NS-SB3中，SGD3、…、SGD3A的控制栅极通过路径393连接。

SGS晶体管的控制栅极在x方向上互相连接。例如，SGS0、…、SGS0A的控制栅极连接，SGS1、…、SGS1A的控制栅极连接，SGS2、…、SGS2A的控制栅极连接，以及SGS3、…、SGS3A的控制栅极连接。

可选地，在直NAND串实施方式中，NAND串仅具有一列，并且源极侧选择栅极在列的底部而非如在U形NAND串中一样在顶部。此外，块的给定级具有一个WLL，其连接至该层的存储器单元中的每个。

图5A描绘了用于基于p-e周期量来擦除存储器单元的处理。步骤500包括针对3D堆叠式非易失性存储设备中的NAND串的集合开始擦除操作。例如，控制可以发出擦除命令。此外，擦除命令可以涉及块或阵列中的存储器单元和/或NAND的全部或子集。步骤502涉及访问指示3D堆叠式非易失性存储器设备的p-e周期量的数据。例如，该数据可以是p-e周期的计数、循环计数或初始编程电压，这些被存储在存储位置。可以在一段时间内保持该数据并且在擦除操作开始处可用该数据。对数据的访问例如可以涉及从存储位置读取数据。步骤504涉及对NAND串施加两个或更多个擦除电压(擦除脉冲)的序列，其中，基于数据设定步长。在一种方法中，在施加初始擦除电压之前设定步长。在另一方法中，在施加初始擦除电压之后基于存储器单元的Vth分布的度量和斜率dVth/dVerase来设定步长。在一种方法中，对初始擦除电压之后的每个后续擦除电压使用恒定步长。

图5B描绘了根据图5A的步骤502的、保持指示p-e周期量的数据的处理的示例。步骤510包括保持指示3D堆叠式非易失性存储器设备的p-e周期量的数据。例如，该步骤可以涉及以下步骤中的一个或更多个步骤。步骤512涉及保持p-e周期的计数，以及随每个附加编程-擦除周期而增大计数。步骤514涉及保持用于在编程操作中对存储器单元进行编程的编程循环的计数。在一个选择中，通过对选定存储器单元的集合中的至少一个子集进行编程来获得计数。步骤516涉及保持初始编程电压，该初始编程电压基于编程循环的计数而被调节。

图5C描绘了根据图5A的步骤504的擦除处理的示例，其中，基于指示p-e周期量的数据来确定步长。步骤520基于指示p-e周期量的数据来设定擦除步长(dVerase1，参见图9C)。例如，控制可以通过以下方式来获得dVerase1：通过读取使用p-e周期的计数的图14E的图、通过读取使用循环计数的图14F的图或者通过读取使用Vpgm_initial的图14G的图。步骤521设定初始擦除电压，其可选地基于p-e周期量。步骤522对正被擦除的NAND串施加擦除电压以对NAND串的本体充电。

一旦体处于充电状态，就将字线层的电压向下驱动。进一步的细节例如参见图12A-12E。步骤523进行擦除-验证测试。进一步的细节例如参见图13A至图13C。如果存储器单元通过擦除-验证测试，则在步骤526处进行擦除操作。在待被擦除的所有或几乎所有存储器单元具有低于擦除-验证电压Vv_Er的Vth时，存储器单元可以通过擦除-验证测试。这可以通过对字线层施加Vv_Er以及对存储器单元进行感测来确定。如果存储器单元处于导通状态，则其Vth低于Vv_Er。如果在判定步骤524处存储器单元未通过擦除-验证测试，进行擦除操作，则在步骤526处以步长增大擦除电压，以及在步骤522处施加逐级升高的擦除电压。

图5D描绘了根据图5A的步骤504的擦除处理的另一示例，其中，基于初始擦除脉冲之后的阈值电压分布来确定后续擦除脉冲的步长。步骤530设定初始擦除电压Verase_initial_a。该初始擦除电压例如可以是固定值。步骤531向NAND串施加初始擦除电压以对NAND串的本体充电，然后将字线层的电压向下驱动。这是初始擦除迭代。

步骤532进行擦除-验证测试。如果存储器单元通过擦除-验证测试，则在步骤540处进行擦除操作。如果在判定步骤533处存储器单元未通过擦除-验证测试，则步骤534进行一个或更多个读取操作以识别阈值电压分布的上尾。进一步的细节例如参见图10B和图10C。上尾表示距擦除-验证电平最远的存储器单元的Vth。这些存储器单元确定第二擦除电压的量值。上尾距擦除-验证电平越远，第二擦除电压应当越大。步骤535中确定上尾与Vv_Er之间的差。这是阈值电压分布的度量的示例。度量指示上尾距擦除-验证电平有多远。度量可以是上尾与Vv_Er之间的差。

步骤536诸如通过从存储位置读取斜率来确定斜率dVth/dVerase，该斜率是p-e周期的函数。例如，控制可以通过以下方式来确定斜率：通过读取使用p-e周期的计数的图14B的图；通过读取使用循环计数的图14C的图，其中，dVth/dVerase随循环计数减小而减小；或者通过读取使用Vpgm_initial的图14D的图，其中，dVth/dVerase随Vpgm_initial减小而减小。作为控制参数，斜率表示随Verase的变化的Vth的预期变化。

步骤537基于差/斜率、差与斜率的比率来确定步长(dVerase2)。这涉及基于指示p-e周期的数量的数据来修改上尾与Vv_Er之间的差从而提供经修改的差。步长可以被设定为等于经修改的差。在p-e周期量相对较大时经修改的差相对较大。

从而当差较大以及斜率在量值方面较小时，步长较大。当p-e周期的数量较大时，斜率在量值方面较小，所以当p-e周期的数量较大时步长较大。步骤538中基于初始擦除电压与步长之和来确定后续(例如，第二)擦除电压(Verase2_a)，例如Verase2_a＝Verase_initial_a+dVerase2。也可以添加附加裕量以进一步增大Verase2_a。从而该步骤涉及基于初始擦除电压与经修改的差之和来确定后续擦除电压。

步骤539对NAND串施加后续擦除电压以对NAND串的本体充电，然后向下驱动字线层的电压。这是后续擦除迭代。后续擦除电压的量值被设计成足够完成对所有或几乎所有存储器单元的擦除操作。注意，后续擦除电压基于作为擦除电压的函数的Vth的预期移动。通过确定足以将Vth分布的上尾处的存储器单元的Vth移动到擦除-验证电平的擦除电压，擦除操作可以在施加第二擦除电压之后完成。在一种方法中，假设在施加第二擦除电压之后未进行擦除-验证测试的情况下完成擦除操作，则在步骤540处进行擦除操作。

图6A描绘了根据图5B的步骤516的、对Vpgm_initial进行最优化的示例编程操作的流程图。在步骤600处，接收对数据进行编程的命令。例如，主设备可以发出命令，该命令由控制电路110接收。通常，写入命令包括诸如要被写入(被编程)的页数据的单位数据。步骤601在NAND串的初始集合(诸如NAND串的子块)中的字线层处将数据编程至存储器单元的初始集合。这包括给存储器单元的初始集合中的最快速的存储器单元编程初始量。编程以Vpgm_low的编程电压开始。存储器单元的初始集合是编程或擦除操作中的至少一个选定存储器单元的子集。

在步骤602处，基于步骤601的编程，确定给存储器单元的初始集合中的最快速的存储器单元编程初始量所需的编程循环的计数。步骤603存储编程循环的计数作为循环计数(LC)。这是给存储器单元的初始集合编程初始量所需的编程循环的最小数量。例如，可以将该计数以一个字节的数据的方式存储在存储器单元的初始集合中的空闲的存储器单元中。该字节的数据可以在存储器单元的初始集合的预定位置中，以使得在对存储器单元的剩余集合进行编程时以及在进行擦除操作时可以读取数据。

作为示例，在图4中，在NS-SB0中的WL3处的存储器单元的集合中，存储器单元的子集可以包括M03和M13。在NS-SB1中的WL3处的存储器单元的集合中，存储器单元的子集可以包括M23和M23。在NS-SB2中的WL3处的存储器单元的集合中，存储器单元的子集可以包括M43和M53。在NS-SB3中的WL3处的存储器单元的集合中，存储器单元的子集可以包括M63和M73。类似地，在NS-SB0中的WL2处的存储器单元的集合中，存储器单元的子集可以包括M02和M12，等等。

或者，计数可以被存储在存储器阵列126外部，诸如在存储位置113中。或者，计数可以被存储在存储器管芯108外部。存储循环计数的数据寄存器或存储器单元为存储位置。将循环计数存储在存储器阵列的非易失性存储器单元中的优势在于：在存储器设备中存在电力中断或者在对另一块进行编程时循环计数被重写的情况下，循环计数不会丢失。相反，数据寄存器通常使用诸如RAM的易失性存储器，在该RAM中在电力中断时数据会丢失。将循环计数存储在非易失性存储器单元中的另一优势在于：与RAM相比，这样成本更低。

计数可以是诸如1、2、3、…的编号，其标识用于给最快速的存储器单元编程初始量的编程循环的数量。当最快速的存储器单元的编程已被编程了初始量时，基准编程电压(Vpgm_ref)是Vpgm的电平。Vpgm_initial可以根据Vpgm_ref得到。所存储的数据因此可以表示编程循环的计数、Vpgm_ref或Vpgm_initial。

在步骤604处，接收对附加数据进行编程的命令。步骤605取得编程循环的计数。例如，这可以作为内部数据负载的一部分被进行，其作为正好在序列开始处的上部页编程序列的一部分而被进行。在步骤606处，基于编程循环的计数(LC)来设定Vpgm_initial。Vpgm_initial是用于存储器单元的剩余集合的相应启动电压。在步骤608处，一种方法是设定Vpgm_initial＝Vpgm_ref-(VvINT-VvA)。例如，假设VvINT＝1.0V，VvA＝0.5V以及Vpgm_ref＝17V。则Vpgm_initial＝17-(1.0-0.5)＝16.5V。在步骤609处，另一方法是设定Vpgm_initial＝(Vpgm_low+LC×dVpgm_high)-(VvINT-VvA)。例如，假设Vpgm_low＝14V，LC＝3，dVpgm_high＝1.0V，VvINT＝1.0V以及VvA＝0.5V。则Vpgm_initial＝(14+3×1.0)-(1.0-0.5)＝16.5V。可选地，在保守的方法中，可以施加诸如0.5-1.0V的更大的偏移以进一步减小Vpgm_initial。这确保Vpgm_initial的电平处的第一编程脉冲不导致存储器单元的剩余集合的过编程。

状态机可以存储以下数据，所述数据标识Vpgm_low、dVpgm_high、VvA和VvINT。在一种方法中，状态机从存储器单元或数据寄存器读取值Vpgm_ref，并且执行步骤608的计算。在另一方法中，状态机从存储器单元或数据寄存器读取值LC并且执行步骤609的计算。

dVpgm_high是在对下部页数据进行编程时可以使用的相对大的步长，其中，作为对更快速编程的折衷降低的准确度是可以接收的。在对上部页数据进行编程时可以使用相对小的步长dVpgm_low，其中，提高的准确度更重要。

步骤607使用Vpgm_initial对字线层处的存储器单元的剩余集合进行编程。因为Vpgm_initial从存储器单元的初始集合中被确定出过一次并且针对存储器单元的剩余集合中的每个存储器单元使用多次至一次，所以获得了效率。由于使用相对较低的初始Vpgm即Vpgm_low，在下部页编程时使用的时间会略微增大。然而，在对存储器单元的剩余集合中的每个存储器单元进行编程时使用的时间被最小化，这是因为Vpgm_initial被定制化为存储器单元的剩余集合的编程速度，该编程速度被视为与存储器单元的初始集合的编程速度相同。即，Vpgm_initial可以被设定为避免过编程同时使编程循环的数量最小化从而最小化编程时间的最高的可能电平。

另一效率较低的方法是在存储器单元的每个集合的下部页编程期间分别确定Vpgm_initial，并且针对存储器单元的每个集合的上部页编程使用Vpgm_initial。然而，在使用单遍编程时，上述方法是不可能的。因为预期单遍编程通常与3D堆叠式非易失性存储器设备一起使用，所以图6A的方法尤其有益。

图6B描绘了用于在对下部页数据和上部页数据进行编程时执行图6A的编程操作的示例处理。在该方法中，步骤610在第一遍编程中将下部页数据编程至存储器单元的初始集合。这些是选定存储器单元。参见图8A和图8B。步骤611在第二遍编程中将上部页数据编程至存储器单元的初始集合。参见图8C。步骤612在单遍编程中将下部页数据和上部页数据(例如，多页数据)编程至存储器单元的剩余集合。参见图7A和图7B。

图6C描绘了根据图6B的步骤610的示例处理，其中，在第一遍编程中将下部页数据编程至存储器单元的初始集合并且确定编程循环计数。步骤620开始将下部页数据编程至存储器单元的初始集合。步骤621将Vpgm初始化为相对低的电平Vpgm_low。该步骤还将编程循环的计数初始化为等于1。Vpgm_low可以足够低使得当初始量的编程完成时存储器单元基本已经处于稳定状态，其中，存储器单元的Vth随Vpgm的增大而一致地且可预测地增大。例如，Vpgm_low可以足够低使得即使对于具有许多p-e周期的存储器设备仍使用两个或三个编程循环来完成初始量的编程。步骤622中针对位线设定未禁止状态或禁止状态。例如，与存储器单元要保持处于擦除状态的NAND串相关联的位线将具有禁止状态。与存储器单元要被编程至更高数据状态的NAND串相关联的位线将具有未禁止状态，直到存储器单元达到更高数据状态为止，此时状态被改变成禁止。

步骤623经由一个字线层对存储器单元的初始集合施加Vpgm，同时基于每条位线的禁止或未禁止状态来设定Vbl，以及设定未选定字线层上的Vpass。步骤624使用验证电平(例如，VvINT)对存储器单元的初始集合进行验证测试。使用目标数据状态(例如，INT)的验证电平来确定初始量的编程是效率高的，这是因为避免了额外的验证操作。然而，能够使用与目标数据状态的验证电平不同的验证电平来确定初始量的编程。

判定步骤625中对Vth超过验证电平的存储器单元的数量N进行计数。判定步骤626确定是否第一次N>NL1，其中，NL1是存储器单元的指定数量。如果判定步骤626为真，则步骤627存储编程循环的计数(LC)的当前值并且之后是步骤629。如果判定步骤626为假，则判定步骤628确定是否N>NL2，其中，NL2是指定数量并且NL2>NL1。例如，NL1可以表示正被编程的所有存储器单元的小部分(例如，6％)，而NL2可以表示正被编程的所有存储器单元的大部分(例如，95％)。

如果判定步骤628为真，则将下部页数据编程至存储器单元的初始集合完成，并且步骤629开始将上部页数据编程至存储器单元的初始集合。参见图6D。如果判定步骤628为假，则步骤630针对通过验证测试的存储器单元的位线设定或保持禁止状态。步骤631以dVpgm_high将Vpgm逐级升高，步骤632增大编程循环的计数并且在步骤623处施加下一编程脉冲。

通常，在一遍编程中，可以将编程循环的数量限制为最大容许数量。

图6D描绘了根据图6C的步骤629的示例处理，其中，在第二遍编程中使用基于编程循环计数的Vpgm_initial将上部页数据编程至存储器单元的初始集合。在这种情况下，基于来自对下部页数据进行编程的结果来使对上部页数据的编程最优。

当主机发出写入命令并且向存储器设备发送上部页位时，存储器的控制电路可以对刚刚被编程到每个存储器单元中的下部页位进行读取并且将这些位存储在与位线相关联的锁存器中。上部页位被发送至与位线相关联的附加锁存器。此时，可以根据锁存器中的下部页位和上部页位的组合来确定每个存储器单元的目标数据状态。此外，响应于针对上部页的写入命令，控制电路可以读取循环计数数据并且确定Vpgm_initial。在这时，可以开始对上部页的编程。

步骤640开始将上部页数据编程至存储器单元的初始集合。如结合图6A的步骤608和609所论述的那样，步骤641基于编程循环的计数来设定Vpgm＝Vpgm_initial。步骤642针对位线设定未禁止状态或禁止状态。步骤643经由一个字线层对存储器单元的初始集合施加Vpgm、基于禁止状态或未禁止状态来设定Vbl、以及设定未选定字线层上的Vpass。步骤644使用验证电平(例如，图8B中的VvA、VvB、VvC)来对存储器单元的初始集合进行验证测试。验证测试可以针对每个目标数据状态使用一个或更多个验证电平。一种方法针对每个目标数据状态使用低验证电平和高验证电平。

步骤645针对每个目标数据状态对Vth大于验证电平的存储器单元的数量(N)进行计数。判定步骤646针对每个目标数据状态确定是否N>NU。如果判定步骤646为真，则步骤647开始将下部页数据和上部页数据编程至存储器单元的剩余集合。参见图6E。如果判定步骤646为假，则步骤648针对通过验证测试的存储器单元的位线设定或保持禁止状态。步骤649以dVpgm_low将Vpgm逐级升高，并且在步骤643处施加下一编程脉冲。

图6E描绘了根据图6B的步骤612的示例处理，其中，在单遍编程中，使用基于编程循环计数的Vpgm_initial将下部页数据和上部页数据编程至存储器单元的剩余集合。步骤650开始将下部页数据和上部页数据编程至存储器单元的剩余集合。通常，在存储器单元的初始集合被编程之后将存在许多选定存储器单元的剩余集合。步骤651基于编程循环的计数来设定Vpgm＝Vpgm_initial。步骤652针对位线设定未禁止状态或禁止状态。步骤653经由一个字线层对选定存储器单元的初始集合施加Vpgm、基于禁止姿态或未禁止状态设定Vbl、以及设定未选定字线层上的Vpass。步骤654使用验证电平(例如，图8B中的VvA、VvB、VvC)来对存储器单元的剩余集合进行验证测试。

步骤655针对每个目标数据状态对Vth大于验证电平的存储器单元的数量(N)进行计数。判定步骤656针对每个目标数据状态确定是否N>NU。如果判定步骤656为真，则在步骤657处进行编程。如果判定步骤656为假，则步骤658针对通过验证测试的存储器单元的位线设定或保持禁止状态。步骤659以dVpgm_low将Vpgm逐级升高，并且在步骤653处施加下一编程脉冲。

图7A和图7B描绘了具有四个数据状态的一遍编程操作。一遍编程也称为“一遍写入”编程，其涉及下述多个编程验证操作的序列，所述多个编程验证操作的序列从Vpgm_initial开始并且进行至最终Vpgm电平直到选定存储器单元的集合的阈值电压达到相应目标数据状态的一个或更多个相应的验证电平为止。在一遍编程中，所有存储器单元最初在擦除状态。存储器单元中的一些存储器单元未被编程并且保持在擦除状态，而其他存储器单元被编程至更高目标数据状态。

针对每个存储器单元存储两位数据的情况提供了存储器单元阵列的示例Vth分布。每个图水平轴上描绘Vth并且竖直轴上描绘Vth分布中的存储器单元的数量或存储器单元群体(population)。一个位表示LP数据，另一个位表示UP数据。可以通过UP位之后是LP位来表示位组合，例如，11表示UP＝1并且LP＝1，01表示UP＝0并且LP＝1，00表示UP＝0并且LP＝0，以及10表示UP＝1并且LP＝0。针对擦除(Er)状态存储器单元提供了第一Vth分布700。Vth分布704、706和708分别表示当它们的Vth超过额定(较高)验证电平VvA、VvB或VvC时存储器单元达到的目标数据状态A、B和C。在这种情况下，每个存储器单元可以以称为状态Er(或E)、A、B和C的四个可能的Vth范围之一来存储两位数据。使用慢速编程模式的编程选择可以称为“快速遍写入”(QPW)技术。在多遍编程技术的一遍或更多遍中可以独立地使用QPW。尽管，通常当准确度最重要时在最终遍编程中使用QPW已足够。本文中可交换地使用QPW模式和慢速编程模式。

当使用QPW时，较低验证电平(VvAL、VvBL或VvCL)被定义为使得存储器单元在其Vth处于相应目标数据状态的较低验证电平与较高验证电平之间时进入慢编程模式或区域(例如，通过升高在编程期间施加的相关联的位线电压)。在一个实现方式中，较低验证电平被偏移为低于相应较高验证电平。具体地，当验证测试确定存储器单元的Vth超过与存储器单元的目标数据状态相关联的较低验证电平时，针对存储器单元开始慢编程模式。随后，当验证测试确定存储器单元的Vth超过与存储器单元的目标数据状态相关联的较高验证电平时，存储器单元被禁止进一步编程。在一些情况下，对少于所有目标数据状态使用QPW。

被编程到存储器单元中的数据与存储器单元的Vth电平之间的具体关系取决于针对存储器单元所采用的数据编码方案。在一个实施方式中，使用格雷编码(Graycode)分配来将数据值分配到Vth范围，以使得在浮栅的Vth错误地移动至其相邻物理状态的情况下，影响仅一位。一个示例对Er、A、B和C状态分配“11”、“01”、“00”以及“10”。这些分布之间的读取基准电压被用于从存储器单元读取数据。通过测试给定存储器单元的Vth是高于还是低于读取基准电压中的一个或更多个读取参考电压，系统可以确定存储器单元表示的数据状态。

图8A至图8C描绘了具有四个数据状态的两遍编程操作。每遍可以用于对一页数据进行编程。例如，提供了对两位、四层存储器单元中的下部页和上部页的编程。可以一次一个逻辑页来进行编程，其中下部页之后是上部页。最初，所有存储器单元在Er状态，Er状态由图8A中的分布800表示。

图8B描绘了对下部页数据的编程。如果下部页具有等于位等于1，则关联的存储器单元保持处于分布800中并且用x1表示该数据，其中，x是尚未获知的上部页位。如果下部页具有位等于0，则将存储器单元被编程至如使用验证电平Vv1的分布802所表示的较高Vth，其中，分布802是过渡分布(INT)。用x0表示这些存储器单元的数据。注意，过渡分布可以相对宽，因为过渡分布不是最终分布并且不表示最终数据状态。

图8C描绘了对上部页数据的编程。如果UP/LP＝11，则处于分布800中的关联的存储器单元保持处于分布800并且存储数据位11。如果UP/LP＝01，则将处于分布800中的存储器单元编程至分布804(状态A)，并且当Vth处于VvAL与VvA之间时使用慢编程模式。如果UP/LP＝10，则将处于分布802中的存储器单元编程至分布808(状态C)并且当Vth处于VvCL与VvC之间时使用慢编程模式。如果UP/LP＝00，则将处于分布802中的存储器单元编程至分布806(状态B)并且当Vth处于VvBL与VvB之间时使用慢编程模式。

可以类似地扩展编程到每个存储器单元三位或更多位。

图8D描绘了根据图6A的步骤602的且在从图8A转换至图8B的情况下的用于确定给存储器单元的初始集合中的最快速存储器单元编程初始量所需的编程循环的计数的处理。Vth分布800是在擦除操作之后所有存储器单元的初始分布。Vth分布810、811、812、813和802分别在一个、两个、三个、四个和五个编程-验证迭代(循环)之后发生。在Vth分布812中，分布的部分814超过VvINT。这可以表示初始量的编程完成。例如，这可以表示在图6C的判定步骤626中N>NL1的情况。当在第五编程-验证迭代之后达到Vth分布802时该遍编程完成。因此，循环计数等于5。

图9A描绘了根据图6C的、用于对存储器单元的初始集合中的下部页数据进行编程的编程电压和验证电压，其中，使用了相对低的初始Vpgm即Vpgm_low以及相对高的Vpgm步长dVpgm_high。编程操作可以包括多个编程-验证迭代，其中，每个编程-验证迭代包括编程部分和之后的验证操作，编程部分包括编程脉冲，之后的验证操作包括一个或更多个验证电压。例如可以对选定字线层部分施加编程脉冲和验证电压。

在一种方法中，编程脉冲在连续的迭代中逐级升高。此外，每个编程脉冲可以包括具有例如6V至8V的通过电压(Vpass)电平的第一部分，之后是例如12V至25V的编程电平处的第二、峰值幅值部分。例如，该遍编程分别包括编程脉冲901-905以及关联验证脉冲911-915。在该示例中，在第三编程循环中的验证脉冲913之后初始量的编程完成，使得循环计数等于3。在第三编程循环中施加Vpgm_ref的编程电压。在第五编程循环中的验证脉冲915之后下部页编程完成。

图9B描绘了根据图6D的用于在第二遍编程中对上部页数据进行编程或者根据图6E的用于在单遍编程中同时对下部页数据和上部页数据进行编程的编程电压和验证电压，其中Vpgm_initial是基于编程循环计数并且使用相对低的Vpgm步长dVpgm_low。例如，该遍编程分别包括编程脉冲921-925以及关联验证电压931-935。每个验证电压包括三个电平：VvA、VvB和VvC。在该示例中，使用若干编程循环并且未示出编程的完成。

图9C描绘了根据图5C的擦除操作中的一系列擦除脉冲941-945以及验证脉冲951-955。该类型的擦除操作意在包括几个擦除脉冲，其中，擦除处理在每个擦除脉冲之后递增地发生。相反，图9D的擦除操作意在在两个擦除脉冲之后被完成，尽管可选地可以使用附加脉冲。因此，与图9D中相比，图9C中的擦除脉冲的量值和/或持续时间可能更小。

对NAND串的一端或两端施加擦除脉冲，并且经由字线层对存储器单元的控制栅极施加验证脉冲。擦除操作可以包括多个擦除-验证迭代。每个擦除-验证迭代可以包括之后是验证部分的擦除部分。具有Vv_Er的幅值的示例验证脉冲951跟随擦除脉冲452。在擦除部分中，对NAND串的一端或两端施加擦除脉冲或电压。如下面所论述的那样，每个擦除部分可以具有在准备阶段施加的幅值Vsg的第一部分，以及在充电阶段和擦除阶段施加的幅值Verase的第二部分。Verase_initial是初始擦除脉冲941的幅值。擦除脉冲942、943、944和945具有分别为Verase2、Verase3、Verase4和Verase5的幅值。擦除脉冲根据dVerase1的步长而增大。Verase2可以表示后续擦除电压，以及Verase3、Verase4和Verase5可以表示至少一个附加擦除电压。

在一种方法中，擦除脉冲从而可以在每个迭代中在幅值方面逐级升高。在验证部分中，对待被擦除的选定存储器单元的Vth是否减小到低于Vv_Er进行确定。这可以包括确定当对选定存储器单元施加字线电压Vv_Er时选定存储器单元是否处于导通状态。如果选定存储器单元处于导通状态，则Vth<Vv_Er并且选定存储器单元已经被完全擦除。如果选定存储器单元处于非导通状态，则Vth>Vv_Er并且选定存储器单元尚未被完全擦除。

图9D描绘了根据图5D的擦除操作中的一系列擦除脉冲961和962以及验证脉冲963。Verase_initial_a是初始(第一)擦除脉冲的幅值，以及Verase2是后续(第二)擦除脉冲的幅值。步长为dVerase2。作为示例，脉冲宽度比图9C中脉冲宽度大，因为目的在于使用两个擦除脉冲来完成擦除操作。在一种方法中，在第二擦除脉冲之后未施加验证脉冲，因为假设已成功地完成了擦除操作。可选地，如果对完成擦除操作必要，则可以施加后面是至少一个附加擦除电压的附加验证脉冲。

图10A描绘了具有四个数据状态的阈值电压(Vth)分布，其示出了读取电压和验证电压。分布1001、1002、1003和1004分别表示擦除(Er)状态、A状态、B状态和C状态。验证电平是Vv_Er、VvA、VvB和VvC。读取电平是VrA、VrB和VrC。这是在对存储器单元的集合进行编程之后达到的分布。

图10B-10D描绘了在根据图5D的擦除操作期间图10A的Vth分布的变化。在这种情况下，擦除操作意在在两个擦除脉冲之后完成。

在图10B中，在施加初始擦除脉冲之后，Vth分布1005表示A状态、B状态和C状态。Vth分布相对宽。一些存储器单元可以具有低于Vv_Er的Vth而另一些存储器单元具有高于Vv_Er的Vth。为了适应性地确定后续擦除脉冲的最优量值，考虑最慢擦除存储器单元的Vth与Vv_Er之间的距离。为了做到这样，可以使用诸如施加至字线层的Vr1、Vr2和Vr3的读取比较电平来进行一个或更多个读取操作。目标在于识别Vth分布1005的上尾。当使用Vr2进行读取时，结论是许多存储器单元具有Vth>Vr2。然而，当使用Vr3进行读取时，结论是没有或没几个存储器单元具有Vth>Vr3。因此，上尾在这两个读取电平之间。作为示例，Vr3可以表示上尾，上尾与Vv_Er之间的距离为Vr3-Vv_Er。然后可以如论述的那样基于斜率dVth/dVerase和Vr3-Vv_Er来确定后续擦除脉冲的最优量值。

在一种方法中，读取电压可以以相对较低电平开始并且逐步增大直到上尾被区分出。在另一方法中，读取电压可以以被认为接近上尾的电平开始。然后，基于每个读取结果，可以将下一读取电平动态地调节为更高或更低。

图10C表示新的存储器设备的Vth分布1005和经循环的存储器设备的Vth分布1006。对于经循环的存储器设备，Vth不与新的存储器设备的Vth一样深。因此，经循环的存储器设备的上尾高于新的存储器设备的上尾。在这种情况下，使用Vr4和Vr5来进行附加读取操作以确定Vr5应当表示上尾。

图10D表示在施加后续擦除脉冲之后新的存储器设备的Vth分布1007。在这种情况下，由于后续擦除脉冲的最优量值，所以基本上所有的存储器单元具有低于Vv_Er的Vth。可选地，可以使用Vv_sp的验证电平来进行软编程处理以增大最深擦除存储器单元的Vth，从而导致Vth分布1001。

图11A-11E描绘了在根据图5C的擦除操作期间图10A的Vth分布的变化。如所提及的，该处理通常涉及多个擦除-验证迭代，在该多个擦除-验证迭代中，Vth逐步减小。

图11A描绘了在第一擦除脉冲之后分别针对A状态、B状态和C状态存储器单元的Vth分布1101、1102和1103。

图11B描绘了在第二擦除脉冲之后分别针对A状态、B状态和C状态存储器单元的Vth分布1111、1112和1113。

图11C描绘了在第三擦除脉冲之后分别针对A状态、B状态和C状态存储器单元的Vth分布1121、1122和1123。

图11D描绘了在第四擦除脉冲之后分别针对A状态、B状态和C状态存储器单元的Vth分布1131、1132和1133。

图11E描绘了在第五且最终擦除脉冲之后分别针对A状态、状态B和C状态存储器单元的Vth分布1141、1142和1143。最终在软编程之后获得Vth分布1001。

图12A-12E描绘了与图9C和图9D一致的、在擦除操作的擦除-验证迭代的擦除部分中的电压。提供了不同的图，其示出了竖直轴上的电压相对水平轴上的时间的变化。这些图是时间对准的但不一定按比例绘制。出于通用性，可以对整个块或部分块进行擦除。部分块可以包括一个或更多个子块(每个子块包括NAND串的集合)以及一个或更多个字线层。术语“选定”用于标注正被擦除的存储器单元以及关联的子块、NAND串或字线层。类似地，术语“未选定”用于标注非正被擦除的存储器单元以及关联的子块、NAND串或字线层。此外，擦除操作可以是单侧(其中，经由位线对NAND串的漏极端施加Verase)或者是双侧(其中，还经由源极线对NAND串的源极端施加Verase)。

擦除操作可以包括三个阶段：准备阶段(PP)、充电阶段(CUP)以及擦除阶段(EP)。时间间隔t0至t3中的准备阶段如下设定电压：Vbl(选定NAND串的集合)：从Vss升高到Vsg(波形1200)；Vsl(块中的所有NAND串共用)：从Vss升高到Vsg(波形1200)；Vsgs(选定子块)：从Vss升高到Vsg(波形1206)；Vsgs(未选定子块)：浮置(波形1204)；Vsgd(选定子块)：从Vss升高到Vsg(波形1206)；Vsgd(未选定子块)：浮置(波形1204)；选定字线：浮置(波形1214)；以及未选定字线：浮置(波形1216)。如果块中的所有NAND串被选定以被擦除，则在两侧擦除期间将不存在禁止NAND串。

选定子块是具有一个或更多个选定NAND串的子块，而未选定子块是具有所有未选定NAND串的子块。

在图12A-12C以及图12E中，长虚线表示浮置电压，而实线或短虚线表示受驱电压。

在时间间隔t3至t6中的充电阶段(CUP)如下设定电压：Vbl(选定NAND串的集合)：升高到Verase(波形1200)；Vsl：升高到Verase(波形1200)；Vsgs(选定子块)：Vsg(波形1206)；Vsgs(未选定子块)：浮置(波形1204)；Vsgd(选定子块)：Vsg(波形1206)；Vsgd(未选定子块)：浮置(波形1204)；选定字线：浮置(波形1214)；以及未选定字线：浮置(波形1216)。

在时间间隔t6至t9中的擦除阶段(EP)如下设定电压：Vbl(选定NAND串的集合)：Verase(波形1200)；Vsl：Verase(波形1200)；Vsgs(选定子块)：Vsg(波形1206)；Vsgs(未选定子块)：浮置(波形1204)；Vsgd(选定子块)：Vsg(波形1206)；Vsgd(未选定子块)：浮置(波形1204)；选定字线：向下驱动到0V(波形1214)；以及未选定字线：浮置(波形1216)。

Vsgs是源极侧选择栅极电压，而Vsgd是漏极侧选择栅极电压。

例如，Vsg可以是大约5-15V而Verase可以为大约15-25V。在准备阶段期间，如果Vsl大致等于Vsgs，则将基本上无GIDL从SGS晶体管被生成。Vsl将需要以诸如若干伏特(例如至少大约4-6V)的可观裕量超过Vsgs，以从SGS晶体管生成GIDL。类似地，因为Vbl大致等于Vsgd，所以将基本上无GIDL从SGD晶体管被生成。Vbl将需要以可观裕量超过Vsgd，以从SGD晶体管生成GIDL。

Vbody(图12C中的波形1208)表示例如多晶硅本体的选定NAND串的本体的电势。在准备阶段，本体被快速地充电至初始电平。在充电阶段生成较高水平的GIDL，并且本体被充电至更高电平。对于未选定NAND串，Vbody未被同样充电并且可以在大约0V与选定NAND串的初始电平之间。

Vth(图12D中的波形1212)是选定存储器单元的阈值电压。在A状态、B状态或C状态下，Vth处于某非零电平，例如大于0V，可能1V-6V。Vwl_selected(图12E中的波形1214)是与要被擦除的一个或更多个选定存储器单元通信的选定字线(例如，字线层或部分)的电压。Vwl_unselected(图12E中的波形1216)是与要被禁止被擦除的一个或更多个未选定存储器单元通信的未选定字线(例如，字线层或部分)的电压。

在充电阶段，对于双侧擦除，Vsl和Vbl从t3-t8逐级升高到Verase(波形1200)。因此，Vdg(SGD选择栅极或SGS选择栅极的漏极-栅极电压)增大足够高以使得在SGS选择栅极和SGD选择栅极处生成GIDL，从而对本体进行充电(Vbody)。认为Verase是擦除电压——其比Vsg充分地高以引起显著量的GIDL以在预期时间量中将本体充电预期量。在实践中，如所提及的，Verase可以超过Vsg至少大约4-6V，可能大约10-15V。如所提及的，Verase可以从大约15-25V变化。

Vbody可以具有与Verase类似的量值，可能低0V至2V。Vbody的升高与字线浮置耦合以使得Vwl_selected和Vwl_unselected随Vbody升高。Vwl_seleced和Vwl_unselected可以具有与Vbody类似的量值，可能略微更低。

在擦除阶段中，在t6-t7处将Vwl_selected驱动至诸如0V低电平以向电荷捕获层增加空穴，从而如波形1212所示的降低选定存储器单元的Vth。Vwl_unselected继续浮置，使得对于未选定存储器单元不向电荷捕获层增加空穴。

对于单侧擦除，准备阶段如下设定电压：Vbl(选定NAND串的集合)：从Vss升高到Vsg(波形1200)；Vbl(禁止的NAND串的集合)：Vsg+Δ(波形1202)；Vsl(对于所有NAND串共用)：Vsg+Δ(波形1202)；Vsgs(选定子块)：Vsg(波形1206)；Vsgs(未选定子块)：浮置(波形1204)；Vsgd(选定子块)：从Vss升高到Vsg(波形1206)；Vsgd(未选定子块)：浮置(波形1204)；选定字线：浮置(波形1214)；以及未选定字线：浮置(波形1216)。

充电阶段如下设定电压：Vbl(选定NAND串的集合)：升高到Verase(波形1200)；Vbl(禁止的NAND串的集合)：Vsg+Δ(波形1202)；Vsl：Vsg+Δ(波形1202)；Vsgs(选定子块)：Vsg(波形1206)；Vsgs(未选定子块)：浮置(波形1204)；Vsgd(选定子块)：Vsg(波形1206)；Vsgd(未选定子块)：浮置(波形1204)；选定字线：浮置(波形1214)；以及未选定字线：浮置(波形1216)。

擦除阶段如下设定电压：Vbl(选定NAND串的集合)：Verase(波形1200)；Vbl(禁止的NAND串的集合)：Vsg+Δ(波形1202)；Vsl：Vsg+Δ(波形1202)；Vsgs(选定子块)：Vsg(波形1206)；Vsgs(未选定子块)：浮置(波形1204)；Vsgd(选定子块)：Vsg(波形1206)；Vsgd(未选定子块)：浮置(波形1204)；选定字线：向下驱动至0V(波形1214)；以及未选定字线：浮置(波形1216)。

在单侧擦除期间，如波形1202所示，Vsl＝Vsg+Δ。此外，对于禁止的NAND串的集合，Vbl＝Vsg+Δ(波形1202)。Vbl＝Vsg+Δ或某另外的低电压被认为是擦除-禁止电压——其并非充分高于Vsg以使得引起显著量的GIDL以对本体进行充电。通过施加Vsg+Δ，对于禁止的位线和源极线，实现了各种优势，其中Δ(delta)是大约0-2V。首先，在NAND串上的禁止的位线侧和源极线侧两处基本无GIDL被生成。实现了更好的选择栅极截止。第二，对于禁止的NAND串，Vsg+Δ充分高使得SGD和SGS二者被截止，使得泄漏被最小化。第三，Vsg+Δ充分低以避免引起禁止的NAND串中的任何擦除。其他方法也可以但是可能优势较小。例如，使源极线和SGS选择栅极浮置同时对禁止的位线施加诸如0V的较低电压可以导致从选定位线至禁止的位线的直接泄漏路径。

因为在单侧擦除中仅在选定NAND串的漏极端生成GIDL，所以与在选定NAND串的漏极端和源极端二者处生成GIDL的情况相比，Vbody会充电略微较慢，但是这不显著削弱擦除操作。

图13A-13C描绘了与图9C和图9D一致的、在擦除操作的擦除-验证迭代的验证部分中的电压。提供了不同的图，其示出了竖直轴上的电压相对水平轴上的时间的变化。绘图是时间对准的但不一定按比例绘制。在验证部分期间，进行擦除-验证测试，其中，使用感测电路来感测选定NAND串的集合，以确定选定存储器单元的阈值电压是否已经通过了擦除-验证测试。当选定存储器单元的阈值电压低于Vv_Er时通过擦除-验证测试。

在感测期间，Vbl被设定成感测电压Vsense(图13A中的波形1300)。Vsgs和Vsgd(图13B中的波形1302)被设定成诸如使得其导通的Vsg的电平。Vsgs和Vsgd可以被设定成相同或不同电平。Vwl_unselected(图13C中的波形1304)被设定成例如8V的充分高的电平以使得未选定存储器单元处于导通状态。Vwl_selected(图13C中的波形1306)被设定成Vv_Er。

在一种方法中，验证部分涉及一次对一个子块中的选定NAND串进行擦除-验证测试。通常，分别验证每个NAND串与其他NAND串，并且对于子块中的不同NAND串，验证同时进行。

图14A是描绘了针对新的存储器设备(线1402)和针对经循环的存储器设备(线1400)的阈值电压相对擦除电压的观察到的行为的图。每条线的斜率是dVth/dVerase。在该场景中，对存储器单元的集合施加了擦除脉冲Verase并且测量到所得到的Vth。针对不同Verase值并且针对新的存储器设备和经循环的存储器设备进行了以上动作。对于新的设备，擦除速度相对大使得达到了相对较低的Vth。对于经循环的设备，擦除速度相对大小使得达到了相对高的Vth。此外，对于经循环的存储器设备，斜率较小。如所提及的，如果不考虑这些变化，则擦除循环的数量会增大，从而导致擦除时间增大。

图14B是描绘了与图14A一致的、作为p-e循环的函数的阈值电压/擦除电压的斜率的变化的观察到的行为的图。新的存储器设备对应于点1403，而经循环的存储器设备对应于点1401。如所提及的，随着p-e周期的数量增大，斜率的量值变得更小。

图14C是描绘了作为循环记数的函数的阈值电压/擦除电压的斜率的变化的控制设置的图。随循环计数增大，斜率增大。

图14D是描绘了作为Vpgm_initial的函数的阈值电压/擦除电压的斜率的变化的控制设置的图。随Vpgm_initial增大，斜率增大。

图14E是描绘了作为编程-擦除周期的函数的擦除电压的步长dVerase的控制设置的图。随着p-e周期的计数增大，dVerase可以被增大。在一种方法中，即使在dVerase增大时初始擦除电压也是固定的。替选地，初始擦除电压还可以作为p-e周期的函数而增大。

通常，可以针对存储器单元的整个块或阵列来保持p-e周期的单个计数。然而，擦除操作可以涉及一个或更多个选定字线层，以及替选地，可以针对每个字线层或者针对具有共同存储器孔直径的字线层组保持p-e周期的分开的计数。此外，如果一个(例如，仅一个)字线层的存储器单元正被擦除，则该字线层的p-e周期的计数可以用于设定dVerase。如果多个选定字线层(所有字线层或少于所有字线层)的存储器单元正被擦除，则例如可以基于多个字线层的计数的平均值或中值来确定p-e周期的代表性计数。以这种方式，可以将擦除操作调整适应成正被擦除的特定存储器单元的特性。

图14F是描绘了作为在编程操作期间确定的循环计数的函数的擦除电压的步长dVerase的控制设置的图。随着循环计数减小，擦除电压的对应步长增大。

可以针对存储器单元的整个块或阵列使用单个循环计数。或者，可以针对不同字线层保持分开的循环计数。事实上，基于存储器孔直径的变化，不同字线层的存储器单元可以具有不同编程速度。对于与存储器孔的较窄部分相邻的存储器单元，编程速度会较快(而循环计数较小)。当编程速度较快时擦除速度会较慢。

如果一个(例如，仅一个)字线层的存储器单元正被擦除，则该字线层的循环计数可以被用于设定dVerase。如果多个选定字线层(所有字线层或少于所有字线层)的存储器单元正被擦除，则可以基于例如使用多个字线层的循环计数的平均值或中值来确定代表性循环计数。

图14G是描绘了作为在编程操作期间确定的Vpgm_initial的函数的擦除电压的步长dVerase的控制设置的图。随着Vgm_initial减小，其指示p-e周期的计数变大，dVerase可以被增大以补偿否则会发生的较慢擦除。

可以针对存储器单元的整个块或阵列使用单个Vpgm_initial。或者，可以针对不同字线层保持分开的Vpgm_initial，因为基于存储器孔直径的变化，不同字线层可以具有不同编程速度。如果一个(例如，仅一个)字线层的存储器单元正被擦除，则该字线层的Vpgm_initial可以被用于设定dVerase。如果多个选定字线层(所有字线层或少于所有字线层)的存储器单元正被擦除，则例如可以基于使用多个字线层的初始电压的平均值或中值来确定代表性Vpgm_initial。

图14H是描绘了作为进行初始量的编程所需的编程循环的数量的函数的Vpgm_ref的观察到的行为(实线)和Vpgm_initial的控制设置(虚线)的图。较大数量的编程循环与具有较慢编程速度的存储器单元相关联。这些是位于存储器孔的相对较宽部分处的存储器单元，以及经历了相对小数量的p-e周期的存储器单元。较小数量的编程循环与具有较快编程速度的存储器单元相关联。这些是位于存储器孔的相对较窄部分处的存储器单元(参见图14I)，以及经历了相对大数量的p-e周期的存储器单元(参见图14J)。在该示例中，Vpgm_ref与Vpgm_initial之间存在固定偏移。此外，Vpgm_ref>Vpgm_initial。

该偏移是用于确定初始量的编程的验证电平(例如，VvINT)以及最低目标数据状态的验证电平(例如，VvA)的函数，其中，最低目标数据状态在从Vpgm_initial开始遍编程遍时被使用。如果VvINT>VvA，则与使存储器单元的Vth达到VvA所需量相比，用于使存储器单元的Vth达到VvINT的编程量编程更多。从而，如所示出的，Vpgm_initial应当比Vpgm_ref小一偏移。如果VvINT<VvA，则与使存储器单元的Vth达到VvA所需的量相比，用于使存储器单元的Vth达到VvINT的编程量编程更少。从而，Vpgm_initial应当大于Vpgm_ref。

在另一方法中，偏移可以作为循环计数的函数而变化，使得Vpgm_initial是循环计数和Vpgm_ref的非线性函数。

图14I是描绘了作为Dmh的函数的进行初始量的编程所需的编程循环的数量的观察到的行为的图。随Dmh增大，循环计数(LC)增大。

图14J是描绘了作为编程-擦除(p/e)周期的函数的进行初始量的编程所需的编程循环的数量的观察到的行为的图。随p-e周期的数量增大，循环计数(LC)减小。

因此，可以看到，在一种实施方式中，一种用于在3D堆叠式非易失性存储器设备中进行擦除的方法包括：访问指示3D堆叠式非易失性存储器设备中的编程-擦除周期量的数据，3D堆叠式非易失性存储器设备包括交替的字线层和电介质层以及形成在存储器孔中的存储器单元的多个NAND串，存储器孔延伸通过所述层，每个存储器单元具有由字线层之一形成的控制栅极，并且每个NAND串包括漏极端和源极端；以及关于一个或更多个选定字线层的选定存储器单元的擦除操作，向NAND串的漏极端或源极端中的至少一个依次施加多个擦除电压，每个擦除电压将NAND串的相应本体充电至充电状态，在此之后一个或更多个选定字线层的电压被驱动至更低，使得选定存储器单元的阈值电压被驱动至更低，其中，多个擦除电压包括初始擦除电压和后续擦除电压，后续擦除电压自初始擦除电压起以基于数据的步长逐级升高，并且当编程-擦除周期量相对较大时步长相对较大。

在另一实施方式中，一种3D堆叠式非易失性存储器设备包括：堆叠，该堆叠包括交替的字线层和电介质层以及形成在存储器孔中的存储器单元的多个NAND串，存储器孔延伸通过所述层，每个存储器单元具有由字线层之一形成的控制栅极，并且每个NAND串包括漏极端和源极端；以及与堆叠相关联的控制电路。该控制电路：访问指示3D堆叠式非易失性存储器设备中的编程-擦除周期量的数据，以及关于一个或更多个选定字线层的选定存储器单元的擦除操作，向NAND串的漏极端或源极端中的至少一个依次施加多个擦除电压，其中，每个擦除电压将NAND串的相应本体充电至充电状态，在此之后一个或更多个选定字线层的电压被驱动至更低，使得选定存储器单元的阈值电压被驱动至更低，多个擦除电压包括初始擦除电压和后续擦除电压，后续擦除电压自初始擦除电压起以基于数据的步长逐级升高，并且在编程-擦除周期量相对较大时步长相对较大。

在另一实施方式中，一种用于在3D堆叠式非易失性存储器设备中进行擦除的方法包括：保持指示3D堆叠式非易失性存储器设备中的编程-擦除周期量的数据，3D堆叠式非易失性存储器设备包括交替的字线层和电介质层以及形成在存储器孔中的存储器单元的多个NAND串，存储器孔延伸通过所述层，每个存储器单元具有由字线层之一形成的控制栅极，并且每个NAND串包括漏极端和源极端；通过向NAND串的漏极端或源极端中的至少一个施加初始擦除电压来对一个或更多个选定字线层的选定存储器单元进行初始擦除迭代，以对NAND串的相应本体进行充电，以及当NAND串的相应本体处于充电状态时将一个或更多个选定字线层的电压驱动至更低，初始擦除迭代使选定存储器单元的阈值电压被驱动至更低至阈值电压分布；进行多个读取操作以确定阈值电压分布的上尾；确定阈值电压分布的上尾与擦除-验证电压之间的差；基于该数据来修改该差以提供经修改的差，其中，当编程-擦除周期量相对较大时经修改的差相对较大；基于初始擦除电压与经修改的差之和来确定后续擦除电压；以及通过对NAND串的漏极端或源极端之一施加后续擦除电压来对选定存储器单元进行后续擦除迭代，从而对NAND串的相应本体进行充电，以及当NAND串的相应本体处于充电状态时将一个或更多个选定字线层的电压驱动至更低。

已经出于说明和描述的目的而介绍了本发明的前述具体实施方式。介绍本发明的前述具体实施方式并不意在穷举或将本发明限制为所公开的精确形式。根据以上教导很多修改和变型是可能的。选择所描述的实施方式是为了最佳地说明本发明的原理及其实际应用，从而使得本领域技术人员能够如适合所设想的特定用途那样以各种实施方式以及以各种变型来最佳地利用本发明。介绍本发明的前述具体实施方式意在由附于此的权利要求限定本发明的范围。

Claims (15)

1.一种用于在3D堆叠式非易失性存储器设备中进行擦除的方法，包括：

访问指示所述3D堆叠式非易失性存储器设备中的编程-擦除周期量的数据，所述3D堆叠式非易失性存储器设备(100)包括交替的字线层(WLL0-WLL23)和电介质层(D0-D24)，以及形成在存储器孔(MH0，MH0-1，MH0-2，…，MH0-14)中的存储器单元的多个NAND串(NS0，NS0-1，NS0-2，…，NS0-14)，所述存储器孔延伸通过所述层，每个存储器单元具有由所述字线层之一形成的控制栅极，并且每个NAND串包括漏极端(232)和源极端(242)；以及

关于一个或更多个选定字线层的选定存储器单元的擦除操作，向所述NAND串的漏极端或源极端中的至少一个依次施加多个擦除电压(Verase_initial，Verase2，Verase3，Verase4，Verase5)，每个擦除电压将所述NAND串的相应本体(CH)充电至充电状态，在此之后所述一个或更多个选定字线层的电压被驱动至更低，使得所述选定存储器单元的阈值电压被驱动至更低，其中，所述多个擦除电压包括初始擦除电压(Verase_initial)和后续擦除电压(Verase2)，所述后续擦除电压自所述初始擦除电压起以基于所述数据的步长(dVerase1)逐级升高，并且当所述编程-擦除周期量相对较大时所述步长相对较大。

2.根据权利要求1所述的方法，其中，

在对所述NAND串的漏极端或源极端中的所述至少一个施加所述初始擦除电压之后并且在对所述NAND串的漏极端或源极端中的所述至少一个施加所述后续擦除电压之前：确定所述选定存储器单元的阈值电压分布的度量，以及基于所述度量和所述数据来确定所述步长；并且

当所述度量相对较大时所述步长相对较大。

3.根据权利要求2所述的方法，其中，

基于所述阈值电压分布的上尾与擦除-验证电压之间的差来确定所述阈值电压分布的度量。

4.根据权利要求2或3所述的方法，其中，

根据所述阈值电压分布的度量除以斜率(dVth/dVerase)来确定所述步长，其中，所述斜率是在所述擦除电压变化的情况下所述选定存储器单元的阈值电压的预期变化的量值，并且当所述编程-擦除周期量相对较大时所述斜率相对较小。

5.根据权利要求1至4中任一项所述的方法，其中，

指示所述编程-擦除周期量的所述数据包括编程-擦除周期的计数；并且

当所述编程-擦除周期的计数相对较大时所述步长相对较大。

6.根据权利要求1至5中任一项所述的方法，其中，

指示所述编程-擦除周期量的所述数据包括用于在编程操作中对所述选定存储器单元的至少一个子集进行编程的编程循环的计数；并且

当所述编程循环的计数相对较小时所述步长相对较大。

7.根据权利要求1至6中任一项所述的方法，其中，

指示所述编程-擦除周期量的所述数据包括初始编程电压(Vpgm_initial)，其中基于用于在编程操作中对所述选定存储器单元的至少一个子集进行编程的编程循环的计数来调节所述初始编程电压；并且

当所述编程循环的计数相对较小时所述步长相对较大。

8.根据权利要求1至7中任一项所述的方法，其中，

所述一个或更多个选定字线层包括多个选定字线层；并且

针对所述多个选定字线层中的每个选定字线层分别保持指示所述编程-擦除周期量的所述数据。

9.根据权利要求8所述的方法，其中，

指示3D堆叠式非易失性存储器设备中的编程-擦除周期量的所述数据基于针对每个选定字线层分别保持的数据的平均值或中值。

10.根据权利要求1至9中任一项所述的方法，其中，

所述多个擦除电压包括至少一个附加擦除电压(Verase3)，所述至少一个附加擦除电压在所述后续擦除电压之后以所述步长逐级升高。

11.一种3D堆叠式非易失性存储器设备，包括：

堆叠(230，490)，包括交替的字线层(WLL0-WLL23)和电介质层(D0-D24)，以及形成在存储器孔(MH0，MH0-1，MH0-2，…，MH0-14)中的存储器单元的多个NAND串(NS0，NS0-1，NS0-2，…，NS0-14)，所述存储器孔延伸通过所述层，每个存储器单元具有由所述字线层之一形成的控制栅极，并且每个NAND串包括漏极端(232)和源极端(242)；以及

与所述堆叠相关联的控制电路(110，112，114，116，122，128，130，132)，所述控制电路：访问指示所述3D堆叠式非易失性存储器设备中的编程-擦除周期量的数据，以及关于一个或更多个选定字线层的选定存储器单元的擦除操作，向所述NAND串的漏极端或源极端中的至少一个依次施加多个擦除电压(Verase_initial，Verase2，Verase3，Verase4，Verase5)，其中，每个擦除电压将所述NAND串的相应本体(CH)充电至充电状态，在此之后所述一个或更多个选定字线层的电压被驱动至更低，使得所述选定存储器单元的阈值电压被驱动至更低，所述多个擦除电压包括初始擦除电压(Verase_initial)和后续擦除电压(Verase2)，所述后续擦除电压自所述初始擦除电压起以基于所述数据的步长(dVerase1)逐级升高，并且当所述编程-擦除周期量相对较大时所述步长相对较大。

12.根据权利要求11所述的3D堆叠式非易失性存储器设备，其中，

在对所述NAND串的漏极端或源极端中的所述至少一个施加所述初始擦除电压之后并且在对所述NAND串的漏极端或源极端中的所述至少一个施加所述后续擦除电压之前：确定所述选定存储器单元的阈值电压分布的度量，以及基于所述度量和所述数据来确定所述步长；以及

当所述度量相对较大时所述步长相对较大。

13.根据权利要求11或12所述的3D堆叠式非易失性存储器设备，其中，

指示所述编程-擦除周期量的所述数据包括所述编程-擦除周期的计数；并且

当所述编程-擦除周期的计数相对较大时所述步长相对较大。

14.根据权利要求11至12中任一项所述的3D堆叠式非易失性存储器设备，其中，

指示所述编程-擦除周期量的所述数据包括用于在编程操作中对所述选定存储器单元的至少一个子集进行编程的编程循环的计数；并且

当所述编程循环的计数相对较小时所述步长相对较大。

15.根据权利要求11至14中任一项所述的3D堆叠式非易失性存储器设备，其中，

所述多个擦除电压包括至少一个附加擦除电压(Verase3)，所述至少一个附加擦除电压在所述后续擦除电压之后以所述步长逐级升高。