CN1926635B - 读取nand存储器以补偿存储元件之间的耦合效应的方法 - Google Patents

Abstract

本发明提供一种用于读取以列和行布置的非易失性存储器的方法，其减少邻近单元耦合效应(有时被称作Yupin效应)。所述方法包括以下步骤：在一字线WLn中选择一待读取的位；读取在字线WLn后写入的一邻近字线WLn+1；和通过选择性地调节至少一个读取参数来读取字线WLn中选定的位。在一个实施例中，所述读取参数是读出电压。在另一实施例中，所述读取参数是预充电电压。在另一实施例中，调节所述读出电压和所述预充电电压两者。

Description

读取NAND存储器以补偿存储元件之间的耦合效应的方法

技术领域

本发明一般来说涉及非易失性存储器和其操作，且更具体地说，涉及用于减少存储在一个存储器存储元件中的数据对从其它存储元件读取的数据的效应的技术。 

背景技术

电可擦除可编程只读存储器(EEPROM)和快闪存储器属于最流行的非易失性半导体存储器。它们用于蜂窝式电话、数码相机、个人数字助理、移动计算设备、非移动计算设备、台式计算机和其它设备。 

典型的EEPROM和快闪存储器利用具有浮栅的存储器单元，在半导体衬底中的沟道区域上方提供所述浮栅并与其绝缘。所述浮栅位于源极与漏极区域上方并在其之间。在浮栅上提供控制栅并与其绝缘。存储器的阈值电压由浮栅上保留的电荷量来控制。即，在开启存储器单元前必须施加到控制栅以允许其源极与漏极之间的导通的最小电压量由浮栅上的电荷电平来控制。 

一些EEPROM和快闪存储器设备具有用于存储两个电荷范围的浮栅，且因此，存储器单元可在两个状态之间编程/擦除。通常，施加到控制栅的编程电压作为一系列脉冲而施加。在所述脉冲之间的周期中，执行验证操作。导通代表对应于越过设备的沟道的电流流动的设备的“开”状态。“关”状态对应于无电流流过源极与漏极之间的沟道。通常，如果施加到控制栅的电压大于阈值电压，那么快闪存储器单元将导通，且如果施加到控制栅的电压小于阈值电压，那么存储器单元将不导通。通过将单元的阈值电压设定为适当的值，可使单元传导或不传导给定组的施加电压的电流。因此，通过确定单元是否在给定组的施加电压下传导通流，可确定单元的状态。 

每个存储器单元可存储数据(模拟或数字)。当存储一位的数字数据时，存储器单元的可能的阈值电压范围被划分为指派有逻辑数据“1”和“0”的两个范围。在NAND型快闪存储器实例中，在擦除存储器单元后，电压阈值为负，且定义为逻辑“1”。在编程操作后阈值电压为正，且定义为逻辑“0”。当阈值电压为负且尝试读取时，存储器单元将开启来指示正存储逻辑一。当阈值电压为正且尝试读取操作时，存储器单元不会开启， 这指示存储逻辑0。存储器单元还可存储多个电平的信息，例如多位的数字数据。在存储多个电平的数据的情况下，可能阈值电压的范围分为数据的电平的数目。举例来说，如果存储四个电平的信息，那么会有四个阈值电压范围指派给数据值“11”、“10”、“01”和“00”。在NAND型存储器的一个实例中，在擦除操作后阈值电压为负，且定义为“11”。正阈值电压用于状态“10”、“01”和“00”。 

浮栅晶体管的阈值电平对应于存储在它们的浮栅上的电荷电平的范围。除缩小存储器阵列的大小之外，趋势为通过将多于一个位的数据存储在每个浮栅晶体管中来进一步增加此类存储器阵列的数据存储密度。这是通过将多于两个的阈值电平定义为每个浮栅晶体管的存储状态来实现的，现在，四个此类状态(每浮栅2位的数据)包括在商品中。预期更多存储状态，例如每存储元件16个状态。每个浮栅晶体管具有阈值电压的某一总范围(窗)，其中，每个浮栅晶体管实际上可操作，且将所述范围划分为一定数量的状态，这是为其加上所述状态之间的裕度而界定的，从而允许它们彼此清楚地区分。 

NAND型快闪存储器和其操作的相关实例在以下的美国专利申请案中提供，其全文都以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,528号和美国专利申请案序列号09/893,277(公开案第US2003/0002348号)。其它类型的快闪存储器设备也可与本发明一起使用。举例来说，以下专利描述NOR型快闪存储器，且其全文以引用的方式并入本文中：美国专利第5,095,344号；第5,172,338号；第5,890,192号和第6,151,248号。快闪存储器类型的另一实例在美国专利第6,151,248中找到，其全文以引用的方式并入本文中。 

邻近浮栅之间的场效应耦合在Jian Chen和Yupin Fong的美国专利第5,867,429号中具有描述，所述专利的全文以引用的方式并入本文中。由于集成电路制造技术的改进，此耦合的程度必然随着存储器单元阵列的尺寸减小而增加。所述问题在已经在不同时间编程的两组相邻单元之间最为突出。一组单元经编程以向其浮栅添加一对应于一组数据的电荷电平。在用第二组数据对第二组单元进行编程后，由于与第一组浮栅耦合的第二组浮栅上的电荷的效应，所以从第一组单元的浮栅读取的电荷电平通常似乎与所编程的不同。这称为Yupin效应。前面所提到的美国专利第5,867,429号建议使两组浮栅在物理上彼此隔离，或在读取第一组浮栅时考虑第二组浮栅上的电荷的效应。 

Yupin效应存在于各种类型的快闪EEPROM单元阵列中。一种设计的NOR阵列使其存储器单元连接在邻近位(列)线之间，且使控制栅连接到字(行)线。个别单元含有一个浮栅晶体管，其具有或不具有与其串联形成的选择晶体管，或含有由单个选择晶体管隔开的两个浮栅晶体管。 

此类阵列和它们在存储器系统中的使用的实例在SanDisk公司的以下美国专利和待决申请案中给出，其全文以引用的方式并入本文中：美国专利第5,095，344号、第5,172,338号、第5,602,987号、第5,663,901号、第5,430,859号、第5,430,859号、第5,712,180号、第5,890,192号和第6,151,248号，和2000年2月17日申请的美国专利申请序列号09/505，555和2000年9月22日申请的美国专利申请序列号09/667,344。 

NAND阵列的一种设计具有若干存储器单元，例如8个、16个、32个或甚至64个，其通过任一端的选择晶体管而以串联串的形式连接在位线与参考电位之间。字线以不同串联串的形式与单元的控制栅连接。此类阵列和它们的操作的相关实例在Toshiba的以下美国专利和待决申请案中给出，其全文以引用的方式并入本文中：美国专利第5,570,315号、第5,774,397号和第6,046,935号，和美国专利申请序列号09/667,610。 

字线到字线耦合的量值的一个测量位于阵列中的若干单元的阈值电压的分布中。此耦合会具有使阵列中的单元的阈值电压的分布变广的效应，从而减小了设计者增加设备的速度和可靠性的能力。因此减小分布的任何方法将对存储器设备有益。 

发明内容

本发明粗略描述有关用于减少存储器设备中相邻单元的耦合效应的方法。一方面，本发明是用于读取以列和行布置的非易失性存储器的方法。在第一方面中，所述方法包括以下步骤：在字线WLn中选择待读取的一位；读取在字线WLn后写入的邻近字线WLn+1；和通过选择性地调节至少一个读取参数来读取字线WLn中选定的位。 

在一个实施例中，所述读取参数是读出电压。在另一实施例中，所述读取参数为预充电电压。在另一实施例中，调节所述读出电压和所述预充电电压两者。 

在另一实施例中，本发明是一种用于读取以列和行布置的非易失性存储器的方法。在此实施例中，所述方法包括以下步骤：确定待读取的选定字线；读取在第一字线后写入的邻近字线；确定邻近选定位的位是否具有大于检查值的阈值电压；和如果选定位具有大于检查值的阈值电压，那么通过选择性地调节至少一个读取参数来读取字线中选定的位。 

在另一实施例中，本发明是一种存储器系统，其包括能够从所述系统读取数据的代码。所述系统包括以行和列配置的多状态存储器单元阵列和执行所述代码的控制器。所述代码执行以下步骤：确定第一行线中待读取的选定位；读取在第一行线后写入的相邻行线；确定邻近选定位的位是否具有大于检查值的阈值电压；和如果选定位具有大于检查值的阈值电压，那么通过选择性地调节至少一个读取参数来读取行线中选定的位。

在另一实施例中，本发明是一种装置。本发明包括用于确定第一字线中待读取的选定位的装置和用于读取在第一字线后写入的邻近字线的装置。另外，还提供用于确定邻近选定位的位是否具有大于检查值的阈值电压的装置。最后，本发明包括如果选定位具有大于检查值的阈值电压，那么通过选择性地调节至少一个读取参数来读取字线中选定位的装置。 

将从以下描述内容中更清楚地展现本发明的这些和其它目的和优势，在以下描述内容中，已结合图式陈述了本发明的优选实施例。 

附图说明

将相对于本发明的特定实施例来描述本发明。参考说明书和图式，本发明的其它目的、特征和优势将变得明显，其中： 

图1是其中实施本发明的各个方面的非易失性存储器系统的一个实例的方框图。 

图2说明存储器阵列的组织的实例。 

图3是NAND串的横截面图。 

图4根据本发明一个实施例描绘使用存储器的电气设备的实例的方框图。 

图5描绘存储器单元阈值分布且说明用于对多状态存储器单元进行编程的技术的一个实例。 

图6a显示两个邻近字线WLn和WLn＝1。 

图6b和图6c显示当用现有技术进行编程时，图6a的存储器单元阵列中的两个邻近单元的阈值分布上的Yupin效应。 

图7是描述用于操作具有减少的读取干扰的存储器设备的过程的一个实施例的流程图。 

图8a和图8b是说明相对于非移位读取的根据本发明执行的移位字线读取中的电荷读取的图表。 

图9是说明根据本发明的理想分布、最差情况Yupin移位分布和有效分布的图表。 

图10a和图10b分别是移位读出和预充电电压的分布的图表。 

图11a和图11b是阈值电压分别对读出和预充电电压的图表。 

具体实施方式

本文描述一种用于减少邻近单元上的Yupin效应的读取存储器设备的方法。下文讨论示范性存储器设备，且所述方法可用于此类设备上。然而，所述方法可在很多其它类型的设备上执行且不限于本文所述的特定设备。 

图1是可用于实施本发明的快闪存储器系统的一个实施例的方框图。存储器单元阵列102由列控制电路124、行控制电路106、c源极控制电路110和p阱控制电路108来控制。列控制电路124连接到存储器单元阵列102的位线，用于读取存储在存储器单元中的数据、用于在编程操作期间确定存储器单元的状态、且用于控制位线的电位电平以促进编程或抑制编程。行控制电路106连接到字线以选择字线中的一者、施加读取电压、施加编程电压且施加擦除电压。C源极控制电路110控制连接到存储器单元的共用源极线(图2中标为“C源极”)。P阱控制电路108控制p阱电压。 

存储在存储器单元中的数据由列控制电路124读取，且经由数据输入/输出缓冲器122而输出到外部I/O线。待存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器，且传递到列控制电路104。外部I/O线连接到控制器118。 

用于控制快闪存储器设备的命令数据输入到控制器138。命令数据通知快闪存储器什么操作被请求。输入命令传递到状态机116，其控制列控制电路124、行控制电路106、C源极控制110、p阱控制电路108和数据输入/输出缓冲器122。状态机116还可输出快闪存储器的状态数据，例如READY/BUSY或PASS/FAIL。 

控制器138与例如个人计算机、数码相机、个人数字助理等的主机系统连接或可与其连接。控制器138与主机进行通信以从主机接收命令、从主机接收数据、向主机提供数据且向主机提供状态信息。控制器138将来自主机的命令转换成可由命令电路114解译并执行的命令信号，所述命令电路114与状态机116进行通信。控制器138通常含有用于写入到存储器阵列或从存储器阵列读取的用户数据的缓冲存储器。 

一种示范性存储器系统包含一个包括控制器138的集成电路，和一个或一个以上集成电路芯片，其每一者都含有存储器阵列和相关控制、输入/输出和状态机电路。在一个实施例中，存储器阵列和控制器电路一起位于一个集成电路芯片上。存储器系统可嵌入作为主机系统的一部分，或可包括在可移除地插入主机系统中的存储卡(或其它封装)中。此类可移除卡可包括整个存储器系统(例如，包括控制器)或仅包括存储器阵列和相关的外围电路(控制器嵌入主机中)。因此，控制器可嵌入主机中或包括在可移除存储器系统内。 

图2显示存储器单元阵列302的实例结构。作为一个实例描述NAND快闪EEPROM，其为划分为1,024个区块。在一个实施例中，同时擦除存储在每个区块中的数据。在其 它实施例中，擦除单元与区块不同。举例来说，区块可指用于执行读取操作的的最小单元、用于执行编程操作的的最小单元、物理上连续/相邻的存储器单元的群组、或具有用于分组的一些逻辑的另一群组的单元。 

在每个区块中，在图2的实例中，存在被划分为偶数列和奇数列的8,512个列。位线也被划分为偶数位线(BLe)和奇数位线(BLo)。图2显示串联连接以形成NAND串的四个存储器单元。尽管显示四个单元包括在每个NAND串中，但可使用多于或少于四个单元。NAND串的一个端子经由第一选择晶体管SGD连接到对应位线，且另一端子经由第二选择晶体管SGS连接到c源极。 

图3显示在位线(BL)方向上，图2中示意性地显示的那种类型的NAND单元的横截面图。在p型半导体衬底209的表面207处，形成p型区域c-p阱211，c-p阱被n型区域210围绕以使c-p阱与p型衬底电隔离。n型区域210经由第一接触孔220和n型扩散层216连接到由第一金属M0制成的c-p阱线。p型区域c-p阱211也经由第一接触孔220和p型扩散层213连接到c-p阱线。c-p阱线连接到c-p阱控制电路108(图1)。 

每个存储器单元都具有浮栅(FG)，其对应于存储在单元中的数据而存储一定量的电荷；形成栅电极的字线(WL)和由p型扩散层12制成的漏电极和源电极。浮栅(FG)经由隧道氧化物膜(214)形成在c-p阱的表面上。字线(WL)经由绝缘体膜(215)而堆叠在浮栅(FG)上。(应了解，隧道氧化物膜214和绝缘体层位于浮栅和字线中的每一者的下面，尽管为了清晰起见，图3中未具体标出)。源电极经由第二选择晶体管(S)和第一接触孔(212)连接到由第一金属(M0)制成的共用源极线(c源极)。共用源极线连接到c源极控制电路(110)。漏电极经由第一选择晶体管(S)、第一接触孔(220)、第一金属(M0)制成的中间配线和第二接触孔(未图示)而连接到由第二金属(M1)制成的位线(BL)。位线连接到列控制电路(124)。每个列通过形成于衬底中且以隔离材料填充的沟槽(称为浅沟槽隔离(STI))来与相邻列隔离。浮栅(FG)通过STI和绝缘体膜15和字线(WL)而彼此隔离。 

距离减小到小于0.1μm的相邻浮栅(FG)之间的间隔，和浮栅之间的电容耦合效应因此在增加。由于选择晶体管(S)的栅电极(SG)形成于相同的形成过程步骤中，作为浮栅(FG)和字线(WL)，所以其显示堆叠的栅结构。 

在读取和编程操作期间，同时选择4,256个存储器单元(或其中的多个)。选定的存储器单元具有相同的字线和相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532个字节的数据。这些同时读取或编程的532个字节的数据形成逻辑页。因此，一个区块可存储至少八个逻辑页。在二进制模式下，每个字线与两个逻辑页相关：用于 偶数位线的一个逻辑页和用于奇数位线的一个逻辑页。当每个存储器单元存储两位数据(例如，多状态单元)时，一个区块存储16个页，且字线中的每一者都与四个逻辑页相关：用于偶数位线的两个逻辑页和用于奇数位线的两个逻辑页。其它大小的区块也可与本发明一起使用。 

图4描绘列控制电路304的一部分。每对位线(例如，BLe和BLo)耦合到读出放大器400。读出放大器连接到三个数据锁存器：第一数据锁存器402、第二数据锁存器404和第三数据锁存器406。所述三个数据锁存器中的每一者都能够存储一位数据。读出放大器在读取或验证操作期间读出选定位线的电位电平、以二进制方式存储所读出的数据、且在编程操作期间控制位线电压。通过选择信号“enenBL”和“oddBL”中的一者，读出放大器选择性地连接到选定的位线。数据锁存器402、404和406耦合到I/O线408以输出读取数据且存储编程数据。I/O线408连接到图5的数据输入/输出缓冲器312。数据锁存器402、404和406还耦合到状态线410以接收并发送状态信息。在一个实施例中，对于每对(偶数和奇数)位线，存在读出放大器、第一数据锁存器402、第二数据锁存器404和第三数据锁存器406。 

以在大量参考文献(包括美国专利第6,522,580号)中所述的方式施加电压以操作存储器单元阵列102。在特定实例中，每个存储器单元的浮栅存储两个位，具有状态“11”、“10”、“ 01”、“00”中的一者。在美国专利第6,522,580中提供操作电压的全表的实例。举例来说，假定选择字线“WL2”和位线“BLe”以用于读取和编程。通过将c-p阱升高到20V的擦除电压，且将选定区块的字线(WL)接地，来擦除选定区块的数据。由于未选定区块的字线(WL)、位线(BL)、选择线(SG)和c源极中的所有都置于浮动状态，所以归因于与c-p阱的电容耦合效应，这些也升高到约20V。因此，仅将强电场施加到选定存储器单元(M)的隧道氧化物膜214，且当隧道电流流动越过隧道氧化物膜214时擦除选定存储器单元的数据。在此实例中，所擦除的单元为四个可能编程状态中的一者，即“11”。 

为了在编程期间将电子存储在浮栅(FG)中，选定字线WL2连接到编程脉冲V_pgm，且选定的位线BLe接地。在编程期间，仅将强电场施加到存储器单元(M)的隧道氧化物膜214，且隧道电流在与擦除相反的方向上流动越过隧道氧化物膜214，且接着逻辑状态从“11”变成其它状态“10”、“01”或“00”中的一者。还通常利用被称作“自增压(self-boosting)”技术的熟知技术来防止编程干扰。 

在读取和验证操作中，选择栅(SGD和SGS)和未选定的字线(例如，WL0、WL1和WL3)升高到读取通过电压(例如，4.5伏)来使晶体管作为通过栅来操作。选定的 字线(例如WL2)连接到一电压，其电平针对每个读取和验证操作而被指定，以确定有关存储器单元的阈值电压是否已达到所述电平。举例来说，在用于两电平存储器单元的读取操作中，选定的字线WL2可接地，使得检测出阈值电压是否高于0V。在验证操作中，选定字线WL2连接到2.4V，(例如)使得验证阈值电压是否已经达到至少2.4V。源极和p阱为0伏。将选定位线(BLe)预充电到(例如)0.7V的电平。如果阈值电压高于读取或验证电平，那么由于非导通性存储器单元，所以有关位线(BLe)的电位电平维持高电平。另一方面，如果阈值电压低于读取或验证电平，那么由于导通性存储器单元(M)，所以有关位线(BLe)的电位电平减少到低电平，例如小于0.5V。存储器单元的状态由连接到位线的读出放大器来检测。存储器单元是否被擦除或被编程之间的差异取决于负电荷是否存储在浮栅中。举例来说，如果负电荷存储在浮栅中，那么阈值电压变得较高，且晶体管可处于增强模式。 

图5说明当每个浮栅存储元件将两位数据(即四个数据状态)存储在每个存储器单元(M)中时，存储器单元阵列102的阈值电压分布。曲线760代表阵列内处于擦除状态(“11”数据状态)的单元的阈值电平V_T(为负阈值电压电平)的分布。分别存储“10”和“00”用户数据的存储器单元的阈值电压分布762和764显示为位于读取电压Vr10与Vr00(在一个实施例中，其可分别为0V和1.2V)之间，和位于读取电压Vr00与Vr01(其可为1.2V和2.2V)之间。曲线766显示已经编程到“01”数据状态的单元的分布，这是设定为大于2.2V且小于4.5V的读取通过电压的最高阈值电压电平。 

在读取操作期间，将对应于Vr10、Vr00和Vr01的电压施加至一存储器单元的控制栅来确定存储器单元在哪个点导通且哪个点不导通。基于三个读取操作，存储器系统可确定存储器单元处于哪一阈值分布(例如，哪一状态)中。举例来说，如果存储器单元对于三个读取操作中的任何一者都不导通，那么存储器单元处于状态01。如果存储器单元仅在将Vr01施加到控制栅时导通，那么存储器单元处于状态00。如果存储器单元在施加Vr00时导通且在施加Vr10时不导通，那么存储器单元处于状态10。如果存储器单元在施加Vr10、Vr00和Vr01时都导通，那么存储器单元处于状态11。在一个实施例中，读取比较点Vr10、Vr00和Vr01中的每一者均是阈值分布的邻近状态之间的中间点。一组读取比较点的实例包括Vr10＝0伏、Vr00＝1.2伏且Vr01＝2.2伏。然而，还可使用其它值。 

如上文所论述，字线循序地写入，在给定阵列中是从字线WL0到WL63。因此，图5代表在下一循序字线WLn+1写入前写入的字线WLn的状态。即，字线WLn中的所有分布都不受邻近字线(WLn+1)中的数据的影响，因为在图5中，WLn+1尚未写入。 如序列号为6,522,580或6,643,188的美国专利中所陈述，可根据一个或一个以上写入通过来实现对单元的上页和下页的编程。 

注意，尽管已经将特定位图案指派给所述分布中的每一者，但可同样指派不同位图案，在这种情况下，其之间发生编程的状态可不同于图5中所描绘的那些状态。 

为了提供改进的可靠性，个体分布较佳变紧(分布变窄)，因为较紧的分布带来较广的读取裕度(它们之间的距离)。根据本发明，在编程速度无显著降低的情况下，使分布宽度更紧。 

图6说明沿两个邻近字线WLn和WLn+1的多得多的单元的六个存储器单元240、242、244、246、248和250。图6还显示在已写入WLn+1后的点处，邻近字线WLn和WLn+1的比较点Vr10、Vr00和Vr01的两个分布。 

在字线WLn中，将注意到，因为上文所讨论的Yupin效应，所以“11”和“10”(如由加宽虚线状态所示)的视在分布变得宽于在其编程后立即存在的由实线指示的阈值分布。这是因为在没有邻近浮栅含有代表“00”和“01”状态的较高电荷电平的环境中完成对字线WLn的数据的初始编程。当将邻近单元(例如邻近字线WLn+1中的单元)编程到这些较高阈值电平状态时，视在初始分布的加宽发生。另外，由于邻近浮栅写入有数据，所以较高状态“00”和“01”也遭受此视在加宽效应。 

此视在加宽的效应在于对存储器可在其中操作的状态的数目进行限制，且创建其它操作限制。这要求在状态分布之间维持足够大的裕度，使得在数据读取操作期间可清楚地区分变广的视在分布。存储器阵列中仅最后字线不受Yupin效应的影响，因为没有在其后写入的邻近浮栅的电荷电平。存储器单元的“00”和“01”状态最后编程。然而，对于存储来自页0、1、2和3的位的单元的其它六个状态中的每一者来说，因为浮栅之间的场耦合效应，所以存在对邻近单元的随后编程，其影响它们的视在阈值电压分布的范围。 

因此，本发明提供一种用于通过使用反复读取方法来减少上文所说明的分布的有效宽度的方法。图7说明本发明的方法。 

通常，对于待读取的给定字线(WLn)，下一字线(WLn+1)的预读取发生，其后，通过使用来自字线WLn+1的数据，读取来自WLn的数据。参看图7，在第一步骤702，识别待读取的第一字线WLn，且在步骤704，执行对邻近字线的粗读取。粗读取步骤704是仅确定单元的页0内容的步骤。即，步骤704仅需要确定数据状态是高于还是低于检查点电压(Vcheck)。在一个实施例中，在步骤704仅进行一个读取，且将检查点电压设定为如图5中所说明的正常Vt分布范围之间的一半的水平。在一个实施例中，Vcheck电压可等效于控制栅电压到Vr00；在替代实施例中，Vcheck为独立参数，其在存储器 设备中可用单独的DAC表来实施。 

在步骤706处，字线WLn+1中的高于Vcheck的所有位都为已知，且因此对前一字线WLn具有显著的字线到字线耦合效应的所有位都为已知。如果WLn+1的初始读取确定WLn+1中的给定位高于Vcheck，那么在步骤708，通过移位至少一个读取参数来读取(WLn中的)目标单元。读取参数可以是预充电电压、读出电压或两者。如果不是，那么正常读取单元。因此，所述方法利用写入过程通过连续字线以特定次序发生——使得仅随后的单元对前面的位线具有影响的事实。 

在知道哪些单元已经移位的情况下，步骤708的位线相关读取包括使用每代技术的已知方面来补偿读取操作。对于给定的技术，由邻近字线给予的耦合移位量通常为已知。对于90nm技术，如果WLn+1单元高于Vcheck，那么WLn单元将使其阈值电压向上移位到0.15v到0.3v之间的范围中。低于Vcheck电压的邻近WLn+1单元的单元将具有0v到0.15v的移位。将认识到，这些数字是示范性的，且其它技术将具有不同的电压范围。如上文所注意，在正常读取期间，将选定位线(BLe)预充电到(例如)0.7V的电平。根据本发明，对于经调节的位线，预充电电压将较低。在本发明的一个实施例中，移位量为总Yupin效应的一部分，且在一个特定实施例中，此部分为二分之一。因此，在上文所述的70nm技术的情况下，总的可能移位0.3伏的二分之一为0.15伏。或者，在读出阈值下允许有关位线(BLe)的电位电平在被认为无数据前而减少的所述读出阈值相对于预充电电压而升高。在任一情况下，都将通过使有效宽度减少二分之一来改进所得分布。 

在图8a和图8b中说明此移位。在图8中，显示移位读出电压的效应。相对于典型读出电压来说明Yupin移位的单元的预充电电压随时间逝去的衰减。在测量点R处，由如上文所述的读出放大器来测量单元的阈值电压。在图8a的实例中，在不发生Yupin效应处，单元应具有读数“1”。然而，由于字线到字线耦合，使用正常的0.45v阈值将产生误差。通过将读出电压移位到多达0.6，来获得正确的结果。同样，在图8b中，向下移位的预充电电压0.6伏和典型的读出电压0.45伏将同样产生正确的结果。根据本发明的第一实施例，如果步骤706的读取确定WLn需要移位，那么可向下移位预充电电压，或读出电压上升一个量，其在一个实施例中为预期的最差情况Yupin移位的二分之一(对于70nm技术的0.15v)。在另一实施例中，读出电压和预充电电压两者都可部分地移位。选择值的二分之一，使得移位的有效分布减少二分之一。可选择其它值。图9说明相对于理想分布和最差情况分布的分布中的此移位。 

在又一实施例中，可提供WLn+1的附加字线读取以确定Yupin效应的精确量。在 先前实施例中，作出两个假定：仅检查电压上的那些位(01和00)将用于补偿，且仅使用最差情况移位量的二分之一。作出这些假定以将WLn+1位线读取减少到单个读取步骤。为了获得更大的精确度，可使用位线WLn+1上的三个读取来代替一个读取。即，可进行WLn+1的三个读取，来确定WLn+1上的位的准确电荷值，且接着可更精确地调节移位量。举例来说，如果在WLn+1上使用三个读取来确定(00)值邻近待读取的单元，那么可使用全移位量(先前实例中为0.3v)。 

图10a和10b说明经测量的阈值电压分布的移位，分别作为读出电压和预充电电压的函数。在图10a中，显示大于1，1的所有单元的分布都具有以0.5v的间隔递增的读出电压。在图10b中，预充电电压以20mv的增量递减。如本文所示，分布的移位与箝位或读出电压中的移位成比例。 

在图11a和11b中进一步说明此关系，图11a和11b显示读出电压和预充电摆动电压相对于阈值电压而移位。如图11a中所示，随着读出电压增加，阈值电压测量减小。同样，对于较低的预充电电压，阈值电压测量较低。 

另外，如上文所注意，因为阵列中的最后字线不受随后写入的字线影响，所以这种方法不需要对阵列中的最后字线执行。 

出于说明和描述的目的，本发明已呈现了前面的详细描述内容。这些内容并不是穷尽的，也不限于本发明所揭示的精确形式。本发明的原理可应用于各种类型的非易失性存储器，那些当前存在的和所涵盖的使用正开发出来的新技术的那些非易失性存储器。然而，相对于快闪电可擦除且可编程只读存储器(EEPROM)来描述本发明的实施，其中存储元件是浮栅。按照上文的教示，可以做出很多修改和改变。选择所述实施例以最好地解释本发明的原理和其实际应用，从而使所属领域的技术人员能够以各种实施例最好地利用本发明且作出适合所涵盖的特定使用的各种修改。希望本发明的范围由所附权利要求书限定。 

Claims (25)

1.一种用于读取以列和行布置的非易失性存储器的方法，其包含以下步骤：

选择一待读取的字线WLn；

读取一在字线WLn后写入的邻近字线(WLn+1)；

确定所述邻近字线是否具有一高于一检查电压的阈值电压；和

如果所述邻近字线的数据状态高于所述检查电压，通过选择性地调节至少一个预充电电压来读取字线WLn中选定的位。

2.根据权利要求1所述的方法，其中所述读取字线WLn中选定的位的步骤进一步包括调节一读出电压。

3.根据权利要求2所述的方法，其中所述读取所述选定的位的步骤包括增加所述读出电压。

4.根据权利要求3所述的方法，其中所述增加所述读出电压的步骤包括使所述读出电压增加一个量，所述量等于邻近位对所述选定位的最大耦合效应的一分数。

5.根据权利要求4所述的方法，其中所述分数是二分之一。

6.根据权利要求1所述的方法，其中所述读取所述选定的位的步骤包括减小所述预充电电压。

7.根据权利要求6所述的方法，其中所述减小所述预充电电压的步骤包括使所述预充电电压减小一个量，所述量等于所述邻近位对所述选定位的所述最大耦合效应的一分数。

8.根据权利要求1所述的方法，其中所述检查电压是一阈值电压分布的二分之一。

9.根据权利要求1所述的方法，其中每一字线包括多个多状态存储器单元，所述多状态存储器单元的每一者保持一多状态存储器，且所述读取一邻近字线的步骤包括确定每一单元的阈值电压状态。

10.根据权利要求9所述的方法，其中所述读取一邻近字线的步骤包括至少读取三次所述单元。

11.根据权利要求10所述的方法，其中所述读取所述字线中的所述选定位的步骤包括使一读出电压减小一个量，所述量等于所述邻近位对所述选定位的耦合效应。

12.根据权利要求10所述的方法，其中所述读取所述选定位的步骤包括使所述预充电电压增加一个量，所述量等于所述邻近位对所述选定位的耦合效应。

13.一种用于读取以列和行布置的非易失性存储器的方法，其包含以下步骤：

确定一第一字线中待读取的一选定位；

读取在所述第一字线后写入的一邻近字线；

确定邻近所述选定位的一位是否具有一大于一检查电压的阈值电压；和

如果所述邻近位具有一大于所述检查值的阈值电压，那么通过选择性地调节至少一个预充电电压来读取所述第一字线中的所述选定位。

14.根据权利要求13所述的方法，其中所述读取所述第一字线中的所述选定位的步骤进一步包括调节一读出电压。

15.根据权利要求14所述的方法，其中所述读取所述选定位的步骤包括增加所述读出电压。

16.根据权利要求15所述的方法，其中所述增加所述读出电压的步骤包括使所述读出电压增加一个量，所述量等于所述邻近位对所述选定位的所述最大耦合效应的二分之一。

17.根据权利要求16所述的方法，其中所述读取所述第一字线中的所述选定位的步骤包括减小所述预充电电压。

18.根据权利要求17所述的方法，其中所述减小所述预充电电压的步骤包括使所述预充电电压减小一个量，所述量等于所述邻近位对所述选定位的所述最大耦合效应的二分之一。

19.根据权利要求13所述的方法，其中所述检查电压是一多状态单元阵列的阈值电压分布的二分之一。

20.一种用于读取以列和行布置的非易失性存储器的方法，包含如下步骤：

确定一第一行线中待读取的一选定位；

读取在所述第一行线后写入的一邻近行线；

确定邻近所述选定位的一位是否具有一大于一检查电压的阈值电压；以及

在所述邻近位具有一大于所述检查电压的阈值电压时，通过选择性地调节至少一个预充电电压来读取所述第一行线中的所述选定位。

21.根据权利要求20所述的系统，其中读取所述第一行线中的所述选定位包括调节一读出电压。

22.根据权利要求21所述的系统，其中所述读取所述选定位的步骤包括增加所述读出电压。

23.根据权利要求20所述的系统，其中所述读取所述选定位的步骤包括减小所述预充电电压。

24.根据权利要求20所述的系统，其中所述读取所述选定位的步骤包括调节所述预充电电压和一读出电压两者。

25.根据权利要求20所述的系统，其中所述检查电压是所述多状态单元阵列的一电压阈值分布的二分之一。

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