JP2021131919A - 半導体記憶装置及びその読み出し方法 - Google Patents

Abstract

【課題】読み出しエラーの発生を抑制すること。【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセルと第１及び第２ワード線とビット線とセンスアンプとを含む。第１及び第２ワード線はそれぞれ第１及び第２メモリセルに接続される。ビット線は第１及び第２メモリセルに接続される。センスアンプはセンスノードを含む。第１読み出しの際にコントローラは、第２ワード線に第１読み出し電圧を印加し、読み出し結果を確定する。第２読み出しの際にコントローラは、第１ワード線に第２読み出し電圧を印加している間に、センスノードを第１時間Ｔ１放電し、第１読み出し結果を確定する。コントローラは、第２読み出し電圧を印加している間に、センスノードを第２時間Ｔ２放電し、第２読み出し結果を確定する。コントローラは、第２メモリセルの読み出し結果と第１及び第２読み出し結果とに基づいて読み出しデータを確定する。【選択図】図１２

Description

実施形態は、半導体記憶装置及びその読み出し方法に関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

特表２０１０−５３９６３０号公報

読み出しエラーの発生を抑制すること。

実施形態の半導体記憶装置は、第１及び第２メモリセルと、第１及び第２ワード線と、ビット線と、センスアンプと、を含む。第１及び第２メモリセルは、直列に接続される。第１ワード線は、第１メモリセルに接続される。第２ワード線は、第２メモリセルに接続される。ビット線は、直列に接続された第１及び第２メモリセルに接続される。第１センスアンプは、センスノードと、センスノードとビット線との間に接続されたトランジスタと、を含む。コントローラは、第１読み出しと第２読み出しとを含む読み出し動作を実行する。第１ワード線が選択された読み出し動作において、コントローラは、第１読み出しの際に、第２ワード線に第１読み出し電圧を印加し、第１読み出し電圧を印加している間に、センスノードを前記トランジスタを介して放電し、放電されたセンスノードの電圧に基づいて第２メモリセルの読み出し結果を確定する。コントローラは、第２読み出しの際に、第１ワード線に第２読み出し電圧を印加し、第２読み出し電圧を印加している間に、センスノードをトランジスタを介して第１時間放電し、第１時間放電されたセンスノードの電圧に基づいて第１メモリセルの第１読み出し結果を確定する。コントローラは、第２読み出し電圧を印加している間に、センスノードをトランジスタを介して第１時間と異なる第２時間放電し、第２時間放電されたセンスノードの電圧に基づいて第１メモリセルの第２読み出し結果を確定する。コントローラは、第２メモリセルの読み出し結果に基づいて、第１メモリセルの第１読み出し結果又は第２読み出し結果に基づいた読み出しデータを、外部のメモリコントローラに出力する。

第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置においてメモリセルトランジスタに適用されるデータの割り付けの一例を示す概略図。 第１実施形態に係る半導体記憶装置において書き込み動作が実行される順番の一例を示すテーブル。 第１実施形態に係る半導体記憶装置における書き込み動作の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における読み出し動作のコマンドシーケンスの一例を示す概念図。 第１実施形態に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布の一例を示す概念図。 第１実施形態の比較例に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第１実施形態の第１変形例に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第１実施形態の第２変形例に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第１実施形態の第３変形例に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第２実施形態に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第２実施形態の第１変形例に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第２実施形態の第２変形例に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。 第３実施形態に係る半導体記憶装置におけるＤＬＡ読み出し動作の一例を示すタイミングチャート。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。

メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）（Ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含み、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。

コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。レディビジー信号ＲＢｎは、半導体記憶装置１がレディ状態及びビジー状態のいずれであるかをメモリコントローラ２に通知する信号である。レディ状態は半導体記憶装置１が命令を受け付ける状態であり、ビジー状態は半導体記憶装置１が、命令を受け付けない状態である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。

以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明されたメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。

（ロウデコーダモジュール１５の回路構成について）
図３は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示している。図３に示すように、ロウデコーダモジュール１５は、例えばロウデコーダＲＤ０〜ＲＤ（Ｎ−１）を含み、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介してドライバモジュール１４に接続される。ロウデコーダＲＤ０〜ＲＤ（Ｎ−１）は、それぞれブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）に関連付けられている。

以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に注目して、ロウデコーダＲＤの詳細な回路構成について説明する。ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。

ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ｂＴＧには、転送ゲート線ＴＧの反転信号が入力される。

トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通接続される。また、各トランジスタＴＲは、ドライバモジュール１４から配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。

具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。

つまり、信号線ＣＧ０〜ＣＧ７は、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用され、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられたローカルワード線として使用される。また、信号線ＳＧＤＤ０〜ＳＧＤＤ３並びにＳＧＳＤは、複数のブロックＢＬＫ間で共有されたグローバル転送ゲート線として使用され、選択ゲート線ＳＧＤ０〜ＳＧＤ３並びにＳＧＳは、ブロックＢＬＫ毎に設けられたローカル転送ゲート線として使用される。

以上の構成によりロウデコーダモジュール１５は、ブロックＢＬＫを選択することが出来る。具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。

尚、以上で説明したロウデコーダモジュール１５の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計される。

（センスアンプモジュール１６の回路構成について）
図４は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６の回路構成の一例を示している。図４に示すように、各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬを含んでいる。

ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬとセンスアンプ部ＳＡとの間に接続された高耐圧のトランジスタを含む。センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬは、バスＬＢＵＳに共通接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬは、互いにデータを送受信することが出来る。

各センスアンプ部ＳＡには、例えばシーケンサ１３によって生成された制御信号ＳＴＢが入力される。そして、センスアンプ部ＳＡは、制御信号ＳＴＢがアサートされたタイミングに基づいて、関連付けられたビット線ＢＬに読み出されたデータが“０”であるか“１”であるかを判定する。つまり、センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいて、選択されたメモリセルの記憶するデータを判定する。

論理回路ＬＣは、共通のバスＬＢＵＳに接続されたラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬに保持されたデータを用いて様々な論理演算を実行する。具体的には、例えば、論理回路ＬＣは、各センスアンプユニットＳＡＵに設けられたラッチ回路のうち２個のラッチ回路に保持されたデータを用いて、ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、ＮＯＲ演算、ＥＸＮＯＲ演算等を実行することが出来る。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬのそれぞれは、データを一時的に保持する。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。半導体記憶装置１は、少なくともラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。

図５は、第１実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図５に示すように、例えば、センスアンプ部ＳＡはトランジスタ２０〜２７並びにキャパシタ２８を含み、ビット線接続部ＢＬＨＵはトランジスタ２９を含んでいる。トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１〜２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ２９は、トランジスタ２０〜２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。

トランジスタ２０のソースは、電源線に接続される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートには、制御信号ＢＬＸが入力される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、ノードＳＥＮに接続される。トランジスタ２２のゲートには、制御信号ＨＬＬが入力される。

トランジスタ２３のドレインは、ノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートには、制御信号ＸＸＬが入力される。トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートには、制御信号ＢＬＣが入力される。トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。トランジスタ２５のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。

トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、ノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、ノードＳＥＮに接続される。キャパシタ２８の他方電極には、クロックＣＬＫが入力される。

トランジスタ２９のドレインは、トランジスタ２４のソースに接続される。トランジスタ２９のソースは、ビット線ＢＬに接続される。トランジスタ２９のゲートには、制御信号ＢＬＳが入力される。

ラッチ回路ＳＤＬは、例えばインバータ３０及び３１、並びにＮ型のＭＯＳトランジスタ３２及び３３を含んでいる。インバータ３０の入力ノードはノードＳＬＡＴに接続され、インバータ３０の出力ノードはノードＳＩＮＶに接続される。インバータ３１の入力ノードはノードＳＩＮＶに接続され、インバータ３１の出力ノードはノードＳＬＡＴに接続される。トランジスタ３２の一端はノードＳＩＮＶに接続され、トランジスタ３２の他端はバスＬＢＵＳに接続され、トランジスタ３２のゲートには制御信号ＳＴＩが入力される。トランジスタ３３の一端はノードＳＬＡＴに接続され、トランジスタ３３の他端はバスＬＢＵＳに接続され、トランジスタ３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＳＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＳＩＮＶにおいて保持されるデータはノードＳＬＡＴに保持されるデータの反転データに相当する。

ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様である。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。また、例えば、ラッチ回路ＡＤＬのトランジスタ３２のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタ３３のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、及びＸＤＬの説明は省略する。

以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタ２０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、及びＢＬＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。ノードＳＥＮは、センスアンプ部ＳＡのセンスノードと呼ばれても良い。

尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプユニットＳＡＵ内の論理回路ＬＣは、センスアンプユニットＳＡＵ内のラッチ回路のみで論理演算を実行することが可能であれば省略されても良い。

［１−１−３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向は選択ゲート線ＳＧＤの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向（積層方向）に対応している。断面図は、図面が煩雑になるのを避けるために、絶縁体層等のハッチングを適宜省略している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。

（メモリセルトランジスタＭＴの断面構造について）
以下に、図６を用いて、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。図６は、ブロックＢＬＫの一部領域の断面図である。

図６に示すように、半導体層内には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１３０が設けられる。ｐ型ウェル領域１３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域１３０上には、選択ゲート線ＳＧＳとして機能する配線層１３１と、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１３２と、選択ゲート線ＳＧＤとして機能する配線層１３３とが、この順番に積層される。尚、隣り合う配線層間には、絶縁体層が挿入される。

メモリホール１３４は、配線層１３１、１３２、１３３を貫通して設けられ、メモリホール１３４の底部は、ウェル領域１３０に達している。メモリホール１３４内には、ピラー状の半導体層（半導体ピラー）１３５が設けられる。半導体ピラー１３５の側面には、絶縁膜（トンネル絶縁膜）１３６、絶縁膜（電荷蓄積層）１３７、及び絶縁膜（ブロック絶縁膜）１３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が構成される。半導体ピラー１３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー１３５の上端は、コンタクトプラグ１３９を介して、ビット線ＢＬとして機能する金属配線層１４０に接続される。

ウェル領域１３０の表面領域には、高濃度のｎ型不純物が導入されたｎ＋型拡散領域１４１が設けられる。ｎ＋型拡散領域１４１上には、コンタクトプラグ１４２が設けられる。コンタクトプラグ１４２は、ソース線ＳＬとして機能する金属配線層１４３に接続される。さらに、ウェル領域１３０の表面領域には、高濃度のｐ型不純物が導入されたｐ＋型拡散領域１４４が設けられる。ｐ＋型拡散領域１４４上には、コンタクトプラグ１４５が設けられる。コンタクトプラグ１４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層１４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１３０を介して半導体ピラー１３５に電圧を印加するための配線である。

以上の構成が、図６の紙面の奥行き方向（Ｘ方向）に複数配列されている。そして、ストリングユニットＳＵが、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成される。

（メモリセルトランジスタＭＴの平面構造について）
図７は、各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴの構造をＺ方向から見た様子を示している。より具体的には、Ｚ方向から見たときの、メモリホール１３４及び配線層１３２（ワード線ＷＬ）の、Ｘ方向及びＹ方向を含む平面における、断面構造の一例が示されている。

図示されている断面において、例えば、半導体層１３５が、メモリホール１３４の中央部に設けられている。トンネル絶縁膜１３６が、半導体層１３５の側面を囲っている。電荷蓄積層１３７が、トンネル絶縁膜１３６の側面を囲っている。ブロック絶縁膜１３８が、電荷蓄積層１３７の側面を囲っている。また、配線層１３２（ワード線ＷＬ）が、ブロック絶縁膜１３８を囲っている。すなわち、配線層１３２（ワード線ＷＬ）は、メモリホール１３４を囲っている。これにより、メモリホール１３４と配線層１３２（ワード線ＷＬ）とが交差する部分が、メモリセルトランジスタＭＴとして機能する。

メモリホール１３４及び配線層１３１（選択ゲート線ＳＧＳ）も、Ｘ方向及びＹ方向を含む平面において、ワード線ＷＬを含む断面と同様の断面構造となっている。すなわち、メモリホール１３４と配線層１３１（選択ゲート線ＳＧＳ）とが交差する部分が、選択トランジスタＳＴ２として機能する。

また、メモリホール１３４及び配線層１３３（選択ゲート線ＳＧＤ）も、Ｘ方向及びＹ方向を含む平面において、ワード線ＷＬを含む断面と同様の断面構造となっている。すなわち、メモリホール１３４と配線層１３３（選択ゲート線ＳＧＤ）とが交差する部分が、選択トランジスタＳＴ１として機能する。

［１−１−４］データの記憶方式について
第１実施形態に係る半導体記憶装置１では、１つのメモリセルトランジスタＭＴが記憶することが可能なデータのビット数に応じて、閾値分布が複数設定される。そして、各メモリセルトランジスタＭＴの閾値電圧は、書き込まれるデータの種類に応じて、複数の閾値分布のうちいずれかの領域に配置される。以下では、互いに異なるデータが割り当てられた複数の閾値分布の各々のことを、“ステート”と呼ぶ。

図８は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布、読み出し電圧、及びベリファイ電圧の一例を示している。尚、以下で参照される閾値分布図において、縦軸のＮＭＴｓはメモリセルトランジスタＭＴの個数に対応し、横軸のＶｔｈはメモリセルトランジスタＭＴの閾値電圧に対応している。

図８に示すように、第１実施形態に係る半導体記憶装置１では、例えば複数のメモリセルトランジスタＭＴによって８種類の閾値分布が形成される。この８種類の閾値分布は、例えば、閾値電圧の低い方から順に、それぞれ“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、“Ｇ”ステートと呼ばれる。“Ｅｒ”ステートは、メモリセルトランジスタＭＴの消去状態に対応している。“Ａ”ステート〜“Ｇ”ステートのそれぞれは、メモリセルトランジスタＭＴにデータが書き込まれた状態に対応している。

そして、“Ｅｒ”ステート〜“Ｇ”ステートのそれぞれには、互いに異なる３ビットデータが割り当てられ、隣り合う２つのステート間では１ビットデータのみが異なるように設定される。このように、１つのメモリセルトランジスタに対して３ビットデータを記憶させる方法は、例えばＴＬＣ（Triple-Level Cell）方式と呼ばれる。以下に、８種類の閾値分布に対するデータの割り付けの一例を羅列する。

“Ｅｒ”ステート：“１１１（上位ビット／中位ビット／下位ビット）”データ
“Ａ”ステート：“１１０”データ
“Ｂ”ステート：“１００”データ
“Ｃ”ステート：“０００”データ
“Ｄ”ステート：“０１０”データ
“Ｅ”ステート：“０１１”データ
“Ｆ”ステート：“００１”データ
“Ｇ”ステート：“１０１”データ。

隣り合うステート間のそれぞれには、書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ベリファイ電圧ＡＶが、“Ｅｒ”ステート及び“Ａ”ステート間に設定される。ベリファイ電圧ＢＶが、“Ａ”ステート及び“Ｂ”ステート間に設定される。ベリファイ電圧ＣＶが、“Ｂ”ステート及び“Ｃ”ステート間に設定される。ベリファイ電圧ＤＶが、“Ｃ”ステート及び“Ｄ”ステート間に設定される。ベリファイ電圧ＥＶが、“Ｄ”ステート及び“Ｅ”ステート間に設定される。ベリファイ電圧ＦＶが、“Ｅ”ステート及び“Ｆ”ステート間に設定される。ベリファイ電圧ＧＶが、“Ｆ”ステート及び“Ｇ”ステート間に設定される。書き込み動作において半導体記憶装置１は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴに対するプログラムを完了する。

隣り合うステート間のそれぞれには、読み出し動作で使用される読み出し電圧も設定される。具体的には、読み出し電圧ＡＲが、“Ｅｒ”ステート及び“Ａ”ステート間に設定される。読み出し電圧ＢＲが、“Ａ”ステート及び“Ｂ”ステート間に設定される。読み出し電圧ＣＲが、“Ｂ”ステート及び“Ｃ”ステート間に設定される。読み出し電圧ＤＲが、“Ｃ”ステート及び“Ｄ”ステート間に設定される。読み出し電圧ＥＲが、“Ｄ”ステート及び“Ｅ”ステート間に設定される。読み出し電圧ＦＲが、“Ｅ”ステート及び“Ｆ”ステート間に設定される。読み出し電圧ＧＲが、“Ｆ”ステート及び“Ｇ”ステート間に設定される。各読み出し電圧は、読み出し対象のメモリセルトランジスタＭＴの閾値電圧が当該読み出し電圧を基準として下位及び上位のいずれのステートに含まれるのかを区別するために使用される。また、最上位である“Ｇ”ステートよりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。ゲートに読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。読み出し動作において半導体記憶装置１は、読み出し電圧を用いてメモリセルトランジスタＭＴが分布するステートを判定することによって、読み出しデータを確定させる。

例えば、図８に示されたデータの割り付けが適用された場合、下位ビットで構成される１ページの読み出しデータ（下位ページデータ）は、読み出し電圧ＡＲを用いた読み出し結果と、読み出し電圧ＥＲを用いた読み出し結果とに基づいて確定する。中位ビットで構成される１ページの読み出しデータ（中位ページデータ）は、読み出し電圧ＢＲを用いた読み出し結果と、読み出し電圧ＤＲを用いた読み出し結果と、読み出し電圧ＦＲを用いた読み出し結果とに基づいて確定する。上位ビットで構成される１ページの読み出しデータ（上位ページデータ）は、読み出し電圧ＣＲを用いた読み出し結果と、読み出し電圧ＧＲを用いた読み出し結果とに基づいて確定する。読み出し動作において、論理回路ＬＣは、複数の読み出し結果を用いた演算処理を適宜実行し、読み出しデータを確定する。

尚、以上で説明した１つのメモリセルトランジスタＭＴが記憶するデータのビット数は一例であり、これに限定されない。例えば、メモリセルトランジスタＭＴには、１ビット、２ビット、又は４ビット以上のデータが記憶されても良い。半導体記憶装置１では、メモリセルトランジスタＭＴが記憶するビット数に応じて、形成される閾値分布の数や、読み出し電圧、読み出しパス電圧、ベリファイ電圧等が適宜設定され得る。

本明細書において、“読み出し結果”は、制御信号ＳＴＢがアサートされることによって、センスアンプユニットＳＡＵ内に取り込まれるデータに対応している。“読み出しデータ”は、読み出し動作において、半導体記憶装置１によってメモリコントローラ２に出力されるデータに対応している。１つの読み出し電圧に対応する１つ又は複数の読み出し結果を得るための動作のことを、“読み出し処理”と呼ぶ。読み出し電圧ＡＲ〜ＧＲの読み出し処理は、それぞれ“Ａ”〜“Ｇ”ステートの読み出し処理とも呼ばれる。各読み出し処理において取得される読み出し結果の数は、当該読み出し処理において制御信号ＳＴＢがアサートされる回数に対応している。

［１−２］半導体記憶装置１の動作
次に、第１実施形態に係る半導体記憶装置の動作について説明する。尚、以下の説明では、各種配線に印加される電圧について適宜参照符号のみで記載する。読み出し対象のセルユニットＣＵに含まれたメモリセルトランジスタＭＴのことを選択メモリセルと呼ぶ。読み出し動作において、選択されたワード線ＷＬのことをＷＬｓｅｌと呼び、非選択のワード線ＷＬのことをＷＬｕｓｅｌと呼ぶ。ワード線ＷＬに電圧が印加されることは、ドライバモジュール１４が信号線ＣＧ及びロウデコーダモジュール１５を介して当該配線に電圧を印加することに対応している。ｎ本目（ｎは０以上の整数）のワード線ＷＬのことをワード線ＷＬｎと呼ぶ。ｎ＋１本目のワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴのことを、ワード線ＷＬｎに対する隣接メモリセルと呼ぶ。

［１−２−１］書き込み動作について
第１実施形態に係る半導体記憶装置１においては、各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴに、図９（Ａ）に示すような順番で、書き込み動作が実行される。すなわち、第１実施形態においては、あるストリングユニットＳＵにおいて、ワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴが記憶するデータは、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴが記憶するデータよりも後に書き込まれる。すなわち、あるストリングユニットＳＵにおいて、ソース側の選択ゲート線ＳＧＳに最も近いワード線ＷＬ０に接続されたメモリセルトランジスタＭＴから、ドレイン側の選択ゲート線ＳＧＤに最も近いワード線ＷＬ７に接続されたメモリセルトランジスタＭＴまで、ワード線の１層ずつ順番に、書き込み動作が実行される。

尚、書き込み動作を実施する順番は、これに限られない。例えば、半導体記憶装置１の各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴに、図９（Ｂ）に示すような順番で、書き込み動作が実行されても良い。この場合、あるストリングユニットＳＵにおいて、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴが記憶するデータは、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴが記憶するデータよりも後に書き込まれる。すなわち、あるストリングユニットＳＵにおいて、ドレイン側の選択ゲート線ＳＧＤに最も近いワード線ＷＬ７に接続されたメモリセルトランジスタＭＴから、ソース側の選択ゲート線ＳＧＳに最も近いワード線ＷＬ０に接続されたメモリセルトランジスタＭＴまで、ワード線の１層ずつ順番に、書き込み動作が実行される。

図１０は、第１実施形態に係る半導体記憶装置１の書き込み動作における各配線の電圧の一例であり、入出力信号Ｉ／Ｏの状態と、選択されたワード線ＷＬｓｅｌの電圧とをそれぞれ示している。入出力信号Ｉ／Ｏとしては、半導体記憶装置１がレディ状態になっており外部のメモリコントローラ２からコマンドセット（コマンド、アドレス及びデータ）を受信する期間と、半導体記憶装置１がビジー状態になっている期間とを示している。

半導体記憶装置１の入出力信号Ｉ／Ｏに、外部のメモリコントローラ２から、書き込み動作の実行を指示するコマンド、データを記憶させるメモリセルのアドレス、及び書き込みデータを含んだコマンドセットが入力されると、半導体記憶装置１はレディ状態からビジー状態に遷移して書き込み動作を実行する。

書き込み動作においてシーケンサ１３は、まずプログラム動作を実行する。具体的には、センスアンプモジュール１６、書き込み対象のメモリセルトランジスタＭＴに対応するビット線ＢＬに例えば電圧ＶＳＳを印加して、書き込み禁止のメモリセルトランジスタＭＴに対応するビット線に例えば電圧ＶＩＮＨを印加する。電圧ＶＩＮＨはＶＳＳよりも高く、電圧ＶＩＮＨが印加されたビット線ＢＬに対応するＮＡＮＤストリングＮＳは、選択トランジスタＳＴ１がカットオフされるため、例えばフローティング状態になる。そして、ドライバモジュール１４及びロウデコーダモジュール１５が、選択ワード線ＷＬｓｅｌに、プログラム電圧ＶＰＧＭを印加する。プログラム電圧ＶＰＧＭは、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することが可能な高電圧である。

すると、書き込み対象のメモリセルトランジスタＭＴでは、ゲート−チャネル間の電位差により電荷蓄積層に電子が注入され、閾値電圧が上昇する。一方で、書き込み禁止のメモリセルトランジスタＭＴでは、例えばフローティング状態のＮＡＮＤストリングＮＳのチャネルがブーストすることによってゲート−チャネル間の電位差が小さくなり、閾値電圧の上昇が抑制される。

次に、シーケンサ１３は、ベリファイ動作を実行する。具体的には、ドライバモジュール１４及びロウデコーダモジュール１５が、選択ワード線ＷＬｓｅｌに対してベリファイ電圧ＶＦＹを印加する。ベリファイ電圧ＶＦＹとしては、例えば図８に示すベリファイ電圧ＡＶが使用される。

すると、選択ワード線ＷＬｓｅｌに接続されたメモリセルトランジスタＭＴは、その閾値電圧に応じてオン状態又はオフ状態になる。そして、各センスアンプユニットＳＡＵは、対応するビット線ＢＬの電圧に基づいて、対応するメモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧を超えたかどうかを判定する。

それから、シーケンサ１３は、対応するメモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧を超えたことを検知した場合に、当該メモリセルトランジスタＭＴのベリファイにパスしたものとし、以降のプログラム動作において当該メモリセルトランジスタＭＴを書き込み禁止とする。

一方で、シーケンサ１３は、対応するメモリセルトランジスタＭＴの閾値電圧が所望のベリファイ電圧以下であることを検知した場合に、当該メモリセルトランジスタＭＴのベリファにフェイルしたものとし、以降のプログラム動作において当該メモリセルトランジスタＭＴを書き込み対象とする。

シーケンサ１３は、例えば、１回のベリファイ動作でドライバモジュール１４及びロウデコーダモジュール１５が選択ワード線ＷＬｓｅｌに複数種類のベリファイ電圧を連続で印加させて、センスアンプモジュール１６に複数レベルのベリファイを連続して実行させることが出来る。また、シーケンサ１７３は、１回のベリファイ動作において印加させるベリファイ電圧の種類及び数を、書き込み動作の進行に応じて適宜変更することが出来る。尚、シーケンサ１３は、１回のベリファイ動作でドライバモジュール１４及びロウデコーダモジュール１５から選択ワード線ＷＬｓｅｌに１種類のベリファイ電圧を印加させて、センスアンプモジュール１６に１レベルのベリファイを実行させるだけでもよい。

上述したプログラム動作とベリファイ動作との組が、ループに相当する。シーケンサ１３は、このようなループを繰り返し実行し、プログラム電圧ＶＰＧＭをプログラムループ毎にΔＶＰＧＭずつステップアップさせる。そして、シーケンサ１３は、プログラムループを複数回（例えば、１９回）繰り返し実行すると、書き込み動作を終了して半導体記憶装置１をビジー状態からレディ状態に遷移させる。

ここで、第１実施形態に係る半導体記憶装置１においては、図６に示されるように、あるストリングユニットＳＵにおいて、あるワード線ＷＬｎに接続されたメモリセルトランジスタＭＴと、隣接するワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴ及び隣接するワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴとが、近接している。従って、あるワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの閾値は、両隣のワード線ＷＬｎ−１及びＷＬｎ＋１に接続されたメモリセルトランジスタＭＴの電荷蓄積層に保持されている電子によって、影響を受け得る。

ここで、図９（Ａ）に示すような順番で書き込み動作がなされていく場合、ワード線ＷＬｎ−１に対して書き込み動作がなされた後に、ワード線ＷＬｎに対して書き込み動作が実行される。すなわち、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに対する書き込み動作が実行される時点においては、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴの電荷蓄積層に保持される電子の量は、すでに確定している。つまり、それ以後に、当該メモリセルトランジスタＭＴの電荷蓄積層に保持される電子の量は、基本的に変動することはない。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴの電荷蓄積層に保持されている電子による、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの閾値電圧への影響は、ベリファイ動作の際に織り込まれることになり、実質的にその影響を排除することができる。

一方で、ワード線ＷＬｎ＋１に対する書き込み動作は、ワード線ＷＬｎに対して書き込み動作が実行された後に実行される。ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに対する書き込み動作が実行される時点においては（より具体的には、ベリファイ動作が実行される際には）、ワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴの電荷蓄積層に保持される電子の量はまだ確定しておらず、それ以後に変動する可能性が高い。より具体的には、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに対する書き込み動作が実行された後で、ワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴの閾値電圧が、“Ｅｒ”ステートから“Ｇ”ステートなどに変動する可能性がある。

従って、ワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴの電荷蓄積層に保持されている電子による、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの閾値電圧への影響は、書き込み動作をする過程では、排除することが難しい。

尚、図９（Ｂ）に示すような順番で書き込み動作が実行される場合、ワード線ＷＬｎ−１とワード線ＷＬｎ＋１との関係が逆になる。すなわち、ワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴの電荷蓄積層に保持されている電子によるワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの閾値電圧への影響は、ベリファイ動作の際に織り込まれることになり、実質的にその影響を排除することができる。しかしながら、ワード線ＷＬｎ−１に対する書き込み動作がそれよりも後に実行されるため、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに対する書き込み動作が実行される時点において、当該メモリセルトランジスタＭＴの閾値電圧への影響を排除することが難しい。

［１−２−２］読み出し動作について
第１実施形態に係る半導体記憶装置１は、少なくとも２種類の読み出し動作を実行することが出来る。例えば、半導体記憶装置１が実行可能な複数種類の読み出し動作は、通常の読み出し動作と、ＤＬＡ（Direct Look Ahead）読み出し動作とを含んでいる。

通常の読み出し動作は、使用される読み出し電圧毎の読み出し回数が１回である読み出し動作である。ＤＬＡ読み出し動作は、選択メモリセルに対する隣接メモリセルの読み出し結果を用いて、選択メモリセルの読み出し結果を確定させる読み出し動作である。つまり、ＤＬＡ読み出し動作は、隣接メモリセルの読み出し動作と、選択メモリセルの読み出し動作とを含んでいる。ＤＬＡ読み出し動作の詳細については後述する。

図１１は、第１実施形態に係る半導体記憶装置１における読み出し動作のコマンドシーケンスの一例を示している。図１１の上側は、通常の読み出し動作のコマンドシーケンスに対応している。図１１の下側は、ＤＬＡ読み出し動作のコマンドシーケンスに対応している。

図１１の上側に示すように、メモリコントローラ２は、半導体記憶装置１に通常の読み出し動作を実行させる場合、例えば、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を、この順番に、半導体記憶装置１に送信する。コマンド“００ｈ”は、半導体記憶装置１に読み出し動作の実行を指示するコマンドである。アドレス情報ＡＤＤは、読み出し対象のセルユニットＣＵに対応するアドレスを含んでいる。アドレス情報ＡＤＤは、複数サイクルの入出力信号Ｉ／Ｏを使用しても良い。コマンド“３０ｈ”は、半導体記憶装置１に読み出し動作の開始を指示するコマンドである。

一方で、図１１の下側に示すように、メモリコントローラ２は、半導体記憶装置１にＤＬＡ読み出し動作を実行させる場合、例えば、コマンド“ｘｘｈ”、コマンド“００ｈ”、アドレス情報ＡＤＤ、及びコマンド“３０ｈ”を、この順番に、半導体記憶装置１に送信する。コマンド“ｘｘｈ”は、半導体記憶装置１にＤＬＡ読み出し動作の実行を指示するプレフィックスコマンドである。通常の読み出し動作のコマンドシーケンスとＤＬＡ読み出し動作のコマンドシーケンスとの間は、コマンド“ｘｘｈ”の有無が異なっている。

半導体記憶装置１は、コマンド“３０ｈ”を受信したことに基づいてレディ状態からビジー状態に遷移する。そして、半導体記憶装置１は、例えば、コマンド“ｘｘｈ”を受信していない場合に通常の読み出し動作を実行し、コマンド“ｘｘｈ”を受信している場合にＤＬＡ読み出し動作を実行する。半導体記憶装置１が通常の読み出し動作を実行する時間ｔＲ１は、半導体記憶装置１がＤＬＡ読み出し動作を実行する時間ｔＲ２よりも短い。この理由は、後述するように、ＤＬＡ読み出し動作が、隣接メモリセルに対する読み出し動作と、選択メモリセルに対する読み出し動作とを含むからである。

半導体記憶装置１は、読み出し動作が完了すると、ビジー状態からレディ状態に遷移する。そして、メモリコントローラ２は、読み出し動作の実行を半導体記憶装置１に指示した後に、半導体記憶装置１がビジー状態からレディ状態に遷移したことを検知すると、読み出しデータＤＡＴの出力を半導体記憶装置１に指示する。すると、半導体記憶装置１は、メモリコントローラ２の指示に基づいて、読み出しデータＤＡＴをメモリコントローラ２に出力する。

［１−２−３］ＤＬＡ読み出し動作の詳細について
以下に、下位ページデータを読み出す場合を代表として、第１実施形態に係る半導体記憶装置１におけるＤＬＡ読み出し動作の具体例について説明する。図１２は、第１実施形態に係る半導体記憶装置１における下位ページデータのＤＬＡ読み出し動作のタイミングチャートの一例であり、ワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌ、制御信号ＢＬＸ、ＢＬＣ、ＨＬＬ、ＸＸＬ、及びＳＴＢ、並びにノードＳＥＮのそれぞれの電圧を示している。本例では、ワード線ＷＬｎが選択ワード線ＷＬｓｅｌに設定されている。つまり、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴが選択メモリセルであり、ワード線ＷＬｎ＋１に接続されたメモリセルトランジスタＭＴが隣接メモリセルである。

図１２に示すように、ＤＬＡ読み出し動作の開始前において、ワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌ、並びに制御信号ＢＬＸ及びＢＬＣのそれぞれの電圧は、例えば接地電圧ＶＳＳであり、制御信号ＨＬＬ、ＸＸＬ、及びＳＴＢ、並びにノードＳＥＮのそれぞれの電圧は、例えば“Ｌ”レベルである。ＤＬＡ読み出し動作においてシーケンサ１３は、例えば、時刻ｔ０〜ｔ４の期間において第１読み出しを実行し、時刻ｔ４〜ｔ１６の期間において第２読み出しを実行する。

第１読み出しは、当該ＤＬＡ読み出し動作の読み出し対象である選択メモリセルに対する隣接メモリセルを対象とした読み出し動作である。本例における第１読み出しでは、隣接メモリセルを対象として、読み出し電圧ＸＲを用いた読み出し動作が実行される。読み出し電圧ＸＲとしては、例えば読み出し電圧ＤＲが使用される。尚、読み出し電圧ＸＲとしては、その他の読み出し電圧が使用されても良いし、読み出し電圧ＡＲ〜ＧＲのそれぞれと異なる電圧が使用されても良い。

第２読み出しは、選択メモリセルを対象とした読み出し動作である。本例における第２読み出しでは、選択メモリセルを対象として、読み出し電圧ＡＲ及びＥＲを用いた読み出し動作が実行される。また、第２読み出しでは、各ステートの読み出し処理が、互いに異なる設定で実行される２回の読み出し（データ判定処理、すなわち制御信号ＳＴＢがアサートされること）を含んでいる。以下に、第１読み出し及び第２読み出しのそれぞれの詳細について順に説明する。

（第１読み出しについて）
まず、時刻ｔ０において、読み出しパス電圧ＶＲＥＡＤが、ワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌに印加される。また、時刻ｔ０において、シーケンサ１３が、制御信号ＢＬＸの電圧をＶＳＳからＶｂｌｘＬに上昇させ、制御信号ＢＬＣの電圧をＶＳＳからＶｂｌｃＬに上昇させる。ＶｂｌｃＬの電圧値は、例えばＶｂｌｘＬよりも低い。すると、ゲートにＶｂｌｘＬが印加されたトランジスタ２１と、ゲートにＶｂｌｃＬが印加されたトランジスタ２４とのそれぞれが、オン状態になる。

これにより、ビット線ＢＬの電圧が、例えば制御信号ＢＬＣの電圧とトランジスタ２４の閾値電圧とに基づいて上昇する。それから、ワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌのそれぞれの電圧がＶＲＥＡＤまで上昇し、制御信号ＢＬＸ及びＢＬＣの電圧がそれぞれＶｂｌｘＬ及びＶｂｌｃＬまで上昇すると、ＮＡＮＤストリングＮＳ内の全てのトランジスタがオン状態になる。その結果、選択されたストリングユニットＳＵに含まれたＮＡＮＤストリングＮＳのチャネル内の残留電子が除去される。

次に、時刻ｔ１において、読み出し電圧ＸＲが、ワード線ＷＬｎ＋１に印加される。また、時刻ｔ１において、シーケンサ１３が、制御信号ＢＬＸの電圧をＶｂｌｘＬからＶｂｌｘに上昇させ、制御信号ＢＬＣの電圧をＶｂｌｃＬからＶｂｌｃに上昇させる。Ｖｂｌｃの電圧値は、例えばＶｂｌｘよりも低い。すると、ビット線ＢＬの電圧が、ワード線ＷＬｎ＋１に接続された隣接メモリセルの状態に応じて変化する。具体的には、隣接メモリセルがオン状態である場合、当該隣接メモリセルに接続されたビット線ＢＬの電圧が下降する。一方で、隣接メモリセルがオフ状態である場合、当該隣接メモリセルに接続されたビット線ＢＬの電圧が維持される。

さらに、時刻ｔ１において、シーケンサ１３が、制御信号ＨＬＬの電圧を“Ｌ”レベルから“Ｈ”レベルに上昇させる。すると、ゲートに“Ｈ”レベルの電圧が印加されたトランジスタ２２が、オン状態になる。これにより、ノードＳＥＮの電圧が、“Ｌ”レベルから“Ｈ”レベルに上昇する。すなわち、ノードＳＥＮが、トランジスタ２２を介して充電される。そして、ノードＳＥＮが充電された後に、シーケンサ１３が、制御信号ＨＬＬを“Ｈ”レベルから“Ｌ”レベルに下降させ、トランジスタ２２をオフ状態にする。

次に、時刻ｔ２において、シーケンサ１３が、制御信号ＸＸＬの電圧を“Ｌ”レベルから“Ｈ”レベルに上昇させる。すると、ゲートに“Ｈ”レベルの電圧が印加されたトランジスタ２３が、オン状態になる。これにより、ノードＳＥＮ及びビット線ＢＬ間の電流経路が形成され、ノードＳＥＮの電圧が、当該ＮＡＮＤストリングＮＳに接続されたビット線ＢＬの電圧に応じて変化する。具体的には、ワード線ＷＬｎ＋１に接続された隣接メモリセルがオン状態である場合、当該隣接メモリセルに対応するノードＳＥＮの電圧が下降する（図１２、オンセル）。一方で、隣接メモリセルがオフ状態である場合、当該隣接メモリセルに対応するノードＳＥＮの電圧が“Ｈ”レベルに維持される（図１２、オフセル）。

そして、シーケンサ１３が、所定の時間が経過してビット線ＢＬの電圧に基づいた電圧がノードＳＥＮに反映された後に、制御信号ＸＸＬの電圧を“Ｈ”レベルから“Ｌ”レベルに下降させる。すると、トランジスタ２３がオフ状態になり、ノードＳＥＮの電圧が固定される。以下では、制御信号ＸＸＬの電圧が“Ｈ”レベルを維持している時間のことを、ノードＳＥＮの放電時間とも呼ぶ。

その後、シーケンサ１３が、制御信号ＳＴＢをアサートして、ワード線ＷＬｎ＋１に接続された隣接メモリセルの閾値電圧を判定する。具体的には、センスアンプユニットＳＡＵが、隣接メモリセルの閾値電圧が読み出し電圧ＸＲ以上であるか否かを判定し、判定結果を例えばラッチ回路ＡＤＬに保持させる。以下では、第１読み出しによって得られた読み出し結果のことを、ＤＬＡデータとも呼ぶ。

次に、時刻ｔ３において、シーケンサ１３が、ワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌ、制御信号ＢＬＸ、ＢＬＣ、ＨＬＬ、ＸＸＬ、及びＳＴＢ、並びにノードＳＥＮのそれぞれの電圧を、第１読み出しの開始前の状態に戻す。これにより、シーケンサ１３は、第１読み出しを完了し、第２読み出しに移行する。

（第２読み出しについて）
まず、時刻ｔ４において、時刻ｔ０と同様に、読み出しパス電圧ＶＲＥＡＤがワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌに印加され、シーケンサ１３が制御信号ＢＬＸ及びＢＬＣの電圧をＶｂｌｘＬ及びＶｂｌｃＬにそれぞれ上昇させる。その結果、時刻ｔ０と同様に、選択されたストリングユニットＳＵに含まれたＮＡＮＤストリングＮＳのチャネル内の残留電子が除去される。

次に、時刻ｔ５〜ｔ１０において、シーケンサ１３が、読み出し電圧ＡＲの読み出し処理を実行する。具体的には、時刻ｔ５において、読み出し電圧ＡＲがワード線ＷＬｎに印加され、シーケンサ１３が、時刻ｔ１と同様に、制御信号ＢＬＸ及びＢＬＣの電圧をＶｂｌｘ及びＶｂｌｃにそれぞれ上昇させる。すると、ビット線ＢＬの電圧が、ワード線ＷＬｎに接続された選択メモリセルの状態に応じて変化する。具体的には、選択メモリセルがオン状態である場合、当該選択メモリセルに接続されたビット線ＢＬの電圧が下降する。一方で、選択メモリセルがオフ状態である場合、当該選択メモリセルに接続されたビット線ＢＬの電圧が維持される。

さらに、時刻ｔ５において、シーケンサ１３が、時刻ｔ１と同様に、制御信号ＨＬＬの電圧を“Ｈ”レベルに上昇させ、トランジスタ２２をオン状態にする。これにより、ノードＳＥＮが、トランジスタ２２を介して充電される。そして、シーケンサ１３が、ノードＳＥＮが充電された後に、制御信号ＨＬＬを“Ｌ”レベルに下降させ、トランジスタ２２をオフ状態にする。

次に、時刻ｔ６において、シーケンサ１３が、時刻ｔ２と同様に、制御信号ＸＸＬの電圧を“Ｈ”レベルに上昇させ、トランジスタ２３をオン状態にする。これにより、ノードＳＥＮ及びビット線ＢＬ間の電流経路が形成され、ノードＳＥＮの電圧が、当該ＮＡＮＤストリングＮＳに接続されたビット線ＢＬの電圧に応じて変化する。具体的には、選択メモリセルがオン状態である場合、当該選択メモリセルに対応するノードＳＥＮの電圧が下降する。一方で、選択メモリセルがオフ状態である場合、当該選択メモリセルに対応するノードＳＥＮの電圧が“Ｈ”レベルに維持される。そして、シーケンサ１３が、時間Ｔ１が経過した後に、制御信号ＸＸＬの電圧を“Ｈ”レベルから“Ｌ”レベルに下降させる。すると、トランジスタ２３をオフ状態になり、ノードＳＥＮの電圧が固定される。

尚、図１２では、各ステートの読み出し電圧によって、オン状態になることが好ましい２種類のメモリセルトランジスタＭＴのことを、それぞれ第１オンセル及び第２オンセルと表示している。第１オンセルは、隣接メモリセルの閾値電圧が低い場合のオンセルに対応している。第２オンセルは、隣接メモリセルの閾値電圧が高い場合のオンセルに対応している。例えば、時刻ｔ６の処理において、第２オンセルに対応するノードＳＥＮの電圧低下量は、第１オンセルに対応するノードＳＥＮの電圧低下量よりも小さい。本例では、時刻ｔ６の処理によって、第１オンセルに接続されたノードＳＥＮの電圧が、トランジスタ２６の閾値電圧よりも低い状態で固定され、第２オンセルに接続されたノードＳＥＮの電圧が、トランジスタ２６の閾値電圧よりも高い状態で固定されるものと仮定する。

その後、シーケンサ１３が、制御信号ＳＴＢをアサートして、ワード線ＷＬｎ＋１に接続された選択メモリセルの閾値電圧を判定する。具体的には、センスアンプユニットＳＡＵが、選択メモリセルの閾値電圧が読み出し電圧ＡＲ以上であるか否かを判定し、判定結果を例えばラッチ回路ＢＤＬに保持させる。それから、シーケンサ１３が、ノードＳＥＮの電圧を“Ｌ”レベルにリセットする。

次に、時刻ｔ８〜ｔ１０において、シーケンサ１３が、時刻ｔ５〜ｔ７と類似した処理を実行する。時刻ｔ５〜ｔ７における処理と時刻ｔ８〜ｔ１０における処理との間は、ノードＳＥＮの放電時間が異なっている。具体的には、時刻ｔ９の処理におけるノードＳＥＮの放電時間“Ｔ２”は、時刻ｔ６の処理におけるノードＳＥＮの放電時間“Ｔ１”よりも長く設定される。本例では、時刻ｔ９の処理によって、第１オンセルに接続されたノードＳＥＮの電圧と、第２オンセルに接続されたノードＳＥＮの電圧とのそれぞれが、トランジスタ２６の閾値電圧よりも低い状態で固定されるものと仮定する。また、シーケンサ１３が、時刻ｔ９の処理における読み出し電圧ＡＲを用いた判定結果を、例えばラッチ回路ＣＤＬに保持させる。それから、シーケンサ１３が、ノードＳＥＮの電圧を“Ｌ”レベルにリセットする。時刻ｔ８〜ｔ１０におけるその他の処理は、例えば時刻ｔ５〜ｔ７における処理と同様である。

次に、時刻ｔ１１〜ｔ１６において、シーケンサ１３が、読み出し電圧ＥＲの読み出し処理を実行する。時刻ｔ１１〜ｔ１６における処理と、時刻ｔ５〜ｔ１０における処理とは、ワード線ＷＬｎに印加される電圧が異なっている。具体的には、時刻ｔ１１において、読み出し電圧ＥＲがワード線ＷＬｎに印加される。シーケンサ１３が、時刻ｔ１２の処理における読み出し電圧ＥＲを用いた判定結果を、例えばラッチ回路ＤＤＬに保持させる。また、シーケンサ１３が、時刻ｔ１５の処理における読み出し電圧ＥＲを用いた判定結果を、例えばラッチ回路ＥＤＬに保持させる。

そして、時刻ｔ１６において、シーケンサ１３が、ワード線ＷＬｎ、ＷＬｎ＋１、及びＷＬｕｓｅｌ、制御信号ＢＬＸ、ＢＬＣ、ＨＬＬ、ＸＸＬ、及びＳＴＢ、並びにノードＳＥＮのそれぞれの電圧を、第２読み出しの開始前の状態に戻す。時刻ｔ１１〜ｔ１６におけるその他の処理は、例えば時刻ｔ５〜ｔ１０における処理と同様である。これにより、シーケンサ１３が、第２読み出しを完了する。

以上のように、シーケンサ１３は、ＤＬＡ読み出し動作における第１読み出しと第２読み出しとが完了すると、例えばラッチ回路ＡＤＬに保持されたＤＬＡデータに基づいて、ラッチ回路ＢＤＬ、ＣＤＬ、ＤＤＬ、及びＥＤＬに保持されたデータの演算処理を実行する。以下では、ノードＳＥＮの放電時間が“Ｔ１”である場合の読み出し結果を、第１データと呼び、ノードＳＥＮの放電時間が“Ｔ２”である場合の読み出し結果を、第２データと呼ぶ。つまり、本例では、ラッチ回路ＢＤＬ及びＣＤＬが、読み出し電圧ＡＲに対応する第１及び第２データをそれぞれ保持している。ラッチ回路ＤＤＬ及びＥＤＬが、読み出し電圧ＥＲに対応する第１及び第２データをそれぞれ保持している。

例えば、ラッチ回路ＡＤＬに保持されたＤＬＡデータが“１”である場合、シーケンサ１３が、ラッチ回路ＢＤＬに保持された読み出し電圧ＡＲの第１データと、ラッチ回路ＤＤＬに保持された読み出し電圧ＥＲの第１データとを用いて、下位ページの読み出しデータを確定させる。そして、シーケンサ１３が、確定した下位ページの読み出しデータをラッチ回路ＸＤＬに保持させる。

一方で、ラッチ回路ＡＤＬに保持されたＤＬＡデータが“０”である場合、シーケンサ１３が、ラッチ回路ＣＤＬに保持された読み出し電圧ＡＲの第２データと、ラッチ回路ＥＤＬに保持された読み出し電圧ＥＲの第２データとを用いて、下位ページの読み出しデータを確定させる。そして、シーケンサ１３が、確定した下位ページの読み出しデータをラッチ回路ＸＤＬに保持させる。

確定された読み出しデータがラッチ回路ＸＤＬに保持されると、シーケンサ１３が、ＤＬＡ読み出し動作を完了し、半導体記憶装置１をビジー状態からレディ状態に遷移させる。その後、シーケンサ１３が、メモリコントローラ２の指示に基づいて、ラッチ回路ＸＤＬに格納された読み出しデータを、メモリコントローラ２に出力する。

以上のように、第１実施形態に係る半導体記憶装置１は、下位ページデータのＤＬＡ読み出し動作を実行することが出来る。第１実施形態に係る半導体記憶装置１は、中位及び上位のそれぞれの読み出し動作において、下位ページデータの読み出し動作と同様に、ＤＬＡ読み出し動作を適宜実行することが出来る。尚、半導体記憶装置１は、１つのメモリセルトランジスタＭＴが記憶するデータが３ビット以外である場合においても、ＤＬＡ読み出し動作を実行することが出来る。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、読み出しエラーの発生を抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。

半導体記憶装置において、書き込み動作後の複数のメモリセルの閾値電圧は、正規分布に近いばらつきを有している。また、メモリセルの閾値電圧は、例えば当該メモリセルへのデータの書き込みが実行された後に隣接メモリセルへの書き込みが実行されると、隣り合うワード線ＷＬ間のカップリングによって変化する場合がある。

ここで、図１３を用いて、隣接メモリセルの閾値電圧に基づくメモリセルトランジスタＭＴの閾値分布の変化の一例について説明する。図１３の上側は、ワード線ＷＬｎに接続され、且つ隣接メモリセルの閾値電圧が“Ｅｒ”ステートである複数のメモリセルトランジスタＭＴによって形成される閾値分布に対応している。図１３の下側は、ワード線ＷＬｎに接続され、且つ隣接メモリセルの閾値電圧が“Ｇ”ステートである複数のメモリセルトランジスタＭＴによって形成される閾値分布に対応している。

図１３の上側に示すように、隣接メモリセルの閾値電圧が“Ｅｒ”ステートである場合、書き込み後におけるワード線ＷＬｎのメモリセルトランジスタＭＴの閾値分布の変化は、抑制される。一方で、図１３の下側に示すように、隣接メモリセルの閾値電圧が“Ｇ”ステートである場合、書き込み動作後のワード線ＷＬｎのメモリセルトランジスタＭＴの閾値電圧が、プラス側にシフトする。例えば、隣接メモリセルの影響による閾値電圧のシフト量は、隣接メモリセルの閾値電圧が高くなるほど大きくなる。

メモリセルの閾値分布は、上述した隣接メモリセルが記憶するデータに応じたメモリセルの閾値電圧の変化によって広がり得る。そして、閾値分布の広がりは、半導体記憶装置の信頼性や、書き込み性能や、読み出し性能の低下の原因になり得る。このため、閾値分布の広がりは、抑制されることが好ましい。隣接メモリセルの閾値電圧の影響を低減する方法としては、ＤＬＡ読み出し動作を実行することが考えられる。

ＤＬＡ読み出し動作は、ワード線ＷＬｎに接続されたメモリセルに書き込まれた特定のステートを読み出す場合に、ワード線ＷＬｎ＋１の読み出しを少なくとも１回実行する。このワード線ＷＬｎ＋１の読み出しは、隣接メモリセルの閾値電圧の高低を調べるために実行される。そして、ワード線ＷＬｎの読み出しでは、ステート毎に、異なる読み出しパス電圧を用いた読み出しが少なくとも２回実行される。

図１４は、第１実施形態の比較例に係る半導体記憶装置１における下位ページデータのＤＬＡ読み出し動作のタイミングチャートの一例を示している。図１４に示すように、第１実施形態の比較例におけるＤＬＡ読み出し動作は、第１実施形態に対して、第２読み出し時におけるノードＳＥＮの放電時間を固定し、隣接メモリセルに接続されたワード線ＷＬｎ＋１に印加される電圧を変動させている点が異なっている。

簡潔に述べると、第１実施形態の比較例におけるＤＬＡ読み出し動作の第２読み出しにおいて、シーケンサ１３は、第１データを読み出す際に、ワード線ＷＬｎ＋１に読み出しパス電圧ＶＲＥＡＤＬを印加する。一方で、シーケンサ１３は、第２データを読み出す際に、ワード線ＷＬｎ＋１に読み出しパス電圧ＶＲＥＡＤＨを印加する。ＶＲＥＡＤＨは、ＶＲＥＡＤＬよりも高い電圧である。ＶＲＥＡＤＬ及びＶＲＥＡＤＨのそれぞれは、ＶＲＥＡＤと同じ電圧であっても良いし、異なる電圧であっても良い。

第１読み出しによって隣接メモリセルの閾値電圧が低いことが検出された場合、選択メモリセルの閾値電圧のシフト量が小さいことが推測される。一方で、第１読み出しによって隣接メモリセルの閾値電圧が高いことが検出された場合、選択メモリセルの閾値電圧のシフト量が大きいことが推測される。そこで、第１実施形態の比較例におけるシーケンサ１３は、ＶＲＥＡＤＬ又はＶＲＥＡＤＨをワード線ＷＬｎ＋１に印加することにより、選択メモリセルの実効的な閾値電圧を補正する。例えば、ワード線ＷＬｎ＋１に印加される読み出しパス電圧が高い程、選択メモリセルの実効的な閾値電圧を下げることが出来る。

これにより、第１実施形態の比較例に係る半導体記憶装置１は、隣接メモリセルの影響を抑制した第１データ及び第２データを選択的に利用することが出来、読み出しエラーの発生を抑制することが出来る。一方で、第１実施形態の比較例のようなＤＬＡ読み出し動作では、第２読み出しにおけるワード線ＷＬの電圧の遷移回数が増える。例えば、メモリセルが三次元に積層された半導体記憶装置１では、ワード線ＷＬの寄生抵抗及び寄生容量が大きい。このため、第１実施形態の比較例におけるＤＬＡ読み出し動作では、ワード線ＷＬの電圧の遷移回数の増加によって、読み出し時間が長くなるおそれがある。

そこで、第１実施形態に係る半導体記憶装置１は、ＤＬＡ読み出し動作において、ワード線ＷＬｎ＋１の電圧を固定した状態で、ステート毎に複数回の読み出しを実行する。そして、第１実施形態に係る半導体記憶装置１は、ステート毎の複数回の読み出しにおいて、ノードＳＥＮの放電時間を変化させる。ノードＳＥＮの放電時間を延ばすことは、第１実施形態の比較例におけるワード線ＷＬｎ＋１の電圧を上げることに対応している。

例えば、ノードＳＥＮの放電時間が短い場合（例えば、放電時間“Ｔ１”）、相対的に閾値電圧が低い選択メモリセル、すなわち放電が早いノードＳＥＮに接続された選択メモリセルをセンスすることが出来る。一方で、ノードＳＥＮの放電時間が長い場合（例えば、放電時間“Ｔ２”）、相対的に閾値電圧が高い選択メモリセル、すなわち放電が遅いノードＳＥＮに接続された選択メモリセルをセンスすることが出来る。

その結果、第１実施形態に係る半導体記憶装置１は、第１実施形態の比較例と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果（第１データ又は第２データ）を選択的に利用することが出来る。従って、第１実施形態の第１変形例に係る半導体記憶装置１は、読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

また、第１実施形態に係る半導体記憶装置１は、ノードＳＥＮの放電時間の制御、すなわち制御信号ＸＸＬを制御することによって、選択メモリセルの閾値電圧を補正している。制御信号ＸＸＬにおける信号の伝搬遅延を小さく設計することは、ワード線ＷＬよりも容易である。従って、制御信号ＸＸＬの電圧は、ワード線ＷＬの電圧と比べて高速に遷移することが可能である。従って、第１実施形態に係る半導体記憶装置１は、隣り合うワード線間のカップリングに起因する閾値分布の広がりを抑制しつつ、第１実施形態の比較例よりも高速なＤＬＡ読み出し動作を実行することが出来る。

尚、上の説明は、図９（Ａ）に示すように、ソース側の選択ゲート線ＳＧＳに最も近いワード線ＷＬ０からドレイン側の選択ゲート線ＳＧＤに最も近いワード線ＷＬ７まで１層ずつ順番に書き込み動作が実行される場合を前提としているが、図９（Ｂ）に示すように、ドレイン側の選択ゲート線ＳＧＤに最も近いワード線ＷＬ７からソース側の選択ゲート線ＳＧＳに最も近いワード線ＷＬ０まで１層ずつ順番に書き込み動作が実行される場合には、ワード線ＷＬｎ＋１に代えてワード線ＷＬｎ−１に同様の電圧を与える。また、その場合、ワード線ＷＬｎ＋１には、非選択ワード線ＷＬｕｓｅｌと同様の電圧を与える。このようにして、本実施形態は、書き込み動作が実行される順番が変更された場合であっても、選択ワード線ＷＬｓｅｌの他に注目するワード線を適宜変更することで、適用することができる。

［１−４］第１実施形態の変形例
以上で説明した第１実施形態に係る半導体記憶装置１におけるＤＬＡ読み出し動作は、種々の変形が可能である。以下に、第１実施形態と同様に下位ページデータを読み出す場合を代表として、第１実施形態の第１変形例、第２変形例、及び第３変形例のそれぞれのＤＬＡ読み出し動作の具体例について順に説明する。

（第１実施形態の第１変形例）
図１５は、第１実施形態の第１変形例に係る半導体記憶装置１におけるＤＬＡ読み出し動作のタイミングチャートの一例を示している。図１５に示すように、第１実施形態の第１変形例におけるＤＬＡ読み出し動作は、第１実施形態におけるＤＬＡ読み出し動作に対して、第２読み出しにおけるノードＳＥＮの放電時間の設定が異なっている。

具体的には、第１実施形態の第１変形例では、第２読み出しにおいて、制御信号ＸＸＬが“Ｈ”レベルに維持される時間の設定が、時間Ｔ１と時間Ｔ２とで入れ替えられている。つまり、第１実施形態の第１変形例におけるシーケンサ１３は、第２読み出しにおける各ステートの読み出し処理で、第２データ、第１データの順にデータ判定処理を実行している。第１実施形態の第１変形例におけるその他の動作は、第１実施形態と同様である。

このような場合においても、第１実施形態の第１変形例に係る半導体記憶装置１は、第１実施形態と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択的に利用することが出来る。従って、第１実施形態の第１変形例に係る半導体記憶装置１は、第１実施形態と同様に、読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

（第１実施形態の第２変形例）
図１６は、第１実施形態の第２変形例に係る半導体記憶装置１におけるＤＬＡ読み出し動作のタイミングチャートの一例を示している。図１６に示すように、第１実施形態の第２変形例におけるＤＬＡ読み出し動作は、第１実施形態におけるＤＬＡ読み出し動作に対して、第１読み出しと第２読み出しとが実行される順番が入れ替わっている。

具体的には、第１実施形態の第２変形例におけるシーケンサ１３は、第１実施形態における時刻ｔ４〜ｔ１６の処理を実行した後に、時刻ｔ０〜ｔ３の処理を実行する。つまり、シーケンサ１３は、第２読み出しにより各ステートの第１データ及び第２データを取得した後に、第１読み出しによりＤＬＡデータを取得している。第１実施形態の第２変形例におけるその他の動作は、第１実施形態と同様である。

このような場合においても、第１実施形態の第２変形例に係る半導体記憶装置１は、第１実施形態と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択的に利用することが出来る。従って、第１実施形態の第２変形例に係る半導体記憶装置１は、第１実施形態と同様に、読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

（第１実施形態の第３変形例）
図１７は、第１実施形態の第３変形例に係る半導体記憶装置１におけるＤＬＡ読み出し動作のタイミングチャートの一例を示している。図１７に示すように、第１実施形態の第３変形例におけるＤＬＡ読み出し動作は、第１実施形態におけるＤＬＡ読み出し動作に対して、第２読み出しにおいて印加される読み出し電圧の順番が入れ替わっている。

具体的には、第１実施形態の第３変形例におけるシーケンサ１３は、電圧の高い方から、読み出し処理を実行する。つまり、シーケンサ１３は、例えば下位ページデータを読み出す場合、読み出し電圧ＥＲ、ＡＲの順番に、第２読み出しにおける読み出し処理を実行する。第１実施形態の第３変形例におけるその他の動作は、第１実施形態と同様である。

このような場合においても、第１実施形態の第３変形例に係る半導体記憶装置１は、第１実施形態と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択的に利用することが出来る。従って、第１実施形態の第３変形例に係る半導体記憶装置１は、第１実施形態と同様に、読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１と同様の構成を有する。そして、第２実施形態に係る半導体記憶装置１は、第１実施形態と第１実施形態の比較例とを組み合わせたＤＬＡ読み出し動作を実行する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。

［２−１］ＤＬＡ読み出し動作
以下に、下位ページデータを読み出す場合を代表として、第２実施形態に係る半導体記憶装置１におけるＤＬＡ読み出し動作の具体例について説明する。図１８は、第２実施形態に係る半導体記憶装置１における下位ページデータのＤＬＡ読み出し動作のタイミングチャートの一例を示している。図１８に示すように、第２実施形態におけるＤＬＡ読み出し動作は、第１実施形態の比較例におけるワード線ＷＬｎ＋１の動作と、第１実施形態におけるワード線ＷＬｎ＋１以外の動作とが組み合わせられた構成を有している。

具体的には、第２実施形態におけるＤＬＡ読み出し動作において、シーケンサ１３は、第１データの判定処理に対応する読み出し処理時に、ノードＳＥＮの充電時間を“Ｔ１”に設定し、隣接メモリセルに接続されたワード線ＷＬｎ＋１に読み出しパス電圧ＶＲＥＡＤＬを印加する。同様に、シーケンサ１３は、第２データの判定処理に対応する読み出し処理時に、ノードＳＥＮの充電時間を“Ｔ２”に設定し、隣接メモリセルに接続されたワード線ＷＬｎ＋１に読み出しパス電圧ＶＲＥＡＤＨを印加する。第２実施形態におけるＤＬＡ読み出し動作のその他の動作は、第１実施形態と同様である。

［２−２］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１は、第１実施形態と第１実施形態の比較例とが組み合わされたＤＬＡ読み出し動作を実行する。簡潔に述べると、第１実施形態における第２読み出しは、隣接メモリセルに接続されたワード線ＷＬｎ＋１の電圧をＶＲＥＡＤに維持している。一方で、第２実施形態における第２読み出しは、ワード線ＷＬｎ＋１の電圧を、ＶＲＥＡＤＬ又はＶＲＥＡＤＨに適宜遷移させている。そして、第２実施形態における第２読み出しは、ワード線ＷＬｎ＋１の電圧を遷移させることと併せて、ノードＳＥＮの放電時間も変化させている。

これにより、第２実施形態に係る半導体記憶装置１は、ＤＬＡ読み出し動作における選択メモリセルの閾値電圧の補正範囲を、第１実施形態よりも広げることが出来る。その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態よりも読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

尚、第２実施形態に係る半導体記憶装置１では、ＤＬＡ読み出し動作の第２読み出しにおけるワード線ＷＬｎ＋１の読み出しパス電圧が変動するため、読み出し速度が低下するおそれがある。しかしながら、第２実施形態に係る半導体記憶装置１では、制御信号ＸＸＬによる閾値電圧の補正との組み合わせによって、ワード線ＷＬｎ＋１の振幅が第１実施形態の比較例よりも小さく設計され得る。従って、第２実施形態に係る半導体記憶装置１は、ＤＬＡ読み出し動作を、第１実施形態の比較例よりも高速化することが出来る。

［２−３］第２実施形態の変形例
以上で説明した第２実施形態に係る半導体記憶装置１におけるＤＬＡ読み出し動作は、種々の変形が可能である。以下に、第２実施形態と同様に下位ページデータを読み出す場合を代表として、第２実施形態の第１変形例及び第２変形例のそれぞれのＤＬＡ読み出し動作の具体例について順に説明する。

（第２実施形態の第１変形例）
図１９は、第２実施形態の第１変形例に係る半導体記憶装置１におけるＤＬＡ読み出し動作のタイミングチャートの一例を示している。図１９に示すように、第２実施形態の第１変形例におけるＤＬＡ読み出し動作は、第２実施形態におけるＤＬＡ読み出し動作に対して、第２読み出しにおけるノードＳＥＮの放電時間の設定が異なっている。

具体的には、第２実施形態の第１変形例におけるＤＬＡ読み出し動作では、第１実施形態の第１変形例と同様に、第２読み出しにおいて制御信号ＸＸＬが“Ｈ”レベルに維持される時間の設定が、時間Ｔ１と時間Ｔ２とで入れ替えられている。また、第２実施形態の第１変形例におけるＤＬＡ読み出し動作の第２読み出しでは、第１データの読み出し時に、隣接メモリセルに接続されたワード線ＷＬｎ＋１に印加される電圧が、ＶＲＥＡＤＨとＶＲＥＡＤＬとで入れ替えられている。つまり、第２実施形態の第１変形例におけるシーケンサ１３は、第２読み出しにおける各ステートの読み出し処理で、第２データ、第１データの順にデータ判定処理を実行している。第２実施形態の第１変形例におけるその他の動作は、第１実施形態と同様である。

このような場合においても、第２実施形態の第１変形例に係る半導体記憶装置１は、第２実施形態と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択的に利用することが出来る。従って、第２実施形態の第１変形例に係る半導体記憶装置１は、第２実施形態と同様に、読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

（第２実施形態の第２変形例）
図２０は、第２実施形態の第２変形例に係る半導体記憶装置１におけるＤＬＡ読み出し動作のタイミングチャートの一例を示している。図２０に示すように、第２実施形態の第２変形例におけるＤＬＡ読み出し動作は、第２実施形態におけるＤＬＡ読み出し動作に対して、第２読み出しにおいて各ステートで実行される２回のデータ判定処理に対応する設定が互い違いになった構成を有している。

具体的には、第２実施形態の第２変形例におけるシーケンサ１３は、第２読み出しにおける最初のステートの読み出し処理において、第１データ、第２データの順に判定処理を実行する。そして、シーケンサ１３が、続くステートの読み出し処理において、第２データ、第１データの順に判定処理を実行する。このように、第２実施形態の第２変形例では、最初のステートの読み出し処理における第２データの判定処理と、続くステートの読み出し処理における第２データの判定処理とが連続している。このため、隣接メモリセルに接続されたワード線ｎ＋１には、例えば第２読み出しの時刻ｔ８〜ｔ１４において、ＶＲＥＡＤＨが連続的に印加されている。第２実施形態の第２変形例におけるその他の動作は、第２実施形態の第１変形例と同様である。

このような場合においても、第２実施形態の第２変形例に係る半導体記憶装置１は、第２実施形態と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択的に利用することが出来る。従って、第２実施形態の第２変形例に係る半導体記憶装置１は、第２実施形態と同様に、読み出しエラーの発生を抑制することが出来、半導体記憶装置１の信頼性を向上させることが出来る。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１と同様の構成を有する。そして、第３実施形態に係る半導体記憶装置１は、ノードＳＥＮの充電処理の一部が省略されたＤＬＡ読み出し動作を実行する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。

［３−１］ＤＬＡ読み出し動作
以下に、下位ページデータを読み出す場合を代表として、第３実施形態に係る半導体記憶装置１におけるＤＬＡ読み出し動作の具体例について説明する。図２１は、第３実施形態に係る半導体記憶装置１における下位ページデータのＤＬＡ読み出し動作のタイミングチャートの一例を示している。図２１に示すように、第２実施形態におけるＤＬＡ読み出し動作は、第１実施形態におけるＤＬＡ読み出し動作から、時刻ｔ７、ｔ８、ｔ１３、及びｔ１４のそれぞれの処理が省略された構成を有している。

具体的には、第３実施形態におけるＤＬＡ読み出し動作の第２読み出しでは、例えば時刻ｔ９のノードＳＥＮの電圧が、時刻ｔ６の処理によって放電された状態を維持している。そして、ノードＳＥＮの電圧は、第１実施形態と同様の時刻ｔ９の処理によって、この状態から続けて放電される。このため、第３実施形態では、読み出し電圧ＡＲに対応する第２オンセルに接続されたノードＳＥＮの電圧が、第１実施形態と同様に、時刻ｔ９の処理によってトランジスタ２６の閾値電圧よりも低くなる。

同様に、第３実施形態におけるＤＬＡ読み出し動作の第２読み出しでは、例えば時刻ｔ１５のノードＳＥＮの電圧が、時刻ｔ１２の処理によって放電された状態を維持している。そして、ノードＳＥＮの電圧は、第１実施形態と同様の時刻ｔ１５の処理によって、この状態から続けて放電される。このため、第３実施形態では、読み出し電圧ＥＲに対応する第２オンセルに接続されたノードＳＥＮの電圧が、第１実施形態と同様に、時刻ｔ１５の処理によってトランジスタ２６の閾値電圧よりも低くなる。第３実施形態におけるその他の動作は、第１実施形態と同様である。

尚、図２１では、時刻ｔ９及びｔ１５のそれぞれの処理おけるノードＳＥＮの放電時間が“Ｔ２”である場合が示されているが、これに限定されない。第３実施形態のＤＬＡ読み出し動作では、第２読み出しにおける各ステートの読み出し処理において、１回目のデータ判定処理に関連するノードＳＥＮの放電時間“Ｔ１”が第１実施形態と同様であり、２回目のデータ判定処理に関連するノードＳＥＮの放電時間と“Ｔ１”との和が、少なくとも第１実施形態における放電時間“Ｔ２”以上に設定されていれば良い。

［３−２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１のＤＬＡ読み出し動作は、第２読み出しにおけるノードＳＥＮの充電処理を一部省略している。そして、第３実施形態におけるＤＬＡ読み出し動作の第２読み出しの各ステートの読み出し処理では、２回目のデータ判定処理に関連付けられたノードＳＥＮの放電が、１回目のデータ判定処理に関連付けられたノードＳＥＮの放電状態から開始する。

このような場合においても、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に、第１読み出しの結果に基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択的に利用することが出来る。また、第３実施形態における第２読み出しの処理時間は、一部の処理が省略されているため短縮され得る。従って、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に読み出しエラーの発生を抑制し、且つ第１実施形態よりもＤＬＡ読み出し動作の時間を短縮することが出来る。

［４］その他の変形例等
上記実施形態では、ＤＬＡデータが１ビットデータである場合について例示したが、これに限定されない。ＤＬＡ読み出し動作は、複数ビットのＤＬＡデータを使用しても良い。この場合。ＤＬＡ読み出し動作における第１読み出しでは、複数ビットの読み出し処理が実行される。この複数ビットの読み出し処理で使用される読み出し電圧は、通常の読み出し動作で使用される読み出し電圧と同じであっても良いし、異なっていても良い。例えば、複数ビットのＤＬＡデータが使用される場合の第２読み出しにおいてシーケンサ１３は、各ステートの読み出し処理で３回以上のデータ判定処理を実行する。第２読み出しによる各ステートの複数の読み出し結果は、複数ビットのＤＬＡデータと関連付けられる。そして、シーケンサ１３が、複数ビットのＤＬＡデータに基づいて、読み出しデータの演算に使用する第２読み出しの読み出し結果を選択し、読み出しデータを確定させる。これにより、半導体記憶装置１は、隣接メモリセルの閾値電圧の検出精度を向上させることが出来、より精密に選択メモリセルの実効的な閾値電圧を補正することが出来る。

上記実施形態及び変形例は、可能な範囲で組み合わされても良い。例えば、第１実施形態の第２変形例のようにＤＬＡ読み出し動作における第１読み出し及び第２読み出しの順番を入れ替えることは、第２及び第３実施形態のそれぞれにも適用され得る。第１実施形態の第３変形例のように第２読み出しにおける読み出し電圧を印加する順番を変えることは、第２及び第３実施形態のそれぞれにも適用され得る。また、３種類以上の実施形態及び変形例が組み合わされても良い。これにより、半導体記憶装置１は、組み合わされた実施形態及び変形例のそれぞれの効果を得ることが出来る。

上記実施形態では、通常の読み出し動作とＤＬＡ読み出し動作とがコマンドシーケンスによって使い分けられる場合について例示したが、これに限定されない。ＤＬＡ読み出し動作は、半導体記憶装置１のモードに応じて実行されても良い。この場合、メモリコントローラ２が、読み出し動作においてＤＬＡ読み出し動作を実行するモードへの変更を、半導体記憶装置１に指示する。そして、ＤＬＡ読み出し動作を実行するモードである半導体記憶装置１は、例えば第１実施形態で説明された通常の読み出し動作に用いるコマンドシーケンスを受信したことに基づいて、ＤＬＡ読み出し動作を実行する。

上記実施形態で書き込み動作の説明に用いたタイミングチャートは、あくまで一例である。例えば、各時刻において信号及び配線のそれぞれの電圧が制御されるタイミングは、ずれていても良い。ＤＬＡ読み出し動作において、時刻ｔ０及びｔ１間の動作と、時刻ｔ４及びｔ５間の動作とは、省略されても良い。上記実施形態において、メモリセルアレイ１０内の各種配線に印加される電圧は、ドライバモジュール１４及びロウデコーダモジュール１５間の信号線の電圧に基づいて推測されても良い。例えば、ワード線ＷＬｓｅｌに印加される電圧は、信号線ＣＧの電圧に基づいて推測され得る。

本明細書において、“トランジスタの一端”は、ＭＯＳトランジスタのドレイン又はソースのことを示している。“トランジスタの他端”は、ＭＯＳトランジスタのソース又はドレインのことを示している。“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“オフ状態”は、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本明細書において、“Ｈ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオン状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオフ状態になる電圧である。“Ｌ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオフ状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオン状態になる電圧である。“アサートする”は、シーケンサ１３が、対象の制御信号を一時的に“Ｌ”レベルから“Ｈ”レベルにすることに対応している。“センスノードをトランジスタ２３を介して放電している時間”は、例えば制御信号ＸＸＬが“Ｈ”レベルであり、トランジスタ２３がオン状態になっている期間に対応している。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＡＵ…センスアンプユニット、ＲＤ…ロウデコーダ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (12)

1. 直列に接続された第１及び第２メモリセルと、
   前記第１メモリセルに接続された第１ワード線と、
   前記第２メモリセルに接続された第２ワード線と、
   前記直列に接続された第１及び第２メモリセルに接続されたビット線と、
   センスノードと、前記センスノードと前記ビット線との間に接続されたトランジスタと、を含むセンスアンプと、
   第１読み出しと第２読み出しとを含む読み出し動作を実行するコントローラと、
   を備え、
   前記第１ワード線が選択された前記読み出し動作において、前記コントローラは、
   前記第１読み出しの際に、前記第２ワード線に第１読み出し電圧を印加し、
   前記第１読み出し電圧を印加している間に、前記センスノードを前記トランジスタを介して放電し、放電された前記センスノードの電圧に基づいて前記第２メモリセルの読み出し結果を確定し、
   前記第２読み出しの際に、前記第１ワード線に第２読み出し電圧を印加し、
   前記第２読み出し電圧を印加している間に、
   前記センスノードを前記トランジスタを介して第１時間放電し、前記第１時間放電された前記センスノードの電圧に基づいて前記第１メモリセルの第１読み出し結果を確定し、
   前記センスノードを前記トランジスタを介して前記第１時間と異なる第２時間放電し、前記第２時間放電された前記センスノードの電圧に基づいて前記第１メモリセルの第２読み出し結果を確定し、
   前記第２メモリセルの前記読み出し結果に基づいて、前記第１メモリセルの前記第１読み出し結果又は前記第２読み出し結果に基づいた読み出しデータを、外部のメモリコントローラに出力する、
   半導体記憶装置。
2. 前記読み出し動作において、前記コントローラは、
   前記第１読み出しの際に、前記センスノードを前記トランジスタを介して放電している間に、前記第１ワード線に前記第１及び第２読み出し電圧のそれぞれよりも高い第１読み出しパス電圧を印加し、
   前記第２読み出しの際に、前記センスノードを前記第１時間放電している間と、前記センスノードを前記第２時間放電している間とのそれぞれに、前記第２ワード線に前記第１及び第２読み出し電圧のそれぞれよりも高い第２読み出しパス電圧を印加する、
   請求項１に記載の半導体記憶装置。
3. 前記読み出し動作において、前記コントローラは、
   前記第１メモリセルの前記第１読み出し結果を確定した後に、前記第１メモリセルの前記第２読み出し結果を確定し、
   前記センスノードを前記第１時間放電してから前記第２時間放電するまで、前記第２ワード線に前記第２読み出しパス電圧を連続的に印加する、
   請求項２に記載の半導体記憶装置。
4. 前記第２読み出しの際に、前記コントローラは、
   前記センスノードを前記第１時間放電する前に、前記センスノードを充電し、
   前記第１メモリセルの前記第１読み出し結果を確定した後、且つ前記センスノードを前記第２時間放電する前に、前記センスノードを充電しない、
   請求項３に記載の半導体記憶装置。
5. 前記第２メモリセルは、前記第１メモリセルと前記ビット線との間に接続され、
   前記第２メモリセルは、前記第１メモリセルの隣に配置されている、
   請求項１に記載の半導体記憶装置。
6. 前記読み出し動作において、複数の前記第２メモリセルに書き込まれたデータは、複数の前記第１メモリセルよりも後に書き込まれたデータである、
   請求項５に記載の半導体記憶装置。
7. 前記第２時間は、前記第１時間よりも長く、
   前記読み出し動作において、前記コントローラは、
   前記第２メモリセルの前記読み出し結果によって、前記第２メモリセルの閾値電圧が前記第１読み出し電圧以下であることが示された場合に、前記第１メモリセルの前記第１読み出し結果に基づいた読み出しデータを、前記メモリコントローラに出力し、
   前記第２メモリセルの前記読み出し結果よって、前記第２メモリセルの閾値電圧が前記第１読み出し電圧より高いことが示された場合に、前記第１メモリセルの前記第２読み出し結果に基づいた読み出しデータを、前記メモリコントローラに出力する、
   請求項１に記載の半導体記憶装置。
8. 前記読み出し動作において、前記コントローラは、前記第１読み出しと前記第２読み出しとを、この順番に実行する、
   請求項１に記載の半導体記憶装置。
9. 前記読み出し動作において、前記コントローラは、前記第２読み出しと前記第１読み出しとを、この順番に実行する、
   請求項１に記載の半導体記憶装置。
10. 前記読み出し動作において、前記コントローラは、
    前記第１読み出しの際に、前記センスノードを前記トランジスタを介して放電している間に、前記第１ワード線に前記第１及び第２読み出し電圧のそれぞれよりも高い第１読み出しパス電圧を印加し、
    前記第２読み出しの際に、前記センスノードを前記第１時間放電している間に、前記第２ワード線に第２読み出しパス電圧を印加し、前記センスノードを前記第２時間放電している間に、前記第２ワード線に前記第２読み出しパス電圧と異なる第３読み出しパス電圧を印加する、
    請求項１に記載の半導体記憶装置。
11. 前記第２時間は、前記第１時間よりも長く、
    前記第３読み出しパス電圧は、前記第２読み出し電圧よりも高く、
    前記読み出し動作において、前記コントローラは、
    前記第２メモリセルの前記読み出し結果によって、前記第２メモリセルの閾値電圧が前記第１読み出し電圧以下であることが示された場合に、前記第１メモリセルの前記第１読み出し結果に基づいた読み出しデータを、前記メモリコントローラに出力し、
    前記第２メモリセルの前記読み出し結果によって、前記第２メモリセルの閾値電圧が前記第１読み出し電圧よりも高いことが示された場合に、前記第１メモリセルの前記第２読み出し結果に基づいた読み出しデータを、前記メモリコントローラに出力する、
    請求項１０に記載の半導体記憶装置。
12. 半導体記憶装置の読み出し方法であって、
    ｎ（ｎは１以上の整数）本目のワード線の後に書き込まれたｎ＋１本目のワード線を少なくとも１回読み出す第１のステップと、
    前記ｎ本目のワード線を１ステートあたり少なくとも２回読み出す第２のステップと、
    を含み、
    前記ｎ本目のワード線と前記ｎ＋１本目のワード線とは同じブロックに含まれ、
    前記第２のステップでは、１回目に読み出す際にセンスノードを放電する時間と、２回目に読み出す際に前記センスノードを放電する時間とが異なる、
    半導体記憶装置の読み出し方法。

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