JP2021163509A - 半導体記憶装置 - Google Patents

Abstract

【課題】読出し速度を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、ビット線と、ビット線に電気的に接続された、第１メモリセルトランジスタと、ビット線を介して第１メモリセルトランジスタからデータを読み出すセンスアンプとを具備する。センスアンプは、メモリセルトランジスタのゲートに第１電圧を印加しつつ第１データ及び第２データを連続して読み出す動作において、第２電圧に基づいて第１データを判定し、第１データを判定した後、第２電圧より低い第３電圧に基づいて第２データを判定するように構成される。【選択図】図８

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

米国特許出願公開第２０１６／０１４１０２４号明細書 米国特許出願公開第２０１５／０２６２６９０号明細書 米国特許出願公開第２０１６／００５５９１６号明細書

読出し速度を向上できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、ビット線と、上記ビット線に電気的に接続された、第１メモリセルトランジスタと、上記ビット線を介して上記第１メモリセルトランジスタからデータを読み出すセンスアンプとを具備する。上記センスアンプは、上記メモリセルトランジスタのゲートに第１電圧を印加しつつ第１データ及び第２データを連続して読み出す動作において、第２電圧に基づいて上記第１データを判定し、上記第１データを判定した後、上記第２電圧より低い第３電圧に基づいて上記第２データを判定するように構成される。

実施形態に係る半導体記憶装置のブロック図である。 実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 実施形態に係る半導体記憶装置の備えるセンスアンプのブロック図である。 実施形態に係る半導体記憶装置の備えるセンスアンプの回路図である。 実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値電圧分布図である。 実施形態に係る半導体記憶装置を用いた書込み動作におけるプログラム動作の選択を説明するための図である。 実施形態に係る半導体記憶装置を用いたベリファイ動作における第１センス動作及び第２センス動作を説明するための図である。 実施形態に係る半導体記憶装置を用いたベリファイ動作時のセンスアンプ内の各配線、ビット線ＢＬ、及びワード線ＷＬの電圧を示すタイミングチャートである。 実施形態に係る半導体記憶装置を用いたプログラム動作時の各配線の電圧を示すタイミングチャートである。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．実施形態
実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成
１．１．１ 全体構成
まず、本実施形態に係る半導体記憶装置の全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、及び制御回路５を備えている。

メモリセルアレイ２は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリング６を含む。メモリセルアレイ２内のブロック数及びブロック内のストリングユニット数は任意である。メモリセルアレイ２の詳細については後述する。

ロウデコーダ３は、ロウアドレスをデコードし、このデコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御するメモリコントローラから与えられる。

センスアンプ４は、データの読出し動作時には、メモリセルアレイ２内の読出し対象となるメモリセルトランジスタの閾値電圧をセンスする。そして、センス結果を読出しデータとしてメモリコントローラに出力する。データの書込み動作時には、外部のメモリコントローラから受信した書込みデータをメモリセルアレイ２に転送する。

制御回路５は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。

上記構成のＮＡＮＤ型フラッシュメモリ１は、図示せぬ外部のメモリコントローラとＮＡＮＤインターフェースを介して接続される。メモリコントローラとＮＡＮＤ型フラッシュメモリ１との間で送受信される信号には、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、レディ／ビジー信号／ＲＢ、及び入出力信号Ｉ／Ｏ＜７：０＞が含まれる。

信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間にＮＡＮＤ型フラッシュメモリ１に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることをＮＡＮＤ型フラッシュメモリ１に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間にＮＡＮＤ型フラッシュメモリ１に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることをＮＡＮＤ型フラッシュメモリ１に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間にＮＡＮＤ型フラッシュメモリ１に流れる信号Ｉ／Ｏ＜７：０＞をＮＡＮＤ型フラッシュメモリ１に取り込むことを指示する。信号／ＲＥは、ＮＡＮＤ型フラッシュメモリ１に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止をＮＡＮＤ型フラッシュメモリ１に指示する。信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、メモリコントローラとＮＡＮＤ型フラッシュメモリ１との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。メモリコントローラは、これらの信号を用いてＮＡＮＤ型フラッシュメモリ１を制御する。

１．１．２ メモリセルアレイ
次に、メモリセルアレイ２の構成ついて図２を用いて説明する。図２の例は、メモリセルアレイ２内のブロックＢＬＫの１つを示しているが、他のブロックＢＬＫの構成も同じである。前述の通り、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、各々のストリングユニットＳＵは複数のＮＡＮＤストリング６を含む。

図示するように、ＮＡＮＤストリング６の各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、各々のＮＡＮＤストリング６に備えられるメモリセルトランジスタＭＴの個数は４８個に限られず、８個や１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に共通接続される。

また、ストリングユニットＳＵ内にある各ＮＡＮＤストリング６の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）、但しｍは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング６の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、メモリセルユニットＭＵと称される。つまり、メモリセルユニットＭＵは、一括して書込み、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。

メモリセルユニットＭＵ内の複数のメモリセルトランジスタＭＴの各々に保持された１ビットのデータのデータ列の単位が「ページ」として定義される。１つのメモリセルトランジスタＭＴは、例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれ下位（ｌｏｗｅｒ）ビット、及び上位（ｕｐｐｅｒ）ビットと呼ぶ。この場合、メモリセルユニットＭＵには、２ページ分のデータが記憶され、メモリセルユニットＭＵ内の各々のメモリセルトランジスタＭＴの保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。

１．１．３ センスアンプ
次に、センスアンプ４の構成について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置におけるセンスアンプ４のブロック図である。

１．１．３．１ 全体構成
図示するようにセンスアンプ４は、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとを含む。

センスアンプユニットＳＡＵは、例えばビット線ＢＬ毎に設けられ、読出し動作においては対応するビット線ＢＬを介してメモリセルトランジスタＭＴの閾値電圧をセンスし、当該センス結果を読出しデータとして記憶する。また書込み動作においては対応するビット線ＢＬの電圧を書込みデータに応じて制御する。例えば、１６個のセンスアンプユニットＳＡＵ０〜ＳＡＵ１５が、１つのバスＤＢＵＳに共通に接続されている。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。

ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に保持する。センスアンプユニットＳＡＵ０〜ＳＡＵ１５にそれぞれ対応する１６個のラッチ回路ＸＤＬ＜１５：０＞が、１つのバスＤＢＵＳに、共通に接続されている。また、各ラッチ回路ＸＤＬは、データ線ＩＯに接続される。ラッチ回路ＸＤＬは、バスＤＢＵＳ及びデータ線ＩＯを介してセンスアンプユニットＳＡＵと外部との間のデータの送受信に使用される。すなわち、例えば外部のメモリコントローラ等から受信したデータは、まずデータ線ＩＯを介してラッチ回路ＸＤＬに保持され、その後、バスＤＢＵＳを介してセンスアンプユニットＳＡＵに転送される。逆もまた同じである。図３では１６個のラッチ回路ＸＤＬ＜１５：０＞が１つのバスＤＢＵＳに共通に接続されている例を示したが、１６個のラッチ回路ＸＤＬ＜１５：０＞の各々が１６個のバスＤＢＵＳにそれぞれ接続されてもよい。

１．１．３．２ センスアンプユニット
次にセンスアンプユニットＳＡＵの構成について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置におけるセンスアンプユニットＳＡＵの回路図である。

図４に示すように、センスアンプユニットＳＡＵは、センス回路ＳＡ、及び例えば３個のラッチ回路（ＳＤＬ、ＡＤＬ、及びＢＤＬ）を含む。

センス回路ＳＡは、読出し動作においてビット線ＢＬに流れる電流に基づきメモリセルトランジスタＭＴの閾値電圧をセンスし、また書込み動作において書込みデータに応じてビット線ＢＬに電圧を印加する。すなわちセンス回路ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。更に、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ内のデータを用いたＡＮＤ演算またはＯＲ演算を行うモジュールである。

次にセンス回路ＳＡの回路の詳細について説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。

センス回路ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ３０、低耐圧ｎチャネルＭＯＳトランジスタ３１〜４２、低耐圧ｐチャネルＭＯＳトランジスタ４３、並びに容量素子４４及び４５を備えている。

トランジスタ３０は、ゲートに信号ＢＬＳが入力され、電流経路の一端が対応するビット線ＢＬに接続され、電流経路の他端がノードＢＬＩに接続される。トランジスタ３１は、ゲートに信号ＢＬＣが入力され、電流経路の一端がノードＢＬＩに接続され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ３１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

トランジスタ３２は、ゲートに信号ＢＬＸが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＳＲＣに接続される。トランジスタ３３は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端がノードＳＳＲＣに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤは、例えば接地電圧ＶＳＳが印加される。トランジスタ４３は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端に電源電圧ＶＤＤが印加され、電流経路の他端がノードＳＳＲＣに接続される。トランジスタ３４は、ゲートに信号ＸＸＬが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＥＮに接続される。トランジスタ３５は、ゲートに信号ＨＬＬが入力され、電流経路の一端に電圧ＶＳＥＮＰが印加され、電流経路の他端がノードＳＥＮに接続される。

容量素子４４は、一方の電極がノードＳＥＮに接続され、他方の電極にクロックＣＬＫＳＡが入力される。

トランジスタ３７は、ゲートがノードＳＥＮに接続され、電流経路の一端がトランジスタ３８の電流経路の一端に接続され、電流経路の他端がノードＬＯＰに接続される。トランジスタ３８は、ゲートに信号ＳＴＢが入力され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ３６は、ゲートに信号ＢＬＱが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ３９は、ゲートがノードＴＤＣに接続され、電流経路の一端がトランジスタ４０の電流経路の一端に接続され、電流経路の他端が、トランジスタ３７の電流経路の他端とともにノードＬＯＰに接続される。トランジスタ４０は、ゲートに信号ＬＳＬが入力され、電流経路の他端がノードＳＥＮに接続される。

ノードＬＯＰには、電源電圧ＶＬＯＰが印加される。

容量素子４５は、一方の電極がノードＴＤＣに接続され、他方の電極にクロックＣＬＫＴＤが入力される。

トランジスタ４２は、ゲートに信号Ｌ２Ｔが入力され、電流経路の一端がノードＴＤＣに接続され、電流経路の他端がバスＬＢＵＳに接続される。

トランジスタ４１は、ゲートに信号ＬＰＣが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端に電源電圧ＶＤＤが印加される。そしてトランジスタ４１をオン状態にしてバスＬＢＵＳに電圧ＶＤＤを転送することで、バスＬＢＵＳがプリチャージされる。

ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、データを一時的に保持する。データの書込み動作において、センス回路ＳＡは、ラッチ回路ＳＤＬの保持データに応じて、ビット線ＢＬを制御する。その他のラッチ回路ＡＤＬ及びＢＤＬは、例えば、個々のメモリセルトランジスタが２ビット以上のデータを保持する際に、各ビットのデータを一時的に保持するために使用される。なお、ラッチ回路の個数は任意に設定可能であり、例えばメモリセルトランジスタが保持可能なデータ量（ビット数）に応じて設定される。

ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ６２〜６５及び低耐圧ｐチャネルＭＯＳトランジスタ６６〜６９を備えている。

トランジスタ６２は、ゲートに信号ＳＴＩが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。トランジスタ６３は、ゲートに信号ＳＴＬが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。トランジスタ６４は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端が接地され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。トランジスタ６５は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端が接地され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。トランジスタ６６は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端がノードＩＮＶ＿Ｓに接続される。トランジスタ６７は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がノードＬＡＴ＿Ｓに接続される。トランジスタ６８は、ゲートに信号ＳＬＩが入力され、電流経路の一端がトランジスタ６６の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。トランジスタ６９は、ゲートに信号ＳＬＬが入力され、電流経路の一端がトランジスタ６７の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。

ラッチ回路ＳＤＬでは、トランジスタ６５、６７で第１インバータが構成され、トランジスタ６４、６６で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６３を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６２を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。

ラッチ回路ＡＤＬ及びＢＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照符号及び信号名は、図４の通りラッチ回路ＳＤＬのものとは区別して以下説明する。すなわち、ラッチ回路ＡＤＬにおけるトランジスタ４６〜５３、及びラッチ回路ＢＤＬにおけるトランジスタ５４〜６１は、ラッチ回路ＳＤＬにおけるトランジスタ６２〜６９にそれぞれ対応する。また、信号ＡＴＩ及びＢＴＩ、並びに信号ＡＴＬ及びＢＴＬは、信号ＳＴＩ及びＳＴＬにそれぞれ対応し、信号ＡＬＩ及びＢＬＩ、並びに信号ＡＬＬ及びＢＬＬは、信号ＳＬＩ及びＳＬＬにそれぞれ対応する。そして各センスアンプユニットＳＡＵにおいて、センス回路ＳＡ、並びに３個のラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。

バスＬＢＵＳは、図示せぬバススイッチを介してバスＤＢＵＳと接続される。このバススイッチにより、センス回路ＳＡとラッチ回路ＸＤＬとが接続される。

なお、上記構成のセンスアンプユニットＳＡＵにおける各種信号は、例えば制御回路５によって与えられる。

１．１．４ メモリセルトランジスタの閾値電圧分布
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値電圧分布について、図５を用いて説明する。以下、本実施形態では、メモリセルトランジスタＭＴが４値（２ビット）のデータを保持可能な場合について説明するが、保持可能なデータは４値に限定されない。本実施形態においては、メモリセルトランジスタＭＴが、例えば８値（３ビット）のデータを保持可能であっても良く、２値（１ビット）以上のデータを保持可能であればよい。

各々のメモリセルトランジスタＭＴの閾値電圧は、離散的な例えば４個の分布のいずれかに含まれる値を取る。この４個の分布を閾値電圧の低い順にそれぞれ、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶことにする。

“Ｅｒ”状態は、例えばデータの消去状態に相当する。そして“Ｅｒ”状態に含まれる閾値電圧は電圧ＶｆｙＡよりも小さく、正から負の値を有する。

“Ａ”〜“Ｃ”状態は、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当し、各分布に含まれる閾値電圧は例えば正の値を有する。“Ａ”状態に含まれる閾値電圧は、電圧ＶｆｙＡ以上であり、且つ電圧ＶｆｙＢ未満である（但し、ＶｆｙＢ＞ＶｆｙＡ）。“Ｂ”状態に含まれる閾電圧値は、電圧ＶｆｙＢ以上であり、且つ電圧ＶｆｙＣ未満である（但し、ＶｆｙＣ＞ＶｆｙＢ）。“Ｃ”状態に含まれる閾値電圧は、電圧ＶｆｙＣ以上であり、且つ電圧ＶＲＥＡＤ及びＶＰＡＳＳ未満である（ＶＲＥＡＤ（ＶＰＡＳＳ）＞ＶｆｙＣ）。なお、ＶＲＥＡＤ及びＶＰＡＳＳは、それぞれデータの読出し動作時及び書込み動作時に非選択ワード線ＷＬに印加される電圧である。

以上のように、各メモリセルトランジスタＭＴは、４個の閾値電圧分布のいずれかを有することで、４種類の状態を取ることができる。これらの状態を、２進数表記で“００”〜“１１”に割り当てることで、各メモリセルトランジスタＭＴは２ビットのデータを保持できる。

なお、図５では４個のレベルが離散的に分布する場合を例に説明したが、これは例えばデータが書き込まれた直後の理想的な状態である。従って、現実的には隣接するレベルが重なることが起こり得る。例えばデータが書き込まれた後、ディスターブ等により“Ｅｒ”状態の上端と“Ａ”状態の下端とが重なる場合がある。このような場合には、例えばＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）技術等を用いてデータが訂正される。

１．２ 書込み動作について
次に、本実施形態に係る書込み動作について、簡単に説明する。

書込み動作は、プログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。ベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とする電圧（以下、ターゲットレベルとも呼ぶ）に達したか否かを判定する動作である。ＮＡＮＤ型フラッシュメモリ１は、プログラム動作とベリファイ動作との組み合わせ（以下、「プログラムループ」と呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧をターゲットレベルまで上昇させる。ターゲットレベルは、例えば、図５における電圧ＶｆｙＡ、ＶｆｙＢ、又はＶｆｙＣに設定することができる。

１．２．１ プログラム動作について
まず、本実施形態におけるプログラム動作の例について説明する。以下では、閾値電圧を上昇させる動作を「“０”プログラム動作」と呼び、閾値電圧を維持させる動作を「“１”プログラム動作」、又は「書込み禁止（インヒビット）動作」と呼ぶ。

本実施形態では、“０”プログラム動作において、ターゲットレベルとメモリセルトランジスタＭＴの閾値電圧との差に応じて、閾値電圧の上昇量が比較的大きい第１プログラム条件、あるいは第１プログラム条件よりも閾値電圧の上昇量が小さい第２プログラム条件のいずれかが適用される。

例えば、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルより十分に低く、次のプログラム動作では目標とするターゲットレベルに達しないことが想定される場合、閾値電圧の上昇量が比較的大きい第１プログラム条件が適用される。また、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに比較的近く、次のプログラム動作で第１プログラム条件を適用すると閾値電圧がターゲットレベルを大きく超えてしまうことが想定される場合、第２プログラム条件が適用される。

図６は、プログラム動作の選択を説明するための図である。なお、説明の便宜上、図６の例では、ターゲットレベルが電圧ＶｆｙＡのメモリセルトランジスタＭＴが“Ｅｒ”状態から“Ａ”状態に向けて書き込まれる途中における閾値電圧分布の例が示される。

図６に示すように、メモリセルトランジスタＭＴの閾値電圧が、電圧ＶＨ（図６における電圧ＶｆｙＡ）以上である（図６における“Ａ”状態である）場合、当該メモリセルトランジスタＭＴには“１”プログラム動作が適用され、電圧ＶＨ未満の場合、“０”プログラム動作が適用される。

“０”プログラム動作のうち、第１プログラム条件及び第２プログラム条件のいずれを適用するかを判断するために、例えば、電圧ＶＨより低い所定の電圧ＶＬが設定され得る。すなわち、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ未満である（図６における“Ｅｒ１”状態である）場合、当該メモリセルトランジスタＭＴには第１プログラム条件が適用される。メモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ以上電圧ＶＨ未満の場合（図６における“Ｅｒ２”状態の場合）、次のプログラム動作において、当該メモリセルトランジスタＭＴには第２プログラム条件が適用される。

１．２．２ ベリファイ動作について
次に、本実施形態におけるベリファイ動作の例について説明する。

１．２．２．１ センス動作について
上述の通り、本実施形態におけるプログラム動作は、メモリセルトランジスタＭＴの閾値電圧とターゲットレベルとの差に応じて、第１プログラム条件及び第２プログラム条件のいずれかが適用され得る。本実施形態におけるベリファイ動作では、次のプログラム動作において、“０”プログラム動作を適用するか“１”プログラム動作を適用するかについて判定しつつ、第１プログラム条件を適用するか第２プログラム条件を適用するかについても併せて判定する。

以下の説明では、ベリファイ動作のうち、次のプログラム動作において、“０”プログラム動作の第１プログラム条件を適用するか否かを判定する動作を第１センス動作と呼ぶ。また、ベリファイ動作のうち、次のプログラム動作において、“０”プログラム動作の第１プログラム条件を適用しないと判定されたメモリセルトランジスタＭＴに対して“１”プログラム動作を適用するか、“０”プログラム動作の第２プログラム条件を適用するか、を判定する動作を第２センス動作と呼ぶ。

すなわち、第１センス動作は、メモリセルトランジスタＭＴの閾値電圧が、電圧ＶＬに達しているか否かの判定に対応する動作であり、第２センス動作は、閾値電圧が電圧ＶＬに達しているメモリセルトランジスタＭＴの閾値電圧が、電圧ＶＨに達しているか否かの判定に対応する動作である。

図７は、ベリファイ動作における第１センス動作及び第２センス動作を説明するための図である。

図７では、“１”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するノードＳＥＮの電圧が実線で示される。また、第１プログラム条件及び第２プログラム条件が適用された“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するノードＳＥＮの電圧が、それぞれ破線及び一点鎖線で示される。

図７に示すように、本実施形態では、ベリファイ動作において、電圧ＶＨがワード線ＷＬに印加されている間に、ノードＳＥＮの電荷が２回の期間に分けてビット線ＢＬに転送される。このうち、１回目の期間（図７における第１センス期間Ｔｓ＿Ｌ）が、第１センス動作に対応し、２回目の期間（図７における第２センス期間Ｔｓ＿Ｈ）が第２センス動作に対応する。

センス期間中にノードＳＥＮの電荷がビット線ＢＬに転送されると、ノードＳＥＮの電圧は低下する。このとき、ノードＳＥＮの電圧が低下していく速度は、メモリセルトランジスタＭＴの閾値電圧Ｖｔに応じて異なる。例えば、閾値電圧Ｖｔが電圧ＶＬ未満の場合（Ｖｔ＜ＶＬ）、メモリセルトランジスタＭＴは強いオン状態となり、ノードＳＥＮの電圧（図７中の点線）は急激に低下する。閾値電圧Ｖｔが電圧ＶＬ以上電圧ＶＨ未満の場合（ＶＬ≦Ｖｔ＜ＶＨ）、メモリセルトランジスタＭＴは弱いオン状態となり、ノードＳＥＮの電圧（図７中の一点鎖線）は緩やかに低下する。また、閾値電圧Ｖｔが電圧ＶＨ以上の場合（Ｖｔ≧ＶＨ）、メモリセルトランジスタＭＴはオフ状態となり、ノードＳＥＮの電圧（図７中の実線）はほとんど低下しない。

この関係に基づいて、第１センス期間Ｔｓ＿Ｌの長さは、電圧ＶＬ未満の閾値電圧Ｖｔを有するメモリセルトランジスタＭＴに対応するノードＳＥＮの電圧が所定の判定レベルを下回り、電圧ＶＬ以上の閾値電圧Ｖｔを有するメモリセルトランジスタＭＴに対応するノードＳＥＮの電圧が判定レベルを上回るように設定される。第２センス期間Ｔｓ＿Ｈの長さは、電圧ＶＨ未満の閾値電圧Ｖｔを有するメモリセルトランジスタＭＴに対応するノードＳＥＮの電圧が判定レベルを下回り、電圧ＶＨ以上の閾値電圧Ｖｔを有するメモリセルトランジスタＭＴに対応するノードＳＥＮの電圧が判定レベルを上回るように設定される。所定の判定レベルは、例えば、図４に示したトランジスタ３７の閾値電圧であり、ノードＳＥＮの電圧が判定レベルを上回るか否かは、トランジスタ３７がノードＳＥＮの電圧に応じてオン状態になるか否か、に対応する。

センスアンプ４は、第１センス期間Ｔｓ＿Ｌの最後（すなわち、第２センス期間Ｔｓ＿Ｈの前）に、ノードＳＥＮの電圧が判定レベルを下回るか否かを判定する。これにより、ワード線ＷＬに電圧ＶＨを印加するベリファイ動作において、メモリセルトランジスタＭＴが閾値電圧ＶＬを下回るか否か（すなわち、第１プログラム条件の“０”プログラム動作を適用するか否か）を判定することができる。また、センスアンプ４は、第２センス期間Ｔｓ＿Ｈの最後に、ノードＳＥＮの電圧が判定レベルを下回るか否かを再び判定する。これにより、第１センス動作によって閾値電圧ＶＬ以上であると判定されたメモリセルトランジスタＭＴが、閾値電圧ＶＨを下回るか否か（すなわち、第２プログラム条件の“０”プログラム動作を適用するか、“１”プログラム動作を適用するか）を判定することができる。

１．２．３ タイミングチャートについて
次に、上述した書込み動作における各配線の電圧について説明する。

１．２．３．１ ベリファイ動作時のタイミングチャートについて
ベリファイ動作時の各配線の電圧について、図８を用いて説明する。図８は、ベリファイ動作時のセンスアンプ内の各配線、ビット線ＢＬ、及びワード線ＷＬの電圧を示すタイミングチャートである。

なお、図８中のノードＳＥＮ及びノードＴＤＣの電圧において、実線は“１”プログラム動作の対象となるメモリセルトランジスタＭＴに対応する電圧を示す。破線は第１プログラム条件が適用された“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応する電圧を示す。一点鎖線は第２プログラム条件が適用された“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応する電圧を示す。

時間ｔ１において、ロウデコーダ３は、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、例えば、電圧ＶＨに対応する。また、ロウデコーダ３は、選択トランジスタＳＴ１及びＳＴ２をオン状態とする。

時間ｔ２において、センスアンプ４は、ビット線ＢＬのＢＬプリチャージを行い、ビット線ＢＬに電圧ＶＢＬＲＤを印加する。電圧ＶＢＬＲＤはベリファイ動作時にビット線ＢＬに印加される電圧である。また、ソース線ＣＥＬＳＲＣには、例えばソース線ドライバ（図示せず）を介して、電圧ＶＳＲＣ（＞ＶＳＳ）が印加される。

時間ｔ３において、制御回路５は、信号ＨＬＬを“Ｈ”レベルにして、トランジスタ３５をオン状態にする。これにより、センスアンプユニットＳＡＵ内においてノードＳＥＮに電圧ＶＳＥＮＰが印加される。

また、制御回路５は、信号ＬＰＣを“Ｈ”レベルにして、トランジスタ４１をオン状態とし、トランジスタ４１の電流経路の他端に電源電圧ＶＤＤを印加する。さらに、制御回路５は、信号Ｌ２Ｔを“Ｈ”レベルにして、トランジスタ４２をオン状態にする。これにより、バスＬＢＵＳ及びノードＴＤＣに電圧ＶＤＤが転送され、バスＬＢＵＳ及びノードＴＤＣがプリチャージされる。

時間ｔ４〜ｔ１０において、ベリファイ動作が実行される。

より具体的には、時間ｔ４において、制御回路５は、クロック信号ＣＬＫＳＡに“Ｈ”レベルの電圧を印加する。この結果、容量素子４４は充電され、ノードＳＥＮの電圧は、容量カップリングの影響により電圧ＶＢＳＴＳに上昇する（以下、「クロックアップ」とも呼ぶ）。

また、制御回路５は、電源電圧ＶＬＯＰを電圧ＶＳＣＯＭに設定する。電圧ＶＳＣＯＭは、電圧ＶＳＳより高い電圧である。これにより、トランジスタ３７及び３９のソース電位が電圧ＶＳＣＯＭとなる。

また、制御回路５は、クロック信号ＣＬＫＴＤに“Ｈ”レベルの電圧を印加する。この結果、容量素子４５は充電され、ノードＴＤＣの電圧は、容量カップリングの影響により電圧ＶＢＳＴＴに上昇する（クロックアップする）。電圧ＶＢＳＴＴは、電圧ＶＳＣＯＭよりも高い電圧である。

時間ｔ５〜ｔ６の期間、制御回路５は、第１センス動作を実行する。より具体的には、時間ｔ５〜ｔ６の間、制御回路５は、信号ＸＸＬを“Ｌ”レベルから“Ｈ”レベルにしてトランジスタ３４をオン状態にする。この状態において、ベリファイ動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＨ以上の場合、メモリセルトランジスタＭＴはオフ状態とされ、対応するビット線ＢＬからソース線ＣＥＬＳＲＣに電流はほとんど流れない。また、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ以上電圧ＶＨ未満の場合、メモリセルトランジスタＭＴは弱いオン状態とされるが、対応するビット線ＢＬからソース線ＣＥＬＳＲＣに電流は少量しか流れない。よって、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ以上の場合（図８中のｏｆｆ−ｃｅｌｌ（１ｓｔ））、ノードＳＥＮ及び容量素子４４に充電された電荷は、ほとんど、放電されず、トランジスタ３７をオン状態にする（以下、単に「“Ｈ”レベルの」とも言う）電圧を維持する。他方で、ベリファイ動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＬ未満の場合（図８中のｏｎ−ｃｅｌｌ（１ｓｔ））、メモリセルトランジスタＭＴは強いオン状態となり、対応するビット線ＢＬからソース線ＣＥＬＳＲＣに有意に電流が流れる。これにより、ノードＳＥＮの電圧は、トランジスタ３７をオフ状態にする（以下、単に「“Ｌ”レベルの」とも言う）電圧に低下する。

時間ｔ６において、制御回路５は、信号ＸＸＬを“Ｌ”レベルにしてトランジスタ３４をオフ状態にする。また、制御回路５は、信号ＳＴＢに電圧ＶＳＴＢ１を印加してトランジスタ３８をオン状態にし、ノードＳＥＮの電圧をストローブする。電圧ＶＳＴＢ１は、ノードＬＯＰに電圧ＶＳＣＯＭが印加された状態において、トランジスタ３８をオン状態にする電圧である。また、制御回路５は、信号Ｌ２Ｔを入力し、トランジスタ４２のゲートに電圧ＶＢＬＸを印加する。電圧ＶＢＬＸは、ノードＴＤＣの電圧を電圧ＶＢＳＴＴに上昇させた状態において、バスＬＢＵＳに電圧ＶＳＣＯＭが印加された場合にはトランジスタ４２をオンさせるが、バスＬＢＵＳに電圧ＶＤＤの電圧が印加された場合にはトランジスタ４２をカットオフさせる電圧である。

この状態において、ノードＳＥＮの電圧が“Ｈ”レベルに維持された（図８における第１判定レベル以上の）場合、トランジスタ３７が、オン状態となる。これにより、バスＬＢＵＳの電圧は、プリチャージされた後の電圧ＶＤＤから電圧ＶＳＣＯＭに低下し、トランジスタ４２は、オン状態となる。このため、ノードＴＤＣの電圧は、クロックアップされた後の電圧ＶＢＳＴＴから電圧ＶＳＣＯＭ（“Ｌ”レベルの電圧）に低下する。

他方で、ノードＳＥＮの電圧が“Ｌ”レベルに低下した（図８における第１判定レベル未満の）場合、トランジスタ３７は、オフ状態となる。これにより、バスＬＢＵＳの電圧は、プリチャージされた後の電圧ＶＤＤに維持され、トランジスタ４２は、オフ状態を維持する。このため、ノードＴＤＣの電圧は、クロックアップされた後の電圧ＶＢＳＴＴ（“Ｈ”レベルの電圧）に維持される。

上述のようにして、第１センス動作においてトランジスタ３７がオン状態となること（又は、オフ状態となること）により、ノードＳＥＮの電圧に基づくデータ（以下、第１データとも呼称する）が“Ｈ”レベルである（又は、“Ｌ”レベルである）と判定される。ノードＳＥＮのデータが“Ｈ”レベルの場合には、ノードＴＤＣは“Ｌ”レベルになり、ノードＳＥＮのデータが“Ｌ”レベルの場合には、ノードＴＤＣは“Ｈ”レベルに維持される。これにより、第１データがノードＴＤＣに格納される。図８では、第１データが格納されたノードＳＥＮをＳＥＮ１とし、上述のデータの格納が実行されるタイミングがＳＥＮ１→ＴＤＣとして示される。

時間ｔ７において、制御回路５は、トランジスタ４１の電流経路の他端に電源電圧ＶＤＤを印加し、バスＬＢＵＳをプリチャージする。

時間ｔ７〜ｔ９の期間、制御回路５は、時間ｔ５〜ｔ６における第１センス動作に引き続き、第２センス動作を実行する。ベリファイ動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＨ以上の場合、メモリセルトランジスタＭＴはオフ状態（図８中のｏｆｆ−ｃｅｌｌ（２ｎｄ））とされ、ノードＳＥＮの電圧は、“Ｈ”レベルを維持する。他方で、ベリファイ動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＨ未満の場合、メモリセルトランジスタＭＴはオン状態（図８中のｏｎ−ｃｅｌｌ（２ｎｄ））となり、ノードＳＥＮの電圧は“Ｌ”レベルに低下する。

時間ｔ８において、制御回路５は、信号ＸＸＬを“Ｌ”レベルにするとともに、ノードＳＥＮ及びＴＤＣの電圧をクロックダウンする。また、電源電圧ＶＬＯＰを電圧ＶＳＣＯＭから電圧ＶＳＳに低下させる。これにより、トランジスタ３７及び３９のソース電位が電圧ＶＳＳとなる。

ここで、ベリファイ動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＨ以上の場合、クロックダウン後のノードＳＥＮの電圧は、トランジスタ３７をオン状態にする（すなわち、“Ｈ”レベルの）電圧を維持する。一方、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＨ未満の場合、クロックダウン後のノードＳＥＮの電圧は、トランジスタ３７をオフ状態にする（すなわち、“Ｌ”レベルの）電圧を維持する。

また、ノードＴＤＣに格納された第１データが“Ｈ”レベルの場合、クロックダウン後のノードＴＤＣの電圧は、トランジスタ３９をオン状態にする（すなわち、“Ｈ”レベルの）電圧を維持する。一方、ノードＴＤＣに格納された第１データが“Ｌ”レベルの場合、クロックダウン後のノードＴＤＣの電圧は、トランジスタ３９をオフ状態にする（すなわち、“Ｌ”レベルの）電圧を維持する。

時間ｔ９において、制御回路５は、信号ＳＴＢに電圧ＶＳＴＢ２を印加し、ノードＳＥＮの電圧をストローブする。ノードＳＥＮの電圧が“Ｈ”レベルである（図８における第２判定レベル以上の）場合、トランジスタ３７は、オン状態となる。これにより、バスＬＢＵＳは電圧ＶＤＤから電圧ＶＳＳ（“Ｌ”レベル）に低下する。他方で、ノードＳＥＮの電圧が“Ｌ”レベルである（図８における第２判定レベル未満の）第２判定レベルよりも低い場合、対応するセンストランジスタ３７は、オフ状態となる。これにより、バスＬＢＵＳは電圧ＶＤＤ（“Ｈ”レベル）を維持する。

上述のようにして、第２センス動作においてトランジスタ３７がオン状態となること（又は、オフ状態となること）により、ノードＳＥＮの電圧に基づくデータ（以下、第２データとも呼称する）が“Ｈ”レベルである（又は、“Ｌ”レベルである）と判定される。ノードＳＥＮのデータが“Ｈ”レベルの場合には、バスＬＢＵＳは“Ｌ”レベルとなり、当該“Ｌ”レベルがラッチ回路ＳＤＬのノードＬＡＴ＿Ｓに転送される。ノードＳＥＮのデータが“Ｌ”レベルの場合には、ノードＬＢＵＳは“Ｈ”レベルに維持され、当該“Ｈ”レベルがラッチ回路ＳＤＬのノードＬＡＴ＿Ｓに転送される。これにより、第２データがバスＬＢＵＳを介してラッチ回路（例えばラッチ回路ＳＤＬ）に格納される。なお、図８において、第２データが格納されたノードＳＥＮをＳＥＮ２とし、上述のデータの格納が実行されるタイミングがＳＥＮ２→ＳＤＬとして示される。

時間ｔ１０において、制御回路５は、信号ＨＬＬを“Ｈ”レベルにして、ノードＳＥＮに電圧ＶＳＥＮＰを印加する。

時間ｔ１１において、制御回路５は、信号ＬＳＬを“Ｌ”レベルから“Ｈ”レベルにしてトランジスタ４０をオン状態にし、ノードＴＤＣの電圧をストローブする。上述の通り、ノードＴＤＣのデータが“Ｈ”レベルの場合には、トランジスタ３９はオン状態になり、ノードＳＥＮの電圧は、電圧ＶＳＥＮＰから電圧ＶＳＳ（“Ｌ”レベルの電圧）に低下する。ノードＴＤＣのデータが“Ｌ”レベルの場合には、トランジスタ３９はオフ状態になり、ノードＳＥＮの電圧は電圧ＶＳＥＮＰ（“Ｈ”レベルの電圧）に維持される。これにより、ノードＴＤＣに格納された第１データの反転データが、ノードＳＥＮに転送される。なお、図８において、上述のデータの格納が実行されるタイミングがＴＤＣ→ＳＥＮ１として示される。

また、制御回路５は、トランジスタ４１の電流経路の他端に電源電圧ＶＤＤを印加し、バスＬＢＵＳをプリチャージする。

時間ｔ１２において、制御回路５は、信号ＳＴＢに電圧ＶＳＴＢ２を印加してトランジスタ３８をオン状態にし、ノードＳＥＮの電圧をストローブする。電圧ＶＳＴＢ２は、ノードＬＯＰに電圧ＶＳＳが印加された状態において、トランジスタ３８をオン状態にする電圧であり、例えば電圧ＶＳＴＢ１より低い。ノードＳＥＮの電圧が“Ｈ”レベルである場合、トランジスタ３７はオン状態となる。これにより、バスＬＢＵＳは電圧ＶＤＤから電圧ＶＳＳ（“Ｌ”レベル）に低下する。他方で、ノードＳＥＮの電圧が“Ｌ”レベルである場合、トランジスタ３７はオフ状態となる。これにより、バスＬＢＵＳは電圧ＶＤＤ（“Ｈ”レベル）を維持する。

上述のようにして、ノードＳＥＮのデータが“Ｈ”レベルの場合には、バスＬＢＵＳは“Ｌ”レベルになり、当該“Ｌ”レベルがラッチ回路ＡＤＬのノードＬＡＴ＿Ａに転送される。ノードＳＥＮのデータが“Ｌ”レベルの場合には、ノードＬＢＵＳは“Ｈ”レベルに維持され、当該“Ｈ”レベルがラッチ回路ＡＤＬのノードＬＡＴ＿Ａに転送される。これにより、第１データがバスＬＢＵＳを介してラッチ回路（例えばラッチ回路ＡＤＬ）に格納される。なお、図８において、上述のデータの格納が実行されるタイミングがＳＥＮ１→ＡＤＬとして示される。

時間ｔ１３において、リカバリ処理が行われ、ベリファイ動作が終了する。

センスアンプ４は、ラッチ回路ＡＤＬ及びＳＤＬにそれぞれ格納された第１データ及び第２データに基づき、目標とするターゲットレベルとメモリセルトランジスタＭＴの閾値電圧との差を判定する。そして、当該判定された結果に応じて、次のプログラム動作において、“０”プログラム動作の第１プログラム条件、“０”プログラム動作の第２プログラム条件、又は“１”プログラム動作のいずれかを適用する。

以上により、ベリファイ動作が終了する。
１．２．３．２ プログラム動作時のタイミングチャートについて
次に、プログラム動作時の各配線の電圧について、図９を用いて説明する。図９は、実施形態に係る半導体記憶装置を用いたプログラム動作時の各配線の電圧を示すタイミングチャートである。なお、図９の上段に示すビット線ＢＬの電圧において、実線は“１”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“１”））に対応する。破線は第１プログラム条件が適用された“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“０”））に対応する。一点鎖線は第２プログラム条件が適用された“０”プログラム動作の対象となるメモリセルトランジスタＭＴに対応するビット線ＢＬ（以下、ビット線ＢＬ（“ＱＰＷ”））に対応する。

図９に示すように、時間ｔ２０において、センスアンプ４は、ラッチ回路ＳＤＬに格納されたデータに基づいて、ＢＬプリチャージを行う。より具体的には、メモリセルトランジスタＭＴが“１”プログラム動作の対象となる（すなわち、ノードＳＥＮ２が“Ｈ”レベルである）場合、対応するラッチ回路ＳＤＬのノードＬＡＴ＿Ｓは“Ｌ”レベルとなるため、トランジスタ４３がオン状態となる。この状態において、信号ＢＬＳ及びＢＬＸが“Ｈ”レベルとされて、トランジスタ３０及び３２がオン状態とされる。そして、信号ＢＬＣが“Ｈ”レベルとされて、トランジスタ３１のゲートに電圧“ＶＢＬ＋Ｖｔ３１”（Ｖｔ３１はトランジスタ３１の閾値電圧）が印加されると、ビット線ＢＬに電圧ＶＢＬが印加される。すなわち、ビット線ＢＬ（“１”）には、電圧ＶＢＬが印加される。他方で、メモリセルトランジスタＭＴが“０”プログラム動作の対象となる（すなわち、ノードＳＥＮ２が“Ｌ”レベルである）である場合、ノードＬＡＴ＿Ｓは“Ｈ”レベルとなるため、トランジスタ３３がオン状態とされる。ノードＳＲＣＧＮＤに電圧ＶＳＳが印加されている場合、対応するビット線ＢＬには電圧ＶＳＳが印加される。すなわち、ビット線ＢＬ（“０”）及びビット線ＢＬ（“ＱＰＷ”）には、電圧ＶＳＳが印加される。

また、ロウデコーダ３は、いずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ３は、選択されたストリングユニットＳＵにおける選択ゲート線ＳＧＤに電圧ＶＳＤ１を印加する。選択トランジスタＳＴ１の閾値電圧をＶｔｓｇとすると、電圧ＶＳＤ１は、“ＶＢＬ＋Ｖｔｓｇ”以上の電圧で、選択トランジスタＳＴ１をオン状態とさせる電圧である。他方で、ロウデコーダ３は、非選択ストリングユニットＳＵの選択ゲート線ＳＧＤに電圧ＶＳＳを印加して、対応する選択トランジスタＳＴ１をオフ状態とさせる。また、ロウデコーダ３は、選択ゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフ状態とさせる。

また、ソース線ＳＬには、例えばソース線ドライバ（不図示）を介して、電圧ＶＣＥＬＳＲＣ（＞ＶＳＳ）が印加される。

これにより、ビット線ＢＬ（“１”）に対応する選択ＮＡＮＤストリング６のチャネルには電圧ＶＢＬが印加され、ビット線ＢＬ（“０”）及びＢＬ（“ＱＰＷ”）に対応する選択ＮＡＮＤストリング６のチャネルには、電圧ＶＳＳが印加される。

時間ｔ２１において、ロウデコーダ３は、選択ストリングユニットＳＵの選択ゲート線ＳＧＤに印加する電圧を、電圧ＶＳＤ１から電圧ＶＳＤ２に低下させる。電圧ＶＳＤ２は、電圧ＶＳＤ１及び電圧ＶＢＬよりも低い電圧で、ビット線ＢＬに電圧ＶＳＳを印加された選択トランジスタＳＴ１はオンさせるが、ビット線ＢＬに電圧ＶＢＬを印加された選択トランジスタＳＴ１はカットオフさせる電圧である。これにより、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング６のチャネルはフローティング状態となる。また、センスアンプ４は、センスアンプユニットＳＡＵ内のトランジスタ３１において、信号ＢＬＣの“Ｈ”レベルの電圧を“ＶＱＰＷ＋Ｖｔ３１”とする。電圧ＶＱＰＷは、電圧ＶＳＳより高く、電圧ＶＢＬより低い電圧である（ＶＳＳ＜ＶＱＰＷ＜ＶＢＬ）。これにより、電圧ＶＢＬが印加されていたビット線ＢＬ（“１”）に対応するセンスアンプユニットＳＡＵにおいては、トランジスタ３１がカットオフ状態とされ、ビット線ＢＬ（“１”）もフローティング状態となる。

時間ｔ２２において、センスアンプ４は、ビット線ＢＬに、第１プログラム条件又は第２プログラム条件のいずれかを適用するために、ラッチ回路ＳＤＬのデータを更新する。より具体的には、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓに記憶されるデータが、ベリファイ動作においてラッチ回路ＡＤＬのノードＬＡＴ＿Ａに記憶されたデータ（第１データ）に更新される。ビット線ＢＬ（“ＱＰＷ”）に対応するセンスアンプユニットＳＡＵにおいては、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓが“Ｈ”レベルから“Ｌ”レベルに更新される。従って、センスアンプ４は、ビット線ＢＬ（“ＱＰＷ”）にトランジスタ３１でクランプされた電圧ＶＱＰＷを印加する。

上述のようにして、第１プログラム条件に対応するビット線ＢＬには、電圧ＶＳＳが印加される。そして、第２プログラム条件に対応するビット線ＢＬには、電圧ＶＳＳより高い電圧ＶＱＰＷが印加される。このように、ビット線ＢＬの電圧を変化させることにより、同一のプログラム動作において、第１プログラム条件の“０”プログラム動作と、第２プログラム条件の“０”プログラム動作と、“１”プログラム動作と、をビット線ＢＬ毎に設定することができる。

時間ｔ２３において、ロウデコーダ３は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧ＶＰＧＭを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。

ビット線ＢＬ（“０”）に対応するＮＡＮＤストリング６では、選択トランジスタＳＴ１がオン状態となる。そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＳＳ）が大きくなり、その結果、電子が電荷蓄積層に注入されて、メモリセルトランジスタＭＴの閾値電圧が上昇される。

ビット線ＢＬ（“１”）に対応するＮＡＮＤストリング６では、選択トランジスタＳＴ１がカットオフ状態となる。そのため、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルは電気的にフローティングとなる。すると、ワード線ＷＬ等との容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差が小さくなり、その結果、電子は電荷蓄積層にほとんど注入されず、メモリセルトランジスタＭＴの閾値電圧は維持される（閾値電圧分布レベルがより高い分布に遷移するほどには閾値電圧は変動しない）。

ビット線ＢＬ（“ＱＰＷ”）に対応するＮＡＮＤストリング６では、選択トランジスタＳＴ１がオン状態となる。そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネル電位はＶＱＰＷ（＞ＶＳＳ）となる。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＱＰＷ）は、チャネル電位がＶＳＳの場合よりも小さくなる。その結果、電荷蓄積層に注入される電子量は、ビット線ＢＬ（“０”）に対応するメモリセルトランジスタＭＴよりも少なくなり、メモリセルトランジスタＭＴの閾値電圧の上昇量も少なくなる。

時間ｔ２４において、センスアンプ４は、ビット線ＢＬに電圧ＶＳＳを印加する。ロウデコーダ３は、全ワード線ＷＬに電圧ＶＳＳを印加する。これにより、電荷蓄積層への電荷の注入は終了する。

時間ｔ２５において、ロウデコーダ３は、選択ゲート線ＳＧＤに電圧ＶＳＳを印加する。また、ソース線ＳＬへの電圧ＶＣＥＬＳＲＣの印加が停止され、ソース線ＳＬに電圧ＶＳＳが印加される。

以上により、プログラム動作は終了する。

１．３ 本実施形態に係る効果について
本実施形態によれば、半導体記憶装置の読出し速度を向上できる。本実施形態の効果について、以下に説明する。

本実施形態では、センスアンプ４は、ワード線ＷＬに電圧ＶＨが印加される間に第１データ及び第２データを連続して読み出す動作において、ノードＳＥＮをクロックアップした状態で（クロックダウンさせることなく）、第１データを判定する。これにより、第２センス動作をするために再度クロックアップする必要がない。このため、第２センス動作の前に再度クロックアップする動作を省略し、当該クロックアップに要する時間、及びクロックアップ後のノードＳＥＮの電圧が安定するまでの時間を省略することができる。したがって、読出し速度を向上させることができる。

また、センスアンプ４は、バスＬＢＵＳとノードＴＤＣとの間にトランジスタ４２を有することにより、ノードＴＤＣにデータを記憶することができる。これにより、第１データの判定に際し、当該ノードＴＤＣに判定結果を転送することができる。

補足すると、トランジスタ４２は、第１データのノードＴＤＣへの転送に際し、バスＬＢＵＳの電圧が電圧ＶＤＤの場合にはオフ状態となり、電圧ＶＳＣＯＭの場合にはオン状態となるように制御される。これにより、トランジスタ３７がオン状態となること（又はオフ状態となること）に応じて、トランジスタ４２をオン状態（又はオフ状態）にすることができる。このため、トランジスタ３７及び４２を介したノードＴＤＣへの第１データの転送を可能にすることができる。

また、ノードＳＥＮ及びＴＤＣがクロックアップされている間、ノードＬＯＰには電圧ＶＳＣＯＭが印加され、ノードＳＥＮ及びＴＤＣがクロックダウンされている間、ノードＬＯＰには電圧ＶＳＳが印加される。これに伴い、ノードＳＥＮ及びＴＤＣがクロックアップされている間に実行される第１データのノードＴＤＣへの転送の際には、トランジスタ３８のゲートには、電圧ＶＳＴＢ１が印加される。一方、ノードＳＥＮ及びＴＤＣがクロックダウンされている間に実行される第１データのラッチ回路ＡＤＬへの転送の際には、トランジスタ３８のゲートには、電圧ＶＳＴＢ１より低い電圧ＶＳＴＢ２が印加される。これにより、ノードＳＥＮがクロックアップされているかによらず、トランジスタ３８に適切な“Ｈ”レベルの電圧を印加することができ、いずれの場合にもノードＳＥＮの電圧をストローブすることができる。

２． その他
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、５…制御回路、６…ＮＡＮＤストリング、３０〜４３、４６〜６９…トランジスタ、４４、４５…容量素子。

Claims (9)

1. ビット線と、
   前記ビット線に電気的に接続された、メモリセルトランジスタと、
   前記ビット線を介して前記メモリセルトランジスタからデータを読み出すセンスアンプと
   を具備し、
   前記センスアンプは、前記メモリセルトランジスタのゲートに第１電圧を印加しつつ第１データ及び第２データを連続して読み出す動作において、
   第２電圧に基づいて前記第１データを判定し、
   前記第１データを判定した後、前記第２電圧より低い第３電圧に基づいて前記第２データを判定する
   ように構成された、
   半導体記憶装置。
2. 前記センスアンプは、
   前記ビット線に接続可能な第１ノードに一方電極が接続された第１容量素子と、
   前記第１ノードに接続されたゲートと、第２ノードに接続された一端と、第３ノードに接続可能に構成された他端と、を有する第１トランジスタと、
   前記第３ノードと第４ノードとの間を接続可能な第２トランジスタと、
   前記第４ノードに接続されたゲートと、前記第２ノードに接続された一端と、前記第１ノードに接続可能に構成された他端と、を有する第３トランジスタと、
   前記第４ノードに一方電極が接続された第２容量素子と、
   前記第３ノードに接続された第１ラッチ回路及び第２ラッチ回路と
   を含む、
   請求項１記載の半導体記憶装置。
3. 前記センスアンプは、前記動作において、
   前記第２データを判定する前に、前記判定された第１データを、前記第１トランジスタ及び前記第２トランジスタを介して前記第４ノードに転送する
   ように構成された、
   請求項２記載の半導体記憶装置。
4. 前記センスアンプは、前記動作において、
   前記判定された第１データを前記第４ノードに転送する際に、
   前記第３ノードを前記第２電圧より高い第４電圧に設定し、
   前記第２トランジスタのゲートに、第５電圧を印加し、
   前記第５電圧は、前記第３ノードの電圧が前記第４電圧から前記第２電圧に低下した場合、前記第２トランジスタがオン状態となり、前記第３ノードの電圧が前記第４電圧に維持された場合、前記第２トランジスタをオフ状態とするように設定される、
   請求項３記載の半導体記憶装置。
5. 前記センスアンプは、前記動作において、
   前記判定された第１データを前記第４ノードに転送した後に、前記判定された第２データを、前記第１トランジスタ及び前記第３ノードを介して前記第１ラッチ回路に転送する
   ように構成された、
   請求項３又は請求項４記載の半導体記憶装置。
6. 前記センスアンプは、前記動作において、
   前記第１データを判定する際に、前記第２ノードの電圧を前記第２電圧に設定し、
   前記判定された第２データを前記第１ラッチ回路に転送する際に、前記第２ノードの電圧を前記第２電圧から前記第３電圧に設定する
   ように構成された、
   請求項５記載の半導体記憶装置。
7. 前記センスアンプは、
   前記第１トランジスタの他端に接続された一端と、前記第３ノードに接続された他端と、を有する第４トランジスタをさらに含み、
   前記動作において、
   前記判定された第１データを前記第４ノードに転送する際に、前記第４トランジスタのゲートに第６電圧を印加し、
   前記判定された第２データを前記第１ラッチ回路に転送する際に、前記第４トランジスタのゲートに前記第６電圧より低い第７電圧を印加する
   ように構成された、
   請求項５又は請求項６記載の半導体記憶装置。
8. 前記センスアンプは、前記動作において、
   前記第２データを前記第１ラッチ回路に転送した後に、前記第４ノードに転送された第１データを、前記第３トランジスタを介して前記第１ノードに転送する
   ように構成された、
   請求項５乃至請求項７のいずれか一項記載の半導体記憶装置。
9. 前記センスアンプは、前記動作において、
   前記第１ノードに転送された第１データを、前記第１トランジスタ及び前記第３ノードを介して前記第２ラッチ回路に転送する
   ように構成された、
   請求項８記載の半導体記憶装置。

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