JP2021047953A - 半導体記憶装置 - Google Patents

Abstract

【課題】消費電流を削減できる半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１ビット線と、第１ビット線に電気的に接続された第１メモリセルと、第１ビット線に読み出されたデータをセンスして保持する第１センスアンプとを具備する。第１センスアンプは第１ラッチ回路及び第２ラッチ回路を含む。プログラム動作において、第１及び第２ラッチ回路は、プログラムデータの各ビットを保持する。第１ベリファイ動作において、第１データについてベリファイ動作を実施する際には、第１ラッチ回路と第２ラッチ回路との間でデータが入れ替えられる。【選択図】図７

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

特許第５１２７３５０号公報

消費電流を削減できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、第１ビット線と、第１ビット線に電気的に接続され、少なくとも２ビットのデータを保持可能な第１メモリセルと、第１ビット線に読み出されたデータをセンスして保持する第１センスアンプとを具備する。第１センスアンプは第１ラッチ回路及び第２ラッチ回路を含む。データの書き込み動作は、プログラム動作と第１ベリファイ動作とを含むループの繰り返しによって行われる。プログラム動作において、第１及び第２ラッチ回路は、少なくとも２ビットのプログラムデータの各ビットを保持する。第１ベリファイ動作において、少なくとも２ビットのデータにおける第１データについてベリファイ動作を実施する際には、第１ラッチ回路と第２ラッチ回路との間でデータが入れ替えられる。少なくとも２ビットのデータにおける第２データについてのベリファイ動作は、第１ラッチ回路と第２ラッチ回路との間でデータが入れ替えられることなく、実施される。

図１は、一実施形態に係る半導体記憶装置のブロック図である。 図２は、一実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、一実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図４は、一実施形態に係る半導体記憶装置の備えるセンスアンプのブロック図である。 図５は、一実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。 図６は、一実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。 図７は、一実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。 図８Ａは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を示す概念図である。 図８Ｂは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を示す概念図である。 図８Ｃは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を示す概念図である。 図８Ｄは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を示す概念図である。 図９Ａは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を詳細に説明する図である。 図９Ｂは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を詳細に説明する図である。 図９Ｃは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を詳細に説明する図である。 図９Ｄは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を詳細に説明する図である。 図９Ｅは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を詳細に説明する図である。 図９Ｆは、一実施形態に係る半導体記憶装置のデータ入れ替え動作を詳細に説明する図である。 図１０は、一実施形態に係る半導体記憶装置のデータ入れ替え動作における各配線の電圧を示すタイミングチャートである。 図１１は、一実施形態に係る半導体記憶装置のベリファイ動作における各配線の電圧を示すタイミングチャートである。 図１２は、一実施形態に係る半導体記憶装置の書き込み動作における、ループ回数とベリファイ動作との関係を示すダイアグラムである。 図１３は、一実施形態に係る半導体記憶装置の書き込み動作における、ループ回数とビット線電圧との関係を示すダイアグラムである。 図１４Ａは、一実施形態に係る半導体記憶装置の書き込み動作における各配線の電圧及び信号を示すタイミングチャートである。 図１４Ｂは、一実施形態に係る半導体記憶装置の書き込み動作における各配線の電圧及び信号を示すタイミングチャートである。 図１５Ａは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｂは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｃは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｄは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｅは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｆは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｇは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｈは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｉは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｊは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｋは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｌは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｍは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。 図１５Ｎは、一実施形態に係る半導体記憶装置の書き込み動作において、ラッチ回路が保持するデータを示す図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．一実施形態
一実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、本実施形態に係る半導体記憶装置の全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、及び制御回路５を備えている。

メモリセルアレイ２は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリング６を含む。メモリセルアレイ２内のブロック数及びブロック内のストリングユニット数は任意である。メモリセルアレイ２の詳細については後述する。

ロウデコーダ３は、ロウアドレスをデコードし、このデコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御するコントローラから与えられる。

センスアンプ４は、データの読み出し動作時には、メモリセルアレイ２から読み出されたデータをセンスする。そして、読み出しデータをコントローラに出力する。データの書き込み動作時には、外部コントローラから受信した書き込みデータをメモリセルアレイ２に転送する。

制御回路５は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。

１．１．２ ブロックＢＬＫの構成について
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。前述の通り、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、各々のストリングユニットＳＵは複数のＮＡＮＤストリング６を含む。

図示するように、ＮＡＮＤストリング６の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。

また、ストリングユニットＳＵ内にある各ＮＡＮＤストリング６の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング６を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング６の集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶ。そして、同一のストリングユニットＳＵにおいて同一のワード線ＷＬに接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには３ページが割り当てられる。よって、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。そして、データの書き込み及び読み出しは、このページ毎に行われる。本例の場合、１つのストリングユニットＳＵは８本のワード線を含むので、各ストリングユニットＳＵは（３×８）＝２４ページを含み、１つのブロックＢＬＫは４つのストリングユニットＳＵを含むので、各ブロックは（２４×４）＝９６ページを含む。

図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域１０上に、複数のＮＡＮＤストリング６が形成されている。すなわち、ウェル領域１０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１２、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。

そして、これらの配線層１３、１２、１１を貫通してウェル領域１０に達するピラー状の導電体１４が形成されている。導電体１４の側面には、ゲート絶縁膜１５、電荷蓄積層（絶縁膜または導電膜）１６、及びブロック絶縁膜１７が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体１４は、ＮＡＮＤストリング６の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体１４の上端は、コンタクトプラグ２５を介して、ビット線ＢＬとして機能する金属配線層１８に接続される。

ウェル領域１０の表面領域内には、ｎ^＋型不純物拡散層１９が形成されている。拡散層１９上にはコンタクトプラグ２０が形成され、コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。更に、ウェル領域１０の表面領域内には、ｐ^＋型不純物拡散層２２が形成されている。拡散層２２上にはコンタクトプラグ２３が形成され、コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。

以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング６の集合によってストリングユニットＳＵが形成される。

なお、メモリセルアレイ２の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ２の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ センスアンプの構成について
次に、センスアンプ４の構成について、図４を用いて説明する。

１．１．３．１ センスアンプの全体構成について
図示するようにセンスアンプ４は、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとを含む。

センスアンプユニットＳＡＵは、例えばビット線ＢＬ毎に設けられ、対応するビット線ＢＬに読み出されたデータをセンスし、また対応するビット線ＢＬに書き込みデータを転送する。例えば、１６個のセンスアンプユニットＳＡＵが、１つのバスＤＢＵＳに共通に接続されている。なお、１つのバスＤＢＵＳに接続されるセンスアンプユニットＳＡＵの個数は任意である。以下の説明において、１つのバスＤＢＵＳに共通に接続された１６個のセンスアンプユニットＳＡＵを区別する際には、それぞれＳＡＵ＜０＞〜ＳＡＵ＜１５＞と表記する。

ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に保持する。センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞にそれぞれ対応する１６個のラッチ回路ＸＤＬ＜１５：０＞が、１つのバスＤＢＵＳに、共通に接続されている。また、各ラッチ回路ＸＤＬは、データ線ＩＯに接続される。ラッチ回路ＸＤＬは、バスＤＢＵＳ及びデータ線ＩＯを介してセンスアンプユニットＳＡＵと外部との間のデータの送受信に使用される。すなわち、例えば外部コントローラ等から受信したデータは、まずデータ線ＩＯを介してラッチ回路ＸＤＬに保持され、その後、バスＤＢＵＳを介してセンスアンプユニットに転送される。逆もまた同じである。

１．１．３．２ センスアンプユニットの構成について
次にセンスアンプユニットＳＡＵの構成について、図５を用いて説明する。なお、本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプユニットＳＡＵを例に説明するが、電圧センス方式のセンスアンプユニットＳＡＵを用いても良い。

図５に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、及び例えば３個のラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬを含む。センスアンプ部ＳＡとラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬとは、バスＬＢＵＳを介して接続されている。

センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンスし、またプログラムデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。更に、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ内のデータを用いたＡＮＤ演算またはＯＲ演算を行うモジュールである。

次にセンスアンプ部ＳＡの回路の詳細について説明する。以下の説明において、トランジスタのソースまたはドレインの一方を「電流経路の一端」と呼び、ソースまたはドレインの他方を「電流経路の他端」と呼ぶ。

図示するようにセンスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ３０、低耐圧ｎチャネルＭＯＳトランジスタ３１〜４２、低耐圧ｐチャネルＭＯＳトランジスタ４３、及びキャパシタ素子４４を備えている。

トランジスタ３０は、ゲートに信号ＢＬＳが入力され、電流経路の一端が、対応するビット線ＢＬに接続され、電流経路の他端がノードＢＬＩに接続される。トランジスタ３１は、ゲートに信号ＢＬＣが入力され、電流経路の一端がノードＢＬＩに接続され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ３１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

トランジスタ３２は、ゲートに信号ＢＬＸが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＳＲＣに接続される。トランジスタ３３は、ゲートがラッチ回路ＳＤＬの後述するノードＬＡＴ＿Ｓに接続され、電流経路の一端がノードＳＳＲＣに接続され、電流経路の他端がノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤは、例えば接地電圧ＶＳＳが印加される。トランジスタ４３は、ゲートがラッチ回路ＳＤＬの後述するノードＬＡＴ＿Ｓに接続され、電流経路の一端に電源電圧ＶＤＤが印加され、電流経路の他端がノードＳＳＲＣに接続される。トランジスタ３４は、ゲートに信号ＸＸＬが入力され、電流経路の一端がノードＳＣＯＭに接続され、電流経路の他端がノードＳＥＮに接続される。トランジスタ３５は、ゲートに信号ＨＬＬが入力され、電流経路の一端に電圧ＶＳＥＮＰが印加され、電流経路の他端がノードＳＥＮに接続される。

キャパシタ素子４４は、一方の電極がノードＳＥＮに接続され、他方の電極にクロックＣＬＫが入力される。

トランジスタ３７は、ゲートがノードＳＥＮに接続され、電流経路の一端が、トランジスタ３８の電流経路の一端に接続され、電流経路の他端が接地される。トランジスタ３８は、ゲートに信号ＳＴＢが入力され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ３６は、ゲートに信号ＢＬＱが入力され、電流経路の一端がノードＳＥＮに接続され、電流経路の他端がバスＬＢＵＳに接続される。トランジスタ３９は、ゲートがバスＬＢＵＳに接続され、電流経路の一端がトランジスタ４０の電流経路の一端に接続され、電流経路の他端が接地される。トランジスタ４０は、ゲートに信号ＬＳＬが入力され、電流経路の他端がノードＳＥＮに接続される。

トランジスタ４１は、ゲートに信号ＬＤＣが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端が接地される。トランジスタ４２は、ゲートに信号ＬＰＣが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端に電源電圧ＶＤＤが印加される。そしてトランジスタ４２をオン状態にしてバスＬＢＵＳに電圧ＶＤＤを転送することで、バスＬＢＵＳがプリチャージされる。

ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、データを一時的に保持する。データの書き込み動作において、センスアンプ部ＳＡは、ラッチ回路ＳＤＬの保持データに応じて、ビット線ＢＬを制御する。その他のラッチ回路ＡＤＬ及びＢＤＬは、例えば、個々のメモリセルトランジスタが２ビット以上のデータを保持する際に、各ビットのデータを一時的に保持し、ラッチ回路ＳＤＬもまた同様に用いられる。なお、ラッチ回路の個数は任意に設定可能であり、例えばメモリセルトランジスタが保持可能なデータ量（ビット数）に応じて設定される。

ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ６１〜６４及び低耐圧ｐチャネルＭＯＳトランジスタ６５〜６８を備えている。

トランジスタ６１は、ゲートに信号ＳＴＩが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。トランジスタ６２は、ゲートに信号ＳＴＬが入力され、電流経路の一端がバスＬＢＵＳに接続され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。トランジスタ６３は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端が接地され、電流経路の他端がノードＩＮＶ＿Ｓに接続される。トランジスタ６４は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端が接地され、電流経路の他端がノードＬＡＴ＿Ｓに接続される。トランジスタ６５は、ゲートがノードＬＡＴ＿Ｓに接続され、電流経路の一端がノードＩＮＶ＿Ｓに接続される。トランジスタ６６は、ゲートがノードＩＮＶ＿Ｓに接続され、電流経路の一端がノードＬＡＴ＿Ｓに接続される。トランジスタ６７は、ゲートに信号ＳＬＩが入力され、電流経路の一端がトランジスタ６５の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。トランジスタ６８は、ゲートに信号ＳＬＬが入力され、電流経路の一端がトランジスタ６６の電流経路の他端に接続され、電流経路の他端に電源電圧ＶＤＤが印加される。

ラッチ回路ＳＤＬでは、トランジスタ６４、６６で第１インバータが構成され、トランジスタ６３、６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６２を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。

ラッチ回路ＡＤＬ及びＢＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照符号及び信号名は、図５の通りラッチ回路ＳＤＬのものとは区別して以下説明する。すなわち、ラッチ回路ＡＤＬにおけるトランジスタ４５〜５２、及びラッチ回路ＢＤＬにおけるトランジスタ５３〜６０は、ラッチ回路ＳＤＬにおけるトランジスタ６１〜６８にそれぞれ対応する。また、信号ＡＴＩ及びＢＴＩ、並びに信号ＡＴＬ及びＢＴＬは、信号ＳＴＩ及びＳＴＬにそれぞれ対応し、信号ＡＬＩ及びＢＬＩ、並びに信号ＡＬＬ及びＢＬＬは、信号ＳＬＩ及びＳＬＬにそれぞれ対応する。そして各センスアンプユニットＳＡＵにおいて、センスアンプ部ＳＡ、並びに３個のラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。

バスＬＢＵＳは、図示せぬバススイッチを介してバスＤＢＵＳと接続される。このバススイッチにより、センスアンプユニットＳＡＵとラッチ回路ＸＤＬとが接続される。

なお、上記構成のセンスアンプユニットＳＡＵにおける各種信号は、例えば制御回路５によって与えられる。

１．２ メモリセルトランジスタの閾値分布について
次に、本実施形態に係るメモリセルトランジスタＭＴの取り得る閾値分布について、図６を用いて説明する。以下、本実施形態では、メモリセルトランジスタＭＴが８値のデータを保持可能な場合について説明するが、保持可能なデータは８値に限定されない。本実施形態においては、メモリセルトランジスタＭＴが４値以上のデータ（２ビット以上のデータ）を保持可能であれば良い。

図６は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及びベリファイ動作時に用いる電圧について示したダイアグラムである。

図示するようにメモリセルトランジスタＭＴは、閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、…及び“Ｇ”状態と呼ぶことにする。

“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＡ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＡ以上であり且つＶfyＢ（＞ＶfyＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＢ以上であり且つＶfyＣ（＞ＶfyＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＣ以上であり且つＶfyＤ（＞ＶfyＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＤ以上であり且つＶfyＥ（＞ＶfyＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＥ以上であり且つＶfyＦ（＞ＶfyＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＦ以上であり且つＶfyＧ（＞ＶfyＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶfyＧ以上であり且つＶＲＥＡＤ未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。なお電圧ＶＲＥＡＤは、ベリファイ動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。

また上記閾値分布は、前述のlowerビット、middleビット、及びupperビットからなる３ビット（３ページ）データを書き込むことで実現される。すなわち、上記８つの状態と、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“upper/middle/lower”の順で表記）
“Ａ”状態：“０１１”
“Ｂ”状態：“００１”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“１１０”
“Ｆ”状態：“１００”
“Ｇ”状態：“１０１”
このように、閾値分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。

１．３ 書き込み動作について
次に、本実施形態に係るデータの書き込み動作について簡単に説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。

プログラム動作は、電子を電荷蓄積層に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。以下では、閾値電圧を上昇させる動作を「“０”プログラム」と呼び、“０”プログラム対象とされたビット線ＢＬには“０”データが与えられる。他方で、閾値電圧を維持させる動作を「“１”プログラム」または「書き込み禁止」と呼び、“１”プログラム対象とされたビット線ＢＬには“１”データが与えられる。

ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを判定する動作である。ターゲットレベルまで達したメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。

以上のプログラム動作とベリファイ動作の組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧を上昇させて、メモリセルトランジスタＭＴをターゲットとなる状態に遷移させる。

１．３．１ 書き込み動作の全体の流れについて
まず、書き込み動作の全体の流れについて、図７を用いて説明する。図７は、書き込み動作の流れを示すフローチャートである。以下では、図６に示すデータの割り当てを行った場合を例に挙げて説明する。

図示するように、まず、制御回路５は、外部コントローラから受信したプログラムデータをラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬに格納する（ステップＳ１０）。より具体的には、例えばメモリセルトランジスタＭＴに書き込む３ビットのデータに対し、ラッチ回路ＳＤＬが下位ビットのデータを保持し、ラッチ回路ＢＤＬが中位ビットのデータを保持し、ラッチ回路ＡＤＬが上位ビットのデータを保持する。

次に、センスアンプユニットＳＡＵは、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのデータを用いて所定の演算（例えばＡＮＤ演算等）を行い、その結果に応じてプログラムを実行する（ステップＳ１１）。より具体的には、例えば演算結果が“１”データの場合、対応するメモリセルトランジスタＭＴには“１”プログラムが実行され、演算結果が“０”データの場合、“０”プログラムが実行される。

次に、ベリファイ動作が行われる。ベリファイ動作にあたり、“Ａ”〜“Ｄ”状態にプログラムされるべきメモリセルがベリファイ対象の場合（ステップＳ１２、Ｙｅｓ）、制御回路５は、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはＢＤＬとの間でデータが入れ替え済か否かを判断する（ステップＳ１３）。データが入れ替え済かどうかを示す情報（例えばフラグ等）は、例えば制御回路５が保持する。
データが入れ替え済ではない場合（ステップＳ１３、Ｎｏ）、制御回路５は、ラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータを入れ替える（ステップＳ１４）。どのラッチ回路間でデータの入れ替えが行われたかを示す情報は、例えば制御回路５が保持する。次に制御回路５は、ステップＳ２０において後述のベリファイ動作を実行する。他方で、データが入れ替え済の場合（ステップＳ１３、Ｙｅｓ）、制御回路５はステップＳ２０において後述のベリファイ動作を実行する。

“Ｅ”〜“Ｆ”状態にプログラムされるべきメモリセルがベリファイ対象の場合（ステップＳ１２、Ｎｏ、且つステップＳ１５、Ｙｅｓ）、制御回路５は、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはＢＤＬとの間でデータが入れ替え済か否かを判断する（ステップＳ１６）。
データが入れ替え済の場合（ステップＳ１６、Ｙｅｓ）、制御回路５は、ラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間で入れ替えたデータを戻す（ステップＳ１７）。次に制御回路５は、ステップＳ２０において後述のベリファイ動作を実行する。他方で、データが入れ替え済ではない場合（ステップＳ１６、Ｎｏ）、制御回路５はステップＳ２０において後述のベリファイ動作を実行する。

“Ｇ”状態にプログラムされるべきメモリセルがベリファイ対象の場合（ステップＳ１２、Ｎｏ、且つステップＳ１５、Ｎｏ）、制御回路５は、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはＢＤＬとの間でデータが入れ替え済か否かを判断する（ステップＳ１８）。
データが入れ替え済ではない場合（ステップＳ１８、Ｎｏ）、制御回路５は、ラッチ回路ＳＤＬとラッチ回路ＢＤＬとの間でデータを入れ替える（ステップＳ１９）。次に制御回路５は、ステップＳ２０において後述のベリファイ動作を実行する。他方で、データが入れ替え済の場合（ステップＳ１８、Ｙｅｓ）、制御回路５はステップＳ２０において後述のベリファイ動作を実行する。

次に、制御回路５はベリファイ動作を実行する（ステップＳ２０）。すなわち、“０”データを保持するラッチ回路ＳＤＬに対応するビット線ＢＬがプリチャージされ、更にプリチャージされたビット線ＢＬのうちの少なくともいずれかがベリファイ対象となる。他方で、ラッチ回路ＳＤＬに“１”データが保持されている場合、センスアンプ部ＳＡは、対応するビット線ＢＬに例えば電圧ＶＳＳ（例えば０Ｖ）を印加し、ベリファイ動作の期間、当該ビット線ＢＬの電位をＶＳＳに固定する。なお、プリチャージ電圧ＶＰＣＨは、例えばＶＳＳよりも高い。

次に、制御回路５は、ベリファイ動作にパスしたビット線ＢＬに対応するラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬの保持データを“１”データに更新する（ステップＳ２１）。より具体的には、例えば、ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬ内の“０”データが“１”データに更新され、“１”データはそのまま保持される。

より高い閾値分布に対するベリファイ動作を続けて実行する場合（ステップＳ２２、Ｙｅｓ）、制御回路５は再度ステップＳ１２において“Ａ”〜“Ｄ”状態にプログラムされるべきメモリセルがベリファイ対象か否かを判断する。

より高い閾値分布に対するベリファイ動作を続けて実行しない場合（ステップＳ２２、Ｎｏ）、制御回路５は、書き込み動作を終了するか、再度ステップＳ１１においてプログラムを実行するか判断する。

具体的には、実行されたベリファイ動作が最も高い閾値分布（例えば“Ｇ”状態）に対するベリファイ動作の場合（ステップＳ２３、Ｙｅｓ）、ベリファイ動作をパスしていれば（ステップＳ２４、Ｙｅｓ）、書き込み動作は終了となる。

最も高い閾値分布に対するベリファイ動作ではない場合（ステップＳ２３、Ｎｏ）、または最も高い閾値分布に対するベリファイ動作であってもベリファイ動作にフェイルした場合（ステップＳ２３、Ｙｅｓ、且つステップＳ２４、Ｎｏ）、制御回路５は、プログラムの回数が予め設定された回数に達したか否かを判断する（ステップＳ２５）。そして、プログラムの回数が予め設定された回数に達している場合（ステップＳ２５、Ｙｅｓ）、制御回路５は、書き込み動作を終了する。

プログラムの回数が予め設定された回数に達していない場合（ステップＳ２５、Ｎｏ）、制御回路５は、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはＢＤＬとの間でデータが入れ替え済か否かを判断する（ステップＳ２６）。
データが入れ替え済の場合（ステップＳ２６、Ｙｅｓ）、制御回路５は、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはＢＤＬとの間で入れ替えたデータを戻す（ステップＳ２７）。次に制御回路５は、再びステップＳ１１においてプログラム動作を実行する（ステップＳ１１）。他方で、データが入れ替え済ではない場合（ステップＳ２６、Ｎｏ）、制御回路５は再びステップＳ１１においてプログラム動作を実行する（ステップＳ１１）。

１．３．２ ベリファイ動作の詳細について
次に本実施形態に係るベリファイ動作の詳細について説明する。

１．３．２．１ データ入れ替え動作、及びデータ戻し動作について
まず、データ入れ替え動作の概念につき、図８Ａ〜図８Ｄを用いて簡単に説明する。図８Ａ〜図８Ｄは、データ入れ替え動作を示す概念図である。

本実施形態に係るデータ入れ替え動作は、同一ビット線ＢＬに対応する２つのラッチ回路間でデータを入れ替える動作であり、プリチャージ電圧を印加するビット線ＢＬを制限するために行われる。一方、データ戻し動作は、データ入れ替え動作で入れ替えたデータを戻す動作であり、プログラム動作のために行われる。以下では、ラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータを入れ替える場合を例に挙げて説明する。

まず、図８Ａに示すように、ラッチ回路ＳＤＬが保持するデータＤ３がノードＳＥＮに転送される。次に、図８Ｂに示すように、ラッチ回路ＡＤＬが保持するデータＤ１がラッチ回路ＳＤＬに転送される。その後、図８Ｃに示すように、ノードＳＥＮが保持するデータＤ３がラッチ回路ＡＤＬに転送される。これにより、図８Ｄに示すように、データＤ３がラッチ回路ＡＤＬに格納され、データＤ１がラッチ回路ＳＤＬに格納され、データの入れ替えが完了する。

次に、図９Ａ〜図９Ｆ、及び図１０を用いて、上記データ入れ替え動作について詳細に説明する。図９Ａ〜図９Ｆは、データ入れ替え時におけるセンスアンプの一部領域の回路図であり、図１０は、データ入れ替え動作における各配線の電圧を示すタイミングチャートである。

まず、図９Ａに示すように、ノードＳＥＮがリセットされる。具体的には、図１０に示すように、時刻ｔ１において、制御回路５は、信号ＬＰＣ及びＢＬＱを“Ｈ”レベルにする。これにより、トランジスタ４２及び３６はオン状態になり、ノードＳＥＮが“Ｈ”レベルに充電される。そして、時刻ｔ２において、制御回路５は、ＬＰＣ及びＢＬＱを“Ｌ”レベルにする。これにより、トランジスタ４２及び３６はオフ状態になり、ノードＳＥＮが“Ｈ”レベルに維持される。

次に、図９Ｂに示すように、ラッチ回路ＳＤＬの保持データがノードＳＥＮに転送される。具体的には、図１０に示すように、時刻ｔ３において、制御回路５は、ＢＬＱ及びＳＴＩを“Ｈ”レベルにする。これにより、トランジスタ３６及び６１はオン状態になり、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓが保持するデータ“／Ｄ３”がノードＳＥＮに転送される。“／”は反転を意味する。このとき、データ“Ｄ３”が“Ｈ”レベルの場合にはノードＳＥＮは“Ｌ”レベルになり、データ“Ｄ３”が“Ｌ”レベルの場合にはノードＳＥＮは“Ｈ”レベルになる。そして、時刻ｔ４において、制御回路５は、ＢＬＱ及びＳＴＩを“Ｌ”レベルにする。これにより、トランジスタ３６及び６１はオフ状態になり、ノードＳＥＮにデータ“／Ｄ３”が維持される。

次に、図９Ｃに示すように、ラッチ回路ＳＤＬがリセットされる。具体的には、図１０に示すように、時刻ｔ５において、制御回路５は、ＬＤＣ及びＳＴＬを“Ｈ”レベルにする。これにより、トランジスタ４１及び６２はオン状態になり、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓが“Ｌ”レベルになる。そして、時刻ｔ６において、制御回路５は、ＬＤＣ及びＳＴＬを“Ｌ”レベルにする。これにより、トランジスタ４１及び６２はオフ状態になり、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓが“Ｌ”レベルに維持される。

次に、図９Ｄに示すように、ラッチ回路ＡＤＬの保持データがラッチ回路ＳＤＬに転送される。具体的には、図１０に示すように、時刻ｔ７において、制御回路５は、ＡＴＩ及びＳＴＩを“Ｈ”レベルにする。これにより、トランジスタ４５及び６１はオン状態になり、ラッチ回路ＡＤＬのノードＩＮＶ＿Ａが保持するデータ“／Ｄ１”がラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに転送される。そして、時刻ｔ８において、制御回路５は、ＡＴＩ及びＳＴＩを“Ｌ”レベルにする。これにより、トランジスタ４５及び６１はオフ状態になり、ラッチ回路ＳＤＬのノードＬＡＴ＿Ｓにデータ“Ｄ１”が維持される。

次に、図９Ｅに示すように、ラッチ回路ＡＤＬがリセットされる。具体的には、図１０に示すように、時刻ｔ９において、制御回路５は、ＬＤＣ及びＡＴＬを“Ｈ”レベルにする。これにより、トランジスタ４１及び４６はオン状態になり、ラッチ回路ＡＤＬのノードＬＡＴ＿Ａが“Ｌ”レベルになる。そして、時刻ｔ１０において、制御回路５は、ＬＤＣ及びＡＴＬを“Ｌ”レベルにする。これにより、トランジスタ４１及び４６はオフ状態になり、ラッチ回路ＡＤＬのノードＬＡＴ＿Ａが“Ｌ”レベルに維持される。

最後に、図９Ｆに示すように、ノードＳＥＮの保持データがラッチ回路ＡＤＬに転送される。具体的には、図１０に示すように、時刻ｔ１１において、制御回路５は、ＳＴＢ及びＡＴＩを“Ｈ”レベルにする。このとき、ノードＳＥＮのデータ“／Ｄ３”が“Ｈ”レベルの場合にはラッチ回路ＡＤＬのノードＩＮＶ＿Ａは“Ｌ”レベルになり、データ“／Ｄ３”が“Ｌ”レベルの場合にはラッチ回路ＡＤＬのノードＩＮＶ＿Ａは“Ｈ”レベルに維持される。これにより、トランジスタ３８及び４５はオン状態になり、ノードＳＥＮのデータ“／Ｄ３”がラッチ回路ＡＤＬのノードＬＡＴ＿Ａに転送される。そして、時刻ｔ１２において、制御回路５は、ＳＴＢ及びＡＴＩを“Ｌ”レベルにする。これにより、トランジスタ３８及び４５はオフ状態になり、ラッチ回路ＡＤＬのノードＬＡＴ＿Ａにデータ“Ｄ３”が維持される。

次に、データ戻し動作について説明する。データ戻し動作は、データが入れ替え済の場合に行われる点を除いて、前述のデータ入れ替え動作と同じ動作である。図９Ａ〜図９Ｆのデータ入れ替え動作では、ラッチ回路ＳＤＬが保持するデータ“Ｄ３”がラッチ回路ＡＤＬに転送され、ラッチ回路ＡＤＬが保持するデータ“Ｄ１”がラッチ回路ＳＤＬに転送される。以下、図９Ｆの動作の後にデータ戻し動作を行う場合を例に挙げて説明する。

まず、図９Ａと同様に、ノードＳＥＮが“Ｈ”レベルに充電される。次に、図９Ｂと同様に、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓが保持するデータ“／Ｄ１”がノードＳＥＮに転送される。そして、図９Ｃと同様に、ラッチ回路ＳＤＬがリセットされ、ノードＬＡＴ＿Ｓが“Ｌ”レベルになる。次に、図９Ｄと同様に、ラッチ回路ＡＤＬのノードＩＮＶ＿Ａが保持するデータ“／Ｄ３”がラッチ回路ＳＤＬのノードＩＮＶ＿Ｓに転送される。そして、図９Ｅと同様に、ラッチ回路ＡＤＬがリセットされ、ノードＬＡＴ＿Ａが“Ｌ”レベルになる。最後に、図９Ｆと同様に、ノードＳＥＮのデータ“／Ｄ１”がラッチ回路ＡＤＬのノードＬＡＴ＿Ａに転送される。以上の動作により、ラッチ回路ＡＤＬからラッチ回路ＳＤＬに転送されたデータ“Ｄ１”がラッチ回路ＡＤＬに戻され、ラッチ回路ＳＤＬからラッチ回路ＡＤＬに転送されたデータ“Ｄ３”がラッチ回路ＳＤＬに戻される。

１．３．２．２ ベリファイ動作における各配線の電圧について
次に、ベリファイ動作における各配線の電圧について、図１１を用いて説明する。図１１は、ベリファイ動作におけるメモリセルアレイ２及びセンスアンプユニットＳＡＵにおける各配線の電圧を示すタイミングチャートである。

時刻ｔ１３において、図１１に示すように、ロウデコーダ３は、プログラム対象のメモリセルトランジスタＭＴに対応するセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶＳＧを印加し、選択トランジスタＳＴ１及びＳＴ２をオン状態にする。非プログラム対象のメモリセルトランジスタＭＴに対応するセレクトゲート線ＳＤＧ及びＳＧＳには電圧ＶＳＳが印加される。ロウデコーダ３は、選択ワード線ＷＬに電圧ＶＣＧＲＶを、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、ベリファイ動作時においてベリファイ対象となるメモリセルトランジスタＭＴの閾値電圧に応じて設定される電圧であり、ＶＲＥＡＤ＞ＶＣＧＲＶである。

このとき、図１１に示すように、制御回路５は、センスアンプユニットＳＡＵにおいて、信号ＢＬＳを“Ｈ”レベルにする。すなわちトランジスタ３０のゲートに電圧ＶＢＬＳ（例えば７Ｖ）を印加し、トランジスタ３０をオン状態にして、センスアンプユニットＳＡＵと対応するビット線ＢＬとを接続する。

時刻ｔ１４において、図１１に示すように、制御回路５は、センスアンプユニットＳＡＵにおいて、信号ＢＬＣ及び信号ＢＬＸを“Ｈ”レベルにする。すなわちトランジスタ３１のゲートに電圧ＶＢＬＣ（例えば０．５Ｖ＋Ｖｔｈ）を印加し、トランジスタ３１をオン状態にする。電圧Ｖｔｈは、センスアンプユニットＳＡＵ内の低耐圧ｎチャネルＭＯＳトランジスタの閾値電圧である。同様に、トランジスタ３２に電圧ＶＢＬＸ（例えば０．７５Ｖ＋Ｖｔｈ）を印加し、トランジスタ３２をオン状態にする。電圧ＶＢＬＸと電圧ＶＢＬＣの関係は、ＶＢＬＸ≧ＶＢＬＣとなる。

このとき、ラッチ回路ＳＤＬに“０”データが保持されている場合、センスアンプ部ＳＡにおいて、トランジスタ４３がオン状態となりトランジスタ３３がオフ状態となるため、トランジスタ３２に電圧ＶＤＤが印加される。よって、図１１に実線で示すように、プリチャージ対象のビット線ＢＬには、トランジスタ３１によりクランプされたプリチャージ電圧ＶＰＣＨ（例えば０．５Ｖ）が印加される。そして、ベリファイ対象となるメモリセルトランジスタＭＴの閾値電圧Ｖtcに応じて、セル電流Ｉcellがビット線ＢＬ側からソース線ＳＬ側に流れる。より具体的には、閾値電圧Ｖtcが電圧ＶＣＧＲＶより低く、メモリセルトランジスタＭＴがオン状態にある場合、すなわち、プログラムが完了していない場合、対応するセンスアンプユニットＳＡＵではセル電流Ｉcellが流れる。これに対し、閾値電圧Ｖtcが電圧ＶＣＧＲＶより高く、メモリセルトランジスタＭＴがオフ状態にある場合、すなわち、プログラムが完了している場合、メモリセルトランジスタＭＴはオフ状態となり、対応するセンスアンプユニットＳＡＵではセル電流Ｉcellが流れない。

他方で、ラッチ回路ＳＤＬに“１”データが保持されている場合、センスアンプ部ＳＡにおいて、トランジスタ４３がオフ状態となりトランジスタ３３がオン状態となるため、トランジスタ３２にノードＳＲＣＧＮＤを介して例えば電圧ＶＳＳが印加される。よって、図１１に破線で示すように、当該センスアンプユニットＳＡＵに対応するビット線ＢＬはプリチャージの非対象とされ、例えば電圧ＶＳＳが印加される。

時刻ｔ１５において、図１１に示すように、制御回路５は、信号ＨＬＬを“Ｈ”レベルにする。より具体的には、トランジスタ３５のゲートに電圧ＶＨＬＬ（例えば４Ｖ）を印加し、トランジスタ３５をオン状態にする。これによりノードＳＥＮに電圧ＶＳＥＮＰ（例えば２．５Ｖ）が印加される。そして、ノードＳＥＮの充電完了後、制御回路５は、信号ＨＬＬを“Ｌ”レベルにし、トランジスタ３５をオフ状態にする。

時刻ｔ１６において、図１１に示すように、制御回路５は、信号ＬＰＣを“Ｈ”レベルにし、トランジスタ４２をオン状態にする。これにより、バスＬＢＵＳに電圧ＶＤＤ（例えば２．５Ｖ）が印加される。そして、バスＬＢＵＳの充電完了後、制御回路５は、信号ＬＰＣを“Ｌ”レベルにし、トランジスタ４２をオフ状態にする。

時刻ｔ１７において、図１１に示すように、制御回路５は、ラッチ回路ＳＤＬにおいて、信号ＳＴＬを“Ｈ”レベルにしてトランジスタ６２をオン状態にする。

これにより、ラッチ回路ＳＤＬが“１”データを保持しているセンスアンプユニットＳＡＵ、すなわちプリチャージ電圧ＶＰＣＨを印加していないセンスアンプユニットＳＡＵのバスＬＢＵＳは“Ｈ”レベルになる。他方で、ラッチ回路ＳＤＬが“０”データを保持ししているセンスアンプユニットＳＡＵ、すなわちプリチャージ電圧ＶＰＣＨを印加しているセンスアンプユニットＳＡＵのバスＬＢＵＳは“Ｌ”レベルになる。

時刻ｔ１８において、図１１に示すように、制御回路５は、信号ＬＳＬを“Ｈ”レベルにしてトランジスタ４０をオン状態にする。バスＬＢＵＳが“Ｌ”レベルの場合、トランジスタ３９はオフ状態となる。よって、ベリファイ対象のセンスアンプユニットＳＡＵのノードＳＥＮは、図１１に示すように、“Ｈ”レベル、すなわち電圧ＶＳＥＮＰ（２．５Ｖ）を維持する。他方で、バスＬＢＵＳが“Ｈ”レベルの場合、トランジスタ３９はオン状態となる。よって、ベリファイ対象ではないセンスアンプユニットＳＡＵのノードＳＥＮは“Ｌ”レベルになる。

時刻ｔ１９において、図１１に示すように、制御回路５は、信号ＸＸＬを“Ｈ”レベルにする。すなわち、制御回路５は、トランジスタ３４のゲートに電圧ＶＸＸＬ（例えば１．０Ｖ＋Ｖｔｈ）を印加し、トランジスタ３４をオン状態とする。この結果、ベリファイ対象のセンスアンプユニットＳＡＵにおいては、トランジスタ３１によってクランプされた電圧（例えば１Ｖ）がノードＳＥＮからノードＳＣＯＭに印加される。また、ベリファイ対象ではないセンスアンプユニットＳＡＵにおいては、ノードＳＥＮが“Ｌ”レベルのため、電圧は印加されない。

このとき、ベリファイ対象のセンスアンプユニットＳＡＵでは、ベリファイ対象となるメモリセルトランジスタＭＴがオン状態にある場合、センスアンプユニットＳＡＵからプリチャージ対象のビット線ＢＬにセル電流Ｉcellが流れている。このため、図１１に示すように、ノードＳＥＮの電圧は、大きく低下する。他方で、ベリファイ対象となるメモリセルトランジスタＭＴがオフ状態にある場合、センスアンプユニットＳＡＵからプリチャージ対象のビット線ＢＬにセル電流Ｉcellはほとんど流れない。このため、ノードＳＥＮの電圧は、ほとんど低下しない。

時刻ｔ２０において、図１１に示すように、制御回路５は、信号ＸＸＬを“Ｌ”レベルにし、トランジスタ３４をオフ状態にする。

時刻ｔ２１において、図１１に示すように、制御回路５は、信号ＬＰＣを“Ｈ”レベルにし、トランジスタ４２をオン状態にする。これにより、バスＬＢＵＳに電圧ＶＤＤ（例えば２．５Ｖ）が印加される。そして、バスＬＢＵＳの充電完了後、制御回路５は、信号ＬＰＣを“Ｌ”レベルにし、トランジスタ４２をオフ状態にする。

時刻ｔ２２において、図１１に示すように、制御回路５は、信号ＳＴＢを“Ｈ”レベルにし、トランジスタ３８をオン状態にする。

ベリファイ対象のセンスアンプユニットＳＡＵにおいては、ノードＳＥＮの電圧が、センス判定閾値、すなわちトランジスタ３７の閾値電圧よりも低い場合、トランジスタ３７はオフ状態となる。よって、図１１に示すように、バスＬＢＵＳの電圧は、ほとんど低下しない。この結果、バスＬＢＵＳは、“１”データを保持する。他方で、ノードＳＥＮの電圧が、センス判定閾値よりも高い場合、トランジスタ３７はオン状態となる。よって、バスＬＢＵＳの電圧は、大きく低下する。この結果、バスＬＢＵＳは、“０”データを保持する。また、ベリファイ対象ではないセンスアンプユニットＳＡＵにおいては、ノードＳＥＮが“Ｌ”レベルのため、トランジスタ３７はオフ状態となる。よって、バスＬＢＵＳは、“１”データを保持する。

すなわち、図１１に示すように、対応するメモリセルトランジスタＭＴがベリファイ対象である場合、ベリファイ動作をパスしたバスＬＢＵＳは、“０”データを保持し、ベリファイ動作にフェイルしたバスＬＢＵＳは、“１”データを保持する。また、対応するメモリセルトランジスタＭＴがベリファイ対象ではない場合、バスＬＢＵＳは、“１”データを保持する。

時刻ｔ２３において、図１１に示すように、制御回路５は、信号ＳＴＢを“Ｌ”レベルにし、トランジスタ３８をオフ状態にする。また、制御回路５は、ラッチ回路ＳＤＬにバスＬＢＵＳのデータを転送する。

例えば、図１１に示すように、制御回路５は、ラッチ回路ＳＤＬにおいて、信号ＳＬＩを“Ｈ”レベルにしてトランジスタ６７をオフ状態にし、信号ＳＴＩを“Ｈ”レベルにしてトランジスタ６１をオン状態にする。これにより、バスＬＢＵＳが保持するデータが、ノードＩＮＶ＿Ｓに取り込まれる。すなわち、ベリファイ動作をパスしたセンスアンプユニットＳＡＵのラッチ回路ＳＤＬには“１”データが格納される。他方で、ベリファイ動作にフェイルしたセンスアンプユニットＳＡＵのラッチ回路ＳＤＬは、“０”データが維持され、ベリファイ対象ではないセンスアンプユニットＳＡＵのラッチ回路ＳＤＬは、“１”データが維持される。

時刻ｔ２４〜ｔ２５において、リカバリ動作が行われ、ベリファイ動作を終了する。具体的には、時刻ｔ２４において、図１１に示すように、制御回路５は、信号ＢＬＳ、ＢＬＣ、及びＢＬＸを“Ｌ”レベルにし、トランジスタ３０〜３２をオフ状態にする。

なお、上記ベリファイ動作は、データの読み出し動作にも適用できる。

１．３．３ 書き込み動作の具体例について
本実施形態に係る書き込み動作につき、より具体的に説明する。図１２は、本実施形態に係る書き込み動作における、書き込み動作の回数と、各書き込み動作で行われるベリファイ動作の対象となる閾値分布の状態との関係を示すダイアグラムである。図１２では、プログラム動作とベリファイ動作との組み合わせが１９回繰り返されることによって、データが書き込まれる場合を例に示している。以下、１回のプログラム動作と、それに続く１回以上のベリファイ動作との組み合わせを「ループ」と呼ぶ。

図１２には、各ループにおいて行われるベリファイ動作のターゲット状態が示されている。図示するように、１回目及び２回目のループでは、ベリファイ動作は“Ａ”状態のみを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＡが印加され、電圧ＶfyＢ〜ＶfyＧは印加されない。引き続き３回目及び４回目のループでは、ベリファイ動作は“Ａ”状態と“Ｂ”状態とを対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＡ及びＶfyＢが順次印加され、電圧ＶfyＣ〜ＶfyＧは印加されない。

５回目及び６回目のループでは、ベリファイ動作は“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態を対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＡ、ＶfyＢ、及びＶfyＣが順次印加され、電圧ＶfyＤ〜ＶfyＧは印加されない。そして、“Ａ”状態を対象としたベリファイ動作は、６回目のループで完了する。これは、例えば６回のループ回数で“Ａ”状態へのプログラムはほぼ完了するということが統計的に求められるからである。

また、７回目及び８回目のループでは、ベリファイ動作は“Ｂ”状態、“Ｃ”状態、及び“Ｄ”状態を対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＢ、ＶfyＣ、及びＶfyＤが順次印加され、電圧ＶfyＥ〜ＶfyＧは印加されない。そして、“Ｂ”状態を対象としたベリファイ動作は、８回目のループで完了する。

更に、９回目及び１０回目のループでは、ベリファイ動作は“Ｃ”状態、“Ｄ”状態、及び“Ｅ”状態を対象にして行われる。つまり、ベリファイ動作時に選択ワード線ＷＬには電圧ＶfyＣ、ＶfyＤ、及びＶfyＥが順次印加され、電圧ＶfyＦ及びＶfyＧは印加されない。そして、“Ｃ”状態を対象としたベリファイ動作は、１０回目のループで完了する。

以降、同様にして“Ｇ”状態の書き込みまで行われ、ループは最大で１９回、繰り返される。

すなわち、“Ａ”状態についてのベリファイ動作は、１回目から６回目のループで行われる。“Ｂ”状態についてのベリファイ動作は、３回目から８回目のループで行われる。“Ｃ”状態についてのベリファイ動作は、５回目から１０回目のループで行われる。“Ｄ”状態についてのベリファイ動作は、７回目から１２回目のループで行われる。“Ｅ”状態についてのベリファイ動作は、９回目から１４回目のループで行われる。“Ｆ”状態についてのベリファイ動作は、１１回目から１６回目のループで行われる。“Ｇ”状態についてのベリファイ動作は、１４回目から１９回目のループで行われる。

図１３は、本実施形態に係る書き込み動作における、書き込み動作の回数と、各書き込み動作後の閾値分布の状態ごとのビット線ＢＬ電圧との関係を示すダイアグラムである。図１３において、“１”なる表記は、対応するビット線ＢＬに“１”データが与えられる（“１”プログラム）ことを意味し、“０”なる表記は、“０”データが与えられる（“０”プログラム）ことを意味している。

図示するように、メモリセルトランジスタＭＴの閾値電圧を“Ｅｒ”状態に維持しておくべき場合には、全ループにわたってビット線ＢＬに“１”データが与えられる。すなわち、書き込み動作の期間、常に選択トランジスタＳＴ１がカットオフ状態とされる。

閾値電圧のターゲット状態が“Ａ”状態の場合、つまり、閾値電圧を“Ｅｒ”状態内の値から“Ａ”状態内の値へ上昇させるべきメモリセルトランジスタＭＴに対しては、１回目から６回目のループにおいて“０”プログラム動作が行われる。これは、“Ａ”状態に対するベリファイ動作が行われるループに対応している。ベリファイにパスするまではビット線ＢＬには“０”データが与えられ、パスした後は“１”データが与えられる。また、プログラム動作が完了した７回目以降のループにおいても、ビット線ＢＬには“１”データが与えられ、書き込み禁止とされる。

ターゲット状態が“Ｂ”状態の場合、つまり、閾値電圧を“Ｅｒ”状態内の値から“Ｂ”状態内の値へ上昇させるべきメモリセルトランジスタＭＴに対しては、１回目から８回目のループにおいて“０”プログラム動作が行われ得る。

同様にして、“Ｃ”〜“Ｇ”状態までのプログラム動作が行われる。

以上の動作における各配線の電圧及びラッチ回路の様子につき、図１４Ａ及び図１４Ｂ、並びに図１５Ａ乃至図１５Ｎを用いて説明する。図１４Ａ及び図１４Ｂは、同じ時間軸で表されるが、紙面の都合上、２つの図に分けられている。図１４Ａ及び図１４Ｂは、１回目〜１９回目のループにおける、選択ワード線ＷＬの電圧、“Ｅｒ”〜“Ｇ”状態のデータを書き込むビット線ＢＬ（以下、ビット線ＢＬ（“Ｅｒ”）〜ＢＬ（“Ｇ”）と表記する）の電圧、及びセンスアンプユニットＳＡＵにおける信号ＳＴＢの電圧の時間変化を示す図である。また図１５Ａ乃至図１５Ｎは、書き込み動作における、各ビット線ＢＬに対応するラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬが保持するデータを示す図である。

まず図１４Ａに示すように、１回目のループでは、ビット線ＢＬ（“Ａ”）〜ＢＬ（“Ｇ”）に対して“０”プログラムが行われる。すなわち選択ワード線ＷＬには電圧ＶＰＧＭが印加され、ビット線ＢＬ（“Ｅｒ”）にはＶinhibit（例えば２．５Ｖ）が印加され、ビット線ＢＬ（“Ａ”）〜ＢＬ（“Ｇ”）には、例えば電圧ＶＳＳが印加される。電圧Ｖinhibitは、選択トランジスタＳＴ１のゲートに電圧ＶＳＧ（選択されたストリングユニットＳＵのセレクトゲート線ＳＧＤに印加される電圧）が印加された際に、選択トランジスタＳＴ１をカットオフさせる電圧である。

次に、ベリファイ動作が行われる。この際、ラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータの入れ替えが行われる。この様子は図１５Ａから図１５Ｂへの遷移に相当する。図１５Ａはデータ入れ替え前の状態であり、図１５Ｂはデータ入れ替え後の状態である。図示するように、ラッチ回路ＳＤＬに保持されていたデータはラッチ回路ＡＤＬに転送され、それまでラッチ回路ＡＤＬに保持されていたデータはラッチ回路ＳＤＬに転送される。

そして、“Ａ”状態についてのベリファイ動作が行われる。すなわち選択ワード線ＷＬには、ベリファイ電圧ＶfyＡが印加される。このとき、図１５Ｂに示すように、“Ａ”〜“Ｄ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ａ”）〜ＢＬ（“Ｄ”）がプリチャージされる。

その後、ラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間で入れ替えたデータが戻される。この様子は図１５Ｂから図１５Ｃへの遷移に相当する。図１５Ｃは入れ替えたデータを戻した後の状態である。図示するように、ラッチ回路ＳＤＬに保持されていたデータはラッチ回路ＡＤＬに戻され、それまでラッチ回路ＡＤＬに保持されていたデータはラッチ回路ＳＤＬに戻される。

２回目のループでは、１回目の“Ａ”状態についてのベリファイ動作にフェイルしたビット線ＢＬ（“Ａ”）及びビット線ＢＬ（“Ｂ”）〜ＢＬ（“Ｇ”）に対して“０”プログラムが行われる。このとき選択ワード線ＷＬに印加される電圧ＶＰＧＭは１回目のプログラム動作からステップアップされる。次に、ベリファイ動作が行われる。この際、１回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータの入れ替えが行われる。そして、１回目と同様に“Ａ”状態についてのベリファイ動作が行われる。その後、１回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間で入れ替えたデータが戻される。

３回目のループでは、２回目の“Ａ”状態についてのベリファイ動作にフェイルしたビット線ＢＬ（“Ａ”）及びビット線ＢＬ（“Ｂ”）〜ＢＬ（“Ｇ”）に対して“０”プログラムが行われる。このとき選択ワード線ＷＬに印加される電圧ＶＰＧＭは２回目のプログラム動作からステップアップされる。次に、“Ａ”及び“Ｂ”状態についてのベリファイ動作が順次行われる。“Ａ”状態についてのベリファイ動作にあたって、１回目及び２回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータの入れ替えが行われる。そして、１回目及び２回目と同様に“Ａ”状態についてのベリファイ動作が行われる。“Ｂ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＢが印加される。このとき、“Ａ”〜“Ｄ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ａ”）〜ＢＬ（“Ｄ”）がプリチャージされる。その後、１回目及び２回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間で入れ替えたデータが戻される。

同様の処理が繰り返され、６回目のループでは、５回目の“Ａ”〜“Ｃ”状態についてのベリファイ動作にフェイルしたビット線ＢＬ（“Ａ”）〜ＢＬ（“Ｃ”）、及びビット線ＢＬ（“Ｄ”）〜ＢＬ（“Ｇ”）に対して“０”プログラムが行われる。このとき選択ワード線ＷＬに印加される電圧ＶＰＧＭは、５回目のプログラム動作からステップアップされる。

次に、“Ａ”〜“Ｃ”状態についてのベリファイ動作が順次行われる。“Ａ”状態についてのベリファイ動作にあたって、１回目〜５回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータの入れ替えが行われる。この様子は図１５Ａから図１５Ｂへの遷移に相当する。そして、１回目〜５回目と同様に“Ａ”状態についてのベリファイ動作が行われる。“Ａ”状態についてのベリファイ動作をパスするので、“Ａ”状態に対応するラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬを“１”データに更新する。この様子は図１５Ｂから図１５Ｄへの遷移に相当する。図１５Ｄは“１”データに更新後の状態である。“Ｂ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＢが印加される。このとき、図１５Ｄに示すように、“Ｂ”〜“Ｄ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｂ”）〜ＢＬ（“Ｄ”）がプリチャージされる。“Ｃ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＣが印加される。このとき、“Ｂ”〜“Ｄ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｂ”）〜ＢＬ（“Ｄ”）がプリチャージされる。

その後、１回目〜５回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間で入れ替えたデータが戻される。この様子は図１５Ｄから図１５Ｅへの遷移に相当する。図１５Ｅは入れ替えたデータを戻した後の状態である。

９回目のループでは、８回目の“Ｂ”〜“Ｄ”状態についてのベリファイ動作にフェイルしたビット線ＢＬ（“Ｃ”）及びＢＬ（“Ｄ”）、並びにビット線ＢＬ（“Ｅ”）〜ＢＬ（“Ｇ”）に対して“０”プログラムが行われる。このとき選択ワード線ＷＬに印加される電圧ＶＰＧＭは、８回目のプログラム動作からステップアップされる。

次に、“Ｃ”〜“Ｅ”状態についてのベリファイ動作が順次行われる。“Ｃ”状態についてのベリファイ動作にあたって、１回目〜８回目と同様にラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間でデータの入れ替えが行われる。この様子は図１５Ｆから図１５Ｇへの遷移に相当する。図１５Ｆはデータの入れ替え前の状態であり、図１５Ｇはデータの入れ替え後の状態である。“Ｃ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＣが印加される。このとき、図１５Ｇに示すように、“Ｃ”及び“Ｄ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｃ”）及びＢＬ（“Ｄ”）がプリチャージされる。“Ｄ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＤが印加される。このとき、“Ｃ”及び“Ｄ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｃ”）及びＢＬ（“Ｄ”）がプリチャージされる。

（“Ｄ”）状態についてのベリファイ動作後、ラッチ回路ＳＤＬとラッチ回路ＡＤＬとの間で入れ替えたデータが戻される。この様子は図１５Ｇから図１５Ｈへの遷移に相当する。図１５Ｈは入れ替えたデータを戻した後の状態である。“Ｅ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＥが印加される。このとき、図１５Ｈに示すように、“Ｃ”〜“Ｆ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｃ”）〜ＢＬ（“Ｆ”）がプリチャージされる。その後、データは戻されない。

１３回目のループでは、１２回目の“Ｄ”〜“Ｆ”状態についてのベリファイ動作にフェイルしたビット線ＢＬ（“Ｅ”）及びＢＬ（“Ｆ”）、並びにビット線ＢＬ（“Ｇ”）に対して“０”プログラムが行われる。このとき選択ワード線ＷＬに印加される電圧ＶＰＧＭは、１２回目のプログラム動作からステップアップされる。

次に、“Ｅ”〜“Ｇ”状態についてのベリファイ動作が順次行われる。“Ｅ”状態についてのベリファイ動作にあたって、データの入れ替えは行われない。“Ｅ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＥが印加される。このとき、図１５Ｉに示すように、“Ｅ”及び“Ｆ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｅ”）及びＢＬ（“Ｆ”）がプリチャージされる。“Ｆ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＦが印加される。このとき“Ｅ”及び“Ｆ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｅ”）及びＢＬ（“Ｆ”）がプリチャージされる。

“Ｆ”状態についてのベリファイ動作後、ラッチ回路ＳＤＬとラッチ回路ＢＤＬとの間でデータの入れ替えが行われる。この様子は図１５Ｉから図１５Ｊへの遷移に相当する。図１５Ｉはデータの入れ替え前の状態であり、図１５Ｊはデータの入れ替え後の状態である。“Ｇ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＧが印加される。このとき、図１５Ｊに示すように、“Ｆ”及び“Ｇ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｆ”）及びＢＬ（“Ｇ”）がプリチャージされる。

その後、ラッチ回路ＳＤＬとラッチ回路ＢＤＬとの間で入れ替えたデータが戻される。この様子は図１５Ｊから図１５Ｋへの遷移に相当する。図１５Ｋは入れ替えたデータを戻した後の状態である。

１５回目のループでは、１４回目の“Ｅ”〜“Ｇ”状態についてのベリファイ動作にフェイルしたビット線ＢＬ（“Ｆ”）及びＢＬ（“Ｇ”）に対して“０”プログラムが行われる。このとき選択ワード線ＷＬに印加される電圧ＶＰＧＭは、１４回目のプログラム動作からステップアップされる。

次に、“Ｆ”及び“Ｇ”状態についてのベリファイ動作が順次行われる。“Ｆ”状態についてのベリファイ動作にあたって、データの入れ替えは行われない。“Ｆ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＦが印加される。このとき、図１５Ｌに示すように、“Ｆ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｆ”）がプリチャージされる。

“Ｆ”状態についてのベリファイ動作後、１３回目と同様にラッチ回路ＳＤＬとラッチ回路ＢＤＬとの間でデータの入れ替えが行われる。この様子は図１５Ｌから図１５Ｍへの遷移に相当する。図１５Ｌはデータの入れ替え前の状態であり、図１５Ｍはデータの入れ替え後の状態である。“Ｇ”状態についてのベリファイ動作では、選択ワード線ＷＬには、ベリファイ電圧ＶfyＧが印加される。このとき、図１５Ｍに示すように、“Ｆ”及び“Ｇ”状態に対応するラッチ回路ＳＤＬに“０”データが保持されているので、ビット線ＢＬ（“Ｆ”）及びＢＬ（“Ｇ”）がプリチャージされる。

その後、１３回目と同様にラッチ回路ＳＤＬとラッチ回路ＢＤＬとの間で入れ替えたデータが戻される。この様子は図１５Ｍから図１５Ｎへの遷移に相当する。図１５Ｎは入れ替えたデータを戻した後の状態である。

上記より、例えばビット線ＢＬ（“Ａ”）に着目すると、ビット線ＢＬ（“Ａ”）は、“Ａ”状態についてのベリファイ動作が行われる１回目〜６回目のループにおいてプリチャージ電圧ＶＰＣＨが印加され、７回目〜１９回目のループにおいてはプリチャージ電圧ＶＰＣＨが印加されない。

１．４ 本実施形態に係る効果について
本実施形態に係る構成によれば、消費電流を削減できる。本効果につき、以下説明する。

本実施形態では、２つ以上のラッチ回路（例えばＳＤＬ、ＡＤＬ、及びＢＤＬ）を備える。そしてプログラム動作において、各ラッチ回路は、２ビット以上のプログラムデータの各ビットを保持し、これらのラッチ回路の保持データの演算結果に基づいてプログラム動作が行われる。他方で、ベリファイ動作においては、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはラッチ回路ＢＤＬとの間でデータを入れ替える。データ入れ替え後のラッチ回路ＳＤＬの保持データに基づいてプリチャージ電圧が印加され、ベリファイ動作が行われる。

そして、データ入れ替え後のラッチ回路ＳＤＬにおいて、“０”データが保持されているものだけプリチャージ電圧が印加される。よって、図６のように閾値分布を規定した場合、少なくとも“Ｅｒ”状態についてはプリチャージ電圧が印加されないので、全ての閾値分布の状態についてプリチャージ電圧が印加される場合と比べて消費電流を削減できる。

また、本実施形態では、ベリファイ動作時のデータ入れ替え動作において、書き込みデータはラッチ回路ＳＤＬからノードＳＥＮに一旦退避される。次に、ラッチ回路ＡＤＬの保持データがラッチ回路ＳＤＬに転送された後、書き込みデータはノードＳＥＮからラッチ回路ＡＤＬに転送される。さらに、ベリファイ動作後、且つプログラム動作の前に、入れ替え動作と同様にして入れ替えたデータを戻す。これにより、消費電流を削減しつつ、書き込みデータが失われるのも防止できる。書き込みデータが失われないため、改めてコントローラから書き込みデータを取得する必要がなく、動作速度の低下も抑制できる。

２．変形例等
上記のように、実施形態に係る半導体記憶装置は、第１ビット線(BL("A")-BL("G")の1本)と、第１ビット線に電気的に接続され、少なくとも２ビットのデータを保持可能な第１メモリセルと、第１ビット線に読み出されたデータをセンスして保持する第１センスアンプとを具備する。第１センスアンプは第１ラッチ回路(SDL)及び第２ラッチ回路(ADL)を含む。データの書き込み動作は、プログラム動作と第１ベリファイ動作とを含むループの繰り返しによって行われる。プログラム動作において、第１及び第２ラッチ回路は、少なくとも２ビットのプログラムデータの各ビットを保持する。第１ベリファイ動作において、少なくとも２ビットのデータにおける第１データ("A"-"D"状態dataの1つ)についてベリファイ動作を実施する際には(Verify対象:"A"-"D"状態の1つ)、第１ラッチ回路(SDL)と第２ラッチ回路(ADL)との間でデータが入れ替えられる。少なくとも２ビットのデータにおける第２データ("E"-"F"状態dataの1つ)についてのベリファイ動作(Verify対象:"E"-"F"状態の1つ)は、第１ラッチ回路(SDL)と第２ラッチ回路(ADL)との間でデータが入れ替えられることなく、実施される。

なお、上記実施形態は唯一の実施形態ではなく、種々の変形が可能である。例えば、閾値分布と３ビットデータとの割り当て方は、図６に示す割り当て方に限定されない。制御回路５は、閾値分布と３ビットデータとの割り当て方に応じて、ベリファイ対象となる閾値分布の状態に対応するラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはラッチ回路ＢＤＬとの間でデータを入れ替えるか否かを判断してもよい。すなわち、データの入れ替え方は、例えば図６で説明したような閾値分布と３ビットデータとの割り当て方に応じて変化する可能性がある。この場合、制御回路５は、この割り当て方に応じて、例えばベリファイ動作時にプリチャージ電圧を印加するビット線ＢＬがより少なくなるような、ラッチ回路間での入れ替え方を判断してもよい。つまり、制御回路５は、ラッチ回路ＳＤＬと、ラッチ回路ＡＤＬまたはラッチ回路ＢＤＬとの間でデータを入れ替えるか否か、また入れ替える際には、ラッチ回路ＡＤＬとラッチ回路ＢＤＬとのいずれを用いるか、などを判断することができる。

これを実行するために、例えばメモリセルアレイ２内のＲＯＭフューズにテーブルを保持してもよい。このテーブルは、例えば、３ビットデータと閾値分布との割り当て（図６参照）と、当該割り当ての場合に適用されるデータ入れ替え方法と、の関係を保持する。そして制御回路５は、例えば電源投入時にこのテーブルを読み出し、コントローラから割り当てに関する情報を得る。そして、得られた情報とテーブルとに基づいて、適切なデータ入れ替え方法を適用する。

上記実施形態では閾値分布の複数の状態について連続してベリファイ動作を行う場合について説明したが、本実施形態は連続してベリファイ動作を行う場合に限定されない。

上記実施形態ではラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬを用いたデータ入れ替え動作、及びデータ戻し動作について説明したが、本実施形態は、これらのラッチ回路を用いた場合に限らず、ラッチ回路ＸＤＬ、ＳＤＬ、ＡＤＬ、及びＢＤＬのうち、任意の３つを用いた場合に適用出来る。また、ラッチ回路間の動作は、図９Ａ〜図９Ｆを用いた動作に限定されない。すなわち、ラッチ回路間でデータを転送さえできれば、そのための動作は特に限定されない。

上記実施形態ではメモリセルが３ビットの場合について説明したが、３ビットの場合に限らず、メモリセルが２ビット以上の場合に適用出来る。メモリセルが２ビットの場合、ラッチ回路は２つ以上あればよい。

更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、５…制御回路、６…ＮＡＮＤストリング、１０…半導体基板、１１〜１４…導電層、１５〜１７…絶縁膜、１８、２１、２４…金属配線層、１９、２２…不純物拡散層、２０、２３、２５…コンタクトプラグ、３０〜４３、４５〜６８…トランジスタ、４４…キャパシタ素子。

Claims (9)

1. 第１ビット線と、
   前記第１ビット線に電気的に接続され、少なくとも２ビットのデータを保持可能な第１メモリセルと、
   前記第１ビット線に読み出されたデータをセンスして保持する第１センスアンプと
   を具備し、前記第１センスアンプは第１ラッチ回路及び第２ラッチ回路を含み、
   データの書き込み動作は、プログラム動作と第１ベリファイ動作とを含むループの繰り返しによって行われ、
   前記プログラム動作において、前記第１及び第２ラッチ回路は、前記少なくとも２ビットのプログラムデータの各ビットを保持し、
   前記第１ベリファイ動作において、
   前記少なくとも２ビットのデータにおける第１データについてベリファイ動作を実施する際には、前記第１ラッチ回路と前記第２ラッチ回路との間でデータが入れ替えられ、
   前記少なくとも２ビットのデータにおける第２データについてのベリファイ動作は、前記第１ラッチ回路と前記第２ラッチ回路との間でデータが入れ替えられることなく、実施される、
   半導体記憶装置。
2. 前記第１ラッチ回路のデータに応じて前記第１ビット線がプリチャージされる、請求項１記載の半導体記憶装置。
3. 前記第１データについてベリファイ動作が実施された後に、前記第１ラッチ回路と前記第２ラッチ回路との間で入れ替えたデータが戻される、
   請求項１記載の半導体記憶装置。
4. 前記第１ラッチ回路と前記第２ラッチ回路との間で入れ替えたデータが戻された後に、前記第１及び第２ラッチ回路のデータの演算結果に基づいて前記プログラム動作が行われる、請求項３記載の半導体記憶装置。
5. 前記データの書き込み動作の前記ループは、前記第１ベリファイ動作後に実行される第２ベリファイ動作を更に含む、
   請求項１記載の半導体記憶装置。
6. 前記第１ベリファイ動作において前記第１データについてのベリファイ動作が実施され、且つ前記第２ベリファイ動作において前記少なくとも２ビットのデータにおける第３データについてベリファイ動作を実施する際には、
   前記第１ベリファイ動作において前記第１ラッチ回路と前記第２ラッチ回路との間でデータが入れ替えられた状態を維持しつつ、前記第２ベリファイ動作が実施される、
   請求項５記載の半導体記憶装置。
7. 前記第１ベリファイ動作において前記第１データについてのベリファイ動作が実施され、且つ前記第２ベリファイ動作において前記第２データについてベリファイ動作を実施する際には、
   前記第１ベリファイ動作において前記第１ラッチ回路と前記第２ラッチ回路との間で入れ替えたデータが戻された後、前記第２ベリファイ動作が実施される、
   請求項５記載の半導体記憶装置。
8. 前記第１ベリファイ動作において前記第２データについてのベリファイ動作が実施され、且つ前記第２ベリファイ動作において前記少なくとも２ビットのデータにおける第３データについてベリファイ動作を実施する際には、
   前記第１ラッチ回路と前記第２ラッチ回路との間でデータが入れ替えられることなく、前記第２ベリファイ動作が実施される、
   請求項５記載の半導体記憶装置。
9. 前記第１センスアンプは第３ラッチ回路を更に含み、
   前記プログラム動作において、前記第１乃至第３ラッチ回路は、前記少なくとも２ビットのプログラムデータの各ビットを保持し、
   前記第１ベリファイ動作において前記第２データについてのベリファイ動作が実施され、且つ前記第２ベリファイ動作において前記少なくとも２ビットのデータにおける第３データについてベリファイ動作を実施する際には、
   前記第１ラッチ回路と前記第３ラッチ回路との間でデータが入れ替えられる、
   請求項５記載の半導体記憶装置。

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