KR20220014746A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 다수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대하여 프로그램 동작을 수행하기 위한 주변 회로; 상기 메모리 셀들 중 선택된 메모리 셀들에 대하여 개별 상태 전류 센싱 동작 및 전체 상태 전류 센싱 동작을 수행하여 상기 다수의 프로그램 상태들 각각의 프로그램 동작 결과를 판단하는 전류 센싱 회로; 및 상기 전체 상태 전류 센싱 동작의 동작 구간과 상기 프로그램 동작 중 비트 라인 셋업 동작의 동작 구간이 중첩되도록 상기 주변 회로 및 상기 전류 센싱 회로를 제어하는 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THEREOF}
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래쉬 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래쉬 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 프로그램 동작 시간을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대하여 프로그램 동작을 수행하기 위한 주변 회로; 상기 메모리 셀들 중 선택된 메모리 셀들에 대하여 개별 상태 전류 센싱 동작 및 전체 상태 전류 센싱 동작을 수행하여 상기 다수의 프로그램 상태들 각각의 프로그램 동작 결과를 판단하는 전류 센싱 회로; 및 상기 전체 상태 전류 센싱 동작의 동작 구간과 상기 프로그램 동작 중 비트 라인 셋업 동작의 동작 구간이 중첩되도록 상기 주변 회로 및 상기 전류 센싱 회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 프로그램 상태들 중 제1 프로그램 상태에 대응하는 제1 프로그램 동작을 수행하는 단계; 상기 제1 프로그램 동작에 대응하는 제1 개별 전류 센싱 동작을 수행하여 상기 제1 프로그램 동작의 패스 여부를 판단하는 단계; 상기 제1 개별 전류 센싱 동작 결과에 기초하여 상기 제1 프로그램 상태보다 문턱 전압 분포가 높은 제2 프로그램 상태에 대응하는 제2 프로그램 동작을 수행하는 단계; 상기 제2 프로그램 동작에 대응하는 제2 개별 전류 센싱 동작을 수행하여 상기 제2 프로그램 동작의 패스 여부를 판단하는 단계; 전체 상태 전류 센싱 동작을 수행하는 단계; 및 상기 전체 상태 전류 센싱 동작 결과 페일로 판단될 경우, 추가 프로그램 동작을 수행한 후 상기 전체 상태 전류 센싱 동작을 수행하는 단계부터 재수행하는 단계를 포함하며, 상기 전체 상태 전류 센싱 동작과 상기 추가 프로그램 동작의 동작 구간은 일부 중첩된다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작 시 비트 라인 셋업 동작의 동작 구간과 프로그램 검증 동작의 동작 구간을 중첩시켜 프로그램 동작 시간을 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 도 2의 페이지 버퍼를 설명하기 위한 회로도이다.
도 7은 트리플-레벨 셀의 프로그램 상태들을 나타내는 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 개별 상태 전류 센싱 동작 및 전체 상태 전류 센싱 동작에 기초한 프로그램 동작을 설명하기 위한 도면이다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 및 개별 전류 센싱 동작을 설명하기 위한 순서도이다.
도 11은 도 9 및 도 10에 따른 반도체 메모리 장치의 프로그램 동작 중 전체 상태 전류 센싱 동작을 설명하기 위한 순서도이다.
도 12는 비트 라인 셋업 동작과 전체 전류 센싱 동작의 동작 시간 중첩을 설명하기 위한 도면이다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell: QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 프로그램 동작 중 프로그램 펄스 인가 동작 시 선택된 메모리 블록의 선택된 워드라인에 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록의 선택된 워드라인에 전압 생성부(150)에서 생성된 검증 전압(Vverify)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록의 선택된 워드라인에 전압 생성부(150)에서 생성된 읽기 전압(Vread)을 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 동작 및 읽기 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작 시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다.
다수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 외부로부터 수신된 프로그램할 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 따라 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨을 제어한다.
다수의 페이지 버퍼들(PB1~PBm)은 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 다수의 페이지 버퍼들(PB1~PBm)은 임시 저장된 프로그램할 데이터(DATA)와 래치된 센싱 데이터를 이용하여 검증 데이터 비트(QS_BIT)를 생성할 수 있다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 프로그램 동작 시 복수의 프로그램 상태들을 순차적으로 프로그램하도록 주변 회로를 제어할 수 있으며, 하나의 타겟 프로그램 상태에 대응하는 프로그램 루프들을 수행한 후 특정 타겟 프로그램 상태에 대한 개별 상태 전류 센싱 동작을 수행하도록 전류 센싱 회로(160)를 제어할 수 있다. 또한 제어 로직(140)은 프로그램 동작 시 프로그램 루프의 수행 횟수를 카운트하고, 프로그램 루프의 수행 횟수가 설정 횟수 이상일 경우, 전체 타겟 프로그램 상태들에 대한 전체 상태 전류 센싱 동작을 수행하도록 전류 센싱 회로(160)를 제어할 수 있다.
한편, 제어 로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태 또는 전체 타겟 프로그램 상태들에 대한 프로그램 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 동작 시 복수의 프로그램 상태들 전체에 대한 프로그램 동작 패스 여부를 판단하기 위하여 수행되는 전체 상태 전류 센싱 동작과 페이지 버퍼의 비트 라인 셋업 동작이 수행되는 구간이 중첩되도록 전류 센싱 회로(160) 및 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 프로그램 동작 중 프로그램 펄스 인가 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 프로그램 동작 중 프로그램 검증 동작 시 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 또한 전압 생성부(150)는 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
전류 센싱 회로(160)는 전류 센싱 동작 시 제어 로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 기준 전압을 생성한다. 또한 전류 센싱 회로(160)는 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 검증 데이터 비트(QS_BIT)에 기초하여 검증 전류를 생성하고, 검증 전류에 의하여 검증 전압을 생성한다. 전류 센싱 회로(160)는 기준 전압과 검증 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
보다 구체적으로, 전류 센싱 회로(160)는 개별 상태 전류 센싱 동작 또는 전체 상태 전류 센싱 동작 시 페이지 버퍼들(PB1~PBm) 각각에 포함된 서브 래치부에 저장된 검증 데이터의 값에 기초한 검증 데이터 비트(QS_BIT)를 이용하여 검증 전류 및 검증 전압을 생성하고, 생성된 검증 전압과 기준 전류에 의해 생성되는 기준 전압을 비교하여, 특정 타겟 프로그램 상태에 대응하는 프로그램 동작이 패스되었는지, 또는 전체 타겟 프로그램 상태에 대응하는 프로그램 동작이 패스되었는지 여부를 판단할 수 있다.
예를 들어 전류 센싱 회로(160)는 개별 상태 전류 센싱 동작 시 특정 프로그램 상태로 프로그램될 m개의 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 설정 수 이하일 경우, 특정 프로그램 상태에 대한 프로그램 동작이 패스된 것으로 판단하여 패스 신호(PASS)를 출력할 수 있다. 반면, 전류 센싱 회로(160)는 개별 상태 전류 센싱 동작 시 특정 프로그램 상태로 프로그램될 m개의 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 설정 수보다 많을 경우, 특정 프로그램 상태에 대한 프로그램 동작이 페일된 것으로 판단하여 페일 신호(FAIL)를 출력할 수 있다.
또한, 전류 센싱 회로(160)는 전체 상태 전류 센싱 동작 시 복수의 프로그램 상태들로 프로그램될 n개의 메모리 셀들(예를 들어 하나의 페이지에 포함된 메모리 셀들) 중 프로그램 페일로 판단된 메모리 셀들의 수가 설정 수 이하일 경우, 전체 프로그램 상태에 대한 프로그램 동작이 패스된 것으로 판단하여 패스 신호(PASS)를 출력할 수 있다. 반면, 전류 센싱 회로(160)는 전체 상태 전류 센싱 동작 시 전체 프로그램 상태로 프로그램될 n개의 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 설정 수보다 많을 경우, 전체 프로그램 상태에 대한 프로그램 동작이 페일된 것으로 판단하여 페일 신호(FAIL)를 출력할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 프로그램 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 프로그램 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BLKc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm) 각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
전술한 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성할 수 있다. 도 5의 예시에서, 메모리 블록(BLKc)에 속하는 메모리 셀들 중, 복수의 워드 라인들(WL1~WLn) 중 어느 하나의 워드 라인에 연결된 m개의 메모리 셀들은 하나의 물리 페이지를 구성한다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조로 구성될 수도 있으나, 도 5에 도시된 바와 같이 2차원 구조로 구성될 수도 있다.
도 6은 도 2의 페이지 버퍼를 설명하기 위한 회로도이다.
도 2의 페이지 버퍼들(PB1 내지 PBm) 각각은 서로 유사한 구조로 설계될 수 있으며, 설명의 편의를 위해 페이지 버퍼(PB1)를 일예로 설명하도록 한다.
도 6을 참조하면, 페이지 버퍼(PB1)는 비트 라인 제어부(131), 비트 라인 디스차지부(132), 감지 노드 프리차지부(133), 서브 래치부(134) 및 메인 래치부(135)를 포함하여 구성될 수 있다.
비트 라인 제어부(131)는 프로그램 동작 중 비트 라인 셋업 동작 시 서브 래치부(134)의 노드(QS)의 전위에 기초하여 비트 라인(BL1)의 전위 레벨을 프로그램 허용 레벨 또는 프로그램 금지 레벨로 제어한다. 또한 비트 라인 제어부(131)는 리드 동작 또는 검증 동작 중 센싱 동작 시 비트 라인(BL1)과 연결된 메모리 셀의 프로그램 상태에 따라 변화되는 비트 라인(BL1)의 전류량에 기초하여 감지 노드(SO)의 전위 레벨을 제어한다.
비트 라인 제어부(131)는 복수의 NMOS 트랜지스터들(N1, N3 내지 N6) 및 복수의 PMOS 트랜지스터들(P1 및 P2)을 포함하여 구성될 수 있다.
NMOS 트랜지스터(N1)는 비트 라인(BL1)과 노드(ND1) 사이에 연결되며, 페이지 버퍼 선택 신호(PBSEL)에 응답하여 비트 라인(BL1)과 노드(ND1)를 전기적으로 연결한다.
NMOS 트랜지스터(N3)는 노드(ND1)와 공통 센싱 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 노드(ND1)와 공통 센싱 노드(CSO)를 전기적으로 연결한다.
PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 전원 전압(VDD)과 감지 노드(SO) 사이에 직렬 연결되며, 각각 서브 래치부(134)의 노드(QS)와 프리차지 신호(SA_PRECH_N)에 응답하여 턴온된다.
NMOS 트랜지스터(N4)는 PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2) 사이의 노드와 공통 센싱 노드(CSO) 사이에 연결되고, 제어 신호(SA_CSOC)에 응답하여 PMOS 트랜지스터(P1)를 통해 공급된 전원 전압(VDD)을 공통 센싱 노드(CSO)에 공급한다.
NMOS 트랜지스터(N5)는 감지 노드(SO)와 공통 센싱 노드(CSO) 사이에 연결되고, 전송 신호(TRANSO)에 응답하여 감지 노드(SO)와 공통 센싱 노드(CSO)를 전기적으로 연결한다.
NMOS 트랜지스터(N6)는 공통 센싱 노드(CSO)와 서브 래치부(134)의 노드(ND2) 사이에 연결되고, 디스차지 신호(SA_DISCH)에 응답하여 공통 센싱 노드(CSO)와 노드(ND2)를 전기적으로 연결한다.
비트 라인 셋업 동작 시 비트 라인 제어부(131)의 동작을 설명하면 다음과 같다.
PMOS 트랜지스터(P1)는 서브 래치부(134)의 노드(QS)의 전위에 기초하여 턴온 또는 턴오프된다. 노드(QS)는 프로그램할 데이터 또는 검증 동작 후 센싱된 검증 데이터에 기초하여 전위가 제어된다. 예를 들어 서브 래치부(134)에 래치된 프로그램할 데이터가 소거 상태에 대응하거나, 검증 동작 결과 프로그램 패스에 대응하는 검증 데이터가 서브 래치부(134)에 래치된 경우 노드(QS)는 로직 하이 레벨을 가지며, PMOS 트랜지스터(P1)는 노드(QS)의 전위에 응답하여 턴오프된다. 반면, 서브 래치부(134)에 래치된 프로그램할 데이터가 복수의 프로그램 상태 중 어느 하나에 대응하거나, 검증 동작 결과 프로그램 페일에 대응하는 검증 데이터가 서브 래치부(134)에 래치된 경우 노드(QS)는 로직 로우 레벨을 가지며, PMOS 트랜지스터(P1)는 노드(QS)의 전위에 응답하여 턴온된다.
NMOS 트랜지스터(N4)는 제어 신호(SA_CSOC)에 응답하여 턴온되고, NMOS 트랜지스터(N3)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 턴온되고, NMOS 트랜지스터(N1)는 페이지 버퍼 선택 신호(PBSEL)에 응답하여 턴온된다. 이로 인하여, 비트 라인(BL1)은 서브 래치부(134)의 노드(QS)의 전위에 기초하여 프로그램 허용 레벨(예를 들어 접지 전압 레벨) 또는 프로그램 금지 레벨(예를 들어 전원 전압 레벨)로 제어된다.
센싱 동작 시 비트 라인 제어부(131)의 동작을 설명하면 다음과 같다.
PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 로직 로우 레벨로 설정된 서브 래치부(134)의 노드(QS)와 로직 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 감지 노드(SO)를 전원 전압(VDD) 레벨로 프리차지한다.
NMOS 트랜지스터(N4)는 제어 신호(SA_CSOC)에 응답하여 턴온되고, NMOS 트랜지스터(N5)는 로직 하이 레벨의 전송 신호(TRANSO)에 응답하여 턴온되며, 공통 센싱 노드(CSO)는 일정 레벨(VDD - Vth)로 프리차지된다.
이 후, 프리차지 신호(SA_PRECH_N)가 로직 하이 레벨로 천이되는 시점에서부터 전송 신호(TRANSO)가 로직 로우 레벨로 천이되는 시점까지 이벨류에이션(evaluation) 동작이 수행된다. PMOS 트랜지스터(P2)는 로직 하이 레벨로 천이된 프리차지 신호(SA_PRECH_N)에 응답하여 턴오프되며, 감지 노드(SO)에 인가되던 전원 전압(VDD)이 차단된다. 감지 노드(SO)와 공통 센싱 노드(CSO)의 전위 레벨은 비트 라인(BL1)과 연결된 메모리 셀의 프로그램 상태에 따라 변화된다. 예를 들어, 메모리 셀의 문턱 전압이 리드 또는 검증 동작 시 메모리 셀의 워드 라인에 인가되는 리드 전압 또는 검증 전압보다 높은 프로그램 상태일 경우, 비트 라인(BL1)을 통해 전류가 흐르지 않는다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지 레벨을 유지한다. 반면, 메모리 셀의 문턱 전압이 리드 또는 검증 동작 시 메모리 셀의 워드 라인에 인가되는 리드 전압 또는 검증 전압보다 낮은 소거 상태일 경우, 비트 라인(BL1)을 통해 전류가 흐르게 된다. 이에 따라 공통 센싱 노드(CSO) 및 감지 노드(SO)의 전위는 프리차지된 상태에서 디스차지 레벨(예를 들어 SA_CSOC-Vth) 만큼 하향한다.
비트 라인 디스차지부(132)는 비트 라인 제어부(131)의 노드(ND1)에 연결되어 비트 라인(BL1)의 전위 레벨을 디스차지한다.
비트 라인 디스차지부(132)는 노드(ND1)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있으며, NMOS 트랜지스터(N2)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 노드(ND1)에 접지 전원(VSS)을 인가한다.
감지 노드 프리차지부(133)는 감지 노드(SO)와 전원 전압(VDD) 사이에 연결되어 감지 노드(SO)를 전원 전압(VDD) 레벨로 프리차지한다.
감지 노드 프리차지부(133)는 PMOS 트랜지스터(P3)를 포함하여 구성될 수 있으며, PMOS 트랜지스터(P3)는 감지 노드 프리차지 신호(PRECHSO_N)에 응답하여 감지 노드(SO)에 전원 전압(VDD)을 인가한다.
서브 래치부(134)는 다수의 NMOS 트랜지스터(N7 내지 N11) 및 인버터들(IV1 및 IV2)을 포함하여 구성될 수 있다.
인버터들(IV1 및 IV2)은 노드(QS)와 노드(QS_N) 사이에 역방향 병렬 연결되어 래치(Latch)를 구성할 수 있다.
NMOS 트랜지스터(N7) 및 NMOS 트랜지스터(N8)는 감지 노드(SO)와 접지 전원(VSS) 사이에 직렬 연결되며, NMOS 트랜지스터(N7)는 전송 신호(TRANS)에 응답하여 턴온되고, NMOS 트랜지스터(N8)는 노드(QS)의 전위 레벨에 따라 턴온 또는 턴오프된다.
NMOS 트랜지스터(N9)는 노드(QS)와 노드(ND3) 사이에 연결되어 리셋 신호(SRST)에 응답하여 노드(QS)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N10)는 노드(QS_N)와 노드(ND3) 사이에 연결되어 셋 신호(SSET)에 응답하여 노드(QS_N)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N11)는 노드(ND3)와 접지 전원(VSS) 사이에 연결되며, 감지 노드(SO)의 전위에 따라 턴온되어 노드(ND3)와 접지 전원(VSS)을 전기적으로 연결한다. 예를 들어 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(SRST)가 로직 하이 레벨로 NMOS 트랜지스터(N9)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로직 로우 레벨 및 로직 하이 레벨로 초기화된다. 또한, 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 셋 신호(SSET)가 로직 하이 레벨로 NMOS 트랜지스터(N10)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로직 하이 레벨 및 로직 로우 레벨로 설정된다.
프로그램 동작 중 검증 동작 시 서브 래치부(134)는 검증 데이터를 래치할 수 있다. 예를 들어, 검증 동작 시 비트 라인 제어부(131)에 의해 감지 노드(SO)의 전위 레벨이 변화되면 감지 노드(SO)의 전위 레벨에 기초하여 서브 래치부(134)는 검증 데이터를 생성하여 래치한다. 예를 들어 비트 라인(BL1)에 연결된 타겟 메모리 셀의 문턱 전압이 검증 전압 보다 낮을 경우 타겟 메모리 셀은 턴온되고, 이에 따라 감지 노드(SO)의 전위 레벨은 디스차지된다. 반면, 비트 라인(BL1)에 연결된 타겟 메모리 셀의 문턱 전압이 검증 전압 보다 높을 경우 타겟 메모리 셀은 턴오프되고, 이에 따라 감지 노드(SO)의 전위 레벨은 프리차지 레벨(전원 전압 레벨)을 유지한다. 리셋 신호(SRST)에 응답하여 NMOS 트랜지스터(N9)는 턴온되며, NMOS 트랜지스터(N11)는 감지 노드(SO)의 전위 레벨에 기초하여 턴오프 또는 턴온되어 서브 래치부(134)는 검증 데이터를 래치한다. 예를 들어 서브 래치부(134)가 검증 동작 결과 페일에 대응하는 검증 데이터를 래치할 경우 노드(QS)는 로직 하이 레벨을 가지며, 서브 래치부(134)가 검증 동작 결과 패스에 대응하는 검증 데이터를 래치할 경우 노드(QS)는 로직 로우 레벨을 가진다.
검증 동작 후, 전류 센싱 동작 시 서브 래치부(134)는 래치한 검증 데이터를 감지 노드(SO)로 전송할 수 있다. 전류 센싱 동작 시 복수의 페이지 버퍼들(PB1 내지 PBm) 각각이 감지 노드(SO)로 전송한 검증 데이터는 도 1의 검증 데이터 비트(QS_BIT)로 하여 전류 센싱 회로(160)로 전송될 수 있다.
메인 래치부(135)는 다수의 NMOS 트랜지스터(N12 내지 N16) 및 인버터들(IV3 및 IV4)을 포함하여 구성될 수 있다.
인버터들(IV3 및 IV4)은 노드(QM)와 노드(QM_N) 사이에 역방향 병렬 연결되어 래치(Latch)를 구성할 수 있다.
NMOS 트랜지스터(N12) 및 NMOS 트랜지스터(N13)는 감지 노드(SO)와 접지 전원(VSS) 사이에 직렬 연결되며, NMOS 트랜지스터(N12)는 전송 신호(TRANM)에 응답하여 턴온되고, NMOS 트랜지스터(N13)는 노드(QM)의 전위 레벨에 따라 턴온 또는 턴오프된다.
NMOS 트랜지스터(N14)는 노드(QM)와 노드(ND4) 사이에 연결되며, NMOS 트랜지스터(N14)는 리셋 신호(MRST)에 응답하여 턴온 또는 턴오프된다. NMOS 트랜지스터(N15)는 노드(QM_N)와 노드(ND4) 사이에 연결되어 셋 신호(MSET)에 응답하여 노드(QM_N)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N16)는 노드(ND4)와 접지 전원(VSS) 사이에 연결되며, 감지 노드(SO)의 전위에 따라 노드(ND4)와 접지 전원(VSS)을 연결한다.
도 7은 트리플-레벨 셀의 프로그램 상태들을 나타내는 그래프이다.
도 7을 참조하면, 트리플-레벨 셀(triple-level cell; TLC)은 하나의 소거 상태(E) 및 7개의 프로그램 상태들(P1 내지 P7) 각각에 대응하는 문턱 전압 상태들을 갖는다. 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)는 대응하는 비트 코드를 갖는다. 필요에 따라 다양한 비트 코드가 소거 상태(E)와 제1 내지 제7 프로그램 상태(P1~P7)에 부여될 수 있다.
제1 내지 제7 리드 전압(R1~R7)에 기초하여 각 문턱 전압 상태들을 구분할 수 있다. 또한, 각각의 프로그램 상태에 대응하는 메모리 셀들이 프로그램 완료되었는지 여부를 판별하기 위해 제1 내지 제7 검증 전압들(VR1~VR7)이 사용될 수 있다.
예를 들어, 선택된 물리 페이지에 포함된 메모리 셀들 중 제2 프로그램 상태(P2)에 대응하는 메모리 셀들을 검증하기 위해 제2 검증 전압(VR2)이 워드 라인에 인가된다. 이 때, 도 6에 도시된 페이지 버퍼(PB1)는 비트 라인(BL1)의 전류를 센싱하여 비트 라인(BL1)에 연결된 타겟 메모리 셀이 프로그램 미완료 상태인지 프로그램 완료 상태인지를 구분할 수 있다.
워드 라인에 제2 검증 전압(VR2)을 인가하고 비트 라인(BL) 센싱을 수행하여, 타겟 메모리 셀의 문턱 전압이 제2 검증 전압(VR2)보다 작은 경우 서브 래치부(134)의 노드(QS)는 로직 하이 레벨을 유지한다. 타겟 메모리 셀의 문턱 전압이 제2 검증 전압(VR2)보다 큰 경우 서브 래치부(134)의 노드(QS)는 로직 로우 레벨로 변경되고, 이후 프로그램 루프에서 해당 메모리 셀과 연결된 비트 라인(BL1)에는 프로그램 금지 전압이 인가된다. 따라서 워드 라인에 프로그램 펄스가 인가되더라도 해당 메모리 셀의 문턱 전압은 더 이상 상승하지 않는다.
제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 대해 프로그램이 완료되었는지 여부, 즉 프로그램 패스/페일의 판단은 도 1의 전류 센싱 회로(160)에 의해 수행된다.
도 1의 예에서, 전류 센싱 회로(160)는 제2 프로그램 상태(P2)로 프로그램 될 메모리 셀들의 개수에 대응하는 기준 전류에 기초한 기준 전압과, 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들 중 검증 전압(VR2)보다 큰 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 검증 데이터 비트(QS_BIT)에 기초한 검증 전압을 비교하여 프로그램 패스 또는 페일을 결정한다. 즉, 전류 센싱 회로(160)는 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들 중 프로그램 패스로 판단된 메모리 셀들의 개수와 설정 수를 비교하여 제2 프로그램 상태(P2)에 대한 프로그램 패스 또는 페일을 결정한다.
상술한 바와 같이, 전류 센싱 회로(160)는 특정 프로그램 상태(예: P2)에 대한 프로그램 패스/페일의 판단을 수행할 수 있다. 이하 본 명세서 전반에 걸쳐, 복수의 프로그램 상태들 중, 특정 프로그램 상태에 대해 프로그램 패스/페일 여부를 판단하는 동작을 "개별 상태 전류 센싱 동작"으로 지칭하기로 한다. 개별 상태 전류 센싱 동작에서는, 특정 프로그램 상태로 프로그램될 메모리 셀들에 대해 프로그램이 완료되었는지 여부를 판단한다.
이와 대비하여, 전체 프로그램 상태들(P1~P7)에 대해 검증 패스/페일 여부를 판단하는 동작을 "전체 상태 전류 센싱 동작"으로 지칭하기로 한다. 전체 상태 전류 센싱 동작에서는, 선택된 물리 페이지에 포함된 메모리 셀들 전체 개수에 대응하는 기준 전압과, 선택된 물리 페이지에 포함된 메모리 셀들 중 프로그램 완료된 메모리 셀(소거 상태에 대응하는 메모리 셀 포함)의 개수에 대응하는 검증 데이터 비트(QS_BIT)에 기초한 검증 전압을 비교하여 전체 프로그램 동작이 완료되었는지 여부를 판단한다. 즉, 전체 상태 전류 센싱 동작에서, 전류 센싱 회로(160)는 선택된 물리 페이지에 포함된 전체 메모리 셀들 중 프로그램 패스된 메모리 셀들의 개수에 따라 결정되는 검증 전압과 기준 전압을 비교하여 복수의 프로그램 상태들(P1 내지 P7) 전체에 대한 프로그램 패스 또는 페일을 결정한다.
도 7에는 트리플-레벨 셀의 타겟 프로그램 상태들이 도시되어 있으나, 이는 예시적인 것으로서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 본 발명의 실시 예에 따른 반도체 메모리 장치에 포함되는 복수의 메모리 셀들은 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다.
도 8은 본 발명의 일 실시 예에 따른 개별 상태 전류 센싱 동작 및 전체 상태 전류 센싱 동작에 기초한 프로그램 동작을 설명하기 위한 도면이다.
도 7 및 도 8을 참조하면, 본 발명의 일실시 예에 따라 제1 내지 제7 프로그램 상태(P1 내지 P7)에 대한 프로그램 동작이 수행되는 실시 예가 도시되어 있다. 프로그램 동작은 제1 내지 제7 프로그램 상태(P1 내지 P7)에 대응하는 다수의 프로그램 루프(LOOP1 내지 LOOP16)가 순차적으로 수행된다. 예를 들어 프로그램 루프(LOOP1 내지 LOOP5)는 제1 프로그램 상태(P1)에 대응하며, 프로그램 루프(LOOP6 내지 LOOP9)는 제2 프로그램 상태(P2)에 대응한다. 또한 프로그램 루프(LOOP10 내지 LOOP12)는 제3 프로그램 상태(P3)에 대응하며, 프로그램 루프(LOOP13)는 제6 프로그램 상태(P6)에 대응하고, 프로그램 루프(LOOP14 내지 LOOP16)는 제7 프로그램 상태(P7)에 대응할 수 있다. 도 8에서는 제4 및 제5 프로그램 상태(P4, P5)에 대응하는 프로그램 루프가 미도시 되어있으나, 이는 설명의 편의를 위해 일부 프로그램 루프를 미도시한 것으로 실질적으로는 프로그램 루프(LOOP12) 및 프로그램 루프(LOOP13) 사이에 제4 및 제5 프로그램 상태(P4, P5)에 대응하는 프로그램 루프가 배치되어 수행되는 것이 바람직하다. 또한, 프로그램 루프(LOOP16) 이후에 수행되는 전체 상태 전류 센싱 동작(CSC-ALL)의 결과에 따라 추가적인 프로그램 루프들이 수행될 수 있다.
다수의 프로그램 루프(LOOP1 내지 LOOP16) 각각은 프로그램 펄스 인가 동작 및 적어도 하나의 검증 동작을 포함하며, 각 프로그램 루프가 수행된 후 해당 프로그램 루프에 대응하는 프로그램 상태에 대한 개별 상태 전류 센싱 동작이 수행될 수 있다.
이를 좀 더 상세하게 설명하면 다음과 같다.
다수의 프로그램 상태(P1 내지 P7) 중 가장 문턱 전압 분포가 낮은 제1 프로그램 상태(P1)에 대한 프로그램 동작 시 프로그램 루프(LOOP1)는 제1 프로그램 펄스(VP1)의 인가 동작 및 제1 프로그램 상태(P1)에 대응하는 검증 전압(VR1)을 이용한 검증 동작을 수행하고, 이 후 제1 프로그램 상태(P1)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC1-FAIL)로 판단될 경우 제1 프로그램 상태(P1)에 대한 다음 프로그램 루프(예를 들어 LOOP2)를 수행한다. 프로그램 루프(LOOP2)는 제2 프로그램 펄스(VP2)의 인가 동작 및 검증 전압(VR1)을 이용한 검증 동작을 수행하고, 이 후 제1 프로그램 상태(P1)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC1-FAIL)로 판단될 경우 제1 프로그램 상태(P1)에 대한 다음 프로그램 루프(예를 들어 LOOP3)를 수행한다. 프로그램 루프(LOOP3)는 제3 프로그램 펄스(VP3)의 인가 동작, 검증 전압(VR1)을 이용한 검증 동작을 수행하고, 이 후 제1 프로그램 상태(P1)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC1-FAIL)로 판단될 경우 제1 프로그램 상태(P1)에 대한 다음 프로그램 루프(예를 들어 LOOP4)를 수행한다. 프로그램 루프(LOOP4)는 제4 프로그램 펄스(VP4)의 인가 동작, 검증 전압(VR1) 및 제2 프로그램 상태(P2)에 대응하는 검증 전압(VR2)을 이용한 검증 동작을 수행하고, 이 후 제1 프로그램 상태(P1)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC1-FAIL)로 판단될 경우 제1 프로그램 상태(P1)에 대한 다음 프로그램 루프를 수행한다. 프로그램 루프(LOOP5)는 제5 프로그램 펄스(VP5)의 인가 동작, 검증 전압(VR1) 및 검증 전압(VR2)을 이용한 검증 동작을 수행하고, 이 후 제1 프로그램 상태(P1)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 패스(CSC1-PASS)로 판단될 경우 제1 프로그램 상태(P1)로 프로그램할 메모리 셀들에 대응하는 프로그램 동작이 완료된 것으로 판단하고, 다음 프로그램 상태(예를 들어 제2 프로그램 상태(P2))에 대한 프로그램 루프들(LOOP6 내지 LOOP9)을 수행한다.
제2 프로그램 상태(P2)에 대한 프로그램 동작 시 프로그램 루프(LOOP6)는 제6 프로그램 펄스(VP6)의 인가 동작, 제2 프로그램 상태(P2)에 대응하는 제2 검증 전압(VR2) 및 제3 프로그램 상태(P3)에 대응하는 검증 전압(VR3)을 이용한 검증 동작을 수행하고, 이 후 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC2-FAIL)로 판단될 경우 제2 프로그램 상태(P2)에 대한 다음 프로그램 루프를 수행한다. 프로그램 루프(LOOP7)는 제7 프로그램 펄스(VP7)의 인가 동작, 검증 전압(VR2) 및 검증 전압(VR3)을 이용한 검증 동작을 수행하고, 이 후 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작 결과 페일(CSC2-FAIL)로 판단될 경우, 다음 프로그램 루프(LOOP8)에서 제8 프로그램 펄스(VP8)의 인가 동작, 검증 전압(VR2) 및 검증 전압(VR3)을 이용한 검증 동작을 수행하고, 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작 결과 페일(CSC1-FAIL)로 판단될 경우, 다음 프로그램 루프(LOOP9)에서 제9 프로그램 펄스(VP9)의 인가 동작, 검증 전압(VR2) 및 검증 전압(VR3)을 이용한 검증 동작을 수행하고, 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 제2 프로그램 상태(P2)에 대응하는 개별 상태 전류 센싱 동작 결과 패스(CSC2-PASS)로 판단될 경우, 제2 프로그램 상태(P2)로 프로그램할 메모리 셀들에 대응하는 프로그램 동작이 완료된 것으로 판단하고, 다음 프로그램 상태(예를 들어 제3 프로그램 상태(P3))에 대한 프로그램 루프들(LOOP10 내지 LOOP12)을 수행한다.
제3 프로그램 상태(P3)에 대한 프로그램 동작 시 프로그램 루프(LOOP10)는 제10 프로그램 펄스(VP10)의 인가 동작, 제3 검증 전압(VR3), 제4 프로그램 상태(P4)에 대응하는 제4 검증 전압(VR4) 및 제5 프로그램 상태(P5)에 대응하는 검증 전압(VR5)을 이용한 검증 동작을 수행하고, 이 후 제3 프로그램 상태(P3)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC3-FAIL)로 판단될 경우 제3 프로그램 상태(P3)에 대한 다음 프로그램 루프를 수행한다. 프로그램 루프(LOOP11)는 제11 프로그램 펄스(VP11)의 인가 동작, 제3 검증 전압(VR3), 제4 검증 전압(VR4) 및 제5 프로그램 상태(P5)에 대응하는 검증 전압(VR5)을 이용한 검증 동작을 수행하고, 이 후 제3 프로그램 상태(P3)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC3-FAIL)로 판단될 경우 제3 프로그램 상태(P3)에 대한 다음 프로그램 루프를 수행한다. 프로그램 루프(LOOP12)는 제12 프로그램 펄스(VP12)의 인가 동작, 제3 검증 전압(VR3), 제4 검증 전압(VR4) 및 제5 프로그램 상태(P5)에 대응하는 검증 전압(VR5)을 이용한 검증 동작을 수행하고, 이 후 제3 프로그램 상태(P3)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 패스(CSC3-PASS)로 판단될 경우 제3 프로그램 상태(P3)로 프로그램할 메모리 셀들에 대응하는 프로그램 동작이 완료된 것으로 판단하고, 다음 프로그램 상태(예를 들어 제4 프로그램 상태(P4))에 대한 프로그램 루프들을 수행한다.
제6 프로그램 상태(P6)에 대응하는 프로그램 루프(LOOP13)에서 제13 프로그램 펄스(VP13)의 인가 동작, 제6 프로그램 상태(P6)에 대응하는 검증 전압(VR6) 및 제7 프로그램 상태(P7)에 대응하는 검증 전압(VR7)을 이용한 검증 동작을 수행하고, 제6 프로그램 상태(P6)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 제6 프로그램 상태(P6)에 대응하는 개별 상태 전류 센싱 동작 결과 패스(CSC6-PASS)로 판단될 경우, 제6 프로그램 상태(P6)로 프로그램할 메모리 셀들에 대응하는 프로그램 동작이 완료된 것으로 판단하고, 다음 프로그램 상태(예를 들어 제7 프로그램 상태(P7))에 대한 프로그램 루프들(LOOP14 내지 LOOP16)을 수행한다.
제7 프로그램 상태(P7)에 대한 프로그램 동작 시 프로그램 루프(LOOP14)는 제14 프로그램 펄스(VP14)의 인가 동작, 검증 전압(VR7)을 이용한 검증 동작을 수행하고, 이 후 제7 프로그램 상태(P7)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC7-FAIL)로 판단될 경우 제7 프로그램 상태(P7)에 대한 다음 프로그램 루프를 수행한다. 프로그램 루프(LOOP15)는 제15 프로그램 펄스(VP15)의 인가 동작, 검증 전압(VR7)을 이용한 검증 동작을 수행하고, 이 후 제7 프로그램 상태(P7)에 대응하는 개별 상태 전류 센싱 동작을 수행한다. 개별 상태 전류 센싱 동작 결과 페일(CSC7-FAIL)로 판단될 경우 제7 프로그램 상태(P7)에 대한 다음 프로그램 루프를 수행한다. 프로그램 루프(LOOP16)는 제16 프로그램 펄스(VP16)의 인가 동작, 검증 전압(VR7)을 이용한 검증 동작을 수행하고, 이 후 제7 프로그램 상태(P7)에 대응하는 개별 상태 전류 센싱 동작을 수행한다.
상술한 복수의 프로그램 루프(LOOP1 내지 LOOP16)들을 포함하는 프로그램 동작 중 설정 프로그램 루프(예를 들어 LOOP13)부터 전체 상태 전류 센싱 동작(CSC-ALL)을 수행할 수 있다. 예를 들어 프로그램 루프(LOOP13)가 수행된 후, 제6 프로그램 상태(P6)에 대응하는 개별 상태 전류 센싱 동작을 수행하고, 전체 프로그램 상태(P1 내지 P7)에 대한 프로그램 동작이 완료되었는지를 판단하는 전체 상태 전류 센싱 동작(CSC-ALL)을 수행할 수 있다. 이 후의 프로그램 루프(LOOP14) 내지 마지막 프로그램 루프까지 각 프로그램 루프가 수행된 후 전체 상태 전류 센싱 동작(CSC-ALL)을 수행할 수 있다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 및 개별 전류 센싱 동작을 설명하기 위한 순서도이다.
도 1, 도 6 내지 도 10을 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 일실시 예에서는 복수의 메모리 셀들 각각을 다수의 프로그램 상태들(P1 내지 P7)로 프로그램하되, 다수의 프로그램 상태들(P1 내지P7) 각각에 대한 프로그램 동작을 순차적으로 수행하는 것을 일예로 설명하도록 한다.
단계(S1010)에서, 프로그램 동작의 수행을 위해 선택된 워드 라인에 프로그램 펄스를 인가하여 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압을 상승시킨다. 예를 들어 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1~PBm)은 외부로부터 수신된 프로그램할 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 따라 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨을 제어한다. 전압 생성부(150)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다. 프로그램 전압(Vpgm)은 도 8의 제1 프로그램 펄스(VP1) 일 수 있다. 어드레스 디코더(120)는 프로그램 전압(Vpgm)을 선택된 워드 라인에 인가하고, 패스 전압(Vpass)을 비 선택된 워드 라인들에 인가한다. 제1 프로그램 펄스(VP1)는 ISPP(Incremental Step Pulse Program)의 시작 프로그램 펄스이다.
단계(S1020)에서, 전압 생성부(150)는 검증 전압(Vverify) 및 패스 전압(Vpass)을 생성한다. 검증 전압(Vverify)은 도 8의 검증 전압(VR1) 일 수 있다. 어드레스 디코더(120)는 검증 전압(Vverify)을 선택된 워드 라인에 인가하고, 패스 전압(Vpass)을 비 선택된 워드 라인들에 인가한다. 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1~PBm)은 대응하는 비트 라인들(BL1 내지 BLm)의 전류량에 기초하여 검증 동작을 수행한다. 다수의 페이지 버퍼들(PB1~PBm)은 검증 동작 결과를 서브 래치부(134)에 검증 데이터로 하여 저장하고, 비트 라인 셋업 동작 구간에서 검증 데이터에 기초하여 대응하는 비트 라인을 프로그램 금지 전압 또는 프로그램 허용 전압으로 제어한다. 예를 들어, 서브 래치부(134)에 저장된 검증 데이터에 따라 비트 라인 제어부(131)는 대응하는 비트 라인과 연결된 메모리 셀이 프로그램 완료된 것으로 판단될 경우 대응하는 비트 라인에 프로그램 금지 전압을 인가하고, 대응하는 비트 라인과 연결된 메모리 셀이 프로그램 미완료된 것으로 판단될 경우 대응하는 비트 라인에 프로그램 허용 전압을 인가한다.
단계(S1030)에서, 전류 센싱 회로(160)는 제1 프로그램 상태에 대한 개별 상태 전류 센싱 동작을 수행한다. 예를 들어 페이지 버퍼들(PB1~PBm) 중 제1 프로그램 상태에 대응하는 프로그램할 데이터가 임시 저장된 페이지 버퍼들의 서브 래치부(134)에 저장된 검증 데이터의 값에 기초한 검증 데이터 비트(QS_BIT)를 이용하여 검증 전류 및 검증 전압을 생성하고, 생성된 검증 전압과 기준 전류에 의해 생성되는 기준 전압을 비교하여, 제1 프로그램 상태(P1)에 대응하는 프로그램 동작이 패스되었는지, 또는 페일되었는지 여부를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 생성하여 출력한다.
페이지 버퍼들(PB1~PBm) 중 제1 프로그램 상태에 대응하는 프로그램할 데이터가 임시 저장된 페이지 버퍼들은 프로그램 패스에 대응하는 검증 데이터가 래치될 경우, 다음 프로그램 루프에서 계속적으로 동일한 검증 데이터를 유지한다.
단계(S1040)에서, 제어 로직(140)은 전류 센싱 회로(160)로부터 패스 신호(PASS) 또는 페일 신호(FAIL)를 수신하여 제1 프로그램 상태(P1)에 대응하는 프로그램 동작의 패스 또는 페일 여부를 판단한다.
제어 로직(140)이 제1 프로그램 상태(P1)에 대응하는 프로그램 동작을 페일로 판단한 경우(페일), 단계(S1050)에서, 제어 로직(140)은 다음 프로그램 루프에서 사용할 프로그램 펄스를 설정한다. 예를 들어 제어 로직(140)은 직전의 프로그램 루프에서 사용된 프로그램 펄스보다 스텝 전압만큼 상승된 새로운 프로그램 펄스를 다음 프로그램 루프에서 사용될 프로그램 펄스로 설정할 수 있다. 이 후, 상술한 단계(S1010)부터 재수행한다.
제어 로직(140)이 제1 프로그램 상태(P1)에 대응하는 프로그램 동작을 패스로 판단한 경우(패스), 단계(S1060)에서, 제어 로직(140)은 다음 프로그램 상태(예를 들어 P2)에 대응하는 프로그램 루프에서 사용될 프로그램 펄스 및 다음 프로그램 상태(예를 들어 P2)에 대응하는 검증 전압을 설정한다.
단계(S1070)에서, 선택된 워드 라인에 새롭게 설정된 프로그램 펄스를 인가하여 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀들의 문턱 전압을 상승시킨다. 전압 생성부(150)는 새롭게 설정된 프로그램 펄스 및 패스 전압(Vpass)을 생성한다. 어드레스 디코더(120)는 전압 생성부(150)에서 생성된 프로그램 펄스를 선택된 워드 라인에 인가하고, 패스 전압(Vpass)을 비 선택된 워드 라인들에 인가한다.
단계(S1080)에서, 전압 생성부(150)는 새롭게 설정된 적어도 하나 이상의 검증 전압 및 패스 전압(Vpass)을 생성한다. 어드레스 디코더(120)는 검증 전압을 선택된 워드 라인에 인가하고, 패스 전압(Vpass)을 비 선택된 워드 라인들에 인가한다. 읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1~PBm)은 대응하는 비트 라인들(BL1 내지 BLm)의 전류량에 기초하여 검증 동작을 수행한다. 다수의 페이지 버퍼들(PB1~PBm)은 검증 동작 결과를 서브 래치부(134)에 검증 데이터로 하여 저장하고, 비트 라인 셋업 동작 구간에서 검증 데이터에 기초하여 대응하는 비트 라인을 프로그램 금지 전압 또는 프로그램 허용 전압으로 제어한다. 예를 들어, 서브 래치부(134)에 저장된 검증 데이터에 따라 비트 라인 제어부(131)는 대응하는 비트 라인과 연결된 메모리 셀이 프로그램 완료된 것으로 판단될 경우 대응하는 비트 라인에 프로그램 금지 전압을 인가하고, 대응하는 비트 라인과 연결된 메모리 셀이 프로그램 미완료된 것으로 판단될 경우 대응하는 비트 라인에 프로그램 허용 전압을 인가한다.
페이지 버퍼들(PB1~PBm) 중 다음 프로그램 상태에 대응하는 프로그램할 데이터가 임시 저장된 페이지 버퍼들은 프로그램 패스에 대응하는 검증 데이터가 래치될 경우, 다음 프로그램 루프에서 계속적으로 동일한 검증 데이터를 유지한다.
단계(S1090)에서, 전류 센싱 회로(160)는 다음 프로그램 상태(예를 들어 P2)에 대한 개별 상태 전류 센싱 동작을 수행한다. 예를 들어 페이지 버퍼들(PB1~PBm) 중 다음 프로그램 상태에 대응하는 프로그램할 데이터가 임시 저장된 페이지 버퍼들의 서브 래치부(134)에 저장된 검증 데이터의 값에 기초한 검증 데이터 비트(QS_BIT)를 이용하여 검증 전류 및 검증 전압을 생성하고, 생성된 검증 전압과 기준 전류에 의해 생성되는 기준 전압을 비교하여, 다음 프로그램 상태(예를 들어 P2)에 대응하는 프로그램 동작이 패스되었는지, 또는 페일되었는지 여부를 판단하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 생성하여 출력한다.
단계(S1100)에서, 제어 로직(140)은 전류 센싱 회로(160)로부터 패스 신호(PASS) 또는 페일 신호(FAIL)를 수신하여 다음 프로그램 상태(예를 들어 P2)에 대응하는 프로그램 동작의 패스 또는 페일 여부를 판단한다.
제어 로직(140)이 다음 프로그램 상태(예를 들어 P2)에 대응하는 프로그램 동작을 페일로 판단한 경우(페일), 단계(S1110)에서, 제어 로직(140)은 다음 프로그램 루프에서 사용할 프로그램 펄스를 설정한다. 예를 들어 제어 로직(140)은 직전의 프로그램 루프에서 사용된 프로그램 펄스보다 스텝 전압만큼 상승된 새로운 프로그램 펄스를 다음 프로그램 루프에서 사용될 프로그램 펄스로 설정할 수 있다. 이 후, 상술한 단계(S1070)부터 재수행한다.
제어 로직(140)이 다음 프로그램 상태(예를 들어 P2)에 대응하는 프로그램 동작을 패스로 판단한 경우(패스), 단계(S1120)에서 제어 로직(140)은 단계(S1090)에서 현재까지 수행된 개별 상태 전류 센싱 동작이 마지막 프로그램 상태(예를 들어 P7)에 대한 개별 상태 전류 센싱 동작인지 확인한다. 예를 들어 현재까지 마지막 프로그램 상태(예를 들어 P7)에 대한 개별 상태 전류 센싱 동작이 수행되지 않은 것으로 판단될 경우(아니오), 상술한 단계(S1060)부터 재수행한다. 예를 들어 현재까지 마지막 프로그램 상태(예를 들어 P7)에 대한 개별 상태 전류 센싱 동작이 수행된 것으로 판단될 경우(예) 프로그램 동작이 종료된다.
도 11은 도 9 및 도 10에 따른 반도체 메모리 장치의 프로그램 동작 중 전체 상태 전류 센싱 동작을 설명하기 위한 순서도이다.
도 11을 참조하여, 반도체 메모리 장치의 프로그램 동작 중 전체 상태 전류 센싱 동작을 설명하면 다음과 같다.
단계 S1210에서, 현재 수행된 프로그램 루프의 수행 횟수를 체크한다. 프로그램 루프는 도 1의 제어 로직(140)에 의해 카운트될 수 있다.
단계 S1220에서, 현재까지 수행된 프로그램 루프의 수행 횟수가 설정 수행 횟수 이상인지 판단한다.
상술한 단계 S1220에서, 현재까지 수행된 프로그램 루프의 수행 횟수가 설정 수행 횟수보다 작을 경우, 단계 S1230에서 다음 프로그램 루프를 수행하고 상술한 단계 S1210부터 재수행한다.
상술한 단계 S1220에서, 현재까지 수행된 프로그램 루프의 수행 횟수가 설정 수행 횟수와 같거나 클 경우, 단계 S1240에서 전체 상태 전류 센싱 동작을 수행한다. 예를 들어, 페이지 버퍼들(PB1 내지 PBm) 각각의 서브 래치부(134)는 복수의 프로그램 상태(P1 내지 P7) 중 하나의 프로그램 상태에 대응하는 검증 데이터를 계속적으로 래치하고 있으며, 전류 센싱 회로(160)는 페이지 버퍼들(PB1~PBm) 각각에 포함된 서브 래치부(134)에 저장된 검증 데이터의 값에 기초한 검증 데이터 비트(QS_BIT)를 이용하여 검증 전류 및 검증 전압을 생성하고, 생성된 검증 전압과 기준 전류에 의해 생성되는 기준 전압을 비교하여, 전체 타겟 프로그램 상태(P1 내지 P7)에 대응하는 프로그램 동작이 패스되었는지, 또는 전체 타겟 프로그램 상태(P1 내지 P7)에 대응하는 프로그램 동작이 패스되었는지 여부를 판단할 수 있다. 예를 들어, 전체 상태 전류 센싱 동작 시 복수의 프로그램 상태들로 프로그램될 n개의 메모리 셀들(예를 들어 하나의 페이지에 포함된 메모리 셀들) 중 프로그램 페일로 판단된 메모리 셀들의 수가 설정 수 이하일 경우, 전체 프로그램 상태에 대한 프로그램 동작이 패스된 것으로 판단하여 패스 신호(PASS)를 출력할 수 있다. 반면, 전류 센싱 회로(160)는 전체 상태 전류 센싱 동작 시 전체 프로그램 상태로 프로그램될 n개의 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 설정 수보다 많을 경우, 전체 프로그램 상태에 대한 프로그램 동작이 페일된 것으로 판단하여 페일 신호(FAIL)를 출력할 수 있다.
단계(S1250)에서, 제어 로직(140)은 전류 센싱 회로(160)로부터 패스 신호(PASS) 또는 페일 신호(FAIL)를 수신하여 전체 프로그램 상태에 대응하는 검증 동작의 패스 또는 페일 여부를 판단한다. 예를 들어 전류 센싱 회로(160)로부터 페일 신호(FAIL)를 수신한 경우(페일), 상술한 단계 S1230부터 재수행한다. 전류 센싱 회로(160)로부터 패스 신호(PASS)를 수신한 경우(패스) 프로그램 동작을 종료한다.
본 발명의 실시 예에서는 단계(S1240)에서 프로그램 펄스를 선택된 워드 라인에 인가하기 이전에 페이지 버퍼들(PB1 내지 PBm) 중 프로그램 페일에 대응하는 검증 데이터를 저장하고 있는 페이지 버퍼들의 비트 라인 셋업 동작의 동작 구간과 전류 센싱 회로(160)의 전체 상태 전류 센싱 동작의 동작 구간을 중첩시켜 수행할 수 있다. 이를 후술하는 도 12를 통해 자세하게 설명하도록 한다.
도 12는 비트 라인 셋업 동작과 전체 전류 센싱 동작의 동작 시간 중첩을 설명하기 위한 도면이다.
도 8, 도 10 내지 도 12를 참조하면, 프로그램 루프(LOOP14)에서 제7 프로그램 상태(P7)로 프로그램하기 위하여 페이지 버퍼들(PB1 내지 PBm)은 대응하는 비트 라인들에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 비트 라인 셋업 동작을 수행하고, 설정된 프로그램 펄스를 인가하는 프로그램 펄스 인가 동작을 수행한다. 이 후, 제7 프로그램 상태에 대응하는 검증 전압(VR7)을 이용한 검증 동작을 수행한다.
이 후, 단계(S1090)에서 제7 프로그램 상태(P7)에 대응하는 개별 상태 전류 센싱 동작(CSC7)을 수행한다. 개별 상태 전류 센싱 동작(CSC7)은 검증 동작과 동작 구간이 일부 중첩될 수 있다.
개별 상태 전류 센싱 동작이 종료되면, 단계(S1240)에서 전체 상태 전류 센싱 동작(CSC-ALL)을 수행한다.
전체 상태 전류 센싱 동작(CSC-ALL)을 수행하는 구간에서 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)을 제어하여 다음 프로그램 루프(LOOP15)에 대응하는 비트 라인 셋업 동작을 수행할 수 있다. 프로그램 루프(LOOP15)는 추가 프로그램 동작일 수 있다. 예를 들어 프로그램 루프(LOOP15)에서 페이지 버퍼들(PB1 내지 PBm)은 서브 래치부(134)에 저장된 검증 데이터에 기초하여 대응하는 비트 라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 비트 라인 셋업 동작을 수행하되, 비트 라인 셋업 동작의 동작 구간과 전류 센싱 회로(160)의 전체 상태 전류 센싱 동작(CSC-ALL)의 일부 또는 전체 동작 구간에 서로 중첩될 수 있다.
이 후, 제어 로직(140)은 주변 회로를 제어하여 선택된 워드 라인에 프로그램 전압을 인가한 후, 메모리 셀들에 대한 검증 동작을 수행할 수 있다. 이 후 전류 센싱 회로(160)는 전체 상태 전류 센싱 동작(CSC-ALL)을 수행한다. 전체 상태 전류 센싱 동작(CSC-ALL)을 수행하는 구간에서 제어 로직(140)은 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1 내지 PBm)을 제어하여 다음 프로그램 루프(LOOP16)에 대응하는 비트 라인 셋업 동작을 수행할 수 있다. 프로그램 루프(LOOP16)는 추가 프로그램 동작일 수 있다.
상술한 바와 같이 본원 발명의 실시 예에서는 마지막 개별 상태 전류 센싱 동작을 수행한 후, 전체 상태 전류 센싱 동작의 동작 구간과 비트 라인 셋업 동작의 일부 구간 또는 전체 구간을 중첩시킬 수 있다. 이로 인하여 반도체 메모리 장치의 프로그램 동작 시간을 감소시킬 수 있다.
도 13은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 프로그램 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 14에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150: 전압 생성부
160: 전류 센싱 회로

Claims (19)

  1. 다수의 프로그램 상태들로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대하여 프로그램 동작을 수행하기 위한 주변 회로;
    상기 메모리 셀들 중 선택된 메모리 셀들에 대하여 개별 상태 전류 센싱 동작 및 전체 상태 전류 센싱 동작을 수행하여 상기 다수의 프로그램 상태들 각각의 프로그램 동작 결과를 판단하는 전류 센싱 회로; 및
    상기 전체 상태 전류 센싱 동작의 동작 구간과 상기 프로그램 동작 중 비트 라인 셋업 동작의 동작 구간이 중첩되도록 상기 주변 회로 및 상기 전류 센싱 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 다수의 프로그램 루프들로 구성된 상기 프로그램 동작을 수행하며, 상기 다수의 프로그램 루프들 각각은 상기 비트 라인 셋업 동작, 프로그램 펄스 인가 동작, 검증 동작을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로는 상기 프로그램 동작 중 상기 비트 라인 셋업 동작 시 프로그램할 데이터에 따라 상기 메모리 셀 어레이의 비트 라인들에 프로그램 금지 전압을 인가하거나 프로그램 허용 전압을 인가하는 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 검증 동작 시 상기 선택된 메모리 셀들에 대응하는 검증 데이터를 래치하며, 상기 검증 동작 후 수행되는 상기 비트 라인 셋업 동작 시 상기 검증 데이터에 기초하여 상기 비트 라인들에 상기 프로그램 금지 전압을 인가하거나 상기 프로그램 허용 전압을 인가하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 검증 동작 후 래치된 상기 검증 데이터에 기초하여 검증 데이터 비트를 생성하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 전류 센싱 회로는 상기 다수의 프로그램 루프들 각각의 상기 검증 동작 후 상기 검증 데이터 비트에 기초하여 상기 개별 상태 전류 센싱 동작을 수행하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전류 센싱 회로는 상기 개별 상태 전류 센싱 동작 시 상기 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램될 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 제1 설정 수 이하일 경우 상기 어느 하나의 프로그램 상태에 대한 상기 프로그램 동작이 패스된 것으로 판단하고, 상기 프로그램 페일로 판단된 상기 메모리 셀들의 수가 상기 제1 설정 수보다 많을 경우 상기 어느 하나의 프로그램 상태에 대한 상기 프로그램 동작이 페일된 것으로 판단하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 전류 센싱 회로는 상기 프로그램 루프가 설정 횟수 이상 수행된 경우 상기 전체 상태 전류 센싱 동작을 수행하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전류 센싱 회로는 상기 전체 상태 전류 센싱 동작 시 상기 선택된 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 제2 설정 수 이하일 경우 상기 선택된 메모리 셀들에 대한 상기 프로그램 동작이 패스된 것으로 판단하고, 상기 프로그램 페일로 판단된 상기 메모리 셀들의 수가 상기 제2 설정 수보다 많을 경우 상기 선택된 메모리 셀들에 대한 상기 프로그램 동작이 페일된 것으로 판단하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 전체 상태 전류 센싱 동작 결과 상기 페일로 판단될 경우, 상기 선택된 메모리 셀들에 대하여 상기 비트 라인 셋업 동작, 상기 프로그램 펄스 인가 동작 및 상기 검증 동작을 포함하는 새로운 프로그램 루프를 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 로직은 상기 전체 상태 전류 센싱 동작의 상기 동작 구간과 상기 새로운 프로그램 루프의 상기 비트 라인 셋업 동작의 상기 동작 구간이 서로 중첩되도록 상기 주변 회로 및 상기 전류 센싱 회로를 제어하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 전류 센싱 회로는 상기 새로운 프로그램 루프가 수행된 후 상기 전체 상태 전류 센싱 동작을 재수행하는 반도체 메모리 장치.
  13. 다수의 프로그램 상태들 중 제1 프로그램 상태에 대응하는 제1 프로그램 동작을 수행하는 단계;
    상기 제1 프로그램 동작에 대응하는 제1 개별 전류 센싱 동작을 수행하여 상기 제1 프로그램 동작의 패스 여부를 판단하는 단계;
    상기 제1 개별 전류 센싱 동작 결과에 기초하여 상기 제1 프로그램 상태보다 문턱 전압 분포가 높은 제2 프로그램 상태에 대응하는 제2 프로그램 동작을 수행하는 단계;
    상기 제2 프로그램 동작에 대응하는 제2 개별 전류 센싱 동작을 수행하여 상기 제2 프로그램 동작의 패스 여부를 판단하는 단계;
    전체 상태 전류 센싱 동작을 수행하는 단계; 및
    상기 전체 상태 전류 센싱 동작 결과 페일로 판단될 경우, 추가 프로그램 동작을 수행한 후 상기 전체 상태 전류 센싱 동작을 수행하는 단계부터 재수행하는 단계를 포함하며,
    상기 전체 상태 전류 센싱 동작과 상기 추가 프로그램 동작의 동작 구간은 일부 중첩되는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제1 프로그램 동작, 상기 제2 프로그램 동작 및 상기 추가 프로그램 동작 각각은 비트 라인 셋업 동작, 프로그램 펄스 인가 동작, 및 검증 동작을 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 전체 상태 전류 센싱 동작과 상기 추가 프로그램 동작의 상기 비트 라인 셋업 동작의 동작 구간은 중첩되는 반도체 메모리 장치의 동작 방법.
  16. 제 13 항에 있어서,
    상기 제1 개별 상태 전류 센싱 동작 시 상기 제1 프로그램 상태로 프로그램될 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 제1 설정 수 이하일 경우 상기 제1 프로그램 동작은 패스된 것으로 판단하고, 상기 프로그램 페일로 판단된 메모리 셀들의 수가 상기 제1 설정 수보다 많을 경우 상기 제1 프로그램 동작이 페일된 것으로 판단하는 반도체 메모리 장치의 동작 방법.
  17. 제 13 항에 있어서,
    상기 제2 개별 상태 전류 센싱 동작 시 상기 제2 프로그램 상태로 프로그램될 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 제2 설정 수 이하일 경우 상기 제2 프로그램 동작은 패스된 것으로 판단하고, 상기 프로그램 페일로 판단된 메모리 셀들의 수가 상기 제2 설정 수보다 많을 경우 상기 제2 프로그램 동작이 페일된 것으로 판단하는 반도체 메모리 장치의 동작 방법.
  18. 제 13 항에 있어서,
    상기 전체 상태 전류 센싱 동작 시 상기 제1 프로그램 상태 및 상기 제2 프로그램 상태로 프로그램될 전체 메모리 셀들 중 프로그램 페일로 판단된 메모리 셀들의 수가 제3 설정 수 이하일 경우 상기 전체 메모리 셀들의 프로그램 동작은 패스된 것으로 판단하고, 상기 프로그램 페일로 판단된 메모리 셀들의 수가 상기 제3 설정 수보다 많을 경우 상기 전체 메모리 셀들의 프로그램 동작이 페일된 것으로 판단하는 반도체 메모리 장치의 동작 방법.
  19. 제 14 항에 있어서,
    상기 전체 상태 전류 센싱 동작은 상기 비트 라인 셋업 동작, 상기 프로그램 펄스 인가 동작, 및 상기 검증 동작을 포함하는 프로그램 루프가 설정 횟수 이상 수행된 경우 수행되는 반도체 메모리 장치의 동작 방법.
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