CN114067886A - 半导体存储器装置和操作该半导体存储器装置的方法 - Google Patents

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Abstract

本文提供了一种半导体存储器装置和操作该半导体存储器装置的方法。该半导体存储器装置包括：存储器单元阵列，其包括要编程为多个编程状态的多个存储器单元；外围电路，其被配置为对所述多个存储器单元当中的所选存储器单元执行编程操作；电流感测电路，其被配置为对所述多个存储器单元当中的所选存储器单元执行个体状态电流感测操作和总体状态电流感测操作，并且确定针对所述多个编程状态中的每一个的编程操作的结果；以及控制逻辑，其被配置为控制外围电路和电流感测电路，使得总体状态电流感测操作的操作时段与编程操作的位线设置操作的操作时段至少部分地交叠。

Description

半导体存储器装置和操作该半导体存储器装置的方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置和操作该半导体存储器装置的方法。
背景技术
最近，计算机环境的范式已转变为普适计算，以使得计算机系统可随时随地使用。由此，诸如移动电话、数字相机和笔记本计算机的便携式电子装置的使用已快速增加。通常，这些便携式电子装置使用采用半导体存储器装置的存储器系统，换言之，使用数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用半导体存储器装置的数据存储装置的优点在于，由于不存在机械驱动组件，所以稳定性和耐久性优异，信息存取速度增加，并且功耗降低。作为具有这些优点的存储器系统而提出的数据存储装置的示例可包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。
尽管读和写速度相对低，但是即使当供电中断时，非易失性存储器装置也可保持存储在其中的数据。因此，当需要存储不管供电如何均必须维持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型存储器和NAND型存储器。
发明内容
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括要编程为多个编程状态的多个存储器单元；外围电路，其被配置为对所述多个存储器单元当中的所选存储器单元执行编程操作；电流感测电路，其被配置为对所述多个存储器单元当中的所选存储器单元执行个体状态电流感测操作和总体状态电流感测操作，并且确定针对所述多个编程状态中的每一个的编程操作的结果；以及控制逻辑，其被配置为控制外围电路和电流感测电路，使得总体状态电流感测操作的操作时段与编程操作的位线设置操作的操作时段至少部分地交叠。
本公开的实施方式可提供一种操作半导体存储器装置的方法，该方法包括以下步骤：执行与多个编程状态中的第一编程状态对应的第一编程操作；执行与第一编程操作对应的第一个体状态电流感测操作，并且确定第一编程操作是否已通过；基于第一个体状态电流感测操作的结果，执行与具有比第一编程状态的阈值电压分布高的阈值电压分布的第二编程状态对应的第二编程操作；执行与第二编程操作对应的第二个体状态电流感测操作，并且确定第二编程操作是否已通过；执行总体状态电流感测操作；以及当总体状态电流感测操作的结果指示失败时，执行附加编程操作，然后从总体状态电流感测操作重新执行该处理。总体状态电流感测操作的操作时段和附加编程操作的操作时段可彼此至少部分地交叠。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出根据本公开的实施方式的图1的存储器单元阵列的图。
图3是示出根据本公开的实施方式的图2的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
图4是示出根据本公开的实施方式的图2的存储块BLK1至BLKz中的任一个存储块BLKb的电路图。
图5是示出根据本公开的实施方式的图1的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLKc的电路图。
图6是用于描述图1的页缓冲器的电路图。
图7是示出三级单元的编程状态的曲线图。
图8是用于描述根据本公开的实施方式的基于个体状态电流感测操作和总体状态电流感测操作的编程操作的图。
图9和图10是用于描述根据本公开的实施方式的半导体存储器装置的编程操作和个体状态电流感测操作的流程图。
图11是用于描述根据图9和图10的实施方式的半导体存储器装置的编程操作的总体状态电流感测操作的流程图。
图12是用于描述位线设置操作和总体电流感测操作的操作时间交叠的图。
图13是示出包括图1的半导体存储器装置的存储器系统的实施方式的框图。
图14是示出图13的存储器系统的应用的示例的框图。
图15是示出包括参照图14所示的存储器系统的计算系统的框图。
具体实施方式
本说明书或申请中引入的本公开的实施方式中的特定结构或功能描述仅用于描述本公开的实施方式。描述不应被解释为限于本说明书或申请中描述的实施方式。
本公开的各种实施方式可涉及一种能够减少编程操作时间的半导体存储器装置和操作该半导体存储器装置的方法。
图1是示出根据本公开的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140、电压发生器150和电流感测电路160。控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WL联接到地址解码器120。存储块BLK1至BLKz可通过位线BL1至BLm联接到读/写电路130。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，存储器单元可以是非易失性存储器单元并且由具有垂直沟道结构的非易失性存储器单元形成。存储器单元阵列110可由具有二维结构的存储器单元阵列形成。在实施方式中，存储器单元阵列110可由具有三维结构的存储器单元阵列形成。包括在存储器单元阵列中的各个存储器单元可存储至少一比特的数据。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是可存储1比特数据的单级单元(SLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是可存储2比特数据的多级单元(MLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储3比特数据的三级单元(TLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储4比特数据的四级单元(QLC)。在各种实施方式中，存储器单元阵列110可包括多个存储器单元，各个存储器单元可存储5比特或更多比特的数据。
地址解码器120可通过字线WL联接到存储器单元阵列110。地址解码器120可在控制逻辑140的控制下操作。地址解码器120可通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120可将所接收的地址当中的块地址解码。地址解码器120可基于所解码的块地址来选择至少一个存储块。此外，在编程操作的编程脉冲施加操作期间，地址解码器120可将从电压发生器150生成的编程电压Vpgm施加到所选存储块的所选字线，并且将通过电压Vpass施加到其它未选字线。在编程验证操作期间，地址解码器120可将从电压发生器150生成的验证电压Vverify施加到所选存储块的所选字线，并且将通过电压Vpass施加到其它未选字线。在读操作的读电压施加操作期间，地址解码器120可将从电压发生器150生成的读电压Vread施加到所选存储块的所选字线，并且将通过电压Vpass施加到其它未选字线。
地址解码器120可将所接收的地址当中的列地址解码。地址解码器120可将解码的列地址发送到读/写电路130。
半导体存储器装置100的编程操作和读操作可基于页来执行。在对编程操作或读操作的请求中接收的地址可包括块地址、行地址和列地址。地址解码器120可基于块地址和行地址来选择一个存储块和一条字线。列地址可由地址解码器120解码并提供给读/写电路130。在本说明书中，联接到一条字线的存储器单元可被指定为一个“物理页”。
读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130可在存储器单元阵列110的读操作期间作为读电路操作，在写操作期间作为写电路操作。页缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。
页缓冲器PB1至PBm中的每一个可暂时存储从外部装置接收并且在编程操作期间要编程的数据DATA，并且基于暂时存储的数据DATA来控制位线BL1至BLm中的对应一条的电位电平。
在编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可连续地向联接到存储器单元的位线供应感测电流，并且各个页缓冲器可通过感测节点根据对应存储器单元的编程状态感测流过的电流的量的改变并且将其作为感测数据锁存。页缓冲器PB1至PBm可使用暂时存储的要编程的数据DATA和锁存的感测数据来生成验证数据比特QS_BIT。
读/写电路130可响应于从控制逻辑140输出的页缓冲器控制信号而操作。
控制逻辑140可联接到地址解码器120、读/写电路130、电压发生器150和电流感测电路160。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL而控制半导体存储器装置100的总体操作。
控制逻辑140可在编程操作期间控制外围电路将多个存储器单元依次编程为多个编程状态，并且控制电流感测电路160执行与一个目标编程状态对应的编程循环，然后针对特定目标编程状态执行个体状态电流感测操作。此外，控制逻辑140可对在编程操作期间已执行编程循环的次数进行计数，并且当已执行编程循环的次数是设定计数或更多时，控制电流感测电路160针对总体目标编程状态执行总体状态电流感测操作。
响应于从电流感测电路160接收的通过信号PASS或失败信号FAIL，控制逻辑140可确定针对特定目标编程状态或总体目标编程状态的编程操作通过还是失败。
根据本公开的实施方式的控制逻辑140可控制电流感测电路160和读/写电路130，使得在编程操作期间，页缓冲器的位线设置操作与要被执行以确定针对所有编程状态的编程操作是否均已通过的总体状态电流感测操作彼此交叠。
响应于从控制逻辑140输出的控制信号，电压发生器150可在编程操作的编程脉冲施加操作期间生成编程电压Vpgm和通过电压Vpass，并且在编程操作的编程验证操作期间生成验证电压Vverify和通过电压Vpass。此外，电压发生器150可在读操作期间生成读电压Vread和通过电压Vpass。
电流感测电路160可在电流感测操作期间响应于从控制逻辑140接收的使能比特VRY_BIT<#>而生成基准电流，并且基于基准电流来生成基准电压。电流感测电路160可基于从包括在读/写电路130中的页缓冲器PB1至PBm接收的验证数据比特QS_BIT来生成验证电流，并且基于验证电流来生成验证电压。电流感测电路160可比较基准电压和验证电压并且输出通过信号PASS或失败信号FAIL。
例如，电流感测电路160可在个体状态电流感测操作或总体状态电流感测操作期间基于包括在页缓冲器PB1至PBm中的每一个中的子锁存电路中所存储的验证数据的值来使用验证数据比特QS_BIT生成验证电流和验证电压，将所生成的验证电压与基于基准电流生成的基准电压进行比较，并且确定是否与特定目标编程状态对应的编程操作已通过或者与总体目标编程状态对应的编程操作已通过。
例如，当在个体状态电流感测操作期间，要编程为特定编程状态的m个存储器单元当中的编程失败的存储器单元的数量是预设数量或更少时，电流感测电路160可确定针对特定编程状态的编程操作已通过，并且输出通过信号PASS。当在个体状态电流感测操作期间，要编程为特定编程状态的m个存储器单元当中的编程失败的存储器单元的数量大于预设数量时，电流感测电路160可确定针对特定编程状态的编程操作已失败，并且输出失败信号FAIL。
此外，当在总体状态电流感测操作期间，要编程为多个编程状态的n个存储器单元当中的(例如，包括在一个页中的存储器单元当中的)编程失败的存储器单元的数量是预设数量或更少时，电流感测电路160可确定针对总体编程状态的编程操作已通过，并且输出通过信号PASS。当在总体状态电流感测操作期间，要编程为总体编程状态的n个存储器单元当中的编程失败的存储器单元的数量大于预设数量时，电流感测电路160可确定针对总体编程状态的编程操作已失败，并且输出失败信号FAIL。
地址解码器120、读/写电路130和电压发生器150可用作对存储器单元阵列110执行读操作、编程操作或擦除操作的“外围电路”。外围电路可在控制逻辑140的控制下对存储器单元阵列110执行读操作、编程操作或擦除操作。
图2是示出根据本公开的实施方式的图1的存储器单元阵列110的图。
参照图2，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维结构。各个存储块可包括层叠在基板上的多个存储器单元。存储器单元布置在+X方向、+Y方向和+Z方向上。将参照图3和图4描述各个存储块的结构。
图3是示出根据本公开的实施方式的图2的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
参照图3，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形状。在存储块BLKa中，m个单元串可布置在行方向(即，+X方向)上。在图3中，示出两个单元串布置在列方向(即，+Y方向)上。然而，仅为了描述方便而进行该例示，并且将理解，三个或更多个单元串可布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可分别具有类似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，布置在不同行的单元串的源极选择晶体管联接到不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在与+Z方向相反的方向上，并且串联联接在源极选择晶体管SST与管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
单元串的管式晶体管PT的各个栅极联接到管线PL。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到同一字线的存储器单元形成单个页。例如，第一行中的单元串CS11至CS1m当中的联接到第一字线WL1的存储器单元形成单个页。第二行中的单元串CS21至CS2m当中的联接到第一字线WL1的存储器单元形成另一单个页。当漏极选择线DSL1和DSL2中的任一条被选择时，布置在单行方向上的对应单元串可被选择。当字线WL1至WLn中的任一条被选择时，可从所选单元串当中选择对应单个页。
在实施方式中，可代替第一位线BL1至第m位线BLm提供偶数位线和奇数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的第偶数个单元串可联接到各条偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的第奇数个单元串可联接到各条奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。例如，可提供至少一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，存储块BLKa的操作可靠性可增加，然而存储块BLKa的尺寸可增加。随着虚设存储器单元的数量减小，存储块BLKa的尺寸可减小，但存储块BLKa的操作可靠性可降低。
为了高效地控制至少一个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行对存储块BLKa的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。在执行编程操作之后执行擦除操作的情况下，通过控制要施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
图4是示出根据本公开的实施方式的图2的存储块BLK1至BLKz中的任一个存储块BLKb的电路图。
参照图4，存储块BLKb可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个在+Z方向上延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，它们层叠在设置在存储块BLK1’的下部的基板(未示出)上。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行的单元串CS11’至CS1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行的单元串CS21’至CS2m’的源极选择晶体管可联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，除了从各个单元串排除管式晶体管PT之外，图4的存储块BLKb可具有与图3的存储块BLKa相似的等效电路。
在实施方式中，可代替第一位线BL1至第m位线BLm提供偶数位线和奇数位线。布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的第偶数个单元串可联接到各条偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的第奇数个单元串可联接到各条奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。例如，可提供至少一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可提供至少一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，存储块BLKb的操作可靠性可增加，然而存储块BLKb的尺寸可增大。随着虚设存储器单元的数量减少，存储块BLKb的尺寸可减小，但存储块BLKb的操作可靠性可降低。
为了高效地控制至少一个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可对全部或一些虚设存储器单元执行编程操作。在执行编程操作之后执行擦除操作的情况下，通过控制要施加到联接到各个虚设存储器单元的虚设字线的电压，虚设存储器单元可具有所需阈值电压。
图5是示出根据本公开的实施方式的图1的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLKc的电路图。
参照图5，存储块BLKc可包括多个单元串CS1至CSm。这多个单元串CS1至CSm可分别联接到多条位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST和存储器单元MC1至MCn可分别具有相似的结构。在实施方式中，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。
联接到同一字线的存储器单元可形成单个页。可通过选择漏极选择线DSL来选择单元串CS1至CSm。当字线WL1至WLn中的任一条被选择时，可从所选单元串当中选择对应单个页。
在实施方式中，可代替第一位线BL1至第m位线BLm提供偶数位线和奇数位线。单元串CS1至CSm中的第偶数个单元串可联接到各条偶数位线，第奇数个单元串可联接到各条奇数位线。
如上所述，联接到一条字线的存储器单元可形成一个物理页。在图5的实施方式中，在属于存储块BLKc的存储器单元当中，联接到多条字线WL1至WLn中的任一条字线的m个存储器单元可形成一个物理页。
如图2至图4所示，半导体存储器装置100的存储器单元阵列110可具有三维结构，但是如图5所示，存储器单元阵列110可具有二维结构。
图6是用于描述图1的页缓冲器的电路图。
图1的页缓冲器PB1至PBm中的每一个可具有相似的结构，并且为了说明，将描述页缓冲器PB1作为代表性示例。
参照图6，页缓冲器PB1可包括位线控制器131、位线放电器132、感测节点预充电器133、子锁存电路134和主锁存电路135。
在编程操作的位线设置操作期间，位线控制器131可基于子锁存电路134的节点QS的电位来将位线BL1的电位电平控制为编程使能电平或编程禁止电平。此外，在读操作或验证操作的感测操作期间，位线控制器131可基于根据联接到位线BL1的存储器单元的编程状态而变化的位线BL1的电流量来控制感测节点SO的电位电平。
位线控制器131可包括多个NMOS晶体管N1和N3至N6以及多个PMOS晶体管P1和P2。
NMOS晶体管N1可联接在位线BL1与节点ND1之间并且响应于页缓冲器选择信号PBSEL而将位线BL1和节点ND1电联接。
NMOS晶体管N3可联接在节点ND1与公共感测节点CSO之间并且响应于页缓冲器感测信号PB_SENSE而将节点ND1和公共感测节点CSO电联接。
PMOS晶体管P1和PMOS晶体管P2可串联联接在电源电压VDD与感测节点SO之间，并且可分别响应于子锁存电路134的节点QS的电位和预充电信号SA_PRECH_N而导通。
NMOS晶体管N4可联接在公共感测节点CSO与PMOS晶体管P1和PMOS晶体管P2之间的节点之间，并且响应于控制信号SA_CSOC而将通过PMOS晶体管P1供应的电源电压VDD供应给公共感测节点CSO。
NMOS晶体管N5可联接在感测节点SO与公共感测节点CSO之间，并且响应于传输信号TRANSO而将感测节点SO和公共感测节点CSO电联接。
NMOS晶体管N6可联接在公共感测节点CSO与子锁存电路134的节点ND2之间，并且响应于放电信号SA_DISCH而将公共感测节点CSO和节点ND2电联接。
下面将描述在位线设置操作期间位线控制器131的操作。
PMOS晶体管P1可基于子锁存电路134的节点QS的电位而导通或截止。可基于要编程的数据或在验证操作之后感测的验证数据来控制节点QS的电位。例如，在锁存到子锁存电路134并且要编程的数据对应于擦除状态，或者作为验证操作的结果与编程通过条件对应的验证数据被锁存到子锁存电路134的情况下，节点QS可具有逻辑高电平，并且PMOS晶体管P1可响应于节点QS的电位而截止。另一方面，在锁存到子锁存电路134并且要编程的数据对应于多个编程状态中的任一个，或者作为验证操作的结果与编程失败条件对应的验证数据被锁存到子锁存电路134的情况下，节点QS可具有逻辑低电平，并且PMOS晶体管P1可响应于节点QS的电位而导通。
NMOS晶体管N4可响应于控制信号SA_CSOC而导通。NMOS晶体管N3可响应于页缓冲器感测信号PB_SENSE而导通。NMOS晶体管N1可响应于页缓冲器选择信号PBSEL而导通。因此，可基于子锁存电路134的节点QS的电位将位线BL1控制为编程使能电平(例如，接地电压电平)或编程禁止电平(例如，电源电压电平)。
下面将描述在感测操作期间位线控制器131的操作。
响应于设定为逻辑低电平的子锁存电路134的节点QS和具有逻辑低电平的预充电信号SA_PRECH_N，PMOS晶体管P1和PMOS晶体管P2可将感测节点SO预充电至电源电压VDD的电平。
NMOS晶体管N4可响应于控制信号SA_CSOC而导通。NMOS晶体管N5可响应于具有逻辑高电平的传输信号TRANSO而导通。公共感测节点CSO可被预充电至预定电平VDD-Vth。本文中关于参数使用的词语“预定”(例如，预定电平)意指在处理或算法中使用参数之前确定参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但是在处理或算法中使用参数之前确定参数的值。
此后，可从预充电信号SA_PRECH_N转变为逻辑高电平的时间点到传输信号TRANSO转变为逻辑低电平的时间点执行评估操作。PMOS晶体管P2可响应于已转变为逻辑高电平的预充电信号SA_PRECH_N而截止，并且已施加到感测节点SO的电源电压VDD可被中断。感测节点SO和公共感测节点CSO的电位电平可根据与位线BL1联接的存储器单元的编程状态而变化。例如，在存储器单元的阈值电压高于在读操作或验证操作期间要施加到存储器单元的字线的读电压或验证电压的编程状态的情况下，电流不流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可保持在预充电电平。另一方面，在存储器单元的阈值电压低于在读操作或验证操作期间要施加到存储器单元的字线的读电压或验证电压的编程状态的情况下，电流流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可从预充电状态降低放电电平(例如，SA_CSOC-Vth)。
位线放电器132可联接到位线控制器131的节点ND1并且对位线BL1的电位电平进行放电。
位线放电器132可包括联接在节点ND1与接地电压VSS之间的NMOS晶体管N2。NMOS晶体管N2可响应于位线放电信号BL_DIS而将接地电压VSS施加到节点ND1。
感测节点预充电器133可联接在感测节点SO与电源电压VDD之间并且将感测节点SO预充电至电源电压VDD的电平。
感测节点预充电器133可包括PMOS晶体管P3。PMOS晶体管P3可响应于感测节点预充电信号PRECHSO_N而将电源电压VDD施加到感测节点SO。
子锁存电路134可包括多个NMOS晶体管N7至N11以及反相器IV1和IV2。
反相器IV1和IV2可反并联联接在节点QS与节点QS_N之间并且形成锁存器。
NMOS晶体管N7和NMOS晶体管N8可串联联接在感测节点SO与接地电压VSS之间。NMOS晶体管N7可响应于传输信号TRANS而导通。NMOS晶体管N8可根据节点QS的电位电平而导通或截止。
NMOS晶体管N9可联接在节点QS与节点ND3之间，并且响应于重置信号SRST而将节点QS与节点ND3电联接。NMOS晶体管N10可联接在节点QS_N与节点ND3之间并且响应于设定信号SSET而将节点QS_N与节点ND3电联接。NMOS晶体管N11可联接在节点ND3与接地电压VSS之间，并且根据感测节点SO的电位而导通以将节点ND3与接地电压VSS电联接。例如，在感测节点SO被预充电至高电平时具有逻辑高电平的重置信号SRST被施加到NMOS晶体管N9的情况下，节点QS和节点QS_N可分别被初始化为逻辑低电平和逻辑高电平。此外，在感测节点SO被预充电至高电平时具有逻辑高电平的设定信号SSET被施加到NMOS晶体管N10的情况下，节点QS和节点QS_N可分别被设定为逻辑高电平和逻辑低电平。
在编程操作的验证操作期间，子锁存电路134可锁存验证数据。例如，在验证操作期间，如果位线控制器131改变了感测节点SO的电位电平，则子锁存电路134可基于感测节点SO的电位电平来生成验证数据并且锁存验证数据。例如，如果联接到位线BL1的目标存储器单元的阈值电压低于验证电压，则目标存储器单元可导通，以使得感测节点SO的电位电平可被放电。如果联接到位线BL1的目标存储器单元的阈值电压高于验证电压，则目标存储器单元可截止，以使得感测节点SO的电位电平可保持在预充电电平(电源电压电平)。NMOS晶体管N9可响应于重置信号SRST而导通，并且NMOS晶体管N11可基于感测节点SO的电位电平而截止或导通，以使得子锁存电路134可锁存验证数据。例如，在子锁存电路134锁存作为验证操作的结果与失败条件对应的验证数据的情况下，节点QS可具有逻辑高电平。在子锁存电路134锁存作为验证操作的结果与通过条件对应的验证数据的情况下，节点QS可具有逻辑低电平。
在验证操作之后的电流感测操作期间，子锁存电路134可将锁存的验证数据发送到感测节点SO。在电流感测操作期间，由多个页缓冲器PB1至PBm中的每一个发送到感测节点SO的验证数据可作为图1的验证数据比特QS_BIT被发送到电流感测电路160。
主锁存电路135可包括多个NMOS晶体管N12至N16以及反相器IV3和IV4。
反相器IV3和IV4可反并联联接在节点QM与节点QM_N之间并且形成锁存器。
NMOS晶体管N12和NMOS晶体管N13可串联联接在感测节点SO与接地电压VSS之间。NMOS晶体管N12可响应于传输信号TRANM而导通。NMOS晶体管N13可根据节点QM的电位电平而导通或截止。
NMOS晶体管N14可联接在节点QM与节点ND4之间。NMOS晶体管N14可响应于重置信号MRST而导通或截止。NMOS晶体管N15可联接在节点QM_N与节点ND4之间，并且响应于设定信号MSET而将节点QM_N与节点ND4电联接。NMOS晶体管N16可联接在节点ND4与接地电压VSS之间，并且根据感测节点SO的电位将节点ND4与接地电压VSS联接。
图7是示出三级单元的编程状态的曲线图。
参照图7，三级单元(TLC)可具有分别与一个擦除状态E和七个编程状态P1至P7对应的阈值电压状态。擦除状态E和第一编程状态P1至第七编程状态P7可各自具有对应比特码。根据需要，各种比特码可被分配给擦除状态E和第一编程状态P1至第七编程状态P7。
阈值电压状态可基于第一读电压R1至第七读电压R7彼此划分。此外，第一验证电压VR1至第七验证电压VR7可用于确定与各个编程状态对应的存储器单元是否已被编程。
例如，为了验证包括在所选物理页中的存储器单元当中的与第二编程状态P2对应的存储器单元，第二验证电压VR2可被施加到对应字线。这里，图6所示的页缓冲器PB1可感测位线BL1的电流以确定联接到位线BL1的目标存储器单元处于编程未完成状态还是编程完成状态。
当第二验证电压VR2被施加到字线并且执行感测位线BL的操作时，如果目标存储器单元的阈值电压小于第二验证电压VR2，则子锁存电路134的节点QS可保持在逻辑高电平。如果目标存储器单元的阈值电压大于第二验证电压VR2，则子锁存电路134的节点QS可改变为逻辑低电平。在后续编程循环期间，编程禁止电压被施加到与目标存储器单元联接的位线BL1。因此，即使编程脉冲被施加到字线，目标存储器单元的阈值电压也不再增加。
确定对要编程为第二编程状态P2的存储器单元的编程操作是否已完成的操作(即，确定编程操作通过还是失败的操作)可由图1的电流感测电路160执行。
在图1的示例中，通过将基于基准电流的基准电压与基于验证数据比特QS_BIT的验证电压进行比较，电流感测电路160可确定编程操作通过还是失败，所述基准电流与要编程为第二编程状态P2的存储器单元的数量对应，所述验证数据比特QS_BIT与要编程为第二编程状态P2的存储器单元当中的阈值电压大于验证电压VR2的存储器单元的数量对应。换言之，通过将要编程为第二编程状态P2的存储器单元当中的编程通过的存储器单元的数量与预设数量进行比较，电流感测电路160可确定针对第二编程状态P2的编程操作通过还是失败。本文中关于参数使用的词语“预设”(例如，预设数量)意指在处理或算法中使用参数之前确定参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但是在处理或算法中使用参数之前确定参数的值。
如上所述，电流感测电路160可确定针对特定编程状态(例如，P2)的编程操作是否通过/失败。以下，在整个说明书中，确定针对多个编程状态当中的特定编程状态的编程操作是否通过/失败的操作将被称为“个体状态电流感测操作”。在个体状态电流感测操作期间，确定对要编程为特定编程状态的存储器单元的编程操作是否已完成。
另一方面，确定针对总体编程状态P1至P7的验证操作是否通过/失败的操作将被称为“总体状态电流感测操作”。在总体状态电流感测操作期间，通过将与包括在所选物理页中的存储器单元的总数对应的基准电压与基于验证数据比特QS_BIT的验证电压进行比较来确定总体编程操作是否已完成，所述验证数据比特QS_BIT与包括在所选物理页中的存储器单元当中的编程完成的存储器单元(包括与擦除状态对应的存储器单元)的数量对应。换言之，在总体状态电流感测操作期间，电流感测电路160可通过将验证电压与基准电压进行比较来确定针对所有多个编程状态P1至P7的编程操作通过还是失败，所述验证电压根据包括在所选物理页中的所有存储器单元当中的编程通过的存储器单元的数量确定。
尽管图7示出三级单元的目标编程状态，但是这仅是为了例示。根据本公开的实施方式的半导体存储器装置中所包括的多个存储器单元可各自为多级单元(MLC)。另选地，根据本公开的实施方式的半导体存储器装置中所包括的多个存储器单元可各自为四级单元(QLC)。
图8是用于描述根据本公开的实施方式的基于个体状态电流感测操作和总体状态电流感测操作的编程操作的图。
参照图7和图8，示出了根据本公开的实施方式执行针对第一编程状态P1至第七编程状态P7的编程操作的示例。在编程操作期间，可依次执行与第一编程状态P1至第七编程状态P7对应的多个编程循环LOOP1至LOOP16。例如，编程循环LOOP1至LOOP5可对应于第一编程状态P1，并且编程循环LOOP6至LOOP9可对应于第二编程状态P2。编程循环LOOP10至LOOP12可对应于第三编程状态P3。编程循环LOOP13可对应于第六编程状态P6。编程循环LOOP14至LOOP16可对应于第七编程状态P7。尽管图8没有示出与第四编程状态P4和第五编程状态P5对应的编程循环，但是没有例示一些编程循环仅是为了说明。基本上，优选的是在编程循环LOOP12与编程循环LOOP13之间设置并执行与第四编程状态P4和第五编程状态P5对应的编程循环。此外，可根据在编程循环LOOP16之后执行的总体状态电流感测操作CSC-ALL的结果执行附加编程循环。
多个编程循环LOOP1至LOOP16中的每一个可包括编程脉冲施加操作和至少一个验证操作。在执行各个编程循环之后，可执行针对与编程循环对应的编程状态的个体状态电流感测操作。
下面将进一步描述该操作。
在针对多个编程状态P1至P7当中的具有最低阈值电压分布的第一编程状态P1的编程操作期间，编程循环LOOP1可包括执行施加第一编程脉冲VP1的操作以及使用与第一编程状态P1对应的验证电压VR1的验证操作，然后执行与第一编程状态P1对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC1-FAIL时，可执行针对第一编程状态P1的后续编程循环(例如，LOOP2)。编程循环LOOP2可包括执行施加第二编程脉冲VP2的操作以及使用验证电压VR1的验证操作，此后执行与第一编程状态P1对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC1-FAIL时，可执行针对第一编程状态P1的后续编程循环(例如，LOOP3)。编程循环LOOP3可包括执行施加第三编程脉冲VP3的操作以及使用验证电压VR1的验证操作，此后执行与第一编程状态P1对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC1-FAIL时，可执行针对第一编程状态P1的后续编程循环(例如，LOOP4)。编程循环LOOP4可包括执行施加第四编程脉冲VP4的操作以及使用验证电压VR1和与第二编程状态P2对应的验证电压VR2的验证操作，此后执行与第一编程状态P1对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC1-FAIL时，可执行针对第一编程状态P1的后续编程循环。编程循环LOOP5可包括执行施加第五编程脉冲VP5的操作以及使用验证电压VR1和验证电压VR2的验证操作，此后执行与第一编程状态P1对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示通过CSC1-PASS时，可确定与要编程为第一编程状态P1的存储器单元对应的编程操作已完成，并且可执行针对后续编程状态(例如，第二编程状态P2)的编程循环LOOP6至LOOP9。
在针对第二编程状态P2的编程操作期间，编程循环LOOP6可包括执行施加第六编程脉冲VP6的操作以及使用与第二编程状态P2对应的第二验证电压VR2和与第三编程状态P3对应的验证电压VR3的验证操作，此后执行与第二编程状态P2对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC2-FAIL时，可执行针对第二编程状态P2的后续编程循环。编程循环LOOP7可包括执行施加第七编程脉冲VP7的操作以及使用验证电压VR2和验证电压VR3的验证操作，此后执行与第二编程状态P2对应的个体状态电流感测操作。当与第二编程状态P2对应的个体状态电流感测操作的结果指示失败CSC2-FAIL时，后续编程循环LOOP8可包括施加第八编程脉冲VP8的操作以及使用验证电压VR2和验证电压VR3的验证操作，以及与第二编程状态P2对应的个体状态电流感测操作。当与第二编程状态P2对应的个体状态电流感测操作的结果指示失败CSC2-FAIL时，后续编程循环LOOP9可包括施加第九编程脉冲VP9的操作以及使用验证电压VR2和验证电压VR3的验证操作，以及与第二编程状态P2对应的个体状态电流感测操作。当与第二编程状态P2对应的个体状态电流感测操作的结果指示通过CSC2-PASS时，可确定与要编程为第二编程状态P2的存储器单元对应的编程操作已完成，并且可执行针对后续编程状态(例如，第三编程状态P3)的编程循环LOOP10至LOOP12。
在针对第三编程状态P3的编程操作期间，编程循环LOOP10可包括执行施加第十编程脉冲VP10的操作以及使用第三验证电压VR3、与第四编程状态P4对应的第四验证电压VR4和与第五编程状态P5对应的验证电压VR5的验证操作，此后执行与第三编程状态P3对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC3-FAIL时，可执行针对第三编程状态P3的后续编程循环。编程循环LOOP11可包括执行施加第十一编程脉冲VP11的操作以及使用验证电压VR3、第四验证电压VR4和与第五编程状态P5对应的验证电压VR5的验证操作，此后执行与第三编程状态P3对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC3-FAIL时，可执行针对第三编程状态P3的后续编程循环。编程循环LOOP12可包括执行施加第十二编程脉冲VP12的操作以及使用验证电压VR3、第四验证电压VR4和与第五编程状态P5对应的验证电压VR5的验证操作，此后执行与第三编程状态P3对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示通过CSC3-PASS时，可确定与要编程为第三编程状态P3的存储器单元对应的编程操作已完成，并且可执行针对后续编程状态(例如，第四编程状态P4)的编程循环。
在与第六编程状态P6对应的编程循环LOOP13中，可执行施加第十三编程脉冲VP13的操作以及使用与第六编程状态P6对应的验证电压VR6和与第七编程状态P7对应的验证电压VR7的验证操作，并且可执行与第六编程状态P6对应的个体状态电流感测操作。当与第六编程状态P6对应的个体状态电流感测操作的结果指示通过CSC6-PASS时，可确定与要编程为第六编程状态P6的存储器单元对应的编程操作已完成，并且可执行针对后续编程状态(例如，第七编程状态P7)的编程循环LOOP14至LOOP16。
针对第七编程状态P7的编程操作期间的编程循环LOOP14可包括执行施加第十四编程脉冲VP14的操作以及使用验证电压VR7的验证操作，此后执行与第七编程状态P7对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC7-FAIL时，可执行针对第七编程状态P7的后续编程循环。编程循环LOOP15可包括执行施加第十五编程脉冲VP15的操作以及使用验证电压VR7的验证操作，此后执行与第七编程状态P7对应的个体状态电流感测操作。当个体状态电流感测操作的结果指示失败CSC7-FAIL时，可执行针对第七编程状态P7的后续编程循环。编程循环LOOP16可包括执行施加第十六编程脉冲VP16的操作以及使用验证电压VR7的验证操作，此后执行与第七编程状态P7对应的个体状态电流感测操作。
在包括多个编程循环LOOP1至LOOP16的编程操作期间，可从设定的编程循环(例如，LOOP13)执行总体状态电流感测操作CSC-ALL。例如，在已执行编程循环LOOP13之后，执行与第六编程状态P6对应的个体状态电流感测操作，并且可执行确定针对总体编程状态P1至P7的编程操作是否已完成的总体状态电流感测操作CSC-ALL。在执行后续编程循环LOOP14到最后编程循环的各个编程循环之后，可执行总体状态电流感测操作CSC-ALL。
图9和图10是用于描述根据本公开的实施方式的半导体存储器装置的编程操作和个体状态电流感测操作的流程图。
将参照图1、图6至图10描述根据本公开的实施方式的半导体存储器装置的操作。
在本公开的实施方式中，将描述多个存储器单元中的每一个被编程为多个编程状态P1至P7，并且依次执行针对多个编程状态P1至P7的各个编程操作的示例。
在步骤S1010，可通过将编程脉冲施加到所选字线以执行编程操作来增加联接到施加有编程使能电压的位线的存储器单元的阈值电压。例如，读/写电路130的页缓冲器PB1至PBm中的每一个可暂时存储从外部装置接收并且要编程的数据DATA，并且基于暂时存储的数据DATA来控制位线BL1至BLm中的对应一条的电位电平。电压发生器150可生成编程电压Vpgm和通过电压Vpass。编程电压Vpgm可以是图8的第一编程脉冲VP1。地址解码器120可将编程电压Vpgm施加到所选字线，并且将通过电压Vpass施加到未选字线。第一编程脉冲VP1可以是增量步进脉冲编程(ISPP)的起始编程脉冲。
在步骤S1020，电压发生器150可生成验证电压Vverify和通过电压Vpass。验证电压Vverify可以是图8的验证电压VR1。地址解码器120可将验证电压Vverify施加到所选字线，并且将通过电压Vpass施加到未选字线。读/写电路130的多个页缓冲器PB1至PBm中的每一个可基于位线BL1至BLm中的对应一条的电流量来执行验证操作。多个页缓冲器PB1至PBm中的每一个可将验证操作的结果作为验证数据存储在子锁存电路134中，并且在位线设置操作时段期间基于验证数据使用编程禁止电压或编程使能电压来控制对应位线。例如，基于存储在子锁存电路134中的验证数据，当确定对联接到对应位线的存储器单元的编程操作已完成时，位线控制器131可将编程禁止电压施加到对应位线，并且当确定对联接到对应位线的存储器单元的编程操作未完成时，位线控制器131可将编程使能电压施加到对应位线。
在步骤S1030，电流感测电路160可针对第一编程状态执行个体状态电流感测操作。例如，电流感测电路160可基于页缓冲器PB1至PBm当中的暂时存储与第一编程状态对应并且要编程的数据的各个页缓冲器的子锁存电路134中所存储的验证数据的值使用验证数据比特QS_BIT来生成验证电流和验证电压，通过将所生成的验证电压与通过基准电流生成的基准电压进行比较来确定与第一编程状态P1对应的编程操作通过还是失败，并且生成并输出通过信号PASS或失败信号FAIL。
当锁存与编程通过条件对应的验证数据时，页缓冲器PB1至PBm当中的暂时存储与第一编程状态对应并且要编程的数据的页缓冲器可在后续编程循环中继续维持相同的验证数据。
在步骤S1040，控制逻辑140可从电流感测电路160接收通过信号PASS或失败信号FAIL并且确定与第一编程状态P1对应的编程操作通过还是失败。
当控制逻辑140确定与第一编程状态P1对应的编程操作已失败(FAIL)时，在步骤S1050，控制逻辑140可设定在后续编程循环中要使用的编程脉冲。例如，控制逻辑140可将与在前一编程循环中使用的编程脉冲相比增加了阶跃电压的新编程脉冲设定为在后续编程循环中要使用的编程脉冲。此后，可从步骤S1010重新执行该处理。
当控制逻辑140确定与第一编程状态P1对应的编程操作已通过(PASS)时，在步骤S1060，控制逻辑140可设定在与后续编程状态(例如，P2)对应的编程循环中要使用的编程脉冲以及与后续编程状态(例如，P2)对应的验证电压。
在步骤S1070，可通过将新设定的编程脉冲施加到所选字线来增加联接到施加有编程使能电压的位线的存储器单元的阈值电压。电压发生器150可生成新设定的编程脉冲和通过电压Vpass。地址解码器120可将从电压发生器150生成的编程脉冲施加到所选字线，并且将通过电压Vpass施加到未选字线。
在步骤S1080，电压发生器150可生成至少一个新设定的验证电压和通过电压Vpass。地址解码器120可将验证电压Vverify施加到所选字线，并且将通过电压Vpass施加到未选字线。读/写电路130的多个页缓冲器PB1至PBm中的每一个可基于位线BL1至BLm中的对应一条的电流量来执行验证操作。多个页缓冲器PB1至PBm中的每一个可将验证操作的结果作为验证数据存储在子锁存电路134中，并且在位线设置操作时段期间基于验证数据使用编程禁止电压或编程使能电压来控制对应位线。例如，基于存储在子锁存电路134中的验证数据，当确定对联接到对应位线的存储器单元的编程操作已完成时，位线控制器131可将编程禁止电压施加到对应位线，并且当确定对联接到对应位线的存储器单元的编程操作未完成时，位线控制器131可将编程使能电压施加到对应位线。
当锁存与编程通过条件对应的验证数据时，页缓冲器PB1至PBm当中的暂时存储与后续编程状态对应并且要编程的数据的页缓冲器可在后续编程循环中继续维持相同的验证数据。
在步骤S1090，电流感测电路160可针对后续编程状态(例如，P2)执行个体状态电流感测操作。例如，电流感测电路160可基于页缓冲器PB1至PBm当中的暂时存储与后续编程状态对应并且要编程的数据的各个页缓冲器的子锁存电路134中所存储的验证数据的值使用验证数据比特QS_BIT来生成验证电流和验证电压，通过将所生成的验证电压与通过基准电流生成的基准电压进行比较来确定与后续编程状态(例如，P2)对应的编程操作通过还是失败，并且生成并输出通过信号PASS或失败信号FAIL。
在步骤S1100，控制逻辑140可从电流感测电路160接收通过信号PASS或失败信号FAIL，并且确定与后续编程状态(例如，P2)对应的编程操作通过还是失败。
当控制逻辑140确定与后续编程状态(例如，P2)对应的编程操作已失败(FAIL)时，在步骤S1110，控制逻辑140可设定在后续编程循环中要使用的编程脉冲。例如，控制逻辑140可将与在前一编程循环中使用的编程脉冲相比增加了阶跃电压的新编程脉冲设定为在后续编程循环中要使用的编程脉冲。此后，可从步骤S1070重新执行该处理。
当控制逻辑140确定与后续编程状态(例如，P2)对应的编程操作已通过(PASS)时，在步骤S1120，控制逻辑140可检查从步骤S1090到当前步骤已执行的个体状态电流感测操作是不是针对最后编程状态(例如，P7)的个体状态电流感测操作。例如，如果确定到当前步骤还未执行针对最后编程状态(例如，P7)的个体状态电流感测操作(由“否”指定)，则可从上述步骤S1060重新执行该处理。例如，如果确定到当前步骤已执行针对最后编程状态(例如，P7)的个体状态电流感测操作(由“是”指定)，则该处理可终止。
图11是用于描述根据图9和图10的实施方式的半导体存储器装置的编程操作的总体状态电流感测操作的流程图。
下面将参照图11描述半导体存储器装置的总体状态电流感测操作。
在步骤S1210，可检查已执行编程循环的次数。可由图1的控制逻辑140对编程循环进行计数。
在步骤S1220，可确定已执行编程循环的次数是不是设定计数或更多。
在上述步骤S1220，如果已执行编程循环的次数小于设定计数，则可在步骤S1230执行后续编程循环，并且可从上述步骤S1210重新执行该处理。
在上述步骤S1220，如果已执行编程循环的次数等于或大于设定计数，则可在步骤S1240执行总体状态电流感测操作。例如，页缓冲器PB1至PBm中的每一个的子锁存电路134可连续地锁存与多个编程状态P1至P7中的一个编程状态对应的验证数据。电流感测电路160可基于包括在页缓冲器PB1至PBm中的每一个中的子锁存电路134中所存储的验证数据的值使用验证数据比特QS_BIT来生成验证电流和验证电压，并且通过将所生成的验证电压与通过基准电流生成的基准电压进行比较来确定与总体目标编程状态P1至P7对应的编程操作是否已通过。例如，当在总体状态电流感测操作期间，要编程为多个编程状态的n个存储器单元当中的(例如，包括在一个页中的存储器单元当中的)编程失败的存储器单元的数量是预设数量或更少时，电流感测电路160可确定针对总体编程状态的编程操作已通过，并且输出通过信号PASS。当在总体状态电流感测操作期间，要编程为总体编程状态的n个存储器单元当中的编程失败的存储器单元的数量大于预设数量时，电流感测电路160可确定针对总体编程状态的编程操作已失败，并且输出失败信号FAIL。
在步骤S1250，控制逻辑140可从电流感测电路160接收通过信号PASS或失败信号FAIL，并且确定与总体编程状态对应的编程操作通过还是失败。例如，当从电流感测电路160接收到失败信号FAIL(由“FAIL”指定)时，可从上述步骤S1230重新执行该处理。在实施方式中，当总体状态电流感测操作的结果指示编程操作已失败时，控制逻辑控制外围电路对所选存储器单元执行包括位线设置操作、编程脉冲施加操作和验证操作的新编程循环。当从电流感测电路160接收到通过信号PASS时，编程操作可终止。
在本公开的实施方式中，在步骤S1240，在编程脉冲被施加到所选字线之前，电流感测电路160的总体状态电流感测操作的操作时段可与页缓冲器PB1至PBm当中的存储与编程失败对应的验证数据的页缓冲器的位线设置操作的操作时段交叠。这将在参照图12的以下描述中进一步说明。
图12是用于描述位线设置操作和整个电流感测操作的操作时间交叠的图。
参照图8和图10至图12，为了在编程循环LOOP14中将存储器单元编程为第七编程状态P7，页缓冲器PB1至PBm中的每一个可执行将编程禁止电压或编程使能电压施加到对应位线的位线设置操作，并且执行施加设定的编程脉冲的编程脉冲施加操作。此后，可执行使用与第七编程状态对应的验证电压VR7的验证操作。
随后，在步骤S1090，可执行与第七编程状态P7对应的个体状态电流感测操作CSC7。个体状态电流感测操作CSC7的操作时段可以与验证操作的操作时段部分交叠。
如果个体状态电流感测操作完成，则可在步骤S1240执行总体状态电流感测操作CSC-ALL。
在执行总体状态电流感测操作CSC-ALL的时段中，控制逻辑140可控制读/写电路130的页缓冲器PB1至PBm，因此执行与后续编程循环LOOP15(即，新编程循环)对应的位线设置操作。编程循环LOOP15可以是附加编程操作。例如，在编程循环LOOP15中，页缓冲器PB1至PBm中的每一个可执行基于存储在子锁存电路134中的验证数据将编程禁止电压或编程使能电压施加到对应位线的位线设置操作。这里，位线设置操作的操作时段和电流感测电路160的总体状态电流感测操作CSC-ALL的操作时段的部分或全部可彼此交叠。在实施方式中，例如，如果位线设置操作发生在第一时间间隔内并且总体状态电流感测操作CSC-ALL发生在第二时间间隔内，则第一间隔和第二间隔彼此至少部分地交叠，使得存在位线设置操作和总体状态电流感测操作CSC-ALL二者发生的时间。
随后，控制逻辑140可控制外围电路，因此将编程电压施加到所选字线，然后对对应存储器单元执行验证操作。此后，电流感测电路160可执行总体状态电流感测操作CSC-ALL。在执行总体状态电流感测操作CSC-ALL的时段中，控制逻辑140可控制读/写电路130的页缓冲器PB1至PBm，因此执行与后续编程循环LOOP16对应的位线设置操作。编程循环LOOP16可以是附加编程操作。
在本公开的实施方式中，如上所述，在已执行最后个体状态电流感测操作之后，总体状态电流感测操作的操作时段和位线设置操作的部分时段或总体时段可彼此交叠。由此，半导体存储器装置的编程操作时间可减少。
图13是示出包括图1的半导体存储器装置的存储器系统的实施方式的框图。
参照图13，存储器系统1000可包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。以下，将省略重复的说明。
控制器1100联接到主机和半导体存储器装置100。控制器1100可响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。控制器1100可提供半导体存储器装置100与主机之间的接口。控制器1100可驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的高速缓存存储器和半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的总体操作。另外，控制器1100可在编程操作期间暂时存储从主机提供的程序数据。
主机接口1130可包括用于在主机和控制器1100之间执行数据交换的协议。在实施方式中，控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议和专用协议的各种接口协议中的至少一种来与主机通信。
存储器接口1140可与半导体存储器装置100接口。例如，存储器接口可包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可控制半导体存储器装置100根据来自纠错块1150的检错结果来调节读电压并执行重读。在实施方式中，纠错块1250可作为控制器1100的组件来提供。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作SSD时，联接到存储器系统2000的主机的操作速度可显著改进。
在实施方式中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可被嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可按诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的类型封装。
图14是示出图13的存储器系统的应用的示例的框图。
参照图14，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。这些半导体存储器芯片被分成多个组。
在图14中，示出了各个组通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可按照与参照图1描述的半导体存储器装置100的方式相同的方式配置和操作。
各个组可通过一个公共通道来与控制器2200通信。控制器2200可具有与参照图14描述的控制器1100的配置相同的配置，并且通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图15是示出包括参照图14所示的存储器系统的计算系统的框图。
计算系统3000可包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可被存储在存储器系统2000中。
在图15中，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。此外，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU 3100和RAM 3200执行。
在图15中，示出使用参照图14描述的存储器系统2000。在实施方式中，存储器系统2000可由参照图13描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图14和图13描述的存储器系统1000和2000的全部。
在本公开的各种实施方式中，在半导体存储器装置的编程操作期间，位线设置操作的操作时段和编程验证操作的操作时段可彼此交叠，以使得编程操作时间可减少。
本文公开了实施方式的示例，并且尽管采用特定术语，但它们仅在一般性和描述性意义上使用和解释，而非为了限制。在一些情况下，对于本领域普通技术人员将显而易见的是，自提交本申请起，除非另外具体地指示，否则结合特定实施方式描述的特征、特性和/或元素可单独地使用或与结合其它实施方式描述的特征、特性和/或元素组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2020年7月29日提交于韩国知识产权局的韩国专利申请号10-2020-0094761的优先权，其完整公开通过引用并入本文。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括要编程为多个编程状态的多个存储器单元；
外围电路，该外围电路被配置为对所述多个存储器单元当中的所选存储器单元执行编程操作；
电流感测电路，该电流感测电路被配置为对所述多个存储器单元当中的所选存储器单元执行个体状态电流感测操作和总体状态电流感测操作，并且确定针对所述多个编程状态中的每一个的所述编程操作的结果；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路和所述电流感测电路，使得所述总体状态电流感测操作的操作时段与所述编程操作的位线设置操作的操作时段至少部分地交叠。
2.根据权利要求1所述的半导体存储器装置，其中，所述外围电路执行包括多个编程循环的所述编程操作，并且所述多个编程循环中的每一个包括所述位线设置操作、编程脉冲施加操作和验证操作。
3.根据权利要求2所述的半导体存储器装置，其中，所述外围电路包括读/写电路，该读/写电路被配置为在所述编程操作的所述位线设置操作期间根据要编程的数据将编程禁止电压和编程使能电压中的至少一个施加到所述存储器单元阵列的位线。
4.根据权利要求3所述的半导体存储器装置，其中，所述读/写电路在所述验证操作期间锁存与所述所选存储器单元对应的验证数据，并且在所述验证操作之后执行的所述位线设置操作期间基于所述验证数据将所述编程禁止电压和所述编程使能电压中的至少一个施加到所述位线。
5.根据权利要求4所述的半导体存储器装置，其中，所述读/写电路基于在所述验证操作之后锁存的所述验证数据来生成验证数据比特。
6.根据权利要求5所述的半导体存储器装置，其中，所述电流感测电路在所述多个编程循环中的每一个的所述验证操作之后基于所述验证数据比特来执行所述个体状态电流感测操作。
7.根据权利要求6所述的半导体存储器装置，其中，在所述个体状态电流感测操作期间，当要编程为所述多个编程状态中的任一个编程状态的多个存储器单元当中的编程失败的存储器单元的数量是第一设定数量或更少时，所述电流感测电路确定针对所述任一个编程状态的所述编程操作已通过，并且当所述编程失败的存储器单元的数量大于所述第一设定数量时，所述电流感测电路确定针对所述任一个编程状态的所述编程操作已失败。
8.根据权利要求7所述的半导体存储器装置，其中，当已执行所述编程循环的次数是设定计数或更多时，所述电流感测电路执行所述总体状态电流感测操作。
9.根据权利要求8所述的半导体存储器装置，其中，在所述总体状态电流感测操作期间，当所述所选存储器单元当中的编程失败的存储器单元的数量是第二设定数量或更少时，所述电流感测电路确定对所述所选存储器单元的所述编程操作已通过，并且当所述编程失败的存储器单元的数量大于所述第二设定数量时，所述电流感测电路确定对所述所选存储器单元的所述编程操作已失败。
10.根据权利要求9所述的半导体存储器装置，其中，当所述总体状态电流感测操作的结果指示所述编程操作已失败时，所述控制逻辑控制所述外围电路对所述所选存储器单元执行包括所述位线设置操作、所述编程脉冲施加操作和所述验证操作的新编程循环。
11.根据权利要求10所述的半导体存储器装置，其中，所述控制逻辑控制所述外围电路和所述电流感测电路使所述总体状态电流感测操作的操作时段与所述新编程循环的所述位线设置操作的操作时段交叠。
12.根据权利要求10所述的半导体存储器装置，其中，在执行所述新编程循环之后，所述电流感测电路重新执行所述总体状态电流感测操作。
13.一种操作半导体存储器装置的方法，该方法包括以下步骤：
执行与多个编程状态中的第一编程状态对应的第一编程操作；
执行与所述第一编程操作对应的第一个体状态电流感测操作，并且确定所述第一编程操作是否已通过；
基于所述第一个体状态电流感测操作的结果，执行与具有比所述第一编程状态的阈值电压分布高的阈值电压分布的第二编程状态对应的第二编程操作；
执行与所述第二编程操作对应的第二个体状态电流感测操作，并且确定所述第二编程操作是否已通过；
执行总体状态电流感测操作；以及
当所述总体状态电流感测操作的结果指示失败时，执行附加编程操作，然后从所述总体状态电流感测操作重新执行处理，
其中，所述总体状态电流感测操作的操作时段和所述附加编程操作的操作时段彼此至少部分地交叠。
14.根据权利要求13所述的方法，其中，所述第一编程操作、所述第二编程操作和所述附加编程操作中的每一个包括位线设置操作、编程脉冲施加操作和验证操作。
15.根据权利要求14所述的方法，其中，所述总体状态电流感测操作的操作时段和所述附加编程操作的操作时段彼此交叠。
16.根据权利要求13所述的方法，其中，在所述第一个体状态电流感测操作期间，当要编程为所述第一编程状态的多个存储器单元当中的编程失败的存储器单元的数量是第一设定数量或更少时，所述第一编程操作被确定为已通过，并且当所述编程失败的存储器单元的数量大于所述第一设定数量时，所述第一编程操作被确定为已失败。
17.根据权利要求13所述的方法，其中，在所述第二个体状态电流感测操作期间，当要编程为所述第二编程状态的多个存储器单元当中的编程失败的存储器单元的数量是第二设定数量或更少时，所述第二编程操作被确定为已通过，并且当所述编程失败的存储器单元的数量大于所述第二设定数量时，所述第二编程操作被确定为已失败。
18.根据权利要求13所述的方法，其中，在所述总体状态电流感测操作期间，当要编程为所述第一编程状态和所述第二编程状态的所有存储器单元当中的编程失败的存储器单元的数量是第三设定数量或更少时，对所述所有存储器单元的所述编程操作被确定为已通过，并且当所述编程失败的存储器单元的数量大于第三设定数量时，对所述所有存储器单元的所述编程操作被确定为已失败。
19.根据权利要求14所述的方法，其中，当各自包括所述位线设置操作、所述编程脉冲施加操作和所述验证操作的编程循环已执行的次数是设定计数或更多时，执行所述总体状态电流感测操作。
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