CN112786093B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。一种半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可以包括多个存储器单元。外围电路对多个存储器单元中的被选存储器单元执行编程操作。控制逻辑控制外围电路的操作。控制逻辑控制外围电路以对被选存储器单元当中的要被编程为高编程状态的第一存储器单元执行预编程操作，并在预编程操作之后对被选存储器单元执行正常编程操作。

Description

半导体存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及半导体存储器装置以及操作该半导体存储器装置的方法。
背景技术
通常，存储器装置可以具有在半导体基板上水平地布置串的二维结构，或者具有在半导体基板上垂直地层叠串的三维结构。三维存储器装置可以是被设计为克服二维存储器装置的集成度限制的装置，并且可以包括在半导体基板上垂直层叠的多个存储器单元。
发明内容
本公开的各种实施方式涉及具有增强的读取性能的半导体存储器装置。
本公开的各种实施方式涉及一种具有增强的读取性能的半导体存储器装置的操作方法。
根据本公开的实施方式，一种半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路对多个存储器单元当中的被选存储器单元执行编程操作。控制逻辑控制外围电路的操作。控制逻辑控制外围电路，以对被选存储器单元当中要被编程为高编程状态(upper program state)的第一存储器单元执行预编程操作，并在预编程操作之后对被选存储器单元执行正常编程操作。
根据本公开的实施方式，一种操作包括多个存储器单元的半导体存储器装置的方法包括：对多个存储器单元当中的被选物理页中包括的至少一些存储器单元执行预编程操作；以及对被选物理页中包括的存储器单元执行正常编程操作。在实施方式中，执行预编程操作可以包括对被选物理页中包括的存储器单元当中的要被编程为高编程状态的存储器单元进行预编程。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示根据本公开的实施方式的图1的存储器单元阵列的框图。
图3是例示根据本公开的实施方式的图1的存储器单元阵列的框图。
图4是例示图1的存储器单元阵列110的示例的图。
图5是例示图1的存储器单元阵列110的示例的图。
图6是例示多级单元的阈值电压分布的图。
图7是用于描述对存储器单元进行编程的操作的图。
图8A、图8B和图8C是用于描述紧接在编程操作之后的读取操作期间发生的存储器单元的阈值电压的变化的图。
图9是例示参照图8A至图8C描述的阈值电压劣化的图。
图10是用于描述根据本公开的实施方式的半导体存储器装置的编程操作的图。
图11是用于描述根据本公开的实施方式的在预编程操作中控制位线电压的操作的图。
图12是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
图13是详细地例示图12的操作的流程图。
图14是详细地例示图13的操作的流程图。
图15是详细地例示图13的操作的流程图。
图16是例示三级单元的阈值电压劣化的图。
图17是用于描述根据本公开的实施方式的在预编程操作中的位线电压控制的图。
图18是详细地例示图13的操作的流程图。
图19是例示包括图1的半导体存储器装置的存储器系统的框图。
图20是例示图19的存储器系统的应用的示例的框图。
图21是例示包括参照图20示出的存储器系统的计算系统的框图。
具体实施方式
在本说明书或本申请中介绍的本公开的实施方式中的特定结构性描述或功能性描述仅用于描述本公开的实施方式。这些描述不应被解释为限于说明书或申请中描述的实施方式。
图1是例示根据本公开的实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过字线WL联接至地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm联接至读/写电路130。存储块BLK1至BLKz中的每个包括多个存储器单元。在实施方式中，存储器单元可以是非易失性存储器单元并且由具有垂直沟道结构的非易失性存储器单元形成。存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。在实施方式中，存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。
存储器单元阵列中包括的每个存储器单元可以存储至少两比特数据。在实施方式中，存储器单元阵列110中包括的每个存储器单元可以是可以存储2比特数据的多级单元(MLC)。在实施方式中，存储器单元阵列110中包括的每个存储器单元可以是可以存储3比特数据的三级单元(TLC)。在实施方式中，存储器单元阵列110中包括的每个存储器单元可以是可以存储4比特数据的四级单元。在各种实施方式中，存储器单元阵列110可以包括各自可以存储5比特或更多比特数据的多个存储器单元。
地址解码器120、读/写电路130和电压发生器150作为用于驱动存储器单元阵列110的外围电路而操作。地址解码器120可以通过字线WL联接至存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以对接收到的地址当中的块地址进行解码。地址解码器120可以基于经解码的块地址来选择至少一个存储块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以向被选存储块的被选字线施加从电压发生器150生成的读取电压Vread，并且向其它未选字线施加通过电压Vpass。在编程验证操作期间，地址解码器120可以向被选存储块的被选字线施加从电压发生器150生成的验证电压，并且向其它未选字线施加通过电压Vpass。
地址解码器120可以对接收的地址当中的列地址进行解码。地址解码器120可以将经解码的列地址发送给读/写电路130。
以页为基础执行半导体存储器装置100的读取操作或编程操作。在读取操作或编程操作的请求中接收的地址可以包括块地址、行地址和列地址。地址解码器120可以基于块地址和行地址来选择一个存储块和一条字线。列地址可以由地址解码器120解码，并提供给读/写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130在存储器单元阵列110的读取操作期间可以作为读取电路操作，而在写入操作期间可以作为写入电路操作。页缓冲器PB1至PBm通过位线BL1至BLm联接至存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可以向联接到存储器单元的位线连续提供感测电流，并且每个页缓冲器可以通过感测节点来感测依据相应存储器单元的编程状态的流过电流量的变化，并且锁存感测到的数据作为感测数据。响应于从控制逻辑140输出的页缓冲器控制信号来操作读/写电路130。
在读取操作期间，读/写电路130可以感测存储器单元的数据并临时存储读出的数据，然后将数据输出给半导体存储器装置100的输入/输出缓冲器(未示出)。在实施方式中，读/写电路130可以包括列选择电路等，以及页缓冲器(或页寄存器)。
控制逻辑140联接至地址解码器120、读/写电路130和电压发生器150。控制逻辑140可以通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器装置100的整体操作。控制逻辑140可以输出用于控制多个页缓冲器PB1至PBm的感测节点预充电电位电平的控制信号。控制逻辑140可以控制读/写电路130以执行存储器单元阵列110的读取操作。控制逻辑140可以被实现为硬件、软件、或者硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或运行控制逻辑代码的处理器。
电压发生器150可以响应于从控制逻辑140输出的电压生成单元控制信号而在读取操作期间生成读取电压Vread和通过电压Vpass。
在根据本公开的实施方式的半导体存储器装置100中，在对与高编程状态相对应的存储器单元执行预编程操作之后，可以按照典型方案执行正常编程操作。在预编程操作期间，可以在与高编程状态相对应的存储器单元的电荷储存层CTN中预先捕获预定量的电子。先前捕获的电子可以与存在于相邻存储器单元的电荷储存层CTN中的空穴结合(couple)。由于预编程操作，可以预先去除存在于与高编程状态相对应的存储器单元和与其相邻的存储器单元之间的边界中的空穴。因此，可以减轻在编程操作完成之后被编程为高编程状态的存储器单元的阈值电压降低的现象。因此，可以改善编程操作之后存储器单元的阈值电压分布，从而可以增强半导体存储器装置的读取性能。
图2是例示根据本公开的实施方式的图1的存储器单元阵列110的框图。
参照图2，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括层叠在基板上的多个存储器单元。存储器单元在+X方向、+Y方向和+Z方向上布置。将参照图4和图5更详细地描述具有三维结构的每个存储块的结构。与图2中描述的不同，存储器单元阵列110的每个存储块可以具有二维结构。将参照图3更详细地描述具有二维结构的存储块。
图3是例示图1的存储器单元阵列110的示例(110_1)的图。
参照图3，存储器单元阵列110_1中包括的第一存储块BLK1至第z存储块BLKz共同联接至第一位线BL1至第m位线BLm。在图3中，为了说明，仅例示了多个存储块BLK1至BLKz当中的第一存储块BLK1的元件，并且省略了其它存储块BLK2至BLKz中的每个存储块的元件的图示。可以理解，存储块BLK2至BLKz中的每个具有与第一存储块BLK1的配置相同的配置。
存储块BLK1包括多个单元串CS1_1至CS1_m。第一单元串CS1_1至第m单元串CS1_m分别联接至第一位线BL1至第m位线BLm。
第一单元串CS1_1至第m单元串CS1_m中的每个包括漏极选择晶体管DST、彼此串联联接的多个存储器单元MC1至MCn、以及源极选择晶体管SST。漏极选择晶体管DST联接至漏极选择线DSL1。第一存储器单元MC1至第n存储器单元MCn分别联接至第一字线WL1至第n字线WLn。源极选择晶体管SST联接至源极选择线SSL1。漏极选择晶体管DST的漏极联接至相应位线。第一单元串CS1_1至第m单元串CS1_m的漏极选择晶体管DST分别联接至第一位线BL1至第m位线BLm。源极选择晶体管SST的源极联接至公共源极线CSL。在实施方式中，公共源极线CSL可以共同地联接至第一存储块BLK1至第z存储块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn、以及源极选择线SSL1由地址解码器120控制。公共源极线CSL由控制逻辑140控制。第一位线BL1至第m位线BLm由读/写电路130控制。
如图3所示，根据本公开的实施方式的半导体存储器装置100的存储器单元阵列110可以由具有二维结构的存储器单元阵列110_1形成。然而，在各种实施方式中，半导体存储器装置100的存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。本文将在下面参照图4和图5描述具有三维结构的存储器单元阵列。
图4是例示图1的存储器单元阵列110的示例(110_2)的图。
参照图4，存储器单元阵列110_2包括多个存储块BLK1至BLKz。在图4中，为了描述，例示了第一存储块BLK1的内部配置，并且省略了其它存储块BLK2至BLKz中的每个的内部配置。可以理解，第二存储块BLK2至第z存储块BLKz中的每个具有与第一存储块BLK1的配置相同的配置。
参照图4，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每个可以形成为“U”形状。在第一存储块BLK1中，m个单元串在行方向(即，+X方向)上布置。在图4中，两个单元串被例示为在列方向(即，+Y方向)上布置。然而，该例示仅是出于描述方便而进行的，并且将理解，可以在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每个可以包括沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层。在实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在实施方式中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在相同行中的单元串的源极选择晶体管联接至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接至不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至单条源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上相继布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn在+Z方向上相继布置，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
单元串的管式晶体管PT的相应栅极联接至管线PL。
每个单元串的漏极选择晶体管DST联接在相应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
在列方向布置的单元串可以联接至在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21联接至第一位线BL1。第m列中的单元串CS1m和CS2m联接至第m位线BLm。
在行方向上布置的单元串中联接至相同字线的多个存储器单元形成单个页。例如，在第一行中的单元串CS11至CS1m当中的联接至第一字线WL1的多个存储器单元形成单个页。在第二行中的单元串CS21至CS2m当中的联接至第一字线WL1联接的多个存储器单元形成另一单个页。当漏极选择线DSL1和DSL2中的任何一条被选中时，可以选择在单行的方向上布置的相应单元串。当选择字线WL1至WLn中的任何一条时，可以从被选单元串当中选择相应的单个页。
图5是例示图1的存储器单元阵列110的示例(110_3)的图。
参照图5，存储器单元阵列110_3包括多个存储块BLK1′至BLKz′。在图5中，为了描述，例示了第一存储块BLK1′的内部配置，并且省略了其它存储块BLK2′至BLKz′中的每个的内部配置。应当理解，第二存储块BLK2′至第z存储块BLKz′中的每个具有与第一存储块BLK1′的配置相同的配置。
第一存储块BLK1′包括多个单元串CS11′至CS1m′和CS21′至CS2m′。单元串CS11′至CS1m′和CS21′至CS2m′中的每个在+Z方向上延伸。在第一存储块BLK1′中，在+X方向上布置m个单元串。在图4中，例示了在+Y方向上布置两个单元串。然而，该例示仅是出于描述方便而进行的，并且将理解，可以在列方向上布置三个或更多个单元串。
单元串CS11′至CS1m′和CS21′至CS2m′中的每个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接至相同的源极选择线。布置在第一行中的单元串CS11′至CS1m′的源极选择晶体管可以联接至第一源极选择线SSL1。布置在第二行中的单元串CS21′至CS2m′的源极选择晶体管可以联接至第二源极选择线SSL2。在实施方式中，单元串CS11′至CS1m′和CS21′至CS2m′的源极选择晶体管可以共同联接至单条源极选择线。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在相应位线与存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可以联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11′至CS1m′的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21′至CS2m′的漏极选择晶体管可以联接至第二漏极选择线DSL2。
结果，除了从每个单元串中排除管式晶体管PT之外，图5的存储块BLK1′与图4的存储块BLK1具有类似的等效电路。
图6是例示多级单元的阈值电压分布的图。参照图6，依据存储在相应存储器单元中的数据，每个存储器单元可以从擦除状态E被编程至第一编程状态P1、第二编程状态P2和第三编程状态P3中的任何一个状态。
图7是用于描述对存储器单元进行编程的操作的示图。参照图7，例示了以增量步进脉冲编程(ISPP)方式执行的编程操作。图7中所示的电压脉冲可以施加至与被选为要编程的目标的存储器单元联接的字线。
编程操作可以包括多个编程循环。每个编程循环可以包括通过向存储器单元施加编程脉冲来增加存储器单元的阈值电压的步骤，以及通过向存储器单元施加验证电压来对存储器单元执行编程验证操作的步骤。图7例示了七个编程循环。在第一编程循环期间，可以向与被选存储器单元联接的字线(换句话说，向被选字线)施加第一编程脉冲Vp1。此后，可以向被选存储器单元施加第一验证电压Vr1，以验证要被编程为第一编程状态P1的存储器单元。因为第一编程循环对应于编程操作的早期阶段，所以不需要执行针对作为较高编程状态的第二编程状态P2和第三编程状态P3的验证操作。因此，如图7所示，在第一编程循环期间，可以执行仅针对第一编程状态P1的验证操作。还可以以与第一编程循环相同的方式来执行第二编程循环。
参照图7，在第三编程循环期间，可以向被选字线施加第一验证电压Vr1和第二验证电压Vr2，以执行针对第一编程状态P1和第二编程状态P2的验证操作。在第五编程循环期间，可以向被选字线施加第一验证电压至第三验证电压Vr1、Vr2和Vr3，以执行针对第一编程状态至第三编程状态P1、P2和P3的验证操作。作为第六编程循环的验证结果，针对第一编程状态P1的验证可以通过。因此，从第七编程循环开始，可以不执行针对第一编程状态P1的验证操作，使得可能不向字线施加第一验证电压Vr1。
图8A、图8B和图8C是用于描述紧接在编程操作之后的读取操作期间发生的存储器单元的阈值电压的变化的图。
参照图8A至图8C，例示了具有三维结构的存储器单元串的局部截面图。如图8A至图8C所示，存储器单元串可以具有其中沟道层Channel、绝缘层IL、电荷储存层CTN、绝缘层IL和字线WL顺序地层叠的结构。为了说明，图8A至图8C仅例示了存储器单元串的整个截面结构的一部分。
此外，为了说明，例示了多条字线当中的四条字线WL1至WL4。字线WL1至WL4可以分别联接至通过设置在相应区域中的绝缘层IL、电荷储存层CTN和沟道层Channel形成的存储器单元Cell1、Cell2、Cell3和Cell4。
图8A例示了紧接在擦除操作之后的电荷储存层CTN的电荷特性。紧接在擦除操作之后，电荷储存层CTN可以不包含电子。另外，紧接在擦除操作之后，电荷储存层CTN可以包括多个空穴。在图8A中，空穴被例示为正电荷。
图8B例示了紧接在编程操作之后电荷储存层CTN的电荷特性和电荷的水平迁移。参照图8B，可以理解，第一存储器单元Cell1和第三存储器单元Cell3保持处于擦除状态E，第二存储器单元Cell2已经被编程为第三编程状态P3，并且第四存储器单元Cell4已经被编程为第一编程状态P1。
在第一存储器单元Cell1和第三存储器单元Cell3的情况下，电荷储存层CTN可以包含空穴。因此，第一存储器单元Cell1和第三存储器单元Cell3可以具有与相对低的擦除状态E相对应的阈值电压。
第二存储器单元Cell2和第四存储器单元Cell4的电荷储存层CTN可以包含电子。第二存储器单元Cell2被编程为相对高的第三编程状态P3，并且第四存储器单元Cell4被编程为相对低的第一编程状态P1。因此，第二存储器单元Cell2的电荷储存层CTN中包含的电子的数量可以大于第四存储器单元Cell4的电荷储存层CTN中包含的电子的数量。
在编程操作之后，存在于单元之间的边界线中的电荷可能影响相邻单元。参照图8B，存在于边界区域A1和A2中的电子和空穴可以彼此结合。因此，如图8C中所示，已经被编程为第三编程状态P3的第二存储器单元Cell2的电荷储存层CTN中包含的电子的数量可以稍微减少。因为第二存储器单元Cell2的电荷储存层CTN中包含的电子的数量减少，所以可以使第二存储器单元Cell2的阈值电压降低。在第四存储器单元Cell4的情况下，电荷储存层CTN中包含的电子的数量少，使得与相邻存储器单元的边界线周围存在的电子的数量也小于第二存储器单元Cell2。因此，在第四存储器单元的情况下，阈值电压几乎没有变化。
随着半导体存储器装置的制造工艺的小型化，存储器单元之间的距离也减小。因此，如图8A所示，在擦除操作期间，在存储器单元之间的边界区域的电荷储存层中捕获的空穴的数量可以增加。在编程操作之后，被捕获在存储器单元的电荷储存层中的电子可以与被捕获在相邻存储器单元的电荷储存层中的空穴结合。这导致经编程的存储器单元的阈值电压可能被改变的问题。上述问题可以根据编程状态P1至P3以不同的方式发生。具体地，在高编程状态(例如，第三编程状态P3)的存储器单元的情况下，由上述问题引起的阈值电压劣化现象可能会加剧。
图9是例示参照图8A至图8C描述的阈值电压劣化的图。
参照图9，依据存储在相应存储器单元中的数据，每个存储器单元可以从擦除状态E被编程为第一编程状态P1、第二编程状态P2和第三编程状态P3中的任何一个状态。此后，如参照图8B和图8C所描述的，对应于第三编程状态的存储器单元的阈值电压可以从分布P3迁移到分布P3′。这可能导致第三读取电压R3的读取裕度劣化。
在根据本公开的实施方式的半导体存储器装置及操作该半导体存储器装置的方法中，在对与高编程状态相对应的存储器单元执行预编程操作之后，可以按照典型方案执行正常编程操作。在预编程操作期间，可以在与高编程状态相对应的存储器单元的电荷储存层CTN中预先捕获预定量的电子。先前捕获的电子可以与存在于相邻存储器单元的电荷储存层CTN中的空穴结合。得益于预编程操作，可以预先去除存在于与高编程状态相对应的存储器单元和与其相邻的存储器单元之间的边界中的空穴。因此，可以减轻如图8B所示的在编程操作完成之后存储器单元的阈值电压降低的现象。因此，可以改善编程操作之后存储器单元的阈值电压分布，从而可以增强半导体存储器装置的读取性能。
图10是用于描述根据本公开的实施方式的半导体存储器装置的编程操作的图。
参照图10，可以在编程操作的早期阶段执行预编程操作，并且此后可以执行正常编程。在预编程操作期间，可以向与被选为要编程的目标的存储器单元联接的字线施加预编程脉冲Vpp。预编程脉冲Vpp可以大于第一编程脉冲Vp1。在实施方式中，预编程脉冲Vpp可以具有范围为16V至20V的值。
随后，在正常编程操作期间，如参照图7所描述的，可以按照ISPP方案执行编程操作。
在预编程操作期间，在向被选字线施加预编程脉冲Vpp的同时，可以控制位线电压以具有仅对要被编程为高编程状态的存储器单元施加预编程脉冲Vpp而产生的效果。下面将参照图11描述在施加预编程脉冲Vpp期间控制位线电压的操作。
图11是用于描述根据本公开的实施方式的在预编程操作中控制位线电压的操作的图。
参照图11，例示了包括作为编程操作的目标的存储器单元的存储块的结构。作为编程操作的目标的存储器单元可以是与第三字线WL3联接的存储器单元。用虚线圆圈指示与第三字线WL3联接的存储器单元当中要被编程为第三编程状态P3的存储器单元MCa、MCb、MCc。
在预编程操作期间，可以向与作为要编程的目标的被选存储器单元联接的字线WL3施加预编程脉冲Vpp。可以向未选字线WL1、WL2和WL4至WLn施加编程通过电压Vpass。因为向未选字线WL1、WL2和WL4至Wn施加编程通过电压Vpass，所以无论位线BL1至BLm的电压如何，与未选字线联接的存储器单元不会被编程。
在预编程操作期间，可以向被存储器单元当中与要被编程的存储器单元联接的每条位线施加编程使能电压，并且可以向与其它存储器单元联接的位线施加编程禁止电压。编程禁止电压是高于编程使能电压的电压。例如，编程使能电压可以是接地电压(0V)。例如，编程禁止电压可以是电源电压。在图11所示的实施方式中，可以向分别与存储器单元MCa、MCb和MCc联接的位线BL3、BL5、…、BL(m-2)施加编程使能电压。可以向其它位线BL1、BL2、BL4、…、BL(m-1)和BLm施加编程禁止电压。
在本公开的实施方式中，要被预编程的存储器单元MCa、MCb和MCc可以是要被编程为第三编程状态P3的存储器单元。如上所述，其原因是因为，在被编程为作为最高编程状态的第三编程状态P3的存储器单元情况下，由于电子可能从与相邻单元的边界丢失，因此存在阈值电压降低的可能性。在实施方式中，要被编程为第二编程状态P2和第三编程状态P3的存储器单元可以被预编程。在实施方式中，要被编程为第一编程状态至第三编程状态P1、P2和P3的存储器单元可以被预编程。
图12是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
参照图12，在根据本公开的实施方式的操作半导体存储器装置的方法中，(在步骤S100)可以对被选物理页中包括的至少一些存储器单元执行预编程操作，并且(在步骤S200)可以对被选物理页中包括的存储器单元执行正常编程操作。在本说明书中，术语“物理页”可以是指联接至单条字线的一组存储器单元。由参照图9描述的多级单元形成的物理页可以包括两个逻辑页。
参照图12与图10一起，可以在步骤S100处通过向被选的字线施加预编程脉冲Vpp来执行预编程操作，并且可以在步骤S200处执行包括多个编程循环的正常编程操作。下面将参照图13至图15描述步骤S100的详细实施方式。
图13是详细地例示图12的步骤S100的流程图。
参照图13，步骤S100可以包括：步骤S110，设置要向与被选物理页中包括的存储器单元联接的位线施加的位线电压；步骤S130，设置要向未选字线施加的编程通过电压；以及步骤150，向被选字线施加预编程脉冲。
在步骤S110，可以设置用于被选物理页中包括的存储器单元当中要对其执行预编程操作的存储器单元的位线电压，并且可以设置用于其它存储器单元的位线电压。如参照图11所描述的，可以向与要被执行预编程操作的存储器单元联接的每条位线施加编程使能电压，并且可以向联接至不被执行预编程操作的其它存储器单元的位线施加编程禁止电压。稍后将参照图14描述步骤S110的详细实施方式。
在步骤S130，可以设置要向每条未选字线施加的编程通过电压。未选字线可以是除与作为编程操作的目标的存储器单元联接的被选字线之外的字线。参照图11，第一字线WL1和第二字线WL2以及第四字线WL4至第n字线WLn可以是未选字线。在步骤S130，可以向每条未选字线施加编程通过电压Vpass。将在后面参照图15和图18描述步骤S130的详细实施方式。
尽管图13例示了在已经执行步骤S110之后执行步骤S130，但是根据本公开的操作半导体存储器装置的方法不限于此。在实施方式中，可以在已经执行步骤S130之后执行步骤S110。在实施方式中，步骤S110和S130的至少一部分可以同时被执行。
此后，在步骤S150，可以向被选字线施加预编程脉冲。被选字线可以是与作为要被编程的目标的存储器单元联接的字线。在图11的实施方式中，被选字线可以是第三字线WL3。由于向被选字线施加预编程脉冲，在被选存储器单元当中的与高编程状态相对应的存储器单元和与相对应的存储器单元相邻的存储器单元之间的边界区域中的电荷储存层CTN中捕获的空穴可以被去除。因此，可以减轻与高编程状态相对应的存储器单元的阈值电压在正常编程操作之后降低的现象。因此，可以增加编程状态之间的读取裕度，从而可以增强半导体存储器装置的读取性能。
图14是更详细地例示图13的步骤S110的实施方式的流程图。参照图14，步骤S110可以包括：步骤S111，向与被选物理页中包括的存储器单元当中的要被编程为高编程状态的第一存储器单元联接的位线施加编程使能电压；以及步骤S113，向与被选物理页中包括的存储器单元当中的除第一存储器单元以外的第二存储器单元联接的位线施加编程禁止电压。
在步骤S111，可以向与第一存储器单元联接的位线施加编程使能电压。第一存储器单元可以是要被编程为高编程状态的存储器单元。在图11所示的实施方式中，第一存储器单元可以是要被编程为第三编程状态P3的存储器单元MCa、MCb和MCc。因此，在步骤S111，可以向分别与存储器单元MCa、MCb和MCc联接的位线BL3、BL5、…、BL(m-2)施加编程使能电压。
在步骤S113，可以向与第二存储器单元联接的位线施加编程禁止电压。第二存储器单元可以是被选为要被编程的目标的存储器单元当中的除了第一存储器单元之外的存储器单元。因而，在步骤S113，可以向位线BL1、BL2、BL4、…、BL(m-1)和BLm施加编程禁止电压。
尽管图14例示了在已经执行步骤S111之后执行步骤S113，但是根据本公开的操作半导体存储器装置的方法不限于此。在实施方式中，可以在已经执行步骤S113之后执行步骤S111。在实施方式中，步骤S111和S113的至少一部分可以同时被执行。
图15是更详细地例示图13的步骤S130的实施方式的流程图。参照图15，步骤S130可以包括向除与被选物理页联接的字线以外的字线施加编程通过电压的步骤S131。参照图15与图11一起，可以向除了作为被选字线的第三字线WL3之外的字线WL1、WL2以及WL4至WLn施加编程通过电压。编程通过电压Vpass可以是电平低于预编程脉冲Vpp的电平的电压。
图16是例示三级单元的阈值电压劣化的图。图16例示了能够存储三个比特的三级单元的阈值电压分布以及通过正常阈值电压分布的劣化而形成的阈值电压分布。
以类似于多级单元的方式，在三级单元的情况下，出于与参照图8A至图8C所述相同的原因，在被编程为高编程状态的存储器单元上也可能发生阈值电压劣化现象。在图16所示的实施方式中，紧接在第一编程操作之后，存储器单元可以具有指示擦除状态的分布E和分别指示第一编程状态至第七编程状态的分布P1至分布P7。此后，由于参照图8B描述的现象，与作为高编程状态的第四编程状态至第七编程状态相对应的阈值电压分布可能从分布P4、P5、P6和P7迁移到劣化的分布P4′、P5′、P6′和P7′。这可能导致第四读取电压R4至第七读取电压R7的读取裕度的劣化。
根据本公开的实施方式的半导体存储器装置及操作该半导体存储器装置的方法，在三级单元的情况下，以与多级单元相同的方式，可以在已经对与高编程状态相对应的存储器单元执行了预编程操作之后，执行典型的正常编程操作。在这种情况下，高编程状态可以是第七编程状态P7。在实施方式中，高编程状态可以包括第六编程状态P6和第七编程状态P7。在实施方式中，高编程状态可以包括第五编程状态P5至第七编程状态P7。在实施方式中，高编程状态可以包括第四编程状态P4至第七编程状态P7。在实施方式中，高编程状态可以包括第三编程状态P3至第七编程状态P7。在实施方式中，高编程状态可以包括第二编程状态P2至第七编程状态P7。在实施方式中，高编程状态可以包括第一编程状态P1至第七编程状态P7。
图17是用于描述根据本公开的实施方式的预编程操作中的位线电压控制的图。
参照图17，例示了包括作为编程操作的目标的存储器单元的存储块的结构。以与图11的实施方式类似的方式，作为编程操作的目标的存储器单元可以是与第三字线WL3联接的存储器单元。
在预编程操作期间，可以向与作为要被编程的目标的被选存储器单元联接的字线WL3施加预编程脉冲Vpp。可以向与被选字线WL3相邻设置的未选字线WL2和WL4中的每条施加第一编程通过电压Vpass1。可以向与被选字线WL3不相邻的未选字线WL1、WL5至WLn中的每条施加第二编程通过电压Vpass2。
在图11所示的实施方式的情况下，可以不管与被选字线WL3的距离如何，向全部未选字线施加相同的编程通过电压Vpass。在图17的实施方式的情况下，可以向与被选字线WL3相邻的未选字线WL2和WL4施加第一编程通过电压Vpass1，可以向其它未选字线WL1和WL5至WLn施加第二编程通过电压Vpass2。
在实施方式中，第一编程通过电压Vpass1的电压电平可以大于第二编程通过电压Vpass2的电压电平。在向与被选字线WL3相邻的未选字线WL2和WL4中的每条施加具有相对高的电压电平的第一编程通过电压Vpass1的情况下，在预编程操作期间，在被选存储器单元当中的要被编程为高编程状态的存储器单元和与其相邻的存储器单元之间的边界区域中可以更容易地捕获电子。因此，在预编程操作期间，可以更容易地去除存在于被选存储器单元当中的要被编程为高编程状态的存储器单元和与其相邻的存储器单元之间的边界区域中的空穴。因此，在正常编程操作之后，可以减轻被编程为高编程状态的存储器单元的阈值电压劣化现象。结果，可以增强半导体存储器装置100的读取性能。
图18是更详细地例示图13的步骤S130的实施方式的流程图。参照图18，步骤S130可以包括：步骤S132，向与被选字线相邻设置的第一未选字线施加第一编程通过电压；以及步骤S134，向未选字线当中的除第一未选字线之外的第二未选字线施加第二编程通过电压。
如参照图17所描述的，在步骤S132处，可以向与被选字线WL3相邻设置的第一未选字线WL2和WL4施加第一编程通过电压Vpass1。在步骤S134，可以向作为其它未选字线的第二未选字线WL1和WL5至WLn施加第二编程通过电压Vpass2。在实施方式中，第一编程通过电压Vpass1的电压电平可以大于第二编程通过电压Vpass2的电压电平。
尽管图18例示了在已经执行步骤S132之后执行步骤S134，但是根据本公开的操作半导体存储器装置的方法不限于此。在实施方式中，可以在已经执行步骤S134之后执行步骤S132。在实施方式中，步骤S132和S134的至少一部分可以同时被执行。
图19是例示包括图1的半导体存储器装置的存储器系统的框图。
参照图19，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以具有与参照图1描述的半导体存储器装置相同的配置和操作。在下文中，将省略重复的说明。
控制器1100联接至主机和半导体存储器装置100。控制器1100可以响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1100可以控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100可以提供半导体存储器装置100和主机之间的接口。控制器1100可以驱动用于控制半导体存储器装置100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140、和纠错块1150。RAM 1110可以用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理单元1120可以控制控制器1100的整体操作。此外，控制器1100可以在写入操作期间临时存储从主机提供的编程数据。
主机接口1130可以包括用于在主机与控制器1100之间执行数据交换的协议。在实施方式中，控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议之类的各种接口协议中的至少一种与主机进行通信。
存储器接口1140可以与半导体存储器装置100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
纠错块1150可以使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可以控制半导体存储器装置100以根据来自纠错块1150的错误检测结果来调整读取电压，并执行重新读取。在实施方式中，纠错块1150可以设置为控制器1100的组件。
控制器1100和半导体存储器装置100可以集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可以集成到单个半导体装置中，并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)之类的存储卡。
控制器1100和半导体存储器装置100可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在半导体存储器中的存储器装置。当存储器系统1000用作SSD时，可以显著提高联接至存储器系统2000的主机的操作速度。
在实施方式中，存储器系统1000可以设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一。
在实施方式中，半导体存储器装置100或存储器系统1000可以嵌入到各种类型的封装件中。例如，半导体存储器装置100或存储器系统1000可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工层叠封装(WSP)之类的类型来封装。
图20是例示图19的存储器系统的应用的示例的框图。
参照图20，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。半导体存储器芯片被划分成多个组。
在图20中，例示了各个组通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以具有与参照图1描述的半导体存储器装置100的组件相同的配置和操作。
每个组可以通过一个公共通道与控制器2200通信。控制器2200可以具有与参照图19描述的控制器1100相同的配置，并且通过多个通道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
图21是例示包括参照图20示出的存储器系统的计算系统3000的框图。
计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以存储在存储器系统2000。
在图21中，半导体存储器装置2100已经例示为通过控制器2200联接至系统总线3500。此外，半导体存储器装置2100可以直接联接至系统总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图21中，例示了提供参照图20描述的存储器系统2000。然而，可以用参照图19描述的存储器系统1000来代替存储器系统2000。在实施方式中，计算系统3000可以由参照图19和图20描述的存储器系统1000和2000二者形成。
本公开的各种实施方式可以提供具有增强的读取性能的半导体存储器装置。
本公开的各种实施方式可以提供一种具有增强的读取性能的半导体存储器装置的操作方法。
本文已经公开了实施方式的示例，并且尽管采用了特定术语，但是仅在一般性和描述性意义上使用和解释它们，而非出于限制的目的。在一些情况下，对于本申请提交时的本领域普通技术人员显而易见的是，除非另外特别指出，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用，或者可以与结合其它实施方式描述的特征、特性、和/或元件结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种变型。
相关申请的交叉引用
本申请要求于2019年11月5日在韩国知识产权局提交的韩国专利申请No.10-2019-0140458的优先权，其全部公开内容通过引用合并于此。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
外围电路，所述外围电路被配置为对所述多个存储器单元当中的被选存储器单元执行编程操作；
控制逻辑，所述控制逻辑被配置为控制所述外围电路的操作，
其中，所述控制逻辑控制所述外围电路以对所述被选存储器单元当中的要被编程为高编程状态的第一存储器单元执行预编程操作，并且在所述预编程操作之后执行正常编程操作以分别将至少两个比特编程到所述被选存储器单元，并且
其中，所述第一存储器单元在所述预编程操作之前处于擦除状态。
2.根据权利要求1所述的半导体存储器装置，其中，在所述预编程操作期间，所述控制逻辑控制所述外围电路以向与所述第一存储器单元联接的每条位线施加编程使能电压，向与所述被选存储器单元当中除了所述第一存储器单元之外的第二存储器单元联接的每条位线施加编程禁止电压，并且向与所述被选存储器单元联接的被选字线施加预编程脉冲。
3.根据权利要求2所述的半导体存储器装置，其中，所述编程使能电压是低于所述编程禁止电压的电压。
4.根据权利要求2所述的半导体存储器装置，其中，所述控制逻辑控制所述外围电路以使得在向所述被选字线施加所述预编程脉冲的同时向未选字线施加编程通过电压。
5.根据权利要求2所述的半导体存储器装置，其中，所述控制逻辑控制所述外围电路以使得在向所述被选字线施加所述预编程脉冲的同时，向与所述被选字线相邻设置的第一未选字线施加第一编程通过电压，并且向除了所述第一未选字线之外的第二未选字线施加第二编程通过电压。
6.根据权利要求5所述的半导体存储器装置，其中，所述第一编程通过电压的电压电平大于所述第二编程通过电压的电压电平。
7.根据权利要求1所述的半导体存储器装置，
其中，所述多个存储器单元中的每一个包括被配置为存储2比特数据的多级单元，并且每个所述被选存储器单元被编程为具有与所述擦除状态以及第一编程状态至第三编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第三编程状态。
8.根据权利要求1所述的半导体存储器装置，
其中，所述多个存储器单元中的每一个包括被配置为存储2比特数据的多级单元，并且每个所述被选存储器单元被编程为具有与所述擦除状态、第一编程状态、第二编程状态和第三编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第二编程状态和所述第三编程状态。
9.根据权利要求1所述的半导体存储器装置，
其中，所述多个存储器单元中的每一个包括被配置为存储3比特数据的三级单元，并且每个所述被选存储器单元被编程为具有与所述擦除状态以及第一编程状态至第七编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第七编程状态。
10.根据权利要求1所述的半导体存储器装置，
其中，所述多个存储器单元中的每一个包括被配置为存储3比特数据的三级单元，并且每个所述被选存储器单元被编程为具有与所述擦除状态以及第一编程状态、第二编程状态、第三编程状态、第四编程状态、第五编程状态、第六编程状态、第七编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第六编程状态和所述第七编程状态。
11.一种操作包括多个存储器单元的半导体存储器装置的方法，该方法包括以下步骤：
对所述多个存储器单元当中的被选物理页中包括的至少一些存储器单元执行预编程操作；以及
执行正常编程操作以分别将至少两个比特编程到所述被选物理页中包括的存储器单元，
其中，执行所述预编程操作的步骤包括：对所述被选物理页中包括的所述存储器单元当中的要被编程为高编程状态的至少一些存储器单元进行预编程，并且
其中，所述至少一些存储器单元在所述预编程操作之前处于擦除状态。
12.根据权利要求11所述的方法，其中，执行所述预编程操作的步骤包括以下步骤：
设置要向与所述被选物理页中包括的所述存储器单元联接的位线施加的相应位线电压；
设置要向不与所述被选物理页联接的未选字线施加的编程通过电压；以及
向与所述被选物理页联接的被选字线施加预编程脉冲。
13.根据权利要求12所述的方法，其中，设置相应位线电压的步骤包括以下步骤：
向与所述被选物理页中包括的所述存储器单元当中的要被编程为所述高编程状态的第一存储器单元联接的每条位线施加编程使能电压；以及
向与所述被选物理页中包括的所述存储器单元当中的除了所述第一存储器单元之外的第二存储器单元联接的每条位线施加编程禁止电压。
14.根据权利要求12所述的方法，其中，设置所述编程通过电压的步骤包括以下步骤：
向所述未选字线当中的与所述被选字线相邻设置的第一未选字线中的每一条施加第一编程通过电压；以及
向所述未选字线当中的除了所述第一未选字线之外的第二未选字线中的每一条施加第二编程通过电压。
15.根据权利要求14所述的方法，其中，所述第一编程通过电压的电压电平大于所述第二编程通过电压的电压电平。
16.根据权利要求11所述的方法，
其中，所述多个存储器单元中的每一个包括被配置为存储2比特数据的多级单元，并且所述被选物理页中包括的每个所述存储器单元被编程为具有与所述擦除状态以及第一编程状态至第三编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第三编程状态。
17.根据权利要求11所述的方法，
其中，所述多个存储器单元中的每一个包括被配置为存储2比特数据的多级单元，并且所述被选物理页中包括的每个所述存储器单元被编程为具有与所述擦除状态、第一编程状态、第二编程状态和第三编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第二编程状态和所述第三编程状态。
18.根据权利要求11所述的方法，
其中，所述多个存储器单元中的每一个包括被配置为存储3比特数据的三级单元，并且所述被选物理页中包括的每个所述存储器单元被编程为具有与所述擦除状态以及第一编程状态至第七编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第七编程状态。
19.根据权利要求11所述的方法，
其中，所述多个存储器单元中的每一个包括被配置为存储3比特数据的三级单元，并且所述被选物理页中包括的每个所述存储器单元被编程为具有与所述擦除状态以及第一编程状态、第二编程状态、第三编程状态、第四编程状态、第五编程状态、第六编程状态、第七编程状态中的任何一个相对应的阈值电压，并且
其中，所述高编程状态包括所述第六编程状态和所述第七编程状态。
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