CN110534148B - 半导体存储器装置及操作该半导体存储器装置的方法 - Google Patents

半导体存储器装置及操作该半导体存储器装置的方法 Download PDF

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Abstract

本发明公开一种半导体存储器装置，该半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可包括多个存储器单元。外围电路可将共享页面数据编程在多个存储器单元之中的所选择的存储器单元上。控制逻辑可在对所选择的存储器单元的编程操作期间，控制外围电路，以将共享页面数据的第一部分数据编程到所选择的存储器单元之中联接到第一字线的存储器单元，并且将共享页面数据的第二部分数据编程到所选择的存储器单元之中联接到不同于第一字线的第二字线的存储器单元。

Description

半导体存储器装置及操作该半导体存储器装置的方法
相关申请的交叉引用
本申请要求于2018年5月24日提交的申请号为10-2018-0059291的韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，且更特别地，涉及一种半导体存储器装置及操作该半导体存储器装置的方法。
背景技术
通常，存储器装置可具有二维结构或三维结构，在二维结构中串被水平地布置在半导体衬底上，在三维结构中串被垂直地堆叠在半导体衬底上。三维存储器装置可以是被设计成克服二维存储器装置的集成度限制的装置，并且可包括垂直地堆叠在半导体衬底上的多个存储器单元。
发明内容
本公开的各个实施例涉及一种能够提高数据集成度的半导体存储器装置。
本公开的各个实施例涉及一种操作能够提高数据集成度的半导体存储器装置的方法。
本公开的实施例可提供一种半导体存储器装置，包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可包括多个存储器单元。外围电路可将共享页面数据编程在多个存储器单元之中的所选择的存储器单元上。控制逻辑可在对所选择的存储器单元的编程操作期间，控制外围电路，以将共享页面数据的第一部分数据编程到所选择的存储器单元之中联接到第一字线的存储器单元，并且将共享页面数据的第二部分数据编程到所选择的存储器单元之中联接到不同于第一字线的第二字线的存储器单元。
在实施例中，控制逻辑可控制外围电路以生成用于第一页面数据和共享页面数据的第一位状态映射关系；通过将包括在第一位状态映射关系中的状态之中包括在第一组中的状态彼此组合来生成第二位状态映射关系；并且基于第二位状态映射关系对第一页面数据和第一部分数据进行编程。
在实施例中，控制逻辑可控制外围电路以生成用于第二页面数据和共享页面数据的第一位状态映射关系；通过将包括在第一位状态映射关系中的状态之中包括在第二组中的状态彼此组合来生成第三位状态映射关系；并且基于第三位状态映射关系对第二页面数据和第二部分数据进行编程。
在实施例中，第一页面数据可包括第一最高有效位(MSB)页面数据和第一中央有效位(CSB)页面数据。第二页面数据可包括第二MSB页面数据和第二CSB页面数据。共享页面数据可以是最低有效位(LSB)页面数据。联接到第一字线的存储器单元和联接到第二字线的存储器单元可一起存储共计五个位。
在实施例中，第一位状态映射关系可包括八个级别的状态，第一组可包括第一状态、第二状态、第三状态和第四状态，第二组可包括第五状态、第六状态、第七状态和第八状态。第二位状态映射关系可通过将第一和第二状态彼此组合并将第三和第四状态彼此组合来生成。第三位状态映射关系可通过将第五和第六状态彼此组合并将第七和第八状态彼此组合来生成。
在实施例中，第一页面数据可包括第一最高有效位(MSB)页面数据、第一较高中央有效位(HCSB)页面数据和第一较低中央有效位(LCSB)页面数据。第二页面数据可包括第二MSB页面数据、第二HCSB页面数据和第二LCSB页面数据。共享页面数据可以是最低有效位(LSB)页面数据。联接到第一字线的存储器单元和联接到第二字线的存储器单元可一起存储共计七个位。
在实施例中，第一位状态映射关系可包括十六个级别的状态，第一组可包括第一至第八状态，第二组可包括第九至第十六状态。第二位状态映射关系可通过将第一位状态映射关系的第一和第二状态彼此组合、将第三和第四状态彼此组合、将第五和第六状态彼此组合并将第七和第八状态彼此组合来生成。第三位状态映射关系可通过将第一位状态映射关系的第九和第十状态彼此组合、将第十一和第十二状态彼此组合、将第十三和第十四状态彼此组合并将第十五和第十六状态彼此组合来生成。
本公开的实施例可提供一种操作半导体存储器装置的方法，用于对多个存储器单元中的所选择的存储器单元进行编程。该方法可包括：将共享页面数据的第一部分数据和第一页面数据编程到所选择的存储器单元之中联接到第一字线的存储器单元；并且将共享页面数据的第二部分数据和第二页面数据编程到所选择的存储器单元之中联接到不同于第一字线的第二字线的存储器单元。
在实施例中，对第一部分数据和第一页面数据的编程可包括：生成用于第一页面数据和共享页面数据的第一位状态映射关系；通过将包括在第一位状态映射关系中的状态之中包括在第一组中的状态彼此组合来生成第二位状态映射关系；并且基于第二位状态映射关系，将第一页面数据和第一部分数据编程到联接到第一字线的存储器单元。
在实施例中，对第二部分数据和第二页面数据的编程可包括：生成用于第二页面数据和共享页面数据的第一位状态映射关系；通过将包括在第一位状态映射关系中的状态之中包括在第二组中的状态彼此组合来生成第三位状态映射关系；并且基于第三位状态映射关系，将第二页面数据和第二部分数据编程到联接到第二字线的存储器单元。
在实施例中，第一页面数据可包括第一最高有效位(MSB)页面数据和第一中央有效位(CSB)页面数据。第二页面数据可包括第二MSB页面数据和第二CSB页面数据。共享页面数据可以是最低有效位(LSB)页面数据。联接到第一字线的存储器单元和联接到第二字线的存储器单元可一起存储共计五个位。
在实施例中，用于第一页面数据和共享页面数据的第一位状态映射关系可包括八个级别的状态，每一个级别的状态对应于分别包括在第一MSB页面数据、第一CSB页面数据和LSB页面数据中的三个位的数据。用于第二页面数据和共享页面数据的第一位状态映射关系可包括八个级别的状态，每一个级别的状态对应于分别包括在第二MSB页面数据、第二CSB页面数据和LSB页面数据中的三个位的数据。
在实施例中，第一组可包括第一状态、第二状态、第三状态和第四状态，第二组可包括第五状态、第六状态、第七状态和第八状态。生成第二位状态映射关系可包括：通过将第一和第二状态彼此组合并将第三和第四状态彼此组合来生成第二位状态映射关系。生成第三位状态映射关系可包括：通过将第五和第六状态彼此组合并将第七和第八状态彼此组合来生成第三位状态映射关系。
在实施例中，第一页面数据可包括第一最高有效位(MSB)页面数据、第一较高中央有效位(HCSB)页面数据和第一较低中央有效位(LCSB)页面数据。第二页面数据可包括第二MSB页面数据、第二HCSB页面数据和第二LCSB页面数据。共享页面数据可以是最低有效位(LSB)页面数据。联接到第一字线的存储器单元和联接到第二字线的存储器单元可一起存储共计七个位。
在实施例中，用于第一页面数据和共享页面数据的第一位状态映射关系可包括十六个级别的状态，每一个级别的状态对应于分别包括在第一MSB页面数据、第一HCSB页面数据、第一LCSB页面数据和LSB页面数据中的四个位的数据。用于第二页面数据和共享页面数据的第一位状态映射关系可包括十六个级别的状态，每一个级别的状态对应于分别包括在第二MSB页面数据、第二HCSB页面数据、第二LCSB页面数据和LSB页面数据中的四个位的数据。
在实施例中，第一组可包括第一至第八状态，第二组可包括第九至第十六状态。生成第二位状态映射关系可包括：通过将第一位状态映射关系的第一和第二状态彼此组合、将第三和第四状态彼此组合、将第五和第六状态彼此组合并将第七和第八状态彼此组合来生成第二位状态映射关系。生成第三位状态映射关系可包括：通过将第一位状态映射关系的第九和第十状态彼此组合、将第十一和第十二状态彼此组合、将第十三和第十四状态彼此组合并将第十五和第十六状态彼此组合来生成第三位状态映射关系。
本公开的实施例可提供一种操作半导体存储器装置的方法，该半导体存储器装置被配置成将共享页面数据的第一部分数据和第一页面数据存储在联接到第一字线的存储器单元中，并且将共享页面数据的第二部分数据和第二页面数据存储在联接到不同于第一字线的第二字线的存储器单元中。该方法可包括：将参考电压施加到联接到第一存储器单元的第一字线；并且基于第一存储器单元是否接通，从第一存储器单元和联接到第二字线的第二存储器单元中的任意一个读取共享页面数据。
在实施例中，读取共享页面数据可包括：当第一存储器单元接通时，使用低于参考电压的读取电压从第一存储器单元中读取数据。
在实施例中，读取共享页面数据可包括：当第一存储器单元断开时，使用高于参考电压的读取电压从第二存储器单元中读取数据。
附图说明
图1是示出根据本公开的实施例的半导体存储器装置的框图。
图2是示出根据本公开的实施例的图1的存储器单元阵列的框图。
图3是示出根据本公开的实施例的图2的存储块中的任意一个的示例的电路图。
图4是示出根据本公开的实施例的图2的存储块中的任意一个的示例的电路图。
图5是示出根据本公开的实施例的联接到将存储数据的存储器单元的字线对的电路图。
图6是示出根据本公开的实施例的将存储在联接到双字线的存储器单元中的页面数据的示例的示图。
图7A是示出用于对图6所示的页面数据之中将被编程到第一字线的数据进行编码的第一位状态映射关系的示图。
图7B是示出从图7A的第一位状态映射关系导出的第二位状态映射关系的示图。
图8A是示出用于对图6所示的页面数据之中将被编程到第二字线的数据进行编码的第一位状态映射关系的示图。
图8B是示出从图8A的第一位状态映射关系导出的第三位状态映射关系的示图。
图9A是用于描述图7A所示的第一位状态映射关系和属于该第一位状态映射关系的状态的示图。
图9B是用于描述图7B所示的第二位状态映射关系和属于该第二位状态映射关系的状态的示图。
图10A是用于描述图8A所示的第一位状态映射关系和属于该第一位状态映射关系的状态的示图。
图10B是用于描述图8B所示的第三位状态映射关系和属于该第三位状态映射关系的状态的示图。
图11是示出根据本公开的实施例的将存储在联接到双字线的存储器单元中的页面数据的示例的示图。
图12A是示出用于对图11所示的页面数据之中将被编程到第一字线的数据进行编码的第一位状态映射关系的示图。
图12B是示出从图12A的第一位状态映射关系导出的第二位状态映射关系的示图。
图13A是示出用于对图11所示的页面数据之中将被编程到第二字线的数据进行编码的第一位状态映射关系的示图。
图13B是示出从图13A的第一位状态映射关系导出的第三位状态映射关系的示图。
图14A是用于描述图12B所示的第二位状态映射关系和属于该第二位状态映射关系的状态的示图。
图14B是用于描述图13B所示的第三位状态映射关系和属于该第三位状态映射关系的状态的示图。
图15是示出根据本公开的实施例的操作半导体存储器装置的方法的流程图。
图16A是详细示出图15的步骤S110的流程图。
图16B是详细示出图15的步骤S130的流程图。
图17是示出根据本公开的实施例的操作半导体存储器装置的方法的流程图。
图18是详细示出图17的步骤S450的示例的流程图。
图19是详细示出图17的步骤S450的示例的流程图。
图20是示出根据本公开的实施例的半导体存储器装置的编程方法的视图。
图21是示出根据本公开的实施例的半导体存储器装置的编程方法的视图。
图22是示出包括图1的半导体存储器装置的存储器系统的框图。
图23是示出图22的存储器系统的应用示例的框图。
图24是示出包括参照图23所述的存储器系统的计算系统的框图。
具体实施方式
现在将参照附图在下文中更全面地描述示例性实施例；然而，实施例可以不同的形式来实施，并且不应被解释为限于本文阐述的实施例。而是，提供这些实施例以使本公开将是彻底且充分的，并且将示例性实施例的范围全面地传达给本领域技术人员。
在附图中，为了说明清楚，可夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
在下文中，将参照附图描述实施例。在本文中参考截面图来描述实施例，截面图为实施例(和中间结构)的示意图。这样，由于例如制造技术和/或容差而导致的图示形状的变化将是可预期的。因此，实施例不应被解释为限于在本文中所示的区域的特定形状，而是可包括例如由制造引起的形状偏差。在附图中，为清楚起见，可以夸大层和区域的长度和大小。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可用于描述各个部件，但不应限制各个部件。这些术语仅用于区分部件与其它部件的目的。例如，在不脱离本公开的实质和范围的情况下，一个示例中的第一部件可在另一示例中被称为第二部件，并且第二部件可被称为第一部件等。此外，“和/或”可包括所提及的部件中的任意一个或组合。
此外，只要在句中没有特别提及，则单数形式可包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或多个部件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。通常使用的字典中定义的术语应被解释为具有与在相关技术的背景下解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想化或过于正式的含义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接联接另一部件而没有中间部件。
图1是示出根据本公开的实施例的半导体存储器装置100的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140以及电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过字线WL联接到地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm联接到读取/写入电路130。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，存储器单元可以是非易失性存储器单元，并且由具有垂直沟道结构的非易失性存储器单元来形成。存储器单元阵列110可由具有二维结构的存储器单元阵列来形成。在实施例中，存储器单元阵列110可由具有三维结构的存储器单元阵列来形成。包括在存储器单元阵列中的存储器单元中的每一个可存储至少一位数据。在实施例中，包括在存储器单元阵列110中的存储器单元中的每一个可以是存储1位数据的单层单元(SLC)。在实施例中，包括在存储器单元阵列110中的存储器单元中的每一个可以是存储2位数据的多层单元(MLC)。在实施例中，包括在存储器单元阵列110中的存储器单元中的每一个可以是存储3位数据的三层单元(TLC)。在实施例中，包括在存储器单元阵列110中的存储器单元中的每一个可以是存储4位数据的四层单元(QLC)。在各个实施例中，存储器单元阵列110可包括多个存储器单元，多个存储器单元中的每一个存储5位或更多位数据。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150作为用于驱动存储器单元阵列110的外围电路来操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120可在控制逻辑140的控制下操作。地址解码器120可通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可对接收到的地址之中的块地址进行解码。地址解码器120可基于解码的块地址来选择至少一个存储块。当在读取操作期间执行读取电压施加操作时，地址解码器120可将从电压发生器150生成的读取电压Vread施加到所选择的存储块的所选择的字线，并且将通过电压Vpass施加到其它未被选择的字线。在编程验证操作期间，地址解码器120可将从电压发生器150生成的验证电压施加到所选择的存储块的所选择的字线，并且将通过电压Vpass施加到其它未被选择的字线。
地址解码器120可对接收到的地址之中的列地址进行解码。地址解码器120可将解码的列地址传输到读取/写入电路130。
基于页面执行对半导体存储器装置100的读取操作或编程操作。在对读取操作或编程操作的请求中接收的地址可包括块地址、行地址和列地址。地址解码器120可响应于块地址和行地址来选择一个存储块和一个字线。列地址可通过地址解码器120进行解码，并提供到读取/写入电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130包括多个页面缓冲器PB1至PBm。读取/写入电路130可在存储器单元阵列110的读取操作期间作为读取电路来操作，并且在写入操作期间作为写入电路来操作。页面缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页面缓冲器PB1至PBm可连续地向联接到存储器单元的位线提供感测电流，并且每一个页面缓冲器可通过感测节点来感测根据对应存储器单元的编程状态的流动电流量变化，并且将该变化锁存为感测数据。读取/写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号进行操作。
在读取操作期间，读取/写入电路130可感测存储器单元的数据并临时存储读出的数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施例中，读取/写入电路130可包括列选择电路等以及页面缓冲器(或页面寄存器)。
控制逻辑140联接到地址解码器120、读取/写入电路130以及电压发生器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL来控制半导体存储器装置100的整体操作。控制逻辑140可输出用于控制多个页面缓冲器PB1至PBm的感测节点预充电电势电平的控制信号。控制逻辑140可控制读取/写入电路130来执行存储器单元阵列110的读取操作。
电压发生器150可响应于从控制逻辑140输出的控制信号，在读取操作期间生成读取电压Vread和通过电压Vpass。电压发生器150可包括被配置成接收内部电源电压的多个泵浦电容器以生成具有各个电压电平的多个电压，并且可在控制逻辑140的控制下通过选择性地启用多个泵浦电容器来生成多个电压。
地址解码器120、读取/写入电路130和电压发生器150可用作对存储器单元阵列110执行读取操作、写入操作或擦除操作的外围电路。外围电路可在控制逻辑140的控制下对存储器单元阵列110执行读取操作、写入操作或擦除操作。
在本公开的实施例中，在对包括在存储器单元阵列110中的存储器单元的编程操作期间，控制逻辑140可控制外围电路将共享页面数据的第一部分数据编程到联接到多个字线WL中的第一字线的存储器单元，并将共享页面数据的第二部分数据编程到联接到不同于第一字线的第二字线的存储器单元。因此，共享页面数据中的一些被编程到联接到第一字线的存储器单元，共享页面数据中的一些被编程到联接到第二字线的存储器单元。因此，可增加存储在存储器单元中的数据量，从而可提高半导体存储器装置的数据集成度。
此处，第一页面数据与共享页面数据的第一部分数据一起被编程到联接到第一字线的存储器单元。第二页面数据与共享页面数据的第二部分数据一起被编程到联接到第二字线的存储器单元。换言之，第一页面数据存储在联接到第一字线的存储器单元中，第二页面数据存储在联接到第二字线的存储器单元中。共享页面数据被编程到联接到第一字线和第二字线的存储器单元。本文将在后面参照图5至图16B详细描述这种对数据进行编程的方法。
图2是示出根据本公开的实施例的图1的存储器单元阵列的示图。
参照图2，存储器单元阵列110可包括多个存储块BLK1至BLKz。每一个存储块可具有三维结构。每一个存储块可包括堆叠在衬底上的多个存储器单元。存储器单元布置在+X方向、+Y方向和+Z方向上。将参照图3和图4更详细地描述每一个存储块的结构。
在实施例中，包括在存储器单元阵列110中的每一个存储块可具有二维结构。
图3是示出根据本公开的实施例的图2的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
参照图3，存储块BLKa可包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形。在存储块BLKa中，可在行方向(即+X方向)上布置m个单元串。在图3中，示出了在列方向(即+Y方向)上布置两个单元串。然而，该图示仅是为了便于描述，并且将理解的是，可在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可分别具有相似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可在每一个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可在每一个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图3中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单个源极选择线SSL。
在实施例中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线。
每一个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp连续地布置在与+Z方向相反的方向上，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn连续地布置在+Z方向上，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT而彼此联接。每一个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
单元串的管道晶体管PT的各个栅极联接到管线PL。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中联接到相同字线的存储器单元形成单个页面。例如，在第一行中的单元串CS11至CS1m之中，联接到第一字线WL1的存储器单元形成单个页面。在第二行中的单元串CS21至CS2m之中，联接到第一字线WL1的存储器单元形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可选择布置在单个行的方向上的对应的单元串。当选择字线WL1至WLn中的任意一个时，可从所选择的单元串之中选择对应的单个页面。
在实施例中，可提供偶数位线和奇数位线代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的第偶数个单元串可联接到各个偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m中的第奇数个单元串可联接到各个奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。例如，可提供至少一个或多个虚设存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可提供至少一个或多个虚设存储器单元以减少漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，可提高存储块BLKa的操作可靠性，但也可增加存储块BLKa的大小。随着虚设存储器单元的数量减少，可减小存储块BLKa的大小，但也可降低存储块BLKa的操作可靠性。
为了有效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可具有所需的阈值电压。在执行对存储块BLKa的擦除操作之前或之后，可对全部或一些虚设存储器单元执行编程操作。在执行了编程操作之后执行擦除操作的情况下，通过控制待施加到联接到各个虚设存储器单元的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图4是示出根据本公开的实施例的图2的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
参照图4，存储块BLKb可包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向上延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，其中衬底(未示出)设置在存储块BLKb的下部。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可共同联接到单个源极选择线。
每一个单元串中的第一至第n存储器单元MC1至MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可联接到第二漏极选择线DSL2。
因此，除从每一个单元串排除管道晶体管PT之外，图4的存储块BLKb可具有与图3的存储块BLKa的电路相似的等效电路。
在实施例中，可提供偶数位线和奇数位线代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的第偶数个单元串可联接到各个偶数位线，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的第奇数个单元串可联接到各个奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。例如，可提供至少一个或多个虚设存储器单元以减少源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可提供至少一个或多个虚设存储器单元以减少漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，可提高存储块BLKb的操作可靠性，但也可增加存储块BLKb的大小。随着虚设存储器单元的数量减少，可减小存储块BLKb的大小，但也可降低存储块BLKb的操作可靠性。
为了有效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可具有所需的阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可对全部或一些虚设存储器单元执行编程操作。在执行了编程操作之后执行擦除操作的情况下，通过控制待施加到联接到各个虚设存储器单元的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。
图5是示出根据本公开的实施例的联接到将存储数据的存储器单元的字线对的电路图。图5更详细地示出了联接到存储块的字线和联接到字线的存储器单元。图5所示的存储器单元可以是包括在图3所示的存储块BLKa或图4所示的存储块BLKb中的存储器单元。在实施例中，图5所示的存储器单元可以是包括在具有二维结构的存储块中的存储器单元。
存储块可包括联接到各个位线BL1至BLm的多个单元串。单元串中的每一个包括漏极选择晶体管、彼此串联联接的多个存储器单元以及源极选择晶体管。单元串的漏极选择晶体管共同联接到漏极选择线DSL。设置在每一个行线上的存储器单元共同联接到第一至第n字线WL1至WLn中的对应一个。单元串的源极选择晶体管联接到源极选择线SSL。
在根据本公开的实施例的半导体存储器装置中，共享页面数据存储在联接到多个字线的存储器单元中。例如，一段共享页面数据可存储在联接到双字线WL1和WL2的存储器单元中。在这种情况下，字线WL1和WL2可形成单一字线对WP。换言之，共享页面数据可被存储在联接到单一字线对WP的存储器单元中。参照图5，示出了其中彼此相邻设置的双字线形成单一字线对WP的实施例。然而，本公开不限于此，并且可以各种方式形成字线对。例如，字线WL1和WL3可形成单一字线对，字线WL2和WL4可形成单一字线对，字线WL5和WL7可形成单一字线对，并且字线WL6和WL8可形成单一字线对。另外，将理解的是，根据需要，可以各种形式提供字线对。为便于描述，如图5所示，以下描述将关注于彼此相邻设置的双字线形成单一字线对的实施例。
图6是示出根据本公开的实施例的将存储在联接到双字线或单一字线对的存储器单元中的页面数据的示例的示图。
参照图6，五段页面数据被存储在包括在单一字线对中的存储器单元中。在下文中，将参照图5和图6进行描述。
例如，将描述图6所示的页面数据被编程到图5的联接到字线WL1和WL2的存储器单元的情况。如图5所示，m个存储器单元联接到每一个字线。因此，图6所示的五段页面数据中的每一个可包括m个位。
图6所示的页面数据包括第一最高有效位(MSB1)页面数据、第一中央有效位(CSB1)页面数据、最低有效位(LSB)页面数据、第二最高有效位(MSB2)页面数据以及第二中央有效位(CSB2)页面数据。MSB1页面数据和CSB1页面数据被存储在联接到第一字线1stWL的存储器单元中。例如，第一字线1stWL可以是图5的字线WL1。MSB2页面数据和CSB2页面数据被存储在联接到第二字线2ndWL的存储器单元中。例如，第二字线2ndWL可以是图5的字线WL2。
LSB页面数据被存储在联接到第一字线1stWL和第二字线2ndWL的存储器单元中。在页面数据被存储在联接到双字线的存储器单元中的意义上，LSB页面数据可被称为“共享页面数据”。仅存储在联接到第一字线1stWL的存储器单元中的MSB1页面数据和CSB1页面数据可被称为“第一页面数据”。仅存储在联接到第二字线2ndWL的存储器单元中的MSB2页面数据和CSB2页面数据可被称为“第二页面数据”。
参照图5和图6，五段页面数据被存储在联接到双字线或单一字线对的存储器单元中。换言之，5位数据被存储在两个存储器单元中。因此，根据图6所示的实施例，2.5位数据被存储在每一个存储器单元中。
在3位数据被存储在每一个存储器单元中的三层单元TLC的情况下，存储器单元的阈值电压需要被分布为八个级别。在这种情况下，存在的问题在于减少了分布之间的分布余量，由此由于干扰而引起的错误率增大。
在本公开的实施例中，2.5位数据被存储在每一个存储器单元中，使得存储器单元的阈值电压被分布为六个级别。在这种情况下，与TLC的分布余量相比，可增加分布余量。因此，可提高半导体存储器装置的数据集成度。
将参照图7A至图10B描述将五段页面数据存储在联接到双字线的存储器单元中的详细方法。
图7A是示出用于对图6所示的页面数据之中将被编程到第一字线的数据进行编码的第一位状态映射关系的示图。图7B是示出从图7A的第一位状态映射关系导出的第二位状态映射关系的示图。
在下文中，参照图7A和图7B，将描述生成第二位状态映射关系的进程。
参照图7A，示出了用于对将被编程到第一字线的MSB1页面数据、CSB1页面数据以及LSB页面数据进行编码的第一位状态映射关系。第一位状态映射关系可对应于八个级别的状态。也就是说，第一位状态映射关系对应于从左侧开始的第一至第八状态。在以第一最高有效位MSB1、第一中央有效位CSB1和最低有效位LSB的顺序表示状态的代码的情况下，第一状态的代码为“1 1 1”，第二状态的代码为“1 1 0”，第三状态的代码为“1 0 0”，第四状态的代码为“1 0 1”。此外，第五状态的代码为“0 0 1”，第六状态的代码为“0 0 0”，第七状态的代码为“0 1 0”，第八状态的代码为“0 1 1”。
包括在第一位状态映射关系中的八个状态中的一些可彼此组合以生成第二位状态映射关系。例如，如图7A中的黑色所示，第一和第二状态可彼此组合，并且第三和第四状态可彼此组合。从而，可生成图7B所示的第二位状态映射关系。在这种情况下，在LSB页面数据的位之中，对应于第一至第四状态的位可变成无关位，并且可不被编程到联接到第一字线的存储器单元。此处，在LSB页面数据的位之中，仅对应于第五至第八状态的位可被编程到联接到第一字线的存储器单元。
图7A的第一和第二状态的组合变成图7B的擦除状态E。另外，图7A的第三和第四状态的组合变成图7B的第一编程状态P1。图7A的第五至第八状态分别变成图7B的第二至第五编程状态P2至P5。如图7B所示，擦除状态E和第一编程状态P1都不包括LSB页面数据。另一方面，第二至第五编程状态P2至P5可包括LSB页面数据。根据图7B所示的第二位状态映射关系，根据最低有效位是一些LSB页面数据的事实，将被编程到联接到第一字线的存储器单元的最低有效位可被称为“第一部分数据”。换言之，第一部分数据可以是LSB页面数据之中将被编程到联接到第一字线的存储器单元的数据。
参照图7B，第二位状态映射关系包括擦除状态E和第一至第五编程状态P1至P5。因此，MSB1页面数据、CSB1页面数据和一些LSB页面数据可以共计六个级别的分布进行编码。根据图7B所示的第二位状态映射关系，可将图6所示的MSB1页面数据、CSB1页面数据和一些LSB页面数据编程到联接到第一字线1stWL的存储器单元。
图8A是示出用于对图6所示的页面数据之中将被编程到第二字线的数据进行编码的第一位状态映射关系的示图。图8B是示出从图8A的第一位状态映射关系导出的第三位状态映射关系的示图。
在下文中，参照图8A和图8B，将描述生成第三位状态映射关系的进程。
参照图8A，示出了用于对将被编程到第二字线的MSB2页面数据、CSB2页面数据和LSB页面数据进行编码的第一位状态映射关系。第一位状态映射关系可对应于八个级别的状态。也就是说，第一位状态映射关系对应于从左侧开始的第一至第八状态。图8A所示的第一位状态映射关系可与图7A所示的位状态映射关系基本相同。在以第二最高有效位MSB2、第二中央有效位CSB2和最低有效位LSB的顺序表示状态的代码的情况下，第一状态的代码为“1 1 1”，第二状态的代码为“1 1 0”，第三状态的代码为“1 0 0”，第四状态的代码为“10 1”。此外，第五状态的代码为“0 0 1”，第六状态的代码为“0 0 0”，第七状态的代码为“01 0”，第八状态的代码为“0 1 1”。
包括在第一位状态映射关系中的八个状态中的一些可彼此组合以生成第三位状态映射关系。例如，如图8A中的黑色所示，第五和第六状态可彼此组合，并且第七和第八状态可彼此组合。从而，生成图8B所示的第三位状态映射关系。在这种情况下，在LSB页面数据的位之中，对应于第五至第八状态的位可变成无关位，并且可不被编程到联接到第二字线的存储器单元。此处，在LSB页面数据的位之中，仅对应于第一至第四状态的位可被编程到联接到第二字线的存储器单元。
另外，图8A的第五和第六状态的组合变成图8B的第四编程状态P4。另外，图8A的第七和第八状态的组合变成图8B的第五编程状态P5。图8A的第一至第四状态分别变成图8B的擦除状态E和第一至第三编程状态P1至P3。如图8B所示，第四编程状态P4和第五编程状态P5都不包括LSB页面数据。另一方面，擦除状态E和第一至第三编程状态P1至P3可包括LSB页面数据。根据图8B所示的第三位状态映射关系，根据最低有效位是一些LSB页面数据的事实，将被编程到联接到第二字线的存储器单元的最低有效位可被称为“第二部分数据”。换言之，第二部分数据可以是LSB页面数据之中将被编程到联接到第二字线的存储器单元的数据。
参照图8B，第三位状态映射关系包括擦除状态E和第一至第五编程状态P1至P5。因此，MSB2页面数据、CSB2页面数据和一些LSB页面数据可以共计六个级别的分布进行编码。根据图8B所示的第三位状态映射关系，可将图6所示的MSB2页面数据、CSB2页面数据和一些LSB页面数据编程到联接到第二字线2ndWL的存储器单元。
图9A是用于描述图7A所示的第一位状态映射关系和属于该第一位状态映射关系的状态的示图。
同时参照图7A和图9A，将描述包括在第一位状态映射关系中的八个级别的状态E'、P1'、P2'、P3'、P4'、P5'、P6'和P7'的阈值电压对应关系。第一位状态映射关系的擦除状态E'和第一至第三编程状态P1'至P3'彼此组合。因此，对应于擦除状态E'和第一至第三编程状态P1'至P3'的最低有效位LSB变成无关位DC。
图9B是用于描述图7B所示的第二位状态映射关系和属于该第二位状态映射关系的状态的示图。同时参照图9A和图9B，通过将第一位状态映射关系的擦除状态E'与第一至第三编程状态P1'至P3'彼此组合来生成第二位状态映射关系。换言之，图9A的擦除状态E'和第一编程状态P1'的组合变成图9B的擦除状态E。另外，图9A的第二编程状态P2'和第三编程状态P3'的组合变成图9B的第一编程状态P1。此外，图9A的第四至第七编程状态P4'至P7'分别变成图9B的第二至第五编程状态P2至P5。如图9B所示，擦除状态E和第一编程状态P1中的每一个包括仅与第一最高有效位MSB1和第一中央有效位CSB1相关的信息，而不包括与最低有效位LSB相关的信息。另一方面，第二至第五编程状态P2至P5中的每一个包括与第一最高有效位MSB1、第一中央有效位CSB1和最低有效位LSB相关的信息。此处，可设置读取电压R1至R5以将包括在第二位状态映射关系中的状态彼此区分开。
基于图7B和图9B所示的第二位状态映射关系，图1所示的读取/写入电路130可将图6所示的MSB1页面数据、CSB1页面数据以及LSB页面数据的第一部分数据编程到联接到第一字线1stWL的存储器单元。控制逻辑140可控制读取/写入电路130的编程操作。这样，因为MSB1页面数据、CSB1页面数据以及LSB页面数据的第一部分数据被编程到联接到第一字线1stWL的存储器单元，所以页面缓冲器PB1至PBm中的每一个可包括用于存储三个位的锁存器。
图10A是用于描述图8A所示的第一位状态映射关系和属于该第一位状态映射关系的状态的示图。
同时参照图8A和图10A，将描述包括在第一位状态映射关系中的八个级别的状态E'、P1'、P2'、P3'、P4'、P5'、P6'和P7'的阈值电压对应关系。第一位状态映射关系的第四至第七编程状态P4'至P7'彼此组合。因此，对应于第四至第七编程状态P4'至P7'的最低有效位LSB变成无关位DC。
图10B是用于描述图8B所示的第三位状态映射关系和属于该第三位状态映射关系的状态的示图。同时参照图10A和图10B，通过将第一位状态映射关系的第四至第七编程状态P4'至P7'彼此组合来生成第三位状态映射关系。详细地，图10A的第四编程状态P4'和第五编程状态P5'的组合变成图10B的第四编程状态P4。另外，图10A的第六编程状态P6'和第七编程状态P7'的组合变成图10B的第五编程状态P5。此外，图10A的第一至第三编程状态P1'至P3'分别变成图10B的第一至第三编程状态P1至P3。如图10B所示，第四和第五编程状态P4和P5中的每一个包括仅与第二最高有效位MSB2和第二中央有效位CSB2相关的信息，而不包括与最低有效位LSB相关的信息。另一方面，擦除状态E和第一至第三编程状态P1至P3中的每一个包括与第二最高有效位MSB2、第二中央有效位CSB2和最低有效位LSB相关的信息。此处，可设置读取电压R1至R5以将包括在第三位状态映射关系中的状态彼此区分开。
基于图8B和图10B所示的第三位状态映射关系，图1所示的读取/写入电路130可将图6所示的MSB2页面数据、CSB2页面数据以及LSB页面数据的第二部分数据编程到联接到第二字线2ndWL的存储器单元。控制逻辑140可控制读取/写入电路130的编程操作。这样，因为MSB2页面数据、CSB2页面数据以及LSB页面数据的第二部分数据被编程到联接到第二字线2ndWL的存储器单元，所以页面缓冲器PB1至PBm中的每一个可包括用于存储三个位的锁存器。
在图7A至图10B中，已经示出了通过将第一位状态映射关系的第一至第四状态彼此组合来生成第二位状态映射关系，并且通过将第一位状态映射关系的第五至第八状态彼此组合来生成第三位状态映射关系的情况。然而，这仅用于说明目的，并且根据本公开的实施例的半导体存储器装置及操作该半导体存储器装置的方法不限于此。例如，可通过将第一位状态映射关系的第五至第八状态彼此组合来生成第二位状态映射关系，并且可通过将第一位状态映射关系的第一至第四状态彼此组合来生成第三位状态映射关系。可选地，可通过将第一位状态映射关系的第一、第二、第七和第八状态彼此组合来生成第二位状态映射关系，并且可通过将第一位状态映射关系的第三至第六状态彼此组合来生成第三位状态映射关系。这样，可以各种方式实施基于第一位状态映射关系生成第二和第三位状态映射关系的方法。
根据本公开的实施例的半导体存储器装置100可基于多步编程方案来将数据编程到联接到第一和第二字线1stWL和2ndWL的存储器单元。在实施例中，半导体存储器装置100可基于单触发编程方案来将数据编程到联接到第一和第二字线1stWL和2ndWL的存储器单元。多步编程方案指执行至少两个编程操作以将多段页面数据编程到联接到单一字线的存储器单元的方案。此处，至少两个编程操作中的每一个可包括多个编程循环。例如，多步编程方案可包括诸如影子编程方案和重新编程方案的各种编程方案。单触发编程方案指执行单个编程操作以将多段页面数据编程到联接到单一字线的存储器单元的方案。
图11是示出根据本公开的实施例的将存储在联接到双字线或单一字线对的存储器单元中的页面数据的示例的示图。
参照图11，七段页面数据被存储在包括在单一字线对中的存储器单元中。在下文中，将参照图5和图11进行描述。
例如，将描述图11所示的页面数据被编程到图5的联接到字线WL1和WL2的存储器单元的情况。如图5所示，m个存储器单元联接到每一个字线。因此，图11所示的七段页面数据中的每一个可包括m个位。
图11所示的页面数据包括第一最高有效位(MSB1)页面数据、第一较高中央有效位(HCSB1)页面数据、第一较低中央有效位(LCSB1)页面数据、最低有效位(LSB)页面数据、第二最高有效位(MSB2)页面数据、第二较高中央有效位(HCSB2)页面数据和第二较低中央有效位(LCSB2)页面数据。MSB1页面数据、HCSB1页面数据和LCSB1页面数据被存储在联接到第一字线1stWL的存储器单元中。例如，第一字线1stWL可以是图5的字线WL1。MSB2页面数据、HCSB2页面数据和LCSB2页面数据被存储在联接到第二字线2ndWL的存储器单元中。例如，第二字线2ndWL可以是图5的字线WL2。
LSB页面数据，即共享页面数据，被存储在联接到第一字线1stWL和第二字线2ndWL的存储器单元中。在页面数据被存储在联接到双字线的存储器单元中的意义上，LSB页面数据可被称为“共享页面数据”。仅存储在联接到第一字线1stWL的存储器单元中的MSB1页面数据、HCSB1页面数据和LCSB1页面数据可被称为“第一页面数据”。仅存储在联接到第二字线2ndWL的存储器单元中的MSB2页面数据、HCSB2页面数据和LCSB2页面数据可被称为“第二页面数据”。
参照图5和图11，七段页面数据被存储在联接到双字线或单一字线对的存储器单元中。换言之，7位数据被存储在两个存储器单元中。因此，根据图11所示的实施例，3.5位数据被存储在每一个存储器单元中。
在4位数据被存储在每一个存储器单元中的四层单元QLC的情况下，存储器单元的阈值电压需要被分布为十六个级别。在这种情况下，存在的问题在于减少了分布之间的分布余量，由此由于干扰而引起的错误率增加。
在本公开的实施例中，3.5位数据被存储在每一个存储器单元中，使得存储器单元的阈值电压被分布为十二个级别。在这种情况下，与QLC的分布余量相比，可增加分布余量。因此，可提高半导体存储器装置的数据集成度。
将参照图12A至图14B描述将七段页面数据存储在联接到双字线的存储器单元中的详细方法。
图12A是示出用于对图11所示的页面数据之中将被编程到第一字线的数据进行编码的第一位状态映射关系的示图。图12B是示出从图12A的第一位状态映射关系导出的第二位状态映射关系的示图。
在下文中，参照图12A和图12B，将描述生成第二位状态映射关系的进程。除了页面数据的段数和位的数量与图7A和图7B的不同之外，生成第二位状态映射关系的进程类似于参照图7A和图7B所描述的。因此，将省略重复的说明。
参照图12A，示出了用于对将被编程到第一字线的MSB1页面数据、HCSB1页面数据、LCSB1页面数据以及LSB页面数据进行编码的第一位状态映射关系。第一位状态映射关系可对应于十六个级别的状态。也就是说，第一位状态映射关系对应于从左侧开始的第一至第十六状态。在以第一最高有效位MSB1、第一较高中央有效位HCSB1、第一较低中央有效位LCSB1和最低有效位LSB的顺序来表示状态的代码的情况下，第一至第十六状态的代码分别为“1 1 1 1”、“1 1 1 0”、“1 0 1 0”、“1 0 1 1”、“1 0 0 1”、“1 0 0 0”、“0 0 0 0”、“0 00 1”、“0 0 1 1”、“0 0 1 0”、“0 1 1 0”、“0 1 1 1”、“0 1 0 1”、“0 1 0 0”、“1 1 0 0”和“1 1 0 1”。
包括在第一位状态映射关系中的十六个状态中的一些可彼此组合以生成第二位状态映射关系。例如，如图12A中的黑色所示，第一和第二状态可彼此组合，第三和第四状态可彼此组合，第五和第六状态可彼此组合，并且第七和第八状态可彼此组合。基于此，可生成图12B所示的第二位状态映射关系。
参照图12B，第二位状态映射关系包括擦除状态E和第一至第十一编程状态P1至P11。因此，MSB1页面数据、HCSB1页面数据、LCSB1页面数据和一些LSB页面数据可以共计十二个级别的分布进行编码。根据图12B所示的第二位状态映射关系，可将图11所示的MSB1页面数据、HCSB1页面数据、LCSB1页面数据和一些LSB页面数据编程到联接到第一字线1stWL的存储器单元。
图13A是示出用于对图11所示的页面数据之中将被编程到第二字线的数据进行编码的第一位状态映射关系的示图。图13B是示出从图13A的第一位状态映射关系导出的第三位状态映射关系的示图。
在下文中，参照图13A和图13B，将描述生成第三位状态映射关系的进程。除了页面数据的段数和位的数量与图8A和图8B的不同之外，生成第三位状态映射关系的进程类似于参照图8A和图8B所描述的。因此，将省略重复的说明。
参照图13A，示出了用于对将被编程到第二字线的MSB2页面数据、HCSB2页面数据、LCSB2页面数据以及LSB页面数据进行编码的第一位状态映射关系。第一位状态映射关系可对应于十六个级别的状态。也就是说，第一位状态映射关系对应于从左侧开始的第一至第十六状态。在以第二最高有效位MSB2、第二较高中央有效位HCSB2、第二较低中央有效位LCSB2和最低有效位LSB的顺序来表示状态的代码的情况下，第一至第十六状态的代码分别为“1 1 1 1”、“1 1 1 0”、“1 0 1 0”、“1 0 1 1”、“1 0 0 1”、“1 0 0 0”、“0 0 0 0”、“0 00 1”、“0 0 1 1”、“0 0 1 0”、“0 1 1 0”、“0 1 1 1”、“0 1 0 1”、“0 1 0 0”、“1 1 0 0”和“1 1 0 1”。
包括在第一位状态映射关系中的十六个状态中的一些可彼此组合以生成第三位状态映射关系。例如，如图13A中的黑色所示，第九和第十状态可彼此组合，第十一和第十二状态可彼此组合，第十三和第十四状态可彼此组合，并且第十五和第十六状态可彼此组合。基于此，可生成图13B所示的第三位状态映射关系。
参照图13B，第三位状态映射关系包括擦除状态E和第一至第十一编程状态P1至P11。因此，MSB2页面数据、HCSB2页面数据、LCSB2页面数据和一些LSB页面数据可以共计十二个级别的分布进行编码。根据图13B所示的第三位状态映射关系，可将图11所示的MSB2页面数据、HCSB2页面数据、LCSB2页面数据和一些LSB页面数据编程到联接到第二字线2ndWL的存储器单元。
参照图12A至图13B，示出了以下实施例：通过将第一位状态映射关系的第一至第八状态彼此组合来生成第二位状态映射关系，并且通过将第一位状态映射关系的第九至第十六状态彼此组合来生成第三位状态映射关系。然而，根据本公开的实施例的半导体存储器装置及操作该半导体存储器装置的方法不限于此。如上所述，可以各种方式实施基于第一位状态映射关系生成第二和第三位状态映射关系的方法。
图14A是用于描述图12B所示的第二位状态映射关系和属于该第二位状态映射关系的状态的示图。图14B是用于描述图13B所示的第三位状态映射关系和属于该第三位状态映射关系的状态的示图。如图14A所示，擦除状态E和第一至第三编程状态P1至P3中的每一个包括仅与第一最高有效位MSB1、第一较高中央有效位HCSB1和第一较低中央有效位LCSB1相关的信息，而不包括与最低有效位LSB相关的信息。另一方面，第四至第十一编程状态P4至P11中的每一个包括与第一最高有效位MSB1、第一较高中央有效位HCSB1、第一较低中央有效位LCSB1和最低有效位LSB相关的信息。此处，可设置读取电压R1至R11以将包括在第二位状态映射关系中的状态彼此区分开。
如图14B所示，第八至第十一编程状态P8和P11中的每一个包括仅与第二最高有效位MSB2、第二较高中央有效位HCSB2和第二较低中央有效位LCSB2相关的信息，而不包括与最低有效位LSB相关的信息。另一方面，擦除状态E和第一至第七编程状态P1至P7中的每一个包括与第二最高有效位MSB2、第二较高中央有效位HCSB2、第二较低中央有效位LCSB2和最低有效位LSB相关的信息。此处，可设置读取电压R1至R11以将包括在第三位状态映射关系中的状态彼此区分开。
图15是示出根据本公开的实施例的操作半导体存储器装置100的方法的流程图。
参照图15，可通过操作半导体存储器装置100的方法将数据编程到包括在字线对WP中的存储器单元。具体地，操作半导体存储器装置100的方法包括：步骤S110，将共享页面数据之中的第一部分数据和第一页面数据编程到联接到第一字线的存储器单元；以及步骤S130，将共享页面数据之中的第二部分数据和第二页面数据编程到联接到第二字线的存储器单元。稍后将参照图16A和图16B详细描述步骤S110和S130。
图16A是详细示出图15的步骤S110的流程图。图16A示出了五段页面数据被存储在包括在单一字线对中的存储器单元中的实施例。应当注意的是，图16A所示的方法可以相同的方式应用于七段页面数据被存储在包括在单一字线对中的存储器单元中的实施例。
参照图16A，图15的步骤S110包括：步骤S210，生成包括八个级别的状态的第一位状态映射关系，用于对第一页面数据和共享页面数据进行编码和编程；步骤S230，通过将第一位状态映射关系的第一和第二状态彼此组合并且将第一位状态映射关系的第三和第四状态彼此组合来生成包括六个级别的状态的第二位状态映射关系；以及步骤S250，基于第二位状态映射关系将第一页面数据和共享页面数据的第一部分数据编程到联接到第一字线的存储器单元。
在步骤S210中，可生成图7A和图9A所示的第一位状态映射关系。此处，第一页面数据可包括图6所示的MSB1页面数据和CSB1页面数据。共享页面数据可以是图6所示的LSB页面数据。此后，在步骤S230中，可生成图7B和图9B所示的第二位状态映射关系。
在步骤S250中，基于第二位状态映射关系，将第一页面数据和共享页面数据的第一部分数据编程到联接到第一字线1stWL的存储器单元。如上所述，第一页面数据可包括MSB1页面数据和CSB1页面数据。第一部分数据可以是LSB页面数据之中将被编程到联接到第一字线1stWL的存储器单元的数据。换言之，第一部分数据可以是LSB页面数据之中与图7A的第五至第八状态对应的数据。
如果步骤S250终止，则完成了对第一字线1stWL的编程操作S110。
图16B是详细示出图15的步骤S130的流程图。图16B示出了五段页面数据被存储在包括在单一字线对中的存储器单元中的实施例。应当注意的是，图16B所示的方法可以相同的方式应用于七段页面数据被存储在包括在单一字线对中的存储器单元中的实施例。
参照图16B，图15的步骤S130包括：步骤S310，生成包括八个级别的状态的第一位状态映射关系，用于对第二页面数据和共享页面数据进行编码和编程；步骤S330，通过将第一位状态映射关系的第五和第六状态彼此组合并且将第一位状态映射关系的第七和第八状态彼此组合来生成包括六个级别的状态的第三位状态映射关系；以及步骤S350，基于第三位状态映射关系将第二页面数据和共享页面数据的第二部分数据编程到联接到第二字线的存储器单元。
在步骤S310中，可生成图8A和图10A所示的第一位状态映射关系。此处，第二页面数据可包括图6所示的MSB2页面数据和CSB2页面数据。共享页面数据可以是图6所示的LSB页面数据。此后，在步骤S330中，可生成图8B和图10B所示的第三位状态映射关系。
在步骤S350中，基于第三位状态映射关系，将第二页面数据和共享页面数据的第二部分数据编程到联接到第二字线2ndWL的存储器单元。如上所述，第二页面数据可包括MSB2页面数据和CSB2页面数据。第二部分数据可以是LSB页面数据之中将被编程到联接到第二字线2ndWL的存储器单元的数据。换言之，第二部分数据可以是LSB页面数据之中与图8A的第一至第四状态对应的数据。
如果步骤S350终止，则完成了对第二字线2ndWL的编程操作S130。
图17是示出根据本公开的实施例的操作半导体存储器装置100的方法的流程图。参照图17，可通过操作半导体存储器装置100的方法从包括在字线对WP中的存储器单元中读取数据。详细地，在步骤S410中，从联接到第一字线1stWL的存储器单元中读取第一页面数据。此外，在步骤S430中，从联接到第二字线2ndWL的存储器单元中读取第二页面数据。在步骤S450中，从联接到第一和第二字线1stWL和2ndWL的存储器单元中读取包括第一和第二部分数据的共享页面数据。可顺序地执行，或可选地，可独立地执行图17所示的步骤S410至S450。
在实施例中，在步骤S410中，可读取存储在第一字线1stWL中的MSB1页面数据和CSB1页面数据。例如，参照图9B，可通过读取电压R2来读取MSB1页面数据，并且可通过读取电压R1和R4来读取CSB1页面数据。
在实施例中，在步骤S410中，可读取存储在第一字线1stWL中的MSB1页面数据、HCSB1页面数据和LCSB1页面数据。例如，参照图14A，可通过读取电压R3和R10来读取MSB1页面数据，可通过读取电压R1和R6来读取HCSB1页面数据，并且可通过读取电压R2、R4和R8来读取LCSB1页面数据。
在实施例中，在步骤S430中，可读取存储在第二字线2ndWL中的MSB2页面数据和CSB2页面数据。例如，参照图10B，可通过读取电压R4来读取MSB2页面数据，并且可通过读取电压R2和R5来读取CSB2页面数据。
在实施例中，在步骤S430中，可读取存储在第二字线2ndWL中的MSB2页面数据、HCSB2页面数据和LCSB2页面数据。例如，参照图14B，可通过读取电压R6和R11来读取MSB2页面数据，可通过读取电压R2和R9来读取HCSB2页面数据，并且可通过读取电压R4、R8和R10来读取LCSB2页面数据。
如上所述，将理解的是，读取MSB1页面数据所需的读取电压不同于读取MSB2页面数据所需的读取电压。换言之，同时参照图9B和图10B，读取电压R2用于读取MSB1页面数据，而读取电压R4用于读取MSB2页面数据。同样，读取CSB1页面数据所需的读取电压也不同于读取CSB2页面数据所需的读取电压。同时参照图9B和图10B，读取电压R1和R4用于读取CSB1页面数据，而读取电压R2和R5用于读取CSB2页面数据。
以相同的方式，参照图14A和图14B，将理解的是，分别读取MSB1页面数据、HCSB1页面数据和LCSB1页面数据所需的读取电压不同于分别读取MSB2页面数据、HCSB2页面数据和LCSB2页面数据所需的读取电压。
在下文中，将参照图18和图19更详细地描述在步骤S450中执行的操作。
图18是详细示出图17的步骤S450的示例的流程图。在步骤S510至S550中，读取根据图9B和图10B编程的LSB页面数据。在下文中，将同时参照图9B、图10B和图18进行以下描述。
在步骤S510中，选择第一字线1stWL的存储器单元。由此，选择联接到第一字线1stWL的存储器单元。此后，在步骤S520中，使用读取电压R2来感测联接到第一字线1stWL的存储器单元。
如果感测结果指示“0”，则这表示所选择的存储器单元的阈值电压大于读取电压R2。因此，对应的存储器单元的阈值电压对应于第二至第五编程状态P2至P5中的任意一个。这表示所选择的存储器单元包括与LSB页面数据相关的信息。因此，在步骤S530中，使用读取电压R3和R5从联接到第一字线1stWL的存储器单元中读取LSB页面数据，即共享页面数据。
如果感测结果指示“1”，则这表示所选择的存储器单元的阈值电压小于读取电压R2。因此，对应的存储器单元的阈值电压对应于擦除状态E或第一编程状态P1。这表示所选择的存储器单元不包括与LSB页面数据相关的信息。因此，在步骤S540中，选择第二字线2ndWL的存储器单元。在步骤S540中选择的第二字线2ndWL的存储器单元可与在步骤S510中已选择的第一字线1stWL的存储器单元设置在相同的列上。随后，如图10B所示，在步骤S550中，使用读取电压R1和R3来从联接到第二字线2ndWL的存储器单元中读取LSB页面数据。
对与第一和第二字线的所有列对应的存储器单元执行前述步骤S510至S550，使得可从联接到第一和第二字线的存储器单元中读取LSB页面数据。
图19是详细示出图17的步骤S450的示例的流程图。在步骤S610至S650中，读取根据图14A和图14B编程的LSB页面数据。将同时参照图14A、图14B和图19进行以下描述。
在步骤S610中，选择第一字线1stWL的存储器单元。由此，选择联接到第一字线1stWL的存储器单元。此后，在步骤S620中，使用读取电压R4来感测联接到第一字线1stWL的存储器单元。
如果感测结果指示“0”，则这表示所选择的存储器单元的阈值电压大于读取电压R4。因此，对应的存储器单元的阈值电压对应于第四至第十一编程状态P4至P11中的任意一个。这表示所选择的存储器单元包括与LSB页面数据相关的信息。因此，在步骤S630中，使用读取电压R5、R7、R9和R11，从联接到第一字线1stWL的存储器单元中读取LSB页面数据，即共享页面数据。
如果感测结果指示“1”，则这表示所选择的存储器单元的阈值电压小于读取电压R4。因此，对应的存储器单元的阈值电压对应于擦除状态E和第一至第三编程状态P1至P3中的任意一个。这表示所选择的存储器单元不包括与LSB页面数据相关的信息。因此，在步骤S640中，选择第二字线2ndWL的存储器单元。在步骤S640中选择的第二字线2ndWL的存储器单元可与在步骤S610中已选择的第一字线1stWL的存储器单元设置在相同的列上。随后，如图14B所示，在步骤S650中，使用读取电压R1、R3、R5和R7，从联接到第二字线2nd WL的存储器单元中读取LSB页面数据。
对与第一和第二字线的所有列对应的存储器单元执行前述步骤S610至S650，使得可从联接到第一和第二字线的存储器单元中读取LSB页面数据。
图20是示出根据本公开的实施例的半导体存储器装置100的编程方法的视图。
参照图20，示出了九个级别的状态E和P1至P8以及关于各个存储器单元的阈值电压的对应状态的位映射关系。参照图20，存储器单元中的每一个可完整地存储MSB页面位、HCSB页面位或LCSB页面位。可从具有第七和第八编程状态P7和P8的存储器单元中读取LSB页面位。
在图20所示的实施例中，八个物理页面形成一个编程单位。换言之，LSB页面数据被分布并存储在包括在八个物理页面中的存储器单元之中具有第七和第八编程状态P7和P8的存储器单元中。如上所述，每一个物理页面可存储MSB页面数据、HCSB页面数据或LCSB页面数据。另一方面，LSB页面数据被分布并存储在所有的八个物理页面中。因此，可将二十五段逻辑页面数据存储在共计八个物理页面中。
在参照图11至图14B描述的实施例中，共计七段逻辑页面数据被存储在包括在两个物理页面中的存储器单元中。也就是说，平均而言，3.5位的数据被存储在每一个存储器单元中。
另一方面，在图20所示的实施例中，共计二十五段逻辑页面数据被存储在包括在八个物理页面中的存储器单元中。也就是说，平均而言，3.125位的数据被存储在每一个存储器单元中。
此外，在参照图14A和图14B描述的实施例中，应用于两个物理页面的位状态映射关系可彼此不同。另一方面，在图20所示的实施例中，应用于八个物理页面的位状态映射关系可彼此相同。
根据图20所示的实施例的编程方法如下。首先，根据对应于每一个物理页面的MSB页面数据、HCSB页面数据或LCSB页面数据来对包括在八个物理页面中的存储器单元进行编程。因此，存储器单元中的每一个被编程为具有擦除状态E和第一至第六编程状态P1至P6中的任意一个。
此后，感测包括在八个物理页面中的存储器单元之中对应于第七和第八编程状态P7和P8的存储器单元。随后，根据LSB页面数据对所感测的与第七和第八编程状态P7和P8对应的存储器单元进行连续的编程。
因为从存储器控制器接收到半导体存储器装置100的数据是随机数据，所以对应于第七和第八编程状态P7和P8中的每一个的存储器单元的数量可以是存储器单元总数的1/9。因此，可根据LSB页面数据的位值来对与第七和第八编程状态P7和P8对应的存储器单元进行编程。如果LSB页面数据的位值为“1”，则对应的存储器单元保持在第七编程状态P7。如果LSB页面数据的位值为“0”，则对应的存储器单元可被编程为具有第八编程状态P8。在上述进程中，LSB页面数据被分布并存储在包括在八个物理页面中的存储器单元中。因此，LSB页面数据未被存储在存储器单元之中与擦除状态E和第一至第六编程状态P1至P6对应的存储器单元中，而是LSB页面数据仅被存储在与第七和第八编程状态P7和P8对应的存储器单元中。
根据图20所示的实施例的读取方法如下。首先，为了读取MSB页面数据，使用读取电压R1和R5来执行读取操作。为了读取HCSB页面数据，使用读取电压R2、R4和R6来执行读取操作。为了读取LCSB页面数据，使用读取电压R3和R7来执行读取操作。
为了读取LSB页面数据，将读取电压R7施加到包括在八个物理页面中的存储器单元中，从而感测保持断开的存储器单元。在施加了读取电压R7时保持断开的存储器单元是对应于第七和第八编程状态P7和P8中的任意一个的存储器单元。
此后，将读取电压R8施加到所感测的存储器单元，并且获得结果值。在存储器单元断开的情况下，LSB页面数据的位值为“0”。在存储器单元接通的情况下，LSB页面数据的位值为“1”。可从通过将读取电压R8施加到所有所感测的存储器单元而获得的结果中读取LSB页面数据。
图21是示出根据本公开的实施例的半导体存储器装置100的编程方法的视图。
参照图21，示出了共计十个级别的状态E和P1至P9以及关于各个存储器单元的阈值电压的对应状态的位映射关系。参照图21，存储器单元中的每一个可完整地存储MSB页面位、HCSB页面位或LCSB页面位。可从具有第六至第九编程状态P6至P9的存储器单元中读取LSB页面位。
在图21所示的实施例中，四个物理页面形成一个编程单位。换言之，LSB页面数据被分布并存储在包括在四个物理页面中的存储器单元之中具有第六至第九编程状态P6至P9的存储器单元中。如上所述，每一个物理页面可存储MSB页面数据、HCSB页面数据或LCSB页面数据。另一方面，LSB页面数据被分布并存储在所有的四个物理页面中。因此，可将十三段逻辑页面数据存储在共计四个物理页面中。
在参照图11至图14B描述的实施例中，共计七段逻辑页面数据被存储在包括在两个物理页面中的存储器单元中。也就是说，平均而言，3.5位的数据被存储在每一个存储器单元中。
另一方面，在图21所示的实施例中，共计十三段逻辑页面数据被存储在包括在四个物理页面中的存储器单元中。也就是说，平均而言，3.25位的数据被存储在每一个存储器单元中。
此外，在参照图14A和图14B描述的实施例中，应用于两个物理页面的位状态映射关系可彼此不同。另一方面，在图21所示的实施例中，应用于四个物理页面的位状态映射关系可彼此相同。
根据图21所示的实施例的编程方法如下。首先，根据对应于每一个物理页面的MSB页面数据、HCSB页面数据或LCSB页面数据来对包括在四个物理页面中的存储器单元进行编程。因此，存储器单元中的每一个被编程为具有擦除状态E和第一至第五编程状态P1至P5中的任意一个。
此后，感测包括在四个物理页面中的存储器单元之中对应于第六至第九编程状态P6至P9的存储器单元。随后，根据LSB页面数据对所感测的与第六至第九编程状态P6至P9对应的存储器单元进行连续的编程。
因为从存储器控制器接收到半导体存储器装置100的数据是随机数据，所以对应于第六至第九编程状态P6至P9中的每一个的存储器单元的数量可以是存储器单元总数的1/10。因此，可根据LSB页面数据的位值对与第六至第九编程状态P6至P9对应的存储器单元进行编程。
如果LSB页面数据的位值为“1”，则对应的存储器单元保持在第六或第七编程状态P6或P7。如果LSB页面数据的位值为“0”，则对应的存储器单元被编程为具有第八或第九编程状态P8或P9。
更详细地，如果LSB页面数据的位值为“1”并且所感测的存储器单元对应于第六编程状态P6，则对应的存储器单元保持在第六编程状态P6。如果LSB页面数据的位值为“1”并且所感测的存储器单元对应于第七编程状态P7，则对应的存储器单元也保持在第七编程状态P7。另一方面，如果LSB页面数据的位值为“0”并且所感测的存储器单元对应于第六编程状态P6，则对应的存储器单元被编程为具有第九编程状态P9。如果LSB页面数据的位值为“0”并且所感测的存储器单元对应于第七编程状态P7，则对应的存储器单元被编程为具有第八编程状态P8。
在上述进程中，LSB页面数据被分布并存储在包括在四个物理页面中的存储器单元中。因此，LSB页面数据未被存储在存储器单元之中与擦除状态E和第一至第五编程状态P1至P5对应的存储器单元中，而是LSB页面数据仅被存储在与第六至第九编程状态P6至P9对应的存储器单元中。
根据图21所示的实施例的读取方法如下。首先，为了读取MSB页面数据，使用读取电压R1和R5来执行读取操作。为了读取HCSB页面数据，使用读取电压R2、R4和R6来执行读取操作。为了读取LCSB页面数据，使用读取电压R3、R7和R9来执行读取操作。
为了读取LSB页面数据，将读取电压R6施加到包括在四个物理页面中的存储器单元中，从而感测保持断开的存储器单元。在施加了读取电压R6时保持断开的存储器单元是对应于第六至第九编程状态P6至P9中的任意一个的存储器单元。
此后，将读取电压R8施加到所感测的存储器单元，并且获得结果值。在存储器单元断开的情况下，LSB页面数据的位值为“0”。在存储器单元接通的情况下，LSB页面数据的位值为“1”。可从通过将读取电压R8施加到所有所感测的存储器单元而获得的结果中读取LSB页面数据。
图22是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
参照图22，存储器系统1000包括半导体存储器装置100和控制器1100。
半导体存储器装置100可与参照图1至图21描述的半导体存储器装置具有相同的配置和操作。在下文中，将省略重复的说明。
控制器1100联接到主机和半导体存储器装置100。控制器1100可响应于来自主机的请求来访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100可提供半导体存储器装置100与主机之间的接口。控制器1100可驱动固件，用以控制半导体存储器装置100。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可被用作处理单元1120的操作存储器、半导体存储器装置100和主机之间的高速缓冲存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的整体操作。
主机接口1130可包括用于在主机和控制器1100之间执行数据交换的协议。在实施例中，控制器1100可通过诸如以下的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议以及私有协议。
存储器接口1140可与半导体存储器装置100接口连接。例如，存储器接口可包括NAND接口或NOR接口。
错误校正块1150可使用错误校正码(ECC)来检测和校正从半导体存储器装置100接收的数据中的错误。
控制器1100和半导体存储器装置100可被集成在单个半导体装置中。在实施例中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体装置中并形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置成将数据存储到半导体存储器的存储装置。当存储器系统1000被用作SSD时，可显著提高联接到存储器系统1000的主机的操作速度。
在实施例中，存储器系统1000可被提供为诸如以下的电子装置的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下发送/接收信息的装置、形成家庭网络的各种装置之一、形成计算机网络的各种电子装置之一、形成远程信息处理网络的各种电子装置之一、RFID装置、形成计算系统的各种元件之一等。
在实施例中，半导体存储器装置100或存储器系统1000可被嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可以诸如以下的类型进行封装：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中的管芯(Die in Waffle Pack)、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图23是示出图22的存储器系统1000的应用示例2000的框图。
参照图23，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。半导体存储器芯片可被划分成多个组。
在图23中，示出了多个组分别通过第一至第k信道CH1至CHk与控制器2200通信。每一个半导体存储器芯片可与参照图1所述的半导体存储器装置100的部件具有相同的配置和操作。
每一个组可通过一个公共信道与控制器2200通信。控制器2200与参照图22所述的控制器1100具有相同的配置，并且被配置成通过多个通信道CH1至CHk控制半导体存储器装置2100的多个存储器芯片。
在图23中，已经示出了多个半导体存储器芯片联接到每一个信道。然而，将理解的是，可将存储器系统2000修改成使得单个存储器芯片联接到每一个信道的配置。
图24是示出包括关于图23所述的存储器系统2000的计算系统3000的框图。
参照图24，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或通过CPU 3100处理的数据可被存储在存储器系统2000中。
在图24中，示出了半导体存储器装置2100通过控制器2200联接到系统总线3500。此外，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU3100和RAM 3200执行。
在图24中，示出了提供了参照图23描述的存储器系统2000。然而，存储器系统2000可由参照图22描述的存储器系统1000替代。在实施例中，计算系统3000可包括参照图22描述的存储器系统1000和参照图23描述的存储器系统2000两者。
本公开的各个实施例可提供一种能够提高数据集成度的半导体存储器装置。
本公开的各个实施例可提供一种能够操作能够提高数据集成度的半导体存储器装置的方法。
本文已经公开了示例性实施例，并且尽管使用了特定的术语，但是这些术语仅以一般的和描述性的意义来使用并理解，而不用于限制的目的。在一些情况下，从本申请提交起，对于本领域普通技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本公开的实质和范围的情况下，可进行形式和细节上的各种改变。

Claims (10)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储器单元；
外围电路，将共享页面数据编程在所述多个存储器单元之中的选择的存储器单元上；以及
控制逻辑，在对选择的存储器单元的编程操作期间，控制所述外围电路，以将所述共享页面数据的第一部分数据编程到选择的存储器单元之中联接到第一字线的存储器单元，并且将所述共享页面数据的第二部分数据编程到选择的存储器单元之中联接到不同于所述第一字线的第二字线的存储器单元，
其中所述控制逻辑控制所述外围电路以生成用于第一页面数据和所述共享页面数据的第一位状态映射关系；通过将包括在所述第一位状态映射关系中的状态之中包括在第一组中的状态彼此组合来生成第二位状态映射关系；并且基于所述第二位状态映射关系对所述第一页面数据和所述第一部分数据进行编程，
其中所述第一位状态映射关系包括八个级别的状态，所述第一组包括第一状态、第二状态、第三状态和第四状态，并且
其中所述第二位状态映射关系通过将所述第一状态和所述第二状态彼此组合并将所述第三状态和所述第四状态彼此组合来生成。
2.根据权利要求1所述的半导体存储器装置，其中所述控制逻辑控制所述外围电路以生成用于第二页面数据和所述共享页面数据的所述第一位状态映射关系；通过将包括在所述第一位状态映射关系中的状态之中包括在第二组中的状态彼此组合来生成第三位状态映射关系；并且基于所述第三位状态映射关系对所述第二页面数据和所述第二部分数据进行编程，
其中所述第二组包括第五状态、第六状态、第七状态和第八状态，并且
其中所述第三位状态映射关系通过将所述第五状态和所述第六状态彼此组合并将所述第七状态和所述第八状态彼此组合来生成。
3.根据权利要求2所述的半导体存储器装置，
其中所述第一页面数据包括第一最高有效位页面数据即第一MSB页面数据和第一中央有效位页面数据即第一CSB页面数据，
其中所述第二页面数据包括第二MSB页面数据和第二CSB页面数据，
其中所述共享页面数据是最低有效位页面数据即LSB页面数据，并且
其中联接到所述第一字线的存储器单元中的每一个存储器单元和联接到所述第二字线的存储器单元中的相对应的一个存储器单元一起存储共计五个位。
4.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储器单元；
外围电路，将共享页面数据编程在所述多个存储器单元之中的选择的存储器单元上；以及
控制逻辑，在对选择的存储器单元的编程操作期间，控制所述外围电路，以将所述共享页面数据的第一部分数据编程到选择的存储器单元之中联接到第一字线的存储器单元，并且将所述共享页面数据的第二部分数据编程到选择的存储器单元之中联接到不同于所述第一字线的第二字线的存储器单元，
其中所述控制逻辑控制所述外围电路以生成用于第一页面数据和所述共享页面数据的第一位状态映射关系；通过将包括在所述第一位状态映射关系中的状态之中包括在第一组中的状态彼此组合来生成第二位状态映射关系；并且基于所述第二位状态映射关系对所述第一页面数据和所述第一部分数据进行编程，
其中所述第一位状态映射关系包括十六个级别的状态，并且所述第一组包括第一状态至第八状态，
其中所述第二位状态映射关系通过将所述第一位状态映射关系的所述第一状态和第二状态彼此组合、将第三状态和第四状态彼此组合、将第五状态和第六状态彼此组合并将第七状态和第八状态彼此组合来生成。
5.根据权利要求4所述的半导体存储器装置，
其中所述控制逻辑控制所述外围电路以生成用于第二页面数据和所述共享页面数据的第一位状态映射关系；通过将包括在所述第一位状态映射关系中的状态之中包括在第二组中的状态彼此组合来生成第三位状态映射关系；并且基于所述第三位状态映射关系对所述第二页面数据和所述第二部分数据进行编程，
其中所述第二组包括第九状态至第十六状态，
其中所述第三位状态映射关系通过将所述第一位状态映射关系的第九状态和第十状态彼此组合、将第十一状态和第十二状态彼此组合、将第十三状态和第十四状态彼此组合并将第十五状态和第十六状态彼此组合来生成，
其中所述第一页面数据包括第一最高有效位页面数据即第一MSB页面数据、第一较高中央有效位页面数据即第一HCSB页面数据和第一较低中央有效位页面数据即第一LCSB页面数据，
其中所述第二页面数据包括第二MSB页面数据、第二HCSB页面数据和第二LCSB页面数据，
其中所述共享页面数据是最低有效位页面数据即LSB页面数据，并且
其中联接到所述第一字线的存储器单元中的每一个存储器单元和联接到所述第二字线的存储器单元中的相对应的一个存储器单元一起存储共计七个位。
6.一种操作半导体存储器装置的方法，用于对多个存储器单元中的选择的存储器单元进行编程，所述方法包括：
将共享页面数据的第一部分数据和第一页面数据编程到选择的存储器单元之中联接到第一字线的存储器单元；并且
将所述共享页面数据的第二部分数据和第二页面数据编程到选择的存储器单元之中联接到不同于所述第一字线的第二字线的存储器单元，
其中对所述第一部分数据和所述第一页面数据编程包括：
生成用于所述第一页面数据和所述共享页面数据的第一位状态映射关系；
通过将包括在所述第一位状态映射关系中的状态之中包括在第一组中的状态彼此组合来生成第二位状态映射关系；并且
基于所述第二位状态映射关系，将所述第一页面数据和所述第一部分数据编程到联接到所述第一字线的存储器单元，
其中用于所述第一页面数据和所述共享页面数据的所述第一位状态映射关系包括八个级别的状态，
其中所述第一组包括第一状态、第二状态、第三状态和第四状态，第二组包括第五状态、第六状态、第七状态和第八状态，并且
其中生成所述第二位状态映射关系包括：通过将所述第一状态和所述第二状态彼此组合并将所述第三状态和所述第四状态彼此组合来生成所述第二位状态映射关系。
7.根据权利要求6所述的方法，其中对所述第二部分数据和所述第二页面数据的编程包括：
生成用于所述第二页面数据和所述共享页面数据的所述第一位状态映射关系；
通过将包括在所述第一位状态映射关系中的状态之中包括在第二组中的状态彼此组合来生成第三位状态映射关系；并且
基于所述第三位状态映射关系，将所述第二页面数据和所述第二部分数据编程到联接到所述第二字线的存储器单元，
其中生成所述第三位状态映射关系包括：通过将所述第五状态和所述第六状态彼此组合并将所述第七状态和所述第八状态彼此组合来生成所述第三位状态映射关系。
8.根据权利要求7所述的方法，
其中所述第一页面数据包括第一最高有效位页面数据即第一MSB页面数据和第一中央有效位页面数据即第一CSB页面数据，
其中所述第二页面数据包括第二MSB页面数据和第二CSB页面数据，
其中所述共享页面数据是最低有效位页面数据即LSB页面数据，并且
其中联接到所述第一字线的存储器单元中的每一个存储器单元和联接到所述第二字线的存储器单元中的相对应的一个存储器单元一起存储共计五个位。
9.一种操作半导体存储器装置的方法，用于对多个存储器单元中的选择的存储器单元进行编程，所述方法包括：
将共享页面数据的第一部分数据和第一页面数据编程到选择的存储器单元之中联接到第一字线的存储器单元；并且
将所述共享页面数据的第二部分数据和第二页面数据编程到选择的存储器单元之中联接到不同于所述第一字线的第二字线的存储器单元，
其中对所述第一部分数据和所述第一页面数据编程包括：
生成用于所述第一页面数据和所述共享页面数据的第一位状态映射关系；
通过将包括在所述第一位状态映射关系中的状态之中包括在第一组中的状态彼此组合来生成第二位状态映射关系；并且
基于所述第二位状态映射关系，将所述第一页面数据和所述第一部分数据编程到联接到所述第一字线的存储器单元，
其中用于所述第一页面数据和所述共享页面数据的所述第一位状态映射关系包括十六个级别的状态，
其中所述第一组包括第一状态至第八状态，第二组包括第九状态至第十六状态，
其中生成所述第二位状态映射关系包括：通过将第一位状态映射关系的所述第一状态和第二状态彼此组合、将第三状态和第四状态彼此组合、将第五状态和第六状态彼此组合并将第七状态和第八状态彼此组合来生成所述第二位状态映射关系，并且
其中生成第三位状态映射关系包括：通过将所述第一位状态映射关系的第九状态和第十状态彼此组合、将第十一状态和第十二状态彼此组合、将第十三状态和第十四状态彼此组合并将第十五状态和第十六状态彼此组合来生成所述第三位状态映射关系。
10.根据权利要求9所述的方法，
其中所述第一页面数据包括第一最高有效位页面数据即第一MSB页面数据、第一较高中央有效位页面数据即第一HCSB页面数据和第一较低中央有效位页面数据即第一LCSB页面数据，
其中所述第二页面数据包括第二MSB页面数据、第二HCSB页面数据和第二LCSB页面数据，
其中所述共享页面数据是最低有效位页面数据即LSB页面数据，并且
其中联接到所述第一字线的存储器单元和联接到所述第二字线的存储器单元一起存储共计七个位。
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