KR20190134096A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은, 상기 메모리 셀들에 대한 프로그램 동작 시, 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터를 프로그램하고, 상기 제1 워드 라인과 상이한 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터를 프로그램 하도록, 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 데이터 집적도를 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 데이터 집적도를 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 제어 로직은, 상기 메모리 셀들에 대한 프로그램 동작 시, 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터를 프로그램하고, 상기 제1 워드 라인과 상이한 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터를 프로그램 하도록, 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 제어 로직은, 제1 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램하기 위한 제1 비트-상태 맵핑을 생성하고, 상기 제1 비트-상태 맵핑에 포함된 상태들 중 제1 그룹에 포함된 상태들을 병합하여 제2 비트-상태 맵핑을 생성하며, 상기 제2 비트-상태 맵핑에 기초하여, 상기 제1 페이지 데이터 및 상기 제1 부분 데이터를 프로그램하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 제2 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램하기 위한 상기 제1 비트-상태 맵핑을 생성하고, 상기 제1 비트-상태 맵핑에 포함된 상태들 중 제2 그룹에 속하는 상태들을 병합하여 제3 비트-상태 맵핑을 생성하며, 상기 제3 비트-상태 맵핑에 기초하여, 상기 제2 페이지 데이터 및 상기 제2 부분 데이터를 프로그램하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터 및 제1 중간 비트(central significant bit, CSB) 페이지 데이터를 포함할 수 있다. 상기 제2 페이지 데이터는 제2 MSB 페이지 데이터 및 제2 CSB 페이지 데이터를 포함할 수 있다. 상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터일 수 있다. 상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 5 비트를 함께 저장할 수 있다.
일 실시 예에서, 상기 제1 비트-상태 맵핑은 8 레벨의 상태들을 포함하고, 상기 제1 그룹은 제1 상태, 제2 상태, 제3 상태 및 제4 상태를 포함하며, 상기 제2 그룹은 제5 상태, 제6 상태, 제7 상태 및 제8 상태를 포함할 수 있다. 상기 제1 및 제2 상태가 병합되고, 상기 제3 및 제4 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성될 수 있다. 상기 제5 및 제6 상태가 병합되고, 상기 제7 및 제8 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성될 수 있다.
일 실시 예에서, 상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터, 제1 상위 중간 비트(higher-central significant bit, HCSB) 페이지 데이터 및 제1 하위 중간 비트(lower-central significant bit, LCSB) 페이지 데이터를 포함할 수 있다. 상기 제2 페이지 데이터는 제2 MSB 페이지 데이터, 제2 HCSB 페이지 데이터 및 제2 LCSB 페이지 데이터를 포함할 수 있다. 상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터일 수 있다. 상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 7 비트를 함께 저장할 수 있다.
일 실시 예에서, 제6 항에 있어서, 상기 제1 비트-상태 맵핑은 16 레벨의 상태들을 포함하고, 상기 제1 그룹은 제1 내지 제8 상태를 포함하며, 상기 제2 그룹은 제9 내지 제16 상태를 포함할 수 있다. 상기 제1 비트-상태 맵핑의 제1 및 제2 상태가 병합되고, 제3 및 제4 상태가 병합되며, 제5 및 제6 상태가 병합되고, 제7 및 제8 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성될 수 있다. 상기 제1 비트-상태 맵핑의 제9 및 제10 상태가 병합되고, 제11 및 제12 상태가 병합되며, 제13 및 제14 상태가 병합되고, 제15 및 제16 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터 및 제1 페이지 데이터를 프로그램 하는, 제1 프로그램 단계 및 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터 및 제2 페이지 데이터를 프로그램 하는 단계를 포함한다.
일 실시 예에서, 상기 제1 프로그램 단계는, 상기 제1 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램 하기 위한, 제1 비트- 상태 맵핑을 생성하는 단계, 상기 제1 비트-상태 맵핑에 포함된 상태들 중 제1 그룹에 속하는 상태들을 병합하여 제2 비트-상태 맵핑을 생성하는 단계 및 상기 제2 비트-상태 맵핑에 기초하여, 상기 제1 워드 라인과 연결된 메모리 셀들에 상기 제1 페이지 데이터 및 상기 제1 부분 데이터를 프로그램하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제2 프로그램 단계는, 상기 제2 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램하기 위한, 상기 제1 비트 상태 맵핑을 생성하는 단계, 상기 제1 비트-상태 맵핑에 포함된 상태들 중 제2 그룹에 속하는 상태들을 병합하여 제3 비트-상태 맵핑을 생성하는 단계 및 상기 제3 비트-상태 맵핑에 기초하여, 상기 제2 워드 라인과 연결된 메모리 셀들에 상기 제2 페이지 데이터 및 상기 제2 부분 데이터를 프로그램하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터 및 제1 중간 비트(central significant bit, CSB) 페이지 데이터를 포함할 수 있다. 상기 제2 페이지 데이터는 제2 MSB 페이지 데이터 및 제2 CSB 페이지 데이터를 포함할 수 있다. 상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터일 수 있다. 상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 5 비트를 함께 저장할 수 있다.
일 실시 예에서, 상기 제1 비트-상태 맵핑은 상기 제1 MSB 페이지 데이터, 상기 제1 CSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 3 비트의 데이터에 대응하는 8 레벨의 상태들을 포함할 수 있다. 상기 제2 비트-상태 맵핑은 상기 제2 MSB 페이지 데이터, 상기 제2 CSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 3 비트의 데이터에 대응하는 8 레벨의 상태들을 포함할 수 있다.
일 실시 예에서, 제1 그룹은 제1 상태, 제2 상태, 제3 상태 및 제4 상태를 포함하며, 상기 제2 그룹은 제5 상태, 제6 상태, 제7 상태 및 제8 상태를 포함할 수 있다. 상기 제2 비트-상태 맵핑을 생성하는 단계에서는, 상기 제1 및 제2 상태가 병합되고, 상기 제3 및 제4 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성될 수 있다. 상기 제3 비트-상태 맵핑을 생성하는 단계에서는, 상기 제5 및 제6 상태가 병합되고, 상기 제7 및 제8 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성될 수 있다.
일 실시 예에서, 상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터, 제1 상위 중간 비트(higher-central significant bit, HCSB) 페이지 데이터 및 제1 하위 중간 비트(lower-central significant bit, LCSB) 페이지 데이터를 포함할 수 있다. 상기 제2 페이지 데이터는 제2 MSB 페이지 데이터, 제2 HCSB 페이지 데이터 및 제2 LCSB 페이지 데이터를 포함할 수 있다. 상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터일 수 있다. 상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 7 비트를 함께 저장할 수 있다.
일 실시 예에서, 상기 제1 비트-상태 맵핑은 상기 제1 MSB 페이지 데이터, 상기 제1 HCSB 페이지 데이터, 제1 LCSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 4 비트의 데이터에 대응하는 16 레벨의 상태들을 포함할 수 있다. 상기 제2 비트-상태 맵핑은 상기 제2 MSB 페이지 데이터, 상기 제2 HCSB 페이지 데이터, 제2 LCSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 4 비트의 데이터에 대응하는 16 레벨의 상태들을 포함할 수 있다.
일 실시 예에서, 상기 제1 그룹은 제1 내지 제8 상태를 포함하며, 상기 제2 그룹은 제9 내지 제 상태를 포함할 수 있다. 상기 제2 비트-상태 맵핑을 생성하는 단계에서는, 상기 제1 비트-상태 맵핑의 제1 및 제2 상태가 병합되고, 제3 및 제4 상태가 병합되며, 제5 및 제6 상태가 병합되고, 제7 및 제8 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성될 수 있다. 상기 제3 비트-상태 맵핑을 생성하는 단계에서는, 상기 제1 비트-상태 맵핑의 제9 및 제10 상태가 병합되고, 제11 및 제12 상태가 병합되며, 제13 및 제14 상태가 병합되고, 제15 및 제16 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성될 수 있다.
본 발명의 또 다른 실시 예에 따라, 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터 및 제1 페이지 데이터가 저장되고, 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터 및 제2 페이지 데이터가 저장되어 있는 반도체 메모리 장치를 동작한다. 상기 동작 방법은, 제1 메모리 셀과 연결된 상기 제1 워드 라인에 기준 전압을 인가하는 단계, 상기 제1 메모리 셀의 턴-온 여부에 따라, 상기 제1 메모리 셀 또는 상기 제2 워드 라인과 연결된 제2 메모리 셀로부터 상기 공용 페이지 데이터를 리드하는 단계를 포함한다.
일 실시 예에서, 상기 제1 메모리 셀이 턴-온 되는 경우, 상기 제1 메모리 셀 또는 제2 워드 라인과 연결된 제2 메모리 셀로부터 데이터를 리드하는 단계에서는, 상기 기준 전압보다 낮은 리드 전압들을 이용하여 상기 제1 메모리 셀로부터 데이터를 리드할 수 있다.
일 실시 예에서, 상기 제1 메모리 셀이 턴-오프 되는 경우, 상기 제1 메모리 셀 또는 제2 워드 라인과 연결된 제2 메모리 셀로부터 데이터를 리드하는 단계에서는, 상기 기준 전압보다 높은 리드 전압들을 이용하여 상기 제2 메모리 셀로부터 데이터를 리드할 수 있다.
본 발명의 일 실시 예에 의하면, 데이터 집적도를 향상시킬 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 데이터 집적도를 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 본 발명의 일 실시 예에 따라 데이터가 저장되는 메모리 셀들과 연결된 워드 라인 페어를 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시 예에 따라, 두 개의 워드 라인과 연결된 메모리 셀들에 저장되는 페이지 데이터의 일 예를 나타내는 도면이다.
도 7a는 도 6에 도시된 페이지 데이터 중 제1 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다.
도 7b는 도 7a의 제1 비트-상태 맵핑으로부터 도출되는 제2 비트-상태 맵핑을 나타내는 도면이다.
도 8a는 도 6에 도시된 페이지 데이터 중 제2 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다.
도 8b는 도 8a의 제1 비트-상태 맵핑으로부터 도출되는 제3 비트-상태 맵핑을 나타내는 도면이다.
도 9a는 도 7a에 도시된 제1 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 9b는 도 7b에 도시된 제2 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 10a는 도 8a에 도시된 제1 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 10b는 도 8b에 도시된 제3 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따라, 두 개의 워드 라인과 연결된 메모리 셀들에 저장되는 페이지 데이터의 다른 예를 나타내는 도면이다.
도 12a는 도 11에 도시된 페이지 데이터 중 제1 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다.
도 12b는 도 12a의 제1 비트-상태 맵핑으로부터 도출되는 제2 비트-상태 맵핑을 나타내는 도면이다.
도 13a는 도 11에 도시된 페이지 데이터 중 제2 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다.
도 13b는 도 13a의 제1 비트-상태 맵핑으로부터 도출되는 제3 비트-상태 맵핑을 나타내는 도면이다.
도 14a는 도 12b에 도시된 제2 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 14b는 도 13b에 도시된 제3 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16a는 도 15의 단계(S110)를 보다 상세히 나타내는 순서도이다.
도 16b는 도 15의 단계(S130)를 보다 상세히 나타내는 순서도이다.
도 17는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 도 17의 단계(S450)의 일 실시 예를 보다 상세히 나타내는 순서도이다.
도 19는 도 17의 단계(S450)의 다른 실시 예를 보다 상세히 나타내는 순서도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 22는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1은 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드 라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드 라인에 인가하고, 나머지 비 선택된 워드 라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
본 발명의 실시 예에 의하면, 제어 로직(140)은 메모리 셀 어레이(110)에 포함된 메모리 셀들에 대한 프로그램 동작 시, 복수의 워드 라인(WL) 중 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터(shared page data)의 제1 부분 데이터를 프로그램하고, 상기 제1 워드 라인과 상이한 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터를 프로그램 하도록, 상기 주변 회로를 제어한다. 이에 따라, 상기 공용 페이지 데이터의 일부는 상기 제1 워드 라인과 연결된 메모리 셀들에 프로그램 되고, 상기 공용 페이지 데이터의 다른 일부는 상기 제1 워드 라인과 연결된 메모리 셀들에 프로그램 된다. 이에 따라, 메모리 셀들에 저장되는 데이터량을 늘릴 수 있으며, 따라서 반도체 메모리 장치의 데이터 집적도가 향상된다.
한편, 제1 워드 라인과 연결된 메모리 셀들에는 상기 공용 페이지 데이터의 제1 부분 데이터와 함께 제1 페이지 데이터가 프로그램되고, 제2 워드 라인과 연결된 메모리 셀들에는 상기 공용 페이지 데이터의 제2 부분 데이터와 함께 제2 페이지 데이터가 프로그램된다. 다시 말하면, 제1 페이지 데이터는 제1 워드 라인과 연결된 메모리 셀들에 저장되고, 제2 페이지 데이터는 제2 페이지 데이터는 제2 워드 라인과 연결된 메모리 셀들에 저장되며, 공용 페이지 데이터는 상기 제1 및 제2 워드 라인과 연결된 메모리 셀들에 프로그램된다. 이와 같은 데이터의 프로그램 방법에 대해서는 도 5 내지 도 16b를 참조하여 보다 구체적으로 후술하기로 한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
다른 실시 예에서, 메모리 셀 어레이(110)에 포함된 각 메모리 블록은 2차원 구조를 가질 수도 있다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 본 발명의 일 실시 예에 따라 데이터가 저장되는 메모리 셀들과 연결된 워드 라인 페어를 설명하기 위한 회로도이다. 도 5를 참조하면, 메모리 블록에 연결된 워드 라인들 및 이에 연결된 메모리 셀들이 보다 상세히 도시되어 있다. 도 5에 도시된 메모리 셀들은 도 3 또는 도 4에 도시된 메모리 블록(BLKa, BLKb)에 포함된 메모리 셀들일 수 있다. 다른 실시 예에서, 도 5에 도시된 메모리 셀들은 2차원 구조를 갖는 메모리 블록에 포함된 메모리 셀들일 수도 있다.
메모리 블록은 복수의 비트 라인들(BL1~BLm)에 각각 연결된 복수의 셀 스트링들을 포함한다. 각각의 셀 스트링들은 대응하는 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터들은 드레인 선택 라인(DSL)에 공통적으로 연결된다. 각각의 행 라인(row line)에 위치한 메모리 셀들은 제1 내지 제n 워드 라인들(WL1~WLn) 중 대응하는 워드 라인에 공통적으로 연결된다. 소스 선택 트랜지스터는 소스 선택 라인(SSL)에 연결된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 공용 페이지 데이터가 복수의 워드 라인과 연결된 메모리 셀들에 저장된다. 예를 들어, 하나의 공용 페이지 데이터가 두 개의 워드 라인들(WL1, WL2)과 연결된 메모리 셀들에 저장될 수 있다. 이 경우 워드 라인들(WL1, WL2)은 하나의 워드 라인 페어(WP)를 구성할 수 있다. 즉, 공용 페이지 데이터는 하나의 워드 라인 페어(WP)와 연결된 메모리 셀들에 저장될 수 있다. 도 5를 참조하면, 인접하여 위치한 두 개의 워드 라인들이 하나의 워드 라인 페어(WP)를 구성하는 실시 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다양한 방식으로 워드 라인 페어가 구성될 수 있다. 예를 들어, 워드 라인(WL1, WL3)이 하나의 워드 라인 페어를 구성하고, 워드 라인(WL2, WL4)이 하나의 워드 라인 페어를 구성하며, 워드 라인(WL5, WL7)이 하나의 워드 라인 페어를 구성하고, 워드 라인(WL6, WL8)이 하나의 워드 라인 페어를 구성할 수도 있다. 이 외에도 필요에 따라 다양한 형태의 워드 라인 페어를 구성할 수 있음을 알 수 있을 것이다. 설명의 편의를 위해, 이하에서는 도 5에 도시된 바와 같이 인접하여 위치한 두 개의 워드 라인이 하나의 워드 라인 페어를 구성하는 실시 예를 중심으로 설명하기로 한다.
도 6은 본 발명의 일 실시 예에 따라, 두 개의 워드 라인과 연결된 메모리 셀들에 저장되는 페이지 데이터의 일 예를 나타내는 도면이다. 도 6을 참조하면, 5 개의 페이지 데이터가 하나의 워드 라인 페어에 포함된 메모리 셀들에 저장된다. 이하에서는 도 5 및 도 6을 참조하여 설명하기로 한다.
예시적으로, 도 6에 도시된 페이지 데이터가 도 5의 워드 라인(WL1, WL2)에 연결된 메모리 셀들에 프로그램 되는 경우에 대하여 설명한다. 도 5에 도시된 바와 같이, 하나의 워드 라인에는 m 개의 메모리 셀들이 연결되므로, 도 6에 도시된 다섯 개의 페이지 데이터들 각각은 m 개의 비트들을 포함할 것이다.
도 6에 도시된 페이지 데이터는 제1 최상위 비트(first most significant bit, MSB1) 페이지 데이터 및 제1 중간 비트(first central significant bit, CSB1) 페이지 데이터, 최하위 비트(least significant bit, 이하 "LSB") 페이지 데이터, 제2 최상위 비트(second most significant bit, MSB2) 페이지 데이터 및 제2 중간 비트(second central significant bit, CSB2) 페이지 데이터를 포함한다. MSB1 페이지 데이터 및 CSB1 페이지 데이터는 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 저장된다. 예시적으로, 제1 워드 라인(1st WL)은 도 5의 워드 라인(WL1)일 수 있다. 한편, MSB2 페이지 데이터 및 CSB2 페이지 데이터는 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 저장된다. 예시적으로, 제2 워드 라인(2nd WL)은 도 5의 워드 라인(WL2)일 수 있다.
한편, LSB 페이지 데이터는 제1 워드 라인(1st WL) 및 제2 워드 라인(2nd WL) 과 연결된 메모리 셀들에 저장된다. 두 개의 워드 라인과 연결된 메모리 셀들에 저장된다는 의미에서, LSB 페이지 데이터를 "공용 페이지 데이터(shared page data)"로 지칭할 수 있다. 한편, 제1 워드 라인(1st WL)에 연결된 메모리 셀들에만 저장되는 MSB1 페이지 데이터 및 CSB1 페이지 데이터는 "제1 페이지 데이터"로 지칭할 수 있다. 또한, 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에만 저장되는 MSB2 페이지 데이터 및 CSB2 페이지 데이터는 "제2 페이지 데이터"로 지칭할 수 있다.
도 5 및 도 6을 함께 참조하면, 두 개의 워드 라인에 연결된 메모리 셀들에 5개의 페이지 데이터가 저장된다. 다시 말하면, 두 개의 메모리 셀에 5 비트의 데이터가 저장된다. 따라서, 도 6에 도시된 실시 예에 의하면, 메모리 셀 당 2.5비트의 데이터가 저장된다.
메모리 셀당 3 비트의 데이터가 저장되는 트리플-레벨 셀(TLC)의 경우, 메모리 셀들의 문턱 전압을 8개 레벨로 분포시켜야 한다. 이 경우 각 분포 사이의 분포 마진이 감소하며, 디스터브에 따라 오류가 증가한다는 문제점이 있다.
본 발명의 일 실시 예에 의하면, 메모리 셀 당 2.5 비트의 데이터를 저장하며, 이에 따라 메모리 셀들의 문턱 전압을 6개 레벨로 분포시키게 된다. 이 경우 TLC에 비해 분포 마진을 보다 확보할 수 있다. 따라서 반도체 메모리 장치의 데이터 집적도를 향상시킬 수 있다.
두 개의 워드 라인에 연결된 메모리 셀들에 5개의 페이지 데이터를 저장하는 구체적인 방법은 도 7a 내지 도 10b를 참조하여 후술하기로 한다.
도 7a는 도 6에 도시된 페이지 데이터 중 제1 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다. 한편, 도 7b는 도 7a의 제1 비트-상태 맵핑으로부터 도출되는 제2 비트-상태 맵핑을 나타내는 도면이다. 이하에서는 도 7a 및 도 7b를 참조하여, 제2 비트-상태 맵핑을 생성하는 과정에 대해 설명하기로 한다.
도 7a를 참조하면, 제1 워드 라인에 프로그램 될 MSB1 페이지 데이터, CSB1 페이지 데이터 및 LSB 페이지 데이터를 인코딩 하기 위한 제1 비트-상태 맵핑이 도시되어 있다. 제1 비트-상태 맵핑은 8개 레벨의 상태들에 대응될 수 있다. 즉, 왼편부터 제1 내지 제8 상태에 해당하게 된다. 제1 최상위 비트(MSB1), 제1 중간 비트(CSB1) 및 최하위 비트(LSB)의 순서대로 표시하면, 제1 상태의 코드는 "1 1 1"이고, 제2 상태의 코드는 "1 1 0"이며, 제3 상태의 코드는 "1 0 0"이고, 제4 상태의 코드는 "1 0 1"이다. 또한, 제5 상태의 코드는 "0 0 1"이고, 제6 상태의 코드는 "0 0 0 "이며, 제7 상태의 코드는 "0 1 0"이고, 제8 상태의 코드는 "0 1 1"이다.
제1 비트-상태 맵핑에 포함된 8개의 상태들 중 일부를 병합하여 제2 비트-상태 맵핑을 생성한다. 예시적으로, 도 7a에 검게 표시된 바와 같이, 제1 및 제2 상태를 병합하고, 제3 및 제4 상태를 병합한다. 이에 따라 도 7b에 도시된 제2 비트-상태 맵핑이 생성된다. 이 경우, LSB 페이지 데이터 중, 제1 내지 제4 상태에 대응되는 비트들은 돈-케어 비트(don't care bit)가 되며, 제1 워드 라인에 연결된 메모리 셀들에 프로그램 되지 않는다. 한편, LSB 페이지 데이터 중 제5 내지 제8 상태에 대응되는 비트들만이 제1 워드 라인에 연결된 메모리 셀들에 프로그램 된다.
도 7a의 제1 및 제2 상태가 병합되어 도 7b의 소거 상태(E)가 된다. 또한, 도 7a의 제3 및 제4 상태가 병합되어 도 7b의 제1 프로그램 상태(P1)가 된다. 한편, 도 7a의 제5 내지 제8 상태는 각각 도 7b의 제2 내지 제5 프로그램 상태(P2~P5)가 된다. 도 7b에 도시된 바와 같이, 소거 상태(E) 및 제1 프로그램 상태(P1)는 LSB 데이터를 포함하지 않는다. 한편, 제2 내지 제5 프로그램 상태(P2~P5)는 LSB 데이터를 포함한다. 도 7b에 도시된 제2 비트-상태 맵핑에 따라 제1 워드 라인과 연결된 메모리 셀들에 프로그램되는 최하위 비트(LSB)들은 LSB 페이지 데이터의 일부를 구성한다는 점에서 "제1 부분 데이터"로 지칭할 수 있다. 즉, 제1 부분 데이터는 LSB 페이지 데이터 중 제1 워드 라인과 연결된 메모리 셀들에 프로그램되는 데이터이다.
도 7b를 참조하면, 제2 비트 상태 맵핑은 소거 상태(E) 및 제1 내지 제5 프로그램 상태(P1~P5)를 포함한다. 따라서 MSB1 페이지 데이터, CSB1 페이지 데이터 및 LSB 페이지 데이터의 일부는 전체 6개 레벨의 분포로 인코딩 될 수 있다. 도 7b에 도시된 제2 비트-상태 맵핑에 의해, 도 6에 도시된 MSB1 페이지 데이터, CSB1 페이지 데이터 및 LSB 페이지 데이터의 일부가 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 프로그램 된다.
도 8a는 도 6에 도시된 페이지 데이터 중 제2 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다. 한편, 도 8b는 도 8a의 제1 비트-상태 맵핑으로부터 도출되는 제3 비트-상태 맵핑을 나타내는 도면이다.
이하에서는 도 8a 및 도 8b를 참조하여, 제3 비트-상태 맵핑을 생성하는 과정에 대해 설명하기로 한다.
도 8a를 참조하면, 제2 워드 라인에 프로그램 될 MSB2 페이지 데이터, CSB2 페이지 데이터 및 LSB 페이지 데이터를 인코딩 하기 위한 제1 비트-상태 맵핑이 도시되어 있다. 제1 비트-상태 맵핑은 8개 레벨의 상태들에 대응될 수 있다. 즉, 왼편부터 제1 내지 제8 상태에 해당하게 된다. 도 8a에 도시된 제1 비트-상태 맵핑은 도 7a에 도시된 비트-상태 맵핑과 실질적으로 동일할 수 있다. 제2 최상위 비트(MSB2), 제2 중간 비트(CSB2) 및 최하위 비트(LSB)의 순서대로 표시하면, 제1 상태의 코드는 "1 1 1"이고, 제2 상태의 코드는 "1 1 0"이며, 제3 상태의 코드는 "1 0 0"이고, 제4 상태의 코드는 "1 0 1"이다. 또한, 제5 상태의 코드는 "0 0 1"이고, 제6 상태의 코드는 "0 0 0 "이며, 제7 상태의 코드는 "0 1 0"이고, 제8 상태의 코드는 "0 1 1"이다.
제1 비트-상태 맵핑에 포함된 8개의 상태들 중 일부를 병합하여 제3 비트-상태 맵핑을 생성한다. 예시적으로, 도 8a에 검게 표시된 바와 같이, 제5 및 제6 상태를 병합하고, 제7 및 제8 상태를 병합한다. 이에 따라 도 8b에 도시된 제3 비트-상태 맵핑이 생성된다. 이 경우, LSB 페이지 데이터 중, 제5 내지 제8 상태에 대응되는 비트들은 돈-케어 비트(don't care bit)가 되며, 제2 워드 라인에 연결된 메모리 셀들에 프로그램 되지 않는다. 한편, LSB 페이지 데이터 중 제1 내지 제4 상태에 대응되는 비트들만이 제1 워드 라인에 연결된 메모리 셀들에 프로그램 된다.
도 8a의 제5 및 제6 상태가 병합되어 도 8b의 제4 프로그램 상태(P4)가 된다. 또한, 도 8a의 제7 및 제8 상태가 병합되어 도 8b의 제5 프로그램 상태(P5)가 된다. 한편, 도 8a의 제1 내지 제4 상태는 각각 도 8b의 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)가 된다. 도 8b에 도시된 바와 같이, 제4 프로그램 상태(P4) 및 제5 프로그램 상태(P5)는 LSB 데이터를 포함하지 않는다. 한편, 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)는 LSB 데이터를 포함한다. 도 8b에 도시된 제3 비트-상태 맵핑에 따라 제2 워드 라인과 연결된 메모리 셀들에 프로그램되는 최하위 비트(LSB)들은 LSB 페이지 데이터의 일부를 구성한다는 점에서 "제2 부분 데이터"로 지칭할 수 있다. 즉, 제2 부분 데이터는 LSB 페이지 데이터 중 제2 워드 라인과 연결된 메모리 셀들에 프로그램되는 데이터이다.
도 8b를 참조하면, 제3 비트 상태 맵핑은 소거 상태(E) 및 제1 내지 제5 프로그램 상태(P1~P5)를 포함한다. 따라서 MSB2 페이지 데이터, CSB2 페이지 데이터 및 LSB 페이지 데이터의 일부는 전체 6개 레벨의 분포로 인코딩 될 수 있다. 도 8b에 도시된 제3 비트-상태 맵핑에 의해, 도 6에 도시된 MSB2 페이지 데이터, CSB2 페이지 데이터 및 LSB 페이지 데이터의 일부가 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 프로그램 된다.
도 9a는 도 7a에 도시된 제1 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 7a 및 도 9a를 함께 참조하면, 제1 비트-상태 맵핑에 포함되는 8개 레벨의 상태들(E', P1', P2', P3', P4', P5', P6', P7')의 문턱 전압 대응 관계를 알 수 있다. 제1 비트-상태 맵핑의 소거 상태(E'), 제1 내지 제3 프로그램 상태(P1'~P3')를 병합한다. 이에 따라, 소거 상태(E'), 제1 내지 제3 프로그램 상태(P1'~P3')에 대응하는 최하위 비트(LSB)는 돈-케어 비트(DC)가 된다.
도 9b는 도 7b에 도시된 제2 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다. 도 9a 및 도 9b를 함께 참조하면, 제1 비트-상태 맵핑의 소거 상태(E'), 제1 내지 제3 프로그램 상태(P1'~P3')를 병합하여 제2 비트-상태 맵핑을 생성한다. 즉, 도 9a의 소거 상태(E') 및 제1 프로그램 상태(P1')를 병합하여 도 9b의 소거 상태(E)에 맵핑한다. 한편, 도 9a의 제2 프로그램 상태(P2') 및 제3 프로그램 상태(P3')를 병합하여 도 9b의 제1 프로그램 상태(P1)에 맵핑한다. 또한, 도 9a의 제4 내지 제7 프로그램 상태(P4'~P7')를 각각 도 9b의 제2 내지 제5 프로그램 상태(P2~P5)에 맵핑한다. 도 9b에 도시된 바와 같이, 소거 상태(E) 및 제1 프로그램 상태(P1)는 최하위 비트(LSB)에 관한 정보는 포함하지 않으며, 제1 최상위 비트(MSB1) 및 제1 중간 비트(CSB1)에 관한 정보만을 포함한다. 반면, 제2 내지 제5 프로그램 상태(P2~P5)는 제1 최상위 비트(MSB1), 제1 중간 비트(CSB1) 및 최하위 비트(LSB)에 관한 정보를 포함한다. 한편, 제2 비트-상태 맵핑에 포함된 각 상태들을 구별하기 위한 리드 전압들(R1~R5)이 설정될 수 있다.
도 1에 도시된 읽기 및 쓰기 회로(130)는, 도 7b 및 도 9b에 도시된 제2 비트-상태 맵핑에 기초하여, 도 6에 도시된 MSB1 페이지 데이터, CSB1 페이지 데이터 및 LSB 페이지 데이터들을 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 프로그램 한다. 한편, 제어 로직(140)은 이와 같은 읽기 및 쓰기 회로(130)의 프로그램 동작을 제어한다. 이와 같이, 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 MSB1 페이지 데이터, CSB1 페이지 데이터 및 LSB 페이지 데이터들을 프로그램 하므로, 페이지 버퍼들(PB1~PBm)은 각각 3 개의 비트를 저장하기 위한 래치들을 포함할 수 있다.
도 10a는 도 8a에 도시된 제1 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다.
도 8a 및 도 10a를 함께 참조하면, 제1 비트-상태 맵핑에 포함되는 8개 레벨의 상태들(E', P1', P2', P3', P4', P5', P6', P7')의 문턱 전압 대응 관계를 알 수 있다. 제1 비트-상태 맵핑의 제4 내지 제7 프로그램 상태(P4'~P7')를 병합한다. 이에 따라, 제4 내지 제7 프로그램 상태(P4'~P7')에 대응하는 최하위 비트(LSB)는 돈-케어 비트(DC)가 된다.
도 10b는 도 8b에 도시된 제3 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다. 도 10a 및 도 10b를 함께 참조하면, 제1 비트-상태 맵핑의 제4 내지 제7 프로그램 상태(P4'~P7')를 병합하여 제2 비트-상태 맵핑을 생성한다. 즉, 도 10a의 제4 프로그램 상태(P4') 및 제5 프로그램 상태(P5')를 병합하여 도 10b의 제4 프로그램 상태(P4)에 맵핑한다. 한편, 도 10a의 제6 프로그램 상태(P6') 및 제7 프로그램 상태(P7')를 병합하여 도 10b의 제5 프로그램 상태(P5)에 맵핑한다. 또한, 도 10a의 소거 상태(E') 및 제1 내지 제3 프로그램 상태(P1'~P3')를 각각 도 10b의 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3에 맵핑한다. 도 10b에 도시된 바와 같이, 제4 내지 제5 프로그램 상태(P4~P5)는 최하위 비트(LSB)에 관한 정보는 포함하지 않으며, 제2 최상위 비트(MSB2) 및 제2 중간 비트(CSB2)에 관한 정보만을 포함한다. 반면, 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)는 제2 최상위 비트(MSB2), 제2 중간 비트(CSB2) 및 최하위 비트(LSB)에 관한 정보를 포함한다. 한편, 제3 비트-상태 맵핑에 포함된 각 상태들을 구별하기 위한 리드 전압들(R1~R5)이 설정될 수 있다.
도 1에 도시된 읽기 및 쓰기 회로(130)는, 도 8b 및 도 10b에 도시된 제2 비트-상태 맵핑에 기초하여, 도 6에 도시된 MSB2 페이지 데이터, CSB2 페이지 데이터 및 LSB 페이지 데이터들을 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 프로그램 한다. 한편, 제어 로직(140)은 이와 같은 읽기 및 쓰기 회로(130)의 프로그램 동작을 제어한다. 이와 같이, 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 MSB2 페이지 데이터, CSB2 페이지 데이터 및 LSB 페이지 데이터들을 프로그램 하므로, 페이지 버퍼들(PB1~PBm)은 각각 3 개의 비트를 저장하기 위한 래치들을 포함할 수 있다.
도 7a 내지 도 10에 도시된 바에 의하면, 제1 비트-상태 맵핑의 제1 내지 제4 상태를 병합하여 제2 비트-상태 맵핑을 생성하고, 제1 비트-상태 맵핑의 제5 내지 제8 상태를 병합하여 제3 비트-상태 맵핑을 생성하는 것으로 도시되어 있다. 그러나 이는 예시적인 것으로, 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 이에 한정되지 않는다. 예를 들어, 제1 비트-상태 맵핑의 제5 내지 제8 상태를 병합하여 제2 비트-상태 맵핑을 생성하고, 제1 비트-상태 맵핑의 제1 내지 제4 상태를 병합하여 제3 비트-상태 맵핑을 생성할 수도 있다. 또는, 제1 비트-상태 맵핑의 제1 및 제2 상태, 그리고 제7 및 제8 상태를 병합하여 제2 비트-상태 맵핑을 생성하고, 제1 비트-상태 맵핑의 제3 내지 제6 상태를 병합하여 제3 비트-상태 맵핑을 생성할 수도 있다. 이와 같이, 제1 비트-상태 맵핑에 기초하여 제2 및 제3 비트-상태 맵핑을 생성하는 방법은 다양하게 구현될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 멀티-단계 프로그램 방식을 기반으로 제1 및 제2 워드 라인(1st WL, 2nd WL)과 연결된 메모리 셀들에 데이터를 프로그램할 수 있다. 다른 실시 예에서, 반도체 메모리 장치(100)는 원샷 프로그램 방식을 기반으로 제1 및 제2 워드 라인(1st WL, 2nd WL)과 연결된 메모리 셀들에 데이터를 프로그램할 수 있다. 멀티-단계 프로그램 방식은 적어도 2 회의 프로그램 동작들을 수행하여 복수의 페이지 데이터를 하나의 워드 라인과 연결된 메모리 셀들에 프로그램 하는 방식을 가리킨다. 이때, 적어도 2 회의 프로그램 동작들 각각은 복수의 프로그램 루프들을 포함한다. 예시적으로, 멀티-단계 프로그램 방식은 쉐도우 프로그램 방식, 재프로그램 방식 등과 같은 다양한 프로그램 방식들을 포함할 수 있다. 원샷 프로그램 방식은 한번의 프로그램 동작을 수행하여 복수의 페이지 데이터를 하나의 워드라인과 연결된 메모리 셀들에 프로그램 하는 방식을 가리킨다.
도 11은 본 발명의 일 실시 예에 따라, 두 개의 워드 라인과 연결된 메모리 셀들에 저장되는 페이지 데이터의 다른 예를 나타내는 도면이다.
도 11을 참조하면, 7 개의 페이지 데이터가 하나의 워드 라인 페어에 포함된 메모리 셀들에 저장된다. 이하에서는 도 5 및 도 11을 참조하여 설명하기로 한다.
예시적으로, 도 11에 도시된 페이지 데이터가 도 5의 워드 라인(WL1, WL2)에 연결된 메모리 셀들에 프로그램 되는 경우에 대하여 설명한다. 도 5에 도시된 바와 같이, 하나의 워드 라인에는 m 개의 메모리 셀들이 연결되므로, 도 11에 도시된 다섯 개의 페이지 데이터들 각각은 m 개의 비트들을 포함할 것이다.
도 11에 도시된 페이지 데이터는 제1 최상위 비트(first most significant bit, MSB1) 페이지 데이터, 제1 상위 중간 비트(first higher-central significant bit, HCSB1) 페이지 데이터, 제1 하위 중간 비트(first lower-central significant bit, LCSB1) 페이지 데이터, 최하위 비트(least significant bit, LSB) 페이지 데이터, 제2 최상위 비트(second most significant bit, 이하 MSB2) 페이지 데이터 제2 상위 중간 비트(second higher-central significant bit, HCSB2) 페이지 데이터, 제2 하위 중간 비트(second lower-central significant bit, LCSB2) 페이지 데이터를 포함한다. MSB1 페이지 데이터, HCSB1 페이지 데이터 및 LCSB1 페이지 데이터는 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 저장된다. 예시적으로, 제1 워드 라인(1st WL)은 도 5의 워드 라인(WL1)일 수 있다. 한편, MSB2 페이지 데이터, HCSB2 페이지 데이터 및 LCSB2 페이지 데이터는 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 저장된다. 예시적으로, 제2 워드 라인(2nd WL)은 도 5의 워드 라인(WL2)일 수 있다.
한편, LSB 페이지 데이터, 즉 "공용 페이지 데이터(shared page data)"는 제1 워드 라인(1st WL) 및 제2 워드 라인(2nd WL) 과 연결된 메모리 셀들에 저장된다. 한편, 제1 워드 라인(1st WL)에 연결된 메모리 셀들에만 저장되는 MSB1 페이지 데이터, HCSB1 페이지 데이터 및 LCSB1 페이지 데이터는 "제1 페이지 데이터"로 지칭할 수 있다. 또한, 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에만 저장되는 MSB2 페이지 데이터, HCSB2 페이지 데이터 및 LCSB2 페이지 데이터는 "제2 페이지 데이터"로 지칭할 수 있다.
도 5 및 도 11을 함께 참조하면, 두 개의 워드 라인에 연결된 메모리 셀들에 7개의 페이지 데이터가 저장된다. 다시 말하면, 두 개의 메모리 셀에 7 비트의 데이터가 저장된다. 따라서, 도 6에 도시된 실시 예에 의하면, 메모리 셀 당 3.5비트의 데이터가 저장된다.
메모리 셀당 4 비트의 데이터가 저장되는 쿼드-레벨 셀(QLC)의 경우, 메모리 셀들의 문턱 전압을 16개 레벨로 분포시켜야 한다. 이 경우 각 분포 사이의 분포 마진이 감소하며, 디스터브에 따라 오류가 증가한다는 문제점이 있다.
본 발명의 일 실시 예에 의하면, 메모리 셀 당 3.5 비트의 데이터를 저장하며, 이에 따라 메모리 셀들의 문턱 전압을 12개 레벨로 분포시키게 된다. 이 경우 QLC에 비해 분포 마진을 보다 확보할 수 있다. 따라서 반도체 메모리 장치의 데이터 집적도를 향상시킬 수 있다.
두 개의 워드 라인에 연결된 메모리 셀들에 7개의 페이지 데이터를 저장하는 구체적인 방법은 도 12a 내지 도 14b를 참조하여 후술하기로 한다.
도 12a는 도 11에 도시된 페이지 데이터 중 제1 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다. 한편, 도 12b는 도 12a의 제1 비트-상태 맵핑으로부터 도출되는 제2 비트-상태 맵핑을 나타내는 도면이다.
이하에서는 도 12a 및 도 12b를 참조하여, 제2 비트-상태 맵핑을 생성하는 과정에 대해 설명하기로 한다. 페이지 데이터의 개수 및 비트의 개수가 달라졌다는 점을 제외하고, 제2 비트-상태 맵핑을 생성하는 과정은 도 7a 및 도 7b를 참조하여 설명한 것과 유사하다. 따라서 중복되는 설명은 생략하기로 한다.
도 12a를 참조하면, 제1 워드 라인에 프로그램 될 MSB1 페이지 데이터, HCSB1 페이지 데이터, LCSB1 페이지 데이터 및 LSB 페이지 데이터를 인코딩 하기 위한 제1 비트-상태 맵핑이 도시되어 있다. 제1 비트-상태 맵핑은 16개 레벨의 상태들에 대응될 수 있다. 즉, 왼편부터 제1 내지 제16 상태에 해당하게 된다. 제1 최상위 비트(MSB1), 제1 상위 중간 비트(HCSB1), 제1 하위 중간 비트(LCSB1) 및 최하위 비트(LSB)의 순서대로 표시하면, 제1 내지 제 16 상태의 코드는 차례로 "1 1 1 1", "1 1 1 0", "1 0 1 0", "1 0 1 1", 1 0 0 1", "1 0 0 0", "0 0 0 0", "0 0 0 1", "0 0 1 1", "0 0 1 0", "0 1 1 0", "0 1 1 1", "0 1 0 1", "0 1 0 0", "1 1 0 0", "1 1 0 1"이다.
제1 비트-상태 맵핑에 포함된 16 개의 상태들 중 일부를 병합하여 제2 비트-상태 맵핑을 생성한다. 예시적으로, 도 12a에 검게 표시된 바와 같이, 제1 및 제2 상태를 병합하고, 제3 및 제4 상태를 병합하며, 제5 및 제6 상태를 병합하고, 제7 및 제8 상태를 병합한다. 이를 기초로 도 12b에 도시된 제2 비트-상태 맵핑을 생성할 수 있다.
도 12b를 참조하면, 제2 비트 상태 맵핑은 소거 상태(E) 및 제1 내지 제11 프로그램 상태(P1~P11)를 포함한다. 따라서 MSB1 페이지 데이터, HCSB1 페이지 데이터, LCSB1 페이지 데이터 및 LSB 페이지 데이터의 일부는 전체 12개 레벨의 분포로 인코딩 될 수 있다. 도 12b에 도시된 제2 비트-상태 맵핑에 의해, 도 11에 도시된 MSB1 페이지 데이터, HCSB1 페이지 데이터, LCSB1 페이지 데이터 및 LSB 페이지 데이터의 일부가 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 프로그램 된다.
도 13a는 도 11에 도시된 페이지 데이터 중 제2 워드 라인에 프로그램 될 데이터들을 인코딩하기 위한 제1 비트-상태 맵핑을 나타내는 도면이다. 한편, 도 13b는 도 13a의 제1 비트-상태 맵핑으로부터 도출되는 제3 비트-상태 맵핑을 나타내는 도면이다.
이하에서는 도 13a 및 도 13b를 참조하여, 제3 비트-상태 맵핑을 생성하는 과정에 대해 설명하기로 한다. 페이지 데이터의 개수 및 비트의 개수가 달라졌다는 점을 제외하고, 제3 비트-상태 맵핑을 생성하는 과정은 도 8a 및 도 8b를 참조하여 설명한 것과 유사하다. 따라서 중복되는 설명은 생략하기로 한다.
도 13a를 참조하면, 제2 워드 라인에 프로그램 될 MSB2 페이지 데이터, HCSB2 페이지 데이터, LCSB2 페이지 데이터 및 LSB 페이지 데이터를 인코딩 하기 위한 제1 비트-상태 맵핑이 도시되어 있다. 제1 비트-상태 맵핑은 16개 레벨의 상태들에 대응될 수 있다. 즉, 왼편부터 제1 내지 제16 상태에 해당하게 된다. 제2 최상위 비트(MSB2), 제2 상위 중간 비트(HCSB2), 제2 하위 중간 비트(LCSB2) 및 최하위 비트(LSB)의 순서대로 표시하면, 제1 내지 제 16 상태의 코드는 차례로 "1 1 1 1", "1 1 1 0", "1 0 1 0", "1 0 1 1", 1 0 0 1", "1 0 0 0", "0 0 0 0", "0 0 0 1", "0 0 1 1", "0 0 1 0", "0 1 1 0", "0 1 1 1", "0 1 0 1", "0 1 0 0", "1 1 0 0", "1 1 0 1"이다.
제1 비트-상태 맵핑에 포함된 16 개의 상태들 중 일부를 병합하여 제3 비트-상태 맵핑을 생성한다. 예시적으로, 도 13a에 검게 표시된 바와 같이, 제9 및 제10 상태를 병합하고, 제11 및 제12 상태를 병합하며, 제13 및 제14 상태를 병합하고, 제15 및 제16 상태를 병합한다. 이를 기초로 도 13b에 도시된 제3 비트-상태 맵핑을 생성할 수 있다.
도 13b를 참조하면, 제3 비트 상태 맵핑은 소거 상태(E) 및 제1 내지 제11 프로그램 상태(P1~P11)를 포함한다. 따라서 MSB2 페이지 데이터, HCSB2 페이지 데이터, LCSB2 페이지 데이터 및 LSB 페이지 데이터의 일부는 전체 12개 레벨의 분포로 인코딩 될 수 있다. 도 13b에 도시된 제3 비트-상태 맵핑에 의해, 도 11에 도시된 MSB2 페이지 데이터, HCSB2 페이지 데이터, LCSB2 페이지 데이터 및 LSB 페이지 데이터의 일부가 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 프로그램 된다.
도 12a 내지 도 13b를 참조하면, 제1 비트-상태 맵핑의 제1 내지 제8 상태를 병합하여 제2 비트-상태 맵핑을 생성하고, 제1 비트-상태 맵핑의 제9 내지 제16 상태를 맵핑하여 제3 비트-상태 맵핑을 생성하는 실시 예가 도시되어 있다. 그러나, 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 이에 한정되지 않는다. 전술한 바와 같이, 제1 비트-상태 맵핑에 기초하여 제2 및 제3 비트-상태 맵핑을 생성하는 방법은 다양하게 구현될 수 있다.
도 14a는 도 12b에 도시된 제2 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다. 한편, 도 14b는 도 13b에 도시된 제3 비트-상태 맵핑 및 이에 속하는 상태들을 설명하기 위한 도면이다. 도 14a에 도시된 바와 같이, 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)는 최하위 비트(LSB)에 관한 정보는 포함하지 않으며, 제1 최상위 비트(MSB1), 제1 상위 중간 비트(HCSB1) 및 제1 하위 중간 비트(LCSB1)에 관한 정보만을 포함한다. 반면, 제4 내지 제11 프로그램 상태(P4~P11)는 제1 최상위 비트(MSB1), 제1 상위 중간 비트(HCSB1), 제1 하위 중간 비트(LCSB1) 및 최하위 비트(LSB)에 관한 정보를 포함한다. 제2 비트-상태 맵핑에 포함된 각 상태들을 구별하기 위한 리드 전압들(R1~R11)이 설정될 수 있다.
한편, 도 14b에 도시된 바와 같이, 제8 내지 제 11 프로그램 상태(P8~P11)는 최하위 비트(LSB)에 관한 정보는 포함하지 않으며, 제2 최상위 비트(MSB2), 제2 상위 중간 비트(HCSB2) 및 제2 하위 중간 비트(LCSB2)에 관한 정보만을 포함한다. 반면, 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P8)는 제2 최상위 비트(MSB2), 제2 상위 중간 비트(HCSB2), 제2 하위 중간 비트(LCSB2) 및 최하위 비트(LSB)에 관한 정보를 포함한다. 제3 비트-상태 맵핑에 포함된 각 상태들을 구별하기 위한 리드 전압들(R1~R11)이 설정될 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 반도체 메모리 장치의 동작 방법에 의해, 워드 라인 페어(WP)에 포함된 메모리 셀들에 데이터가 프로그램된다. 보다 구체적으로, 상기 반도체 메모리 장치의 동작 방법은 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터 중 제1 부분 데이터 및 제1 페이지 데이터를 프로그램하는 단계(S110) 및 제2 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터 중 제2 부분 데이터 및 제2 페이지 데이터를 프로그램하는 단계(S130)를 포함한다. 각 단계들(S110, S130)에 대해서는 도 16a 및 도 16b를 참조하여 더욱 자세히 후술하기로 한다.
도 16a는 도 15의 단계(S110)를 보다 상세히 나타내는 순서도이다. 도 16a는 5 개의 페이지 데이터가 하나의 워드 라인 페어에 포함된 메모리 셀들에 저장되는 실시 예에 대하여 예시적으로 도시하고 있다. 다만, 도 16a에 도시된 방법이 7 개의 페이지 데이터가 하나의 워드 라인 페어에 포함된 메모리 셀들에 저장되는 실시 예에 대하여서도 동일하게 적용될 수 있음을 알 수 있을 것이다.
도 16a를 참조하면, 단계(S110)는 제1 페이지 데이터 및 공용 페이지 데이터를 인코딩하여 프로그램하기 위한, 8 레벨의 상태를 포함하는 제1 비트-상태 맵핑을 생성하는 단계(S210), 제1 비트-상태 맵핑 중 제1 및 제2 상태를 병합하고, 제3 및 제4 상태를 병합하여 6 레벨의 상태를 포함하는 제2 비트-상태 맵핑을 생성하는 단계(S230) 및 제2 비트-상태 맵핑에 기초하여, 제1 워드 라인과 연결된 메모리 셀들에 제1 페이지 데이터 및 공용 페이지 데이터의 제1 부분 데이터를 프로그램하는 단계(S250)를 포함한다.
단계(S210)에서, 도 7a 및 도 9a에 도시된 제1 비트-상태 맵핑을 생성할 수 있다. 여기에서, 제1 페이지 데이터는 도 6에 도시된 MSB1 페이지 데이터 및 CSB1 페이지 데이터를 포함할 수 있다. 한편, 공용 페이지 데이터는 도 6에 도시된 LSB 페이지 데이터일 수 있다. 이후에, 단계(S230)에서, 도 7b 및 도 9b에 도시된 제2 비트-상태 맵핑을 생성할 수 있다.
단계(S250)에서, 제2 비트-상태 맵핑에 기초하여, 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 제1 페이지 데이터 및 공용 페이지 데이터의 제1 부분 데이터를 프로그램한다. 전술한 바와 같이, 제1 페이지 데이터는 MSB1 페이지 데이터 및 CSB1 페이지 데이터를 포함할 수 있다. 제1 부분 데이터는 LSB 페이지 데이터 중 제1 워드 라인(1st WL)과 연결된 메모리 셀들에 프로그램되는 데이터이다. 즉, 제1 부분 데이터는 LSB 페이지 데이터 중, 도 7a의 제5 내지 제8 상태에 대응하는 데이터이다.
단계(S250)이 종료되면, 제1 워드 라인(1st WL)에 대한 프로그램 동작(S110)이 완료된다.
도 16b는 도 15의 단계(S130)를 보다 상세히 나타내는 순서도이다. 도 16b는 5 개의 페이지 데이터가 하나의 워드 라인 페어에 포함된 메모리 셀들에 저장되는 실시 예에 대하여 예시적으로 도시하고 있다. 다만, 도 16b에 도시된 방법이 7 개의 페이지 데이터가 하나의 워드 라인 페어에 포함된 메모리 셀들에 저장되는 실시 예에 대하여서도 동일하게 적용될 수 있음을 알 수 있을 것이다.
도 16b를 참조하면, 단계(S130)는 제2 페이지 데이터 및 공용 페이지 데이터를 인코딩하여 프로그램하기 위한, 8 레벨의 상태를 포함하는 제1 비트-상태 맵핑을 생성하는 단계(S310), 제1 비트-상태 맵핑 중 제5 및 제6 상태를 병합하고, 제7 및 제8 상태를 병합하여 6 레벨의 상태를 포함하는 제3 비트-상태 맵핑을 생성하는 단계(S330) 및 제3 비트-상태 맵핑에 기초하여, 제2 워드 라인과 연결된 메모리 셀들에 제2 페이지 데이터 및 공용 페이지 데이터의 제2 부분 데이터를 프로그램하는 단계(S350)를 포함한다.
단계(S310)에서, 도 8a 및 도 10a에 도시된 제1 비트-상태 맵핑을 생성할 수 있다. 여기에서, 제2 페이지 데이터는 도 6에 도시된 MSB2 페이지 데이터 및 CSB2 페이지 데이터를 포함할 수 있다. 한편, 공용 페이지 데이터는 도 6에 도시된 LSB 페이지 데이터일 수 있다. 이후에, 단계(S330)에서, 도 8b 및 도 10b에 도시된 제3 비트-상태 맵핑을 생성할 수 있다.
단계(S350)에서, 제3 비트-상태 맵핑에 기초하여, 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 제2 페이지 데이터 및 공용 페이지 데이터의 제2 부분 데이터를 프로그램한다. 전술한 바와 같이, 제2 페이지 데이터는 MSB2 페이지 데이터 및 CSB2 페이지 데이터를 포함할 수 있다. 제2 부분 데이터는 LSB 페이지 데이터 중 제2 워드 라인(2nd WL)과 연결된 메모리 셀들에 프로그램되는 데이터이다. 즉, 제2 부분 데이터는 LSB 페이지 데이터 중, 도 8a의 제1 내지 제4 상태에 대응하는 데이터이다.
단계(S350)이 종료되면, 제2 워드 라인(2nd WL)에 대한 프로그램 동작이 완료된다.
도 17는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 17을 참조하면, 반도체 메모리 장치의 동작 방법에 의해, 워드 라인 페어(WP)에 포함된 메모리 셀들에 저장된 데이터가 리드된다. 보다 구체적으로, 단계(S410)에서 제1 워드 라인과 연결된 메모리 셀들로부터 제1 페이지 데이터를 리드한다. 또한, 단계(S430)에서 제2 워드 라인과 연결된 메모리 셀들로부터 제2 페이지 데이터를 리드한다. 한편, 단계(S450)에서 제1 워드 라인 및 제2 워드 라인과 연결된 메모리 셀들로부터 제1 및 제2 부분 데이터를 포함하는 공용 페이지 데이터를 리드한다. 도 17에 도시된 단계들(S410~S45)은 순차적으로 수행될 수도 있으나, 서로 독립적으로 수행될 수도 있다.
예를 들어, 단계(S410)에 의해, 제1 워드 라인(1st WL)에 저장된 MSB1 페이지 데이터 및 CSB1 페이지 데이터를 리드할 수 있다. 예시적으로 도 9b를 참조하면, 리드 전압(R2)을 통해 MSB1 페이지 데이터를 리드할 수 있고, 리드 전압(R1, R4)을 통해 CSB1 페이지 데이터를 리드할 수 있다.
다른 예에서, 단계(S410)에 의해, 제1 워드 라인(1st WL)에 저장된 MSB1 페이지 데이터, HCSB1 페이지 데이터 및 LCSB1 페이지 데이터를 리드할 수 있다. 예시적으로 도 14a를 참조하면, 리드 전압(R3, R10)을 통해 MSB1 페이지 데이터를 리드할 수 있고, 리드 전압(R1, R6)을 통해 HCSB1 페이지 데이터를 리드할 수 있으며, 리드 전압(R2, R4, R8)을 통해 제1 LCSB 페이지 데이터를 리드할 수 있다.
예를 들어, 단계(S430)에 의해, 제2 워드 라인(2nd WL)에 저장된 MSB2 페이지 데이터 및 CSB2 페이지 데이터를 리드할 수 있다. 예시적으로 도 10b를 참조하면, 리드 전압(R4)을 통해 MSB2 페이지 데이터를 리드할 수 있고, 리드 전압(R2, R4)을 통해 CSB2 페이지 데이터를 리드할 수 있다.
다른 예에서, 단계(S430)에 의해, 제2 워드 라인(2nd WL)에 저장된 MSB2 페이지 데이터, HCSB2 페이지 데이터 및 LCSB2 페이지 데이터를 리드할 수 있다. 예시적으로 도 14b를 참조하면, 리드 전압(R6, R11)을 통해 MSB2 페이지 데이터를 리드할 수 있고, 리드 전압(R2, R9)을 통해 HCSB2 페이지 데이터를 리드할 수 있으며, 리드 전압(R4, R8, R10)을 통해 제2 LCSB 페이지 데이터를 리드할 수 있다.
상술한 바에 의하면, MSB1 페이지 데이터를 리드하는 데 필요한 리드 전압과 MSB2 페이지 데이터를 리드하는 데 필요한 리드 전압이 상이함을 알 수 있다. 즉, 도 9b 및 도 10b를 함께 참조하면, MSB1 페이지 데이터를 리드하기 위해 리드 전압(R2)이 사용되는 반면, MSB2 페이지 데이터를 리드하기 위해 리드 전압(R4)이 사용된다. 마찬가지로, CSB1 페이지 데이터를 리드하는 데 필요한 리드 전압과 CSB2 페이지 데이터를 리드하는 데 필요한 리드 전압 또한 상이하다. 도 9b 및 도 10b를 함께 참조하면, CSB1 페이지 데이터를 리드하기 위해 리드 전압(R1, R4)이 사용되는 반면, CSB2 페이지 데이터를 리드하기 위해 리드 전압(R2, R4)이 사용된다.
이와 같은 방식으로, 도 14a 및 도 14b를 참조하면, MSB1 페이지 데이터, HCSB1 페이지 데이터, LCSB1 페이지 데이터를 각각 리드하기 위한 필요한 리드 전압은, MSB2 페이지 데이터, HCSB2 페이지 데이터, LCSB2 페이지 데이터를 각각 리드하기 위한 필요한 리드 전압과 상이함을 알 수 있을 것이다.
단계(S450)의 보다 자세한 방법에 대해서는 도 18 및 도 19를 참조하여 후술하기로 한다.
도 18은 도 17의 단계(S450)의 일 실시 예를 보다 상세히 나타내는 순서도이다. 단계들(S510~S550)에 의해 도 9b 및 도 10b에 따라 프로그램 된 LSB 페이지 데이터를 판독하게 된다. 이하에서는 도 9b, 도 10b 및 도 18을 함께 참조하여 설명하기로 한다.
단계(S510)에서, 제1 워드 라인의 메모리 셀을 선택한다. 이에 따라, 제1 워드 라인(1st WL)과 연결된 메모리 셀이 선택된다. 이후, 단계(S520)에서 제1 워드 라인과 연결된 메모리 셀을 R2 리드 전압을 이용하여 센싱한다.
센싱 결과가 0인 경우, 이는 선택된 메모리 셀의 문턱 전압이 R2 리드 전압보다 크다는 것을 의미한다. 따라서 해당 메모리 셀의 문턱 전압은 제2 내지 제5 프로그램 상태(P2~P5) 중 어느 하나에 해당한다. 이는 선택된 메모리 셀이 LSB 페이지 데이터에 관한 정보를 포함한다는 것을 의미한다. 이에 따라, 리드 전압(R3, R5)을 이용하여 제1 워드 라인(1st WL)과 연결된 메모리 셀로부터 LSB 페이지 데이터, 즉 공용 페이지 데이터를 리드한다(S530).
센싱 결과가 1인 경우, 이는 선택된 메모리 셀의 문턱 전압이 R2 리드 전압보다 작다는 것을 의미한다. 따라서 해당 메모리 셀의 문턱 전압은 소거 상태(E) 또는 제1 프로그램 상태(P1) 중 어느 하나에 해당한다. 이는 선택된 메모리 셀이 LSB 페이지 데이터에 관한 정보를 포함하지 않는다는 것을 의미한다. 이에 따라, 제2 워드 라인의 메모리 셀을 선택한다(S540). 단계(S540)에서 선택되는 제2 워드 라인(2nd WL)의 메모리 셀은 단계(S510)에서 선택되는 제1 워드 라인(1st WL)의 메모리 셀과 동일한 열(column)에 위치할 수 있다. 이후 도 10b에 도시된 바와 같이, 리드 전압(R1, R3)을 이용하여 제2 워드 라인(2nd WL)과 연결된 메모리 셀로부터 LSB 페이지 데이터를 리드한다(S550).
위와 같은 단계들(S510~S550)을 제1 및 제2 워드 라인의 모든 열(column)들에 대응하는 메모리 셀에 대해 수행하여, 제1 및 제2 워드 라인과 연결된 메모리 셀들로부터 LSB 페이지 데이터를 리드할 수 있다.
한편, 도 19는 도 17의 단계(S450)의 다른 실시 예를 보다 상세히 나타내는 순서도이다. 단계들(S610~S650)에 의해 도 14a 및 도 14b에 따라 프로그램 된 LSB 페이지 데이터를 판독하게 된다. 이하에서는 도 14a, 도 14b 및 도 19를 함께 참조하여 설명하기로 한다.
단계(S610)에서, 제1 워드 라인의 메모리 셀을 선택한다. 이에 따라, 제1 워드 라인(1st WL)과 연결된 메모리 셀이 선택된다. 이후, 단계(S620)에서 제1 워드 라인과 연결된 메모리 셀을 R4 리드 전압을 이용하여 센싱한다.
센싱 결과가 0인 경우, 이는 선택된 메모리 셀의 문턱 전압이 R4 리드 전압보다 크다는 것을 의미한다. 따라서 해당 메모리 셀의 문턱 전압은 제4 내지 제11 프로그램 상태(P4~P11) 중 어느 하나에 해당한다. 이는 선택된 메모리 셀이 LSB 페이지 데이터에 관한 정보를 포함한다는 것을 의미한다. 이에 따라, 리드 전압(R5, R7, R9, R11)을 이용하여 제1 워드 라인(1st WL)과 연결된 메모리 셀로부터 LSB 페이지 데이터, 즉 공용 페이지 데이터를 리드한다(S630).
센싱 결과가 1인 경우, 이는 선택된 메모리 셀의 문턱 전압이 R4 리드 전압보다 작다는 것을 의미한다. 따라서 해당 메모리 셀의 문턱 전압은 소거 상태(E) 또는 제1 내지 제3 프로그램 상태(P3) 중 어느 하나에 해당한다. 이는 선택된 메모리 셀이 LSB 페이지 데이터에 관한 정보를 포함하지 않는다는 것을 의미한다. 이에 따라, 제2 워드 라인의 메모리 셀을 선택한다(S640). 단계(S640)에서 선택되는 제2 워드 라인(2nd WL)의 메모리 셀은 단계(S610)에서 선택되는 제1 워드 라인(1st WL)의 메모리 셀과 동일한 열(column)에 위치할 수 있다. 이후 도 14b에 도시된 바와 같이, 리드 전압(R1, R3, R5, R7)을 이용하여 제2 워드 라인(2nd WL)과 연결된 메모리 셀로부터 LSB 페이지 데이터를 리드한다(S650).
위와 같은 단계들(S610~S650)을 제1 및 제2 워드 라인의 모든 열(column)들에 대응하는 메모리 셀에 대해 수행하여, 제1 및 제2 워드 라인과 연결된 메모리 셀들로부터 LSB 페이지 데이터를 리드할 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 20을 참조하면, 각각의 메모리 셀들의 문턱 전압이 전체 9개 레벨의 상태들(E, P1~P8) 및 해당 상태의 비트 맵핑이 도시되어 있다. 도 20에서, 각 메모리 셀들은 MSB 페이지 비트, HCSB 페이지 비트 및 LCSB 페이지 비트를 온전하게 저장할 수 있다. 한편, LSB 페이지 비트는 제7 및 제8 프로그램 상태(P7, P8)를 갖는 메모리 셀들로부터 판독될 수 있다.
도 20에 도시된 실시 예에서, 8개의 물리 페이지가 하나의 프로그램 단위가 된다. 즉, 8개의 물리 페이지에 포함되는 메모리 셀들 중 제7 및 제8 프로그램 상태(P7, P8)를 갖는 메모리 셀들에 LSB BIT 데이터가 분산되어 저장된다. 상술한 바와 같이, 각각의 물리 페이지는 MSB 페이지 데이터, HCSB 페이지 데이터 및 LCSB 페이지 데이터를 저장한다. 한편, LSB 페이지 데이터는 전체 8개의 물리 페이지에 분산되어 저장된다. 이에 따라, 전체 8개의 물리 페이지에 25개의 논리 페이지 데이터가 저장될 수 있다.
도 11 내지 도 14b를 통해 설명한 실시 예에 의하면, 2 개의 물리 페이지에 포함되는 메모리 셀들에 총 7개의 논리 페이지 데이터가 저장된다. 즉, 하나의 메모리 셀이 평균적으로 3.5 비트의 데이터를 저장하게 된다.
한편, 도 20에 도시된 실시 예에 의하면, 8 개의 물리 페이지에 포함되는 메모리 셀들에 총 25개의 논리 페이지 데이터가 저장된다. 즉, 하나의 메모리 셀들이 평균적으로 3.125 비트의 데이터를 저장하게 된다.
또한, 도 14a 및 도 14b를 통해 설명한 실시 예에 의하면, 2 개의 물리 페이지에 적용되는 비트-상태 맵핑을 서로 다르게 결정할 수 있다. 한편, 도 20에 도시된 실시 예에 의하면, 8 개의 물리 페이지에 적용되는 비트-상태 맵핑을 동일하게 결정할 수 있다.
도 20에 도시된 실시 예에 따른 프로그램 방법은 다음과 같다. 먼저, 8개의 물리 페이지 데이터에 포함되는 메모리 셀들에 대하여, 각각의 물리 페이지에 대응하는 MSB 페이지 데이터, HCSB 페이지 데이터 및 LCSB 페이지 데이터에 따라 프로그램한다. 이에 따라, 메모리 셀들은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태로 프로그램 된다.
이후에, 8개의 물리 페이지 데이터에 포함되는 메모리 셀들 중 제7 프로그램 상태(P7)에 대응하는 메모리 셀들을 검출한다. 이후에, 검출된 메모리 셀들에 대하여 순차적으로 LSB 페이지 데이터에 따라 프로그램한다.
메모리 컨트롤러로부터 반도체 메모리 장치로 수신되는 데이터는 랜더마이즈 된 데이터이므로, 제7 프로그램 상태(P7)에 대응하는 메모리 셀의 개수는 전체 메모리 셀들의 개수의 1/8이 될 것이다. 이에 따라, 제7 프로그램 상태(P7)에 대응하는 메모리 셀들을 LSB BIT에 따라 프로그램할 수 있다. LSB 페이지 비트가 1인 경우, 해당 메모리 셀은 제7 프로그램 상태(P7)를 유지한다. LSB 페이지 비트가 0인 경우, 해당 메모리 셀은 제8 프로그램 상태(P8)로 프로그램된다. 이와 같은 과정을 통해, LSB 페이지 데이터는 8개의 물리 페이지에 포함되는 메모리 셀들에 분산되어 저장된다. 따라서, 메모리 셀들 중 소거 상태(E) 및 제1 내지 제6 프로그램 상태(P1~P6)에 대응하는 메모리 셀들에는 LSB 페이지 데이터가 저장되지 않으며, 제7 및 제8 프로그램 상태(P7, P8)에 대응하는 메모리 셀들에만 LSB 페이지 데이터가 저장된다.
도 20에 도시된 실시 예에 따른 리드 방법은 다음과 같다. 먼저, MSB 페이지 데이터를 리드하기 위해서는 리드 전압(R1, R5)을 이용하여 리드 동작을 수행한다. 한편, HCSB 페이지 데이터를 리드하기 위해서는 리드 전압(R2, R4, R6)을 이용하여 리드 동작을 수행한다. 또한, LCSB 페이지 데이터를 리드하기 위해서 리드 전압(R3, R7)을 이용하여 리드 동작을 수행한다.
LSB 페이지 데이터를 리드하기 위해, 먼저 8개의 물리 페이지에 포함된 메모리 셀들에 리드 전압(R7)을 인가하여, 오프되는 메모리 셀들을 검출한다. 리드 전압(R7)을 인가할 때 오프되는 메모리 셀들은 제7 및 제8 프로그램 상태(P7, P8) 중 어느 하나에 대응하는 메모리 셀들이다.
이후에, 검출된 메모리 셀들에 대하여 리드 전압(R8)을 인가하여 결과값을 검출한다. 오프(off)되는 메모리 셀의 경우 LSB BIT 데이터가 0이며, 온(on)되는 메모리 셀의 경우 LSB BIT 데이터가 1이다. 검출된 모든 메모리 셀들에 대해 리드 전압(R8)을 인가한 결과를 통해 LSB 페이지 데이터를 도출할 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다.
도 21을 참조하면, 각각의 메모리 셀들의 문턱 전압이 전체 10 개 레벨의 상태들(E, P1~P9) 및 해당 상태의 비트 맵핑이 도시되어 있다. 도 21에서, 각 메모리 셀들은 MSB 페이지 비트, HCSB 페이지 비트 및 LCSB 페이지 비트를 온전하게 저장할 수 있다. 한편, LSB 페이지 비트는 제6 내지 제 9프로그램 상태(P6~P9)를 갖는 메모리 셀들로부터 판독될 수 있다.
도 21에 도시된 실시 예에서, 4개의 물리 페이지가 하나의 프로그램 단위가 된다. 즉, 4개의 물리 페이지에 포함되는 메모리 셀들 중 제6 내지 제 9프로그램 상태(P6~P9)를 갖는 메모리 셀들에 LSB BIT 데이터가 분산되어 저장된다. 상술한 바와 같이, 각각의 물리 페이지는 MSB 페이지 데이터, HCSB 페이지 데이터 및 LCSB 페이지 데이터를 저장한다. 한편, LSB 페이지 데이터는 전체 4개의 물리 페이지에 분산되어 저장된다. 이에 따라, 전체 4개의 물리 페이지에 13개의 논리 페이지 데이터가 저장될 수 있다.
도 11 내지 도 14b를 통해 설명한 실시 예에 의하면, 2 개의 물리 페이지에 포함되는 메모리 셀들에 총 7개의 논리 페이지 데이터가 저장된다. 즉, 하나의 메모리 셀이 평균적으로 3.5 비트의 데이터를 저장하게 된다.
한편, 도 21에 도시된 실시 예에 의하면, 4 개의 물리 페이지에 포함되는 메모리 셀들에 총 13개의 논리 페이지 데이터가 저장된다. 즉, 하나의 메모리 셀들이 평균적으로 3.25 비트의 데이터를 저장하게 된다.
또한, 도 14a 및 도 14b를 통해 설명한 실시 예에 의하면, 2 개의 물리 페이지에 적용되는 비트-상태 맵핑을 서로 다르게 결정할 수 있다. 한편, 도 21에 도시된 실시 예에 의하면, 4 개의 물리 페이지에 적용되는 비트-상태 맵핑을 동일하게 결정할 수 있다.
도 21에 도시된 실시 예에 따른 프로그램 방법은 다음과 같다. 먼저, 4개의 물리 페이지 데이터에 포함되는 메모리 셀들에 대하여, 각각의 물리 페이지에 대응하는 MSB 페이지 데이터, HCSB 페이지 데이터 및 LCSB 페이지 데이터에 따라 프로그램한다. 이에 따라, 메모리 셀들은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태로 프로그램 된다.
이후에, 4개의 물리 페이지 데이터에 포함되는 메모리 셀들 중 제6 및 제7 프로그램 상태(P6, P7)에 대응하는 메모리 셀들을 검출한다. 이후에, 검출된 메모리 셀들에 대하여 순차적으로 LSB 페이지 데이터에 따라 프로그램한다.
메모리 컨트롤러로부터 반도체 메모리 장치로 수신되는 데이터는 랜더마이즈 된 데이터이므로, 제6 및 제7 프로그램 상태(P6, P7)에 대응하는 메모리 셀의 개수는 전체 메모리 셀들의 개수의 1/4이 될 것이다. 이에 따라, 제6 및 제7 프로그램 상태(P6, P7)에 대응하는 메모리 셀들을 LSB BIT에 따라 프로그램할 수 있다.
LSB 페이지 비트가 1인 경우, 검출된 메모리 셀은 제6 또는 제7 프로그램 상태(P6, P7)를 유지한다. LSB 페이지 비트가 0인 경우, 검출된 메모리 셀은 제8 또는 제9 프로그램 상태(P8, P9)로 프로그램된다.
보다 상세히 설명하면, LSB 페이지 비트가 1이고 검출된 메모리 셀이 제6 프로그램 상태(P6)에 대응하는 경우, 해당 메모리 셀은 제6 프로그램 상태(P6)를 유지한다. LSB 페이지 비트가 1이고 검출된 메모리 셀이 제7 프로그램 상태(P7)에 대응하는 경우, 해당 메모리 셀은 또한 제7 프로그램 상태(P7)를 유지한다. 한편, LSB 페이지 비트가 0이고 검출된 메모리 셀이 제6 프로그램 상태(P6)에 대응하는 경우, 해당 메모리 셀은 제9 프로그램 상태(P9)로 프로그램 된다. LSB 페이지 비트가 0이고 검출된 메모리 셀이 제7 프로그램 상태(P7)에 대응하는 경우, 해당 메모리 셀은 제8 프로그램 상태(P8)로 프로그램 된다.
이와 같은 과정을 통해, LSB 페이지 데이터는 4개의 물리 페이지에 포함되는 메모리 셀들에 분산되어 저장된다. 따라서, 메모리 셀들 중 소거 상태(E) 및 제1 내지 제5 프로그램 상태(P1~P5)에 대응하는 메모리 셀들에는 LSB 페이지 데이터가 저장되지 않으며, 제6 내지 제9 프로그램 상태(P6~P9)에 대응하는 메모리 셀들에만 LSB 페이지 데이터가 저장된다.
도 21에 도시된 실시 예에 따른 리드 방법은 다음과 같다. 먼저, MSB 페이지 데이터를 리드하기 위해서는 리드 전압(R1, R5)을 이용하여 리드 동작을 수행한다. 한편, HCSB 페이지 데이터를 리드하기 위해서는 리드 전압(R2, R4, R6)을 이용하여 리드 동작을 수행한다. 또한, LCSB 페이지 데이터를 리드하기 위해서 리드 전압(R3, R7, R9)을 이용하여 리드 동작을 수행한다.
LSB 페이지 데이터를 리드하기 위해, 먼저 4개의 물리 페이지에 포함된 메모리 셀들에 리드 전압(R6)을 인가하여, 오프되는 메모리 셀들을 검출한다. 리드 전압(R6)을 인가할 때 오프되는 메모리 셀들은 제6 내지 제9 프로그램 상태(P6~P9) 중 어느 하나에 대응하는 메모리 셀들이다.
이후에, 검출된 메모리 셀들에 대하여 리드 전압(R8)을 인가하여 결과값을 검출한다. 오프(off)되는 메모리 셀의 경우 LSB BIT 데이터가 0이며, 온(on)되는 메모리 셀의 경우 LSB BIT 데이터가 1이다. 검출된 모든 메모리 셀들에 대해 리드 전압(R8)을 인가한 결과를 통해 LSB 페이지 데이터를 도출할 수 있다.
도 22는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 22를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 21을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 22의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 23에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 22를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 23에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 24에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 24에서, 도 23을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 22를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 22 및 도 23을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
150: 전압 생성부
PB1~PBm: 제 1 내지 제 m 페이지 버퍼들

Claims (19)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이 내 상기 메모리 셀들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 메모리 셀들에 대한 프로그램 동작 시, 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터를 프로그램하고, 상기 제1 워드 라인과 상이한 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터를 프로그램 하도록, 상기 주변 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은,
    제1 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램하기 위한 제1 비트-상태 맵핑을 생성하고, 상기 제1 비트-상태 맵핑에 포함된 상태들 중 제1 그룹에 포함된 상태들을 병합하여 제2 비트-상태 맵핑을 생성하며, 상기 제2 비트-상태 맵핑에 기초하여, 상기 제1 페이지 데이터 및 상기 제1 부분 데이터를 프로그램하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제어 로직은,
    제2 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램하기 위한 상기 제1 비트-상태 맵핑을 생성하고, 상기 제1 비트-상태 맵핑에 포함된 상태들 중 제2 그룹에 속하는 상태들을 병합하여 제3 비트-상태 맵핑을 생성하며, 상기 제3 비트-상태 맵핑에 기초하여, 상기 제2 페이지 데이터 및 상기 제2 부분 데이터를 프로그램하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터 및 제1 중간 비트(central significant bit, CSB) 페이지 데이터를 포함하고,
    상기 제2 페이지 데이터는 제2 MSB 페이지 데이터 및 제2 CSB 페이지 데이터를 포함하며,
    상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터이고,
    상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 5 비트를 함께 저장하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 비트-상태 맵핑은 8 레벨의 상태들을 포함하고, 상기 제1 그룹은 제1 상태, 제2 상태, 제3 상태 및 제4 상태를 포함하며, 상기 제2 그룹은 제5 상태, 제6 상태, 제7 상태 및 제8 상태를 포함하고,
    상기 제1 및 제2 상태가 병합되고, 상기 제3 및 제4 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성되고,
    상기 제5 및 제6 상태가 병합되고, 상기 제7 및 제8 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성되는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제3 항에 있어서,
    상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터, 제1 상위 중간 비트(higher-central significant bit, HCSB) 페이지 데이터 및 제1 하위 중간 비트(lower-central significant bit, LCSB) 페이지 데이터를 포함하고,
    상기 제2 페이지 데이터는 제2 MSB 페이지 데이터, 제2 HCSB 페이지 데이터 및 제2 LCSB 페이지 데이터를 포함하며,
    상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터이고,
    상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 7 비트를 함께 저장하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 비트-상태 맵핑은 16 레벨의 상태들을 포함하고, 상기 제1 그룹은 제1 내지 제8 상태를 포함하며, 상기 제2 그룹은 제9 내지 제16 상태를 포함하고,
    상기 제1 비트-상태 맵핑의 제1 및 제2 상태가 병합되고, 제3 및 제4 상태가 병합되며, 제5 및 제6 상태가 병합되고, 제7 및 제8 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성되고,
    상기 제1 비트-상태 맵핑의 제9 및 제10 상태가 병합되고, 제11 및 제12 상태가 병합되며, 제13 및 제14 상태가 병합되고, 제15 및 제16 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성되는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터 및 제1 페이지 데이터를 프로그램 하는, 제1 프로그램 단계;
    제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터 및 제2 페이지 데이터를 프로그램 하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  9. 제8 항에 있어서, 상기 제1 프로그램 단계는:
    상기 제1 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램 하기 위한, 제1 비트- 상태 맵핑을 생성하는 단계;
    상기 제1 비트-상태 맵핑에 포함된 상태들 중 제1 그룹에 속하는 상태들을 병합하여 제2 비트-상태 맵핑을 생성하는 단계; 및
    상기 제2 비트-상태 맵핑에 기초하여, 상기 제1 워드 라인과 연결된 메모리 셀들에 상기 제1 페이지 데이터 및 상기 제1 부분 데이터를 프로그램하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 제2 프로그램 단계는:
    상기 제2 페이지 데이터 및 상기 공용 페이지 데이터를 인코딩하여 프로그램하기 위한, 상기 제1 비트 상태 맵핑을 생성하는 단계;
    상기 제1 비트-상태 맵핑에 포함된 상태들 중 제2 그룹에 속하는 상태들을 병합하여 제3 비트-상태 맵핑을 생성하는 단계; 및
    상기 제3 비트-상태 맵핑에 기초하여, 상기 제2 워드 라인과 연결된 메모리 셀들에 상기 제2 페이지 데이터 및 상기 제2 부분 데이터를 프로그램하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서,
    상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터 및 제1 중간 비트(central significant bit, CSB) 페이지 데이터를 포함하고,
    상기 제2 페이지 데이터는 제2 MSB 페이지 데이터 및 제2 CSB 페이지 데이터를 포함하며,
    상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터이고,
    상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 5 비트를 함께 저장하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서,
    상기 제1 비트-상태 맵핑은 상기 제1 MSB 페이지 데이터, 상기 제1 CSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 3 비트의 데이터에 대응하는 8 레벨의 상태들을 포함하고,
    상기 제2 비트-상태 맵핑은 상기 제2 MSB 페이지 데이터, 상기 제2 CSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 3 비트의 데이터에 대응하는 8 레벨의 상태들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 제1 그룹은 제1 상태, 제2 상태, 제3 상태 및 제4 상태를 포함하고, 상기 제2 그룹은 제5 상태, 제6 상태, 제7 상태 및 제8 상태를 포함하며,
    상기 제2 비트-상태 맵핑을 생성하는 단계에서는, 상기 제1 및 제2 상태가 병합되고, 상기 제3 및 제4 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성되며,
    상기 제3 비트-상태 맵핑을 생성하는 단계에서는, 상기 제5 및 제6 상태가 병합되고, 상기 제7 및 제8 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제10 항에 있어서, 상기 제1 페이지 데이터는 제1 최상위 비트(most significant bit, MSB) 페이지 데이터, 제1 상위 중간 비트(higher-central significant bit, HCSB) 페이지 데이터 및 제1 하위 중간 비트(lower-central significant bit, LCSB) 페이지 데이터를 포함하고,
    상기 제2 페이지 데이터는 제2 MSB 페이지 데이터, 제2 HCSB 페이지 데이터 및 제2 LCSB 페이지 데이터를 포함하며,
    상기 공용 페이지 데이터는 최하위 비트(least significant bit, LSB) 페이지 데이터이고,
    상기 제1 워드 라인에 연결된 메모리 셀 및 상기 제2 워드 라인에 연결된 메모리 셀은 전체 7 비트를 함께 저장하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제14 항에 있어서,
    상기 제1 비트-상태 맵핑은 상기 제1 MSB 페이지 데이터, 상기 제1 HCSB 페이지 데이터, 제1 LCSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 4 비트의 데이터에 대응하는 16 레벨의 상태들을 포함하고,
    상기 제2 비트-상태 맵핑은 상기 제2 MSB 페이지 데이터, 상기 제2 HCSB 페이지 데이터, 제2 LCSB 페이지 데이터 및 상기 LSB 데이터에 각각 포함된 4 비트의 데이터에 대응하는 16 레벨의 상태들을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 제1 그룹은 제1 내지 제8 상태를 포함하고, 상기 제2 그룹은 제9 내지 제 상태를 포함하며,
    상기 제2 비트-상태 맵핑을 생성하는 단계에서는, 상기 제1 비트-상태 맵핑의 제1 및 제2 상태가 병합되고, 제3 및 제4 상태가 병합되며, 제5 및 제6 상태가 병합되고, 제7 및 제8 상태가 병합되어 상기 제2 비트-상태 맵핑이 생성되고,
    상기 제3 비트-상태 맵핑을 생성하는 단계에서는, 상기 제1 비트-상태 맵핑의 제9 및 제10 상태가 병합되고, 제11 및 제12 상태가 병합되며, 제13 및 제14 상태가 병합되고, 제15 및 제16 상태가 병합되어 상기 제3 비트-상태 맵핑이 생성되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제1 워드 라인과 연결된 메모리 셀들에 공용 페이지 데이터의 제1 부분 데이터 및 제1 페이지 데이터가 저장되고, 제2 워드 라인과 연결된 메모리 셀들에 상기 공용 페이지 데이터의 제2 부분 데이터 및 제2 페이지 데이터가 저장되어 있는 반도체 메모리 장치의 동작 방법으로서,
    제1 메모리 셀과 연결된 상기 제1 워드 라인에 기준 전압을 인가하는 단계;
    상기 제1 메모리 셀의 턴-온 여부에 따라, 상기 제1 메모리 셀 또는 상기 제2 워드 라인과 연결된 제2 메모리 셀로부터 상기 공용 페이지 데이터를 리드하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  18. 제17 항에 있어서,
    상기 제1 메모리 셀이 턴-온 되는 경우, 상기 제1 메모리 셀 또는 제2 워드 라인과 연결된 제2 메모리 셀로부터 데이터를 리드하는 단계에서는, 상기 기준 전압보다 낮은 리드 전압들을 이용하여 상기 제1 메모리 셀로부터 데이터를 리드하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제17 항에 있어서,
    상기 제1 메모리 셀이 턴-오프 되는 경우, 상기 제1 메모리 셀 또는 제2 워드 라인과 연결된 제2 메모리 셀로부터 데이터를 리드하는 단계에서는, 상기 기준 전압보다 높은 리드 전압들을 이용하여 상기 제2 메모리 셀로부터 데이터를 리드하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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