KR20220041574A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 주변 회로를 포함한다. 상기 메모리 셀 어레이는 N (N은 2 이상의 자연수) 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 포함하는 물리 페이지에 대한 프로그램 동작을 수행한다. 상기 주변 회로는 N 개의 논리 페이지 데이터를 수신하고, 미리 결정된 로직 코드에 기초하여, 상기 물리 페이지에 상기 N 개의 논리 페이지 데이터를 프로그램하도록 구성된다. 상기 로직 코드는 상기 N 개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정된다. 상기 로직 코드에 의해 취약한 리드 레벨(Weak Read Level)이 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터를 리드하기 위해 배정된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 데이터의 프로그램 이후 프로그램 된 데이터의 리드 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 주변 회로를 포함한다. 상기 메모리 셀 어레이는 N (N은 2 이상의 자연수) 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 포함하는 물리 페이지에 대한 프로그램 동작을 수행한다. 상기 주변 회로는 N 개의 논리 페이지 데이터를 수신하고, 미리 결정된 로직 코드에 기초하여, 상기 물리 페이지에 상기 N 개의 논리 페이지 데이터를 프로그램하도록 구성된다. 상기 로직 코드는 상기 N 개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정된다. 상기 로직 코드에 의해 취약한 리드 레벨(Weak Read Level)이 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터를 리드하기 위해 배정된다.
일 실시 예에서, 상기 N은 3이며, 상기 선택된 메모리 셀들은 8 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정될 수 있다.
일 실시 예에서, 상기 8 개의 문턱 전압 상태들을 구분하기 위해 제1 내지 제7 리드 레벨이 사용될 수 있다. 상기 취약한 리드 레벨은 상기 제1 내지 제7 리드 레벨 중 제1 리드 레벨 및 제7 리드 레벨일 수 있다.
일 실시 예에서, 상기 3 개의 논리 페이지 데이터 중 제1 논리 페이지 데이터를 리드하기 위해 제2 리드 레벨, 제4 리드 레벨 및 제6 리드 레벨이 사용되고, 제2 논리 페이지 데이터를 리드하기 위해 제3 리드 레벨 및 제7 리드 레벨이 사용되며, 제3 논리 페이지 데이터를 리드하기 위해 제1 리드 레벨 및 제5 리드 레벨이 사용되도록 상기 로직 코드가 구성될 수 있다.
일 실시 예에서, 상기 N은 5이며, 상기 선택된 메모리 셀을은 32 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정될 수 있다.
일 실시 예에서, 상기 32 개의 문턱 전압 상태들을 구분하기 위해 제1 내지 제31 리드 레벨이 사용될 수 있다. 상기 취약한 리드 레벨은 상기 제1 리드 레벨, 제2 리드 레벨, 제30 리드 레벨 및 제31 리드 레벨일 수 있다.
일 실시 예에서, 상기 5 개의 논리 페이지 데이터 중 제1 논리 페이지 데이터를 리드하기 위해 제9, 제11, 제14, 제25, 제27 및 제30 리드 레벨이 사용되고, 제2 논리 페이지 데이터를 리드하기 위해 제2, 제6, 제8, 제18, 제22 및 제24 리드 레벨이 사용되며, 제3 논리 페이지 데이터를 리드하기 위해 제1, 제7, 제16, 제19, 제21 및 제28 리드 레벨이 사용되고, 제4 논리 페이지 데이터를 리드하기 위해 제4, 제12, 제20, 제26, 제29 및 제31 리드 레벨이 사용되며, 제5 논리 페이지 데이터를 리드하기 위해 제3, 제5, 제10, 제13, 제15, 제17 및 제23 리드 레벨이 사용되도록 상기 로직 코드가 구성될 수 있다.
일 실시 예에서, 상기 로직 코드는 그레이 코드일 수 있다.
본 발명의 다른 실시 예에 따른, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법이 제공된다. 상기 복수의 메모리 셀들 각각은 N 비트의 데이터를 저장하고, 하나의 물리 페이지에 포함된 메모리 셀들은 N개의 논리 페이지 데이터를 저장한다. 상기 반도체 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 N개의 논리 페이지 데이터를 수신하는 단계, 상기 N개의 논리 페이지 데이터 및 미리 결정된 로직 코드에 기초하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱 전압 상태를 결정하는 단계 및 상기 결정된 문턱 전압 상태에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함한다. 상기 로직 코드는 상기 N개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정된다. 상기 로직 코드에 의해 취약한 리드 레벨(Weak Read Level)이 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터를 리드하기 위해 배정된다.
일 실시 예에서, 상기 N은 3이며, 상기 선택된 메모리 셀들은 8개의 문턱 전압 상태 중 어느 하나에 속하도록 결정될 수 있다.
일 실시 예에서, 상기 3개의 논리 페이지들 중 제1 및 제2 페이지를 리드하기 위해 2회의 센싱 동작이 배정되고, 제3 페이지를 리드하기 위해 3회의 센싱 동작이 배정될 수 있다.
일 실시 예에서, 상기 취약한 리드 레벨은 상기 제1 및 제2 페이지를 리드하기 위해 각각 배정될 수 있다.
일 실시 예에서, 상기 N은 5이며, 상기 선택된 메모리 셀들은 32개의 문턱 전압 상태 중 어느 하나에 속하도록 결정될 수 있다.
일 실시 예에서, 상기 5개의 논리 페이지들 중 제1 내지 제4 페이지 데이터를 각각 리드하기 위해 6회의 센싱 동작이 배정되고, 상기 5개의 논리 페이지들 중 제5 페이지를 리드하기 위해 7회의 센싱 동작이 배정될 수 있다.
일 실시 예에서, 상기 취약한 리드 레벨은 상기 제1 및 제2 페이지 데이터를 리드하기 위해 각각 배정될 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 주변 회로를 포함한다. 상기 메모리 셀 어레이는 N (N은 2 이상의 자연수) 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 포함하는 물리 페이지에 대한 프로그램 동작을 수행한다. 상기 주변 회로는 N 개의 논리 페이지 데이터를 수신하고, 미리 결정된 로직 코드에 기초하여, 상기 물리 페이지에 상기 N 개의 논리 페이지 데이터를 프로그램하도록 구성된다. 상기 로직 코드는 상기 N 개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정된다. 2N 개의 문턱 전압 상태들을 구분하기 위하 순차적인 크기를 갖는 제1 리드 레벨 내지 제(2N-1) 리드 레벨들 중, 가장 낮은 리드 레벨인 제1 리드 레벨 및 가장 큰 리드 레벨인 제(2N-1) 리드 레벨은 상기 N 개의 논리 페이지 데이터 중 서로 다른 논리 페이지 데이터를 리드하도록 배정된다.
일 실시 예에서, 상기 N은 3이며, 상기 선택된 메모리 셀들은 8 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정되고, 순차적인 값을 갖는 상기 제1 리드 레벨 내지 제7 리드 레벨들 중, 제1 리드 레벨 및 제7 리드 레벨은 서로 다른 논리 페이지 데이터를 리드하도록 배정될 수 있다.
일 실시 예에서, 상기 N은 5이며, 상기 선택된 메모리 셀들은 32 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정되고, 순차적인 값을 갖는 상기 제1 리드 레벨 내지 제31 리드 레벨들 중, 제1 리드 레벨 및 제31 리드 레벨은 서로 다른 논리 페이지 데이터를 리드하도록 배정될 수 있다.
일 실시 예에서, 상기 제1 리드 레벨 내지 제31 리드 레벨들 중, 상기 제1 리드 레벨, 제2 리드 레벨, 제30 리드 레벨 및 제31 리드 레벨은 서로 다른 논리 페이지를 각각 리드하도록 배정될 수 있다.
본 기술은 데이터의 프로그램 이후 프로그램 된 데이터의 리드 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6a 내지 도 6e는 반도체 메모리 장치에 포함된 메모리 셀들에 대한 프로그램 상태들 또는 전압 레벨들의 분포들을 도시하는 도면들이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 8a는 본 발명의 일 실시 예에 따른 로직 코드에 의해, 3비트의 데이터를 각각 저장하는 메모리 셀들을 프로그램하는 방법을 예시적으로 설명하기 위한 도면이다.
도 8b는 도 8a와 비교하여 본 발명의 특징을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 로직 코드에 의해, 5비트의 데이터를 각각 저장하는 메모리 셀들을 프로그램하는 방법을 예시적으로 설명하기 위한 도면이다.
도 10은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 리드 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 생성된 리드 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(CTRPB)에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)에 포함된 다수의 페이지 버퍼들(PB1~PBm)을 제어하기 위한 제어 신호(CTRPB)를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 그 외에도, 전압 생성부(150)는 반도체 메모리 장치의 동작을 제어하기 위한 다양한 제어 신호들을 생성하기 위한 전압을 생성할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 6a 내지 도 6e는 반도체 메모리 장치에 포함된 메모리 셀들에 대한 프로그램 상태들 또는 전압 레벨들의 분포들을 도시하는 도면들이다. 도 6a 내지 도 6e에 도시된 분포들은 메모리 셀들의 프로그램 상태들 또는 전압 레벨들의 분포들일 수 있다. 도 6a 내지 도 6e에 도시된 도면들에서 x축은 메모리 셀들의 문턱 전압(threshold voltage, Vth)를 나타내고, y축은 메모리 셀들의 개수를 나타낼 수 있다.
도 6a를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들이 싱글-레벨 셀(single-level cell; SLC)인 경우, 메모리 셀들 각각은 소거 상태(E) 또는 프로그램 상태(P) 중 어느 하나에 속할 수 있다. SLC 셀은 2개의 서로 다른 상태들 중에서 하나의 상태에 있을 수 있기 때문에, 각 메모리 셀은 1개의 비트를 저장할 수 있다. 이 경우, 하나의 워드 라인으로 연결된 복수의 메모리 셀들은 하나의 물리 페이지(physical page)를 구성하고, 하나의 물리 페이지는 하나의 페이지 데이터를 저장할 수 있다. 하나의 페이지 데이터는 상기 하나의 물리 페이지에 포함된 메모리 셀들 각각에 대응하는 비트들을 포함하는 데이터일 수 있다.
도 6b를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들이 멀티-레벨 셀(multi-level cell; MLC)인 경우, 메모리 셀들 각각은 소거 상태(E), 또는 제1 프로그램 상태 내지 제3 프로그램 상태(P1~P3) 중 어느 하나에 속할 수 있다. MLC 셀은 4개의 서로 다른 상태들 중에서 하나의 상태에 있을 수 있기 때문에, 각 셀은 미리 정해진 코딩 방식에 따라 2개의 서로 다른 비트들을 프로그램 또는 저장할 수 있다. 2개의 비트들 중에서 상위 비트(upper bit)인 1번째 비트는 MSB(Most Significant Bit)로 불리우고, 하위 비트(lower bit)인 2번째 비트는 LSB(Least Significant Bit)로 불리울 수 있다. 이 경우, 하나의 워드 라인으로 연결된 복수의 메모리 셀들은 하나의 물리 페이지(physical page)를 구성하고, 하나의 물리 페이지는 두 개의 논리 페이지 데이터, 즉 MSB 페이지 데이터 및 LSB 페이지 데이터를 저장할 수 있다. MSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 MSB를 포함할 수 있다. LSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 LSB를 포함할 수 있다.
도 6c를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들이 트리플-레벨 셀(triple-level cell; TLC)인 경우, 메모리 셀들 각각은 소거 상태(E), 또는 제1 프로그램 상태 내지 제7 프로그램 상태(P1~P7) 중 어느 하나에 속할 수 있다. TLC 셀은 8개의 서로 다른 상태들 중에서 하나의 상태에 있을 수 있기 때문에, 각 셀은 미리 정해진 코딩 방식에 따라 3개의 서로 다른 비트들을 프로그램 또는 저장할 수 있다. 3개의 비트들 중에서 상위 비트인 1번째 비트는 MSB로 불리우고, 중앙 비트인 2번째 비트는 CSB(Central Significant Bit)로 불리우고, 하위 비트(lower bit)인 3번째 비트는 LSB로 불리울 수 있다. 이 경우, 하나의 워드 라인으로 연결된 복수의 메모리 셀들은 하나의 물리 페이지(physical page)를 구성하고, 하나의 물리 페이지는 세 개의 논리 페이지 데이터, 즉 MSB 페이지 데이터, CSB 페이지 데이터 및 LSB 페이지 데이터를 저장할 수 있다. MSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 MSB를 포함할 수 있다. CSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 CSB를 포함할 수 있다. LSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 LSB를 포함할 수 있다.
도 6d를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들이 쿼드-레벨 셀(quad-level cell; QLC)인 경우, 메모리 셀들 각각은 소거 상태(E), 또는 제1 프로그램 상태 내지 제15 프로그램 상태(P1~P15) 중 어느 하나에 속할 수 있다. QLC 셀은 16개의 서로 다른 상태들 중에서 하나의 상태에 있을 수 있기 때문에, 각 셀은 미리 정해진 코딩 방식에 따라 4개의 서로 다른 비트들을 프로그램 또는 저장할 수 있다. 4개의 비트들 중에서 상위 비트인 1번째 비트는 MSB로 불리우고, 중앙의 상위 비트인 2번째 비트는 HCSB(High Central Significant Bit)로 불리우고, 중앙의 하위 비트인 3번째 비트는 LCSB(Low Central Significant Bit)로 불리우고, 하위 비트인 4번째 비트는 LSB로 불리울 수 있다. 이 경우, 하나의 워드 라인으로 연결된 복수의 메모리 셀들은 하나의 물리 페이지(physical page)를 구성하고, 하나의 물리 페이지는 네 개의 논리 페이지 데이터, 즉 MSB 페이지 데이터, HCSB 페이지 데이터, LCSB 페이지 데이터 및 LSB 페이지 데이터를 저장할 수 있다. MSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 MSB를 포함할 수 있다. HCSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 HCSB를 포함할 수 있다. LCSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 LCSB를 포함할 수 있다. LSB 페이지 데이터는 물리 페이지에 포함된 메모리 셀들에 각각 저장된 LSB를 포함할 수 있다.
도 6e를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들이 5 비트의 데이터를 저장하는 셀인 경우, 메모리 셀들 각각은 소거 상태(E), 제1 프로그램 상태 내지 제31 프로그램 상태(P1~P31) 중 어느 하나에 속할 수 있다. 이 경우, 하나의 워드 라인으로 연결된 복수의 메모리 셀들은 하나의 물리 페이지(physical page)를 구성하고, 하나의 물리 페이지는 다섯 개의 논리 페이지 데이터, 즉 제1 내지 제5 페이지 데이터를 저장할 수 있다.
도 6a 내지 도 6e에 도시된 바와 같이, 메모리 셀 어레이(110)에 포함된 메모리 셀들 각각이 저장하는 비트 수에 따라, 메모리 셀들의 문턱 전압을 구분하는 프로그램 상태들의 개수가 달라질 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 N개의 논리 페이지 데이터를 수신하는 단계(S100), 수신한 N개의 논리 페이지 데이터 및 로직 코드에 기초하여, 선택된 메모리 셀들의 문턱 전압 상태를 결정하는 단계(S200) 및 결정된 문턱 전압 상태에 기초하여, 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.
단계(S100)에서, 반도체 메모리 장치(100)는 메모리 컨트롤러로부터 프로그램 커맨드, 프로그램 어드레스 및 프로그램 데이터를 수신할 수 있다. 프로그램 커맨드는 반도체 메모리 장치(100)가 프로그램 동작을 수행할 것을 제어하는 커맨드일 수 있다. 프로그램 어드레스는 프로그램 동작이 수행될 물리 페이지의 위치를 가리키는 어드레스일 수 있다. 한편, 반도체 메모리 장치(100)는 메모리 컨트롤러로부터 N개의 논리 페이지 데이터를 순차적으로 수신할 수 있다. 본 발명의 일 실시 예에서, 상기 N은 3 이상의 자연수일 수 있다. 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 메모리 셀들이 TLC인 경우, 단계(S100)에서 반도체 메모리 장치는 프로그램 어드레스에 대응하는 물리 페이지에 저장될 MSB 페이지 데이터, CSB 페이지 데이터 및 LSB 페이지 데이터를 수신할 수 있다. 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 메모리 셀들이 QLC인 경우, 단계(S100)에서 반도체 메모리 장치는 프로그램 어드레스에 대응하는 물리 페이지에 저장될 MSB 페이지 데이터, HCSB 페이지 데이터, LCSB 페이지 데이터 및 LSB 페이지 데이터를 수신할 수 있다. 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 메모리 셀들이 5비트의 데이터를 저장하는 메모리 셀들인 경우, 단계(S100)에서 반도체 메모리 장치는 프로그램 어드레스에 대응하는 물리 페이지에 저장될 제1 페이지 데이터 내지 제5 페이지 데이터를 수신할 수 있다.
단계(S200)에서, 수신한 N개의 논리 페이지 데이터 및 미리 결정된 로직 코드에 기초하여, 선택된 메모리 셀들의 문턱 전압 상태를 결정한다. 상기 로직 코드는, 각 메모리 셀들에 저장될 데이터와 해당 메모리 셀의 문턱 전압들 사이를 매핑하는 코드일 수 있다.
단계(S200)에서, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 아래 (i) 내지 (iv)의 특징 중 적어도 하나를 갖는 로직 코드에 기초하여, 수신된 N 개의 논리 페이지 데이터에 따라 선택된 메모리 셀들의 문턱 전압 상태를 결정할 수 있다.
(i) 그레이 코드
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작에 사용되는 로직 코드는 그레이 코드(Gray Code)일 수 있다. 복수의 프로그램 상태들 각각의 비트 데이터에 대하여, 인접한 프로그램 상태들에 대응하는 비트 데이터들이 서로 1비트만의 차이를 갖는 경우, 이를 그레이 코드라고 지칭할 수 있다. 그레이 코드에 의해 N개의 논리 페이지 데이터를 프로그램하는 경우, 이후 리드 과정에서 센싱 오류가 발생하더라도 1비트의 오류만을 포함하게 되므로 에러 정정에 있어서 유리한 점을 가질 수 있다.
(ii) 논리 페이지 데이터를 리드하기 위한 센싱 횟수의 평준화
로직 코드를 구성하는 방식에 따라, N 개의 논리 페이지들 각각을 리드하기 위한 센싱 동작의 횟수가 달라질 수 있다. 일 예로서, N 개의 논리 페이지들 각각을 리드하기 위한 센싱 동작의 횟수의 편차를 크게 구성할 수도 있고, N 개의 논리 페이지들 각각을 리드하기 위한 센싱 동작의 횟수의 편차를 최소화하도록 구성할 수도 있다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, N 개의 논리 페이지들 각각을 리드하기 위한 센싱 동작의 횟수의 편차를 최소화하도록 구성된 로직 코드를 이용하여 선택된 메모리 셀들의 문턱 전압 상태를 결정할 수 있다. 이 경우, N 개의 논리 페이지들 각각을 리드하는 데 걸리는 시간인 리드 시간의 편차 또한 최소화되므로, 반도체 메모리 장치(100)의 리드 성능을 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 따라 N 개의 논리 페이지들 각각을 리드하기 위한 센싱 횟수의 편차를 최소화하도록 구성된 로직 코드를 이용하는 경우, 해당 로직 코드에 대해 다음 수학식 1과 같은 관계가 성립할 수 있다.
Figure pat00001
위 수학식 1에서, NRMAX는 N개의 논리 페이지 데이터들 중, 가장 많은 센싱 동작을 필요로 하는 논리 페이지 데이터의 센싱 횟수를 가리키고, NRmin는 N개의 논리 페이지 데이터들 중, 가장 적은 센싱 동작을 필요로 하는 논리 페이지 데이터의 센싱 횟수를 가리킨다. 따라서, "NRMAX - NRmin"는 N개의 논리 페이지 데이터들 각각을 리드하기 위한 센싱 횟수의 편차를 나타낸다.
또한, NTH는 메모리 셀들에 저장되는 비트 수에 따라 적절히 결정되는 값일 수 있다. 예를 들어, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 메모리 셀들이 TLC인 경우, NTH는 1로 결정될 수 있다. 이는 물리 페이지에 포함되는 3 개의 논리 페이지 데이터 각각을 리드하기 위한 센싱 횟수의 편차가 1보다 작거나 같도록 로직 코드를 구성함을 의미한다. 또 다른 예로서, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 메모리 셀들이 각각 5 비트를 저장하는 경우, NTH는 2로 결정될 수 있다. 이는 물리 페이지에 포함되는 5 개의 논리 페이지 데이터 각각을 리드하기 위한 센싱 횟수의 편차가 2보다 작거나 같도록 로직 코드를 구성함을 의미한다.
(iii) 취약한 리드 레벨을, 센싱 동작의 횟수가 가장 적은 논리 페이지에 배정
N 개의 논리 페이지 데이터를 저장하는 물리 페이지의 경우, 각 프로그램 상태를 센싱하기 위해서는 2N-1 개의 리드 레벨을 필요로 한다. 상술한 (ii) 특징에 따라 각 논리 페이지 데이터를 리드하기 위한 센싱 동작의 횟수가 평준화될 수 있다. 그러나 이 경우에도 NRMAX의 센싱 횟수를 필요로 하는 논리 페이지 및 NRmin의 센싱 횟수를 필요로 하는 논리 페이지가 각각 존재할 수 있다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 취약한 리드 레벨(Weak Read Level)을 NRmin의 센싱 횟수를 필요로 하는 논리 페이지에 배정하는 로직 코드를 이용하여, N개의 논리 페이지 데이터를 프로그램한다.
취약한 리드 레벨(Weak Read Level)은, 디스터브 또는 리텐션에 따라 문턱 전압 분포의 이동이 상대적으로 크게 발생하여, 프로그램 상태들 간의 경계를 찾기 어려운 리드 레벨을 의미할 수 있다. 예를 들어, 도 6c를 참조하면, 소거 상태(E)에 해당하는 메모리 셀들은 프로그램 디스터브에 취약하며, 따라서 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 경계를 찾기 어려울 수 있으며, 해당 영역에서 센싱 에러가 상대적으로 빈번하게 발생할 수 있다. 따라서, 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하는 제1 리드 레벨(R1)이 취약한 리드 레벨에 포함될 수 있다. 한편, 높은 문턱 전압을 갖는 제7 프로그램 상태(P7)에 해당하는 메모리 셀들은 리텐션에 취약하며, 따라서 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 경계를 찾기 어려울 수 있으며, 해당 영역에서 센싱 에러가 상대적으로 빈번하게 발생할 수 있다. 따라서, 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)를 구분하는 제7 리드 레벨(R7)이 취약한 리드 레벨에 포함될 수 있다.
본 발명의 일 실시 예에 따르면, 취약한 리드 레벨(Weak Read Level)을 NRmin의 센싱 횟수를 필요로 하는 논리 페이지에 배정하는 로직 코드를 이용하여, N개의 논리 페이지 데이터를 프로그램한다. 따라서, 상대적으로 적은 센싱 횟수를 필요로 하는 논리 페이지에 취약한 리드 레벨이 배정되므로 센싱 에러를 최소화할 수 있다.
(iv) 복수 개의 취약한 리드 레벨을 서로 다른 논리 페이지에 배정
위 특징 (iii)에서 도 6c를 참조하여 설명한 바와 같이, 취약한 리드 레벨은 복수 개 존재할 수 있다. 이 경우, 복수 개의 취약한 리드 레벨이 하나의 논리 페이지에 집중하여 배정되는 경우, 리드 에러가 발생할 확률이 증가한다. 따라서, 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 복수 개의 취약한 리드 레벨을 서로 다른 논리 페이지에 배정하도록 로직 코드를 구성한다. 따라서, 리드 동작 시 에러율을 줄일 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 상술한 (i) 내지 (iv)의 특징 중 적어도 하나를 갖는 로직 코드에 기초하여, 수신된 N 개의 논리 페이지 데이터에 따라 선택된 메모리 셀들의 문턱 전압 상태를 결정할 수 있다. 따라서, 프로그램 동작 후 리드 동작 시 리드 에러가 발생할 확률을 최소화할 수 있다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에서 사용되는 로직 코드의 (i) 내지 (iv)의 특징에 대해서는 도 8a 및 도 8b를 참조하여 더욱 자세히 설명하기로 한다.
단계(S200)에 의하여 선택된 메모리 셀들의 문턱 전압 상태가 결정되면, 결정된 문턱 전압 상태에 기초하여 선택된 메모리 셀들을 프로그램한다(S300). 즉, 반도체 메모리 장치(100)의 주변 회로는 전술한 특징 (i) 내지 (iv) 중 적어도 하나의 특징을 갖는 로직 코드에 기초하여 선택된 메모리 셀들을 프로그램할 수 있다.
도 8a는 본 발명의 일 실시 예에 따른 로직 코드에 의해, 3비트의 데이터를 각각 저장하는 메모리 셀들을 프로그램하는 방법을 예시적으로 설명하기 위한 도면이다. 도 8b는 도 8a와 비교하여 본 발명의 특징을 설명하기 위한 도면이다. 이하에서는 도 8a 및 도 8b를 함께 참조하여 본 발명의 일 실시 예에 따른 로직 코드의 특징 (i) 내지 (iv)를 설명하기로 한다.
도 8a를 참조하면, 본 발명의 일 실시 예에 따른 예시적인 로직 코드에 따라 결정된 메모리 셀들의 문턱 전압 상태가 도시되어 있다. 도 8a에서 MSB-CSB-LSB 순으로 “1 1 1”의 비트를 저장하는 메모리 셀들은 소거 상태(E)를 유지한다. “1 1 0”의 비트를 저장하는 메모리 셀들은 제1 프로그램 상태(P1)로 프로그램 된다. 이와 같은 방식으로, “0 1 0”, “0 0 0”, “1 0 0”, “1 0 1”, “0 0 1”, “0 1 1”의 비트를 저장하는 메모리 셀들은 각각 제2 내지 제7 프로그램 상태(P2~P7) 중 어느 하나로 프로그램 된다. 각 메모리 셀들의 문턱 전압 상태를 구분하기 위해, 제1 내지 제7 리드 레벨(R1~R7)이 사용될 수 있다.
도 8a를 참조하면, 점선의 타원으로 표시된 바와 같이 소거 상태(E)와 제1 프로그램 상태(P1)는 LSB만이 상이하다. 즉, 소거 상태(E)와 제1 프로그램 상태(P1)의 MSB는 1로서 서로 같으며, 소거 상태(E)와 제1 프로그램 상태(P1)의 CSB는 1로서 서로 같다. 그리고 소거 상태(E)의 LSB는 1인 반면 제1 프로그램 상태(P1)의 LSB는 0으로 서로 상이하다. 한편, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)는 CSB만이 상이하다. 또한, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)는 CSB만이 상이하다. 이와 같이, 도 8a에 도시된 문턱 전압 상태에 의하면, 인접한 프로그램 상태들에 대응하는 비트 데이터들이 1 비트만의 차이를 갖는다. 즉, 도 8a는 (i) “그레이 코드” 에 따라 프로그램 된 메모리 셀들의 문턱 전압 상태에 대응한다.
도 8a를 참조하면, MSB 페이지의 데이터를 리드하기 위해서는 제2 리드 레벨(R2), 제4 리드 레벨(R4) 및 제6 리드 레벨(R6)로 메모리 셀들의 문턱 전압을 센싱하여야 한다. 또한, CSB 페이지의 데이터를 리드하기 위해서는 제3 리드 레벨(R3), 제7 리드 레벨(R7)로 메모리 셀들의 문턱 전압을 센싱하여야 한다. 한편, LSB 페이지의 데이터를 리드하기 위해서는 제1 리드 레벨(R1) 및 제5 리드 레벨(R5)로 메모리 셀들의 문턱 전압을 리드하여야 한다. 한편, 도 8a에서 디스터브에 취약한 제1 리드 레벨(R1)과 리텐션에 취약한 제7 리드 레벨(R7)은 취약한 리드 레벨(Weak Read Level)로서 점선으로 도시되었다. 이를 정리하면 다음 표 1과 같다.
Logical Page Read Level 센싱 횟수 Weak Read Level
MSB R2, R4, R6 3 X
CSB R3, R7 2 R7
LSB R1, R4 2 R1
표 1을 참조하면, MSB 페이지를 리드하기 위한 센싱 횟수는 3이고, CSB 및 LSB 페이지를 리드하기 위한 센싱 횟수는 모두 2이다. 전술한 수학식 1을 참조하면, NRMAX는 3, NRmin는 2, 그리고 NTH는 1의 값을 갖도록 로직 코드가 구성되었음을 알 수 있다. 따라서, 표 1을 참조하면 (ii) 논리 페이지 데이터를 리드하기 위한 센싱 횟수가 평준화 되도록 로직 코드가 구성되었다.
한편, 취약한 리드 레벨은 제1 리드 레벨(R1) 및 제7 리드 레벨(R7)이다. 제1 리드 레벨(R1)은 센싱 횟수가 2인 LSB 페이지에 배정되었고, 제7 리드 레벨(R7)은 센싱 횟수가 2인 CSB 페이지에 배정되었다. 따라서 (iii) 취약한 리드 레벨(R1, R7)은 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터(LSB, CSB)에 배정 되었음을 알 수 있다.
마지막으로, 복수 개의 취약한 리드 레벨(R1, R7)이 어느 하나의 논리 페이지에 배정된 것이 아니라, (iv) 복수 개의 취약한 리드 레벨(R1, R7)이 서로 다른 논리 페이지 데이터(LSB, CSB)에 분산 배정 되었음을 알 수 있다.
도 8b를 참조하면, 도 8a와 마찬가지로 (i) 그레이 코드에 따라 프로그램 된 메모리 셀들의 문턱 전압 상태가 도시되어 있음을 알 수 있다. 한편 도 8b를 참조하면, MSB 페이지의 데이터를 리드하기 위해서는 제4 리드 레벨(R4)로 메모리 셀들의 문턱 전압을 센싱하여야 한다. 또한, CSB 페이지의 데이터를 리드하기 위해서는 제2 리드 레벨(R2) 및 제6 리드 레벨(R6)로 메모리 셀들의 문턱 전압을 센싱하여야 한다. 한편, LSB 페이지의 데이터를 리드하기 위해서는 제1 리드 레벨(R1), 제3 리드 레벨(R3), 제5 리드 레벨(R5) 및 제7 리드 레벨(R7)로 메모리 셀들의 문턱 전압을 리드하여야 한다. 한편, 도 8b에서 디스터브에 취약한 제1 리드 레벨(R1)과 리텐션에 취약한 제7 리드 레벨(R7)은 취약한 리드 레벨(Weak Read Level)로서 점선으로 도시되었다. 이를 정리하면 다음 표 2와 같다.
Logical Page Read Level 센싱 횟수 Weak Read Level
MSB R4 1 X
CSB R2, R6 2 X
LSB R1, R3, R5, R7 4 R1, R7
표 2를 참조하면, MSB 페이지를 리드하기 위한 센싱 횟수는 1이고, CSB 페이지를 리드하기 위한 센싱 횟수는 2이며, LSB 페이지를 리드하기 위한 센싱 횟수는 4이다. 전술한 수학식 1을 참조하면, NRMAX는 4, NRmin는 1를 값을 갖도록 로직 코드가 구성되었음을 알 수 있다. 도 8a를 통해 설명한 바와 같이 NTH는 1의 값을 갖는 경우, 표 2의 NRMAX, NRmin는 수학식 1의 관계를 성립하지 못한다. 즉, 표 2를 참조하면 표 1과는 달리 (ii) 논리 페이지 데이터를 리드하기 위한 센싱 횟수가 평준화되도록 로직 코드가 구성되지 않았음알 알 수 있다.
한편, 취약한 리드 레벨은 제1 리드 레벨(R1) 및 제7 리드 레벨(R7)이다. 제1 리드 레벨(R1) 및 제7 리드 레벨(R7) 모두 센싱 횟수가 4인 LSB 페이지에 배정되었다. 즉, 표 2를 참조하면 표 1과는 달리 (iii) 취약한 리드 레벨(R1, R7)은 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터(LSB, CSB)에 배정되지 않았음을 알 수 있다.
마지막으로, (iv) 복수 개의 취약한 리드 레벨(R1, R7)이 LSB 페이지, 즉 하나의 논리 페이지에 배정되었음을 알 수 있다. 즉, 도 8b에 대응하는 로직 코드는 특징 (i)은 갖추었으나, 다른 특징 (ii) 내지 (iv)는 갖추지 못하였음을 알 수 있다.
도 8a에 대응하는 로직 코드를 정리하면 다음 표 3과 같다.
리드전압 R1 R2 R3 R4 R5 R6 R7
　 E P1 P2 P3 P4 P5 P6 P7
MSB 1 1 0 0 1 1 0 0
CSB 1 1 1 0 0 0 0 1
LSB 1 0 0 0 0 1 1 1
상기의 표 3은 전술한 특징 (i) 내지 (iv)를 모두 포함하는 로직 코드이다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100) 및 그 동작 방법에 의하면, 표 3과 같이 특징 (i) 내지 (iv)를 포함하는 로직 코드에 기초하여 프로그램 동작을 수행한다. 따라서 프로그램 동작 후 리드 동작 시 리드 에러율을 최소화할 수 있고 리드 속도를 향상시킬 수 있다. 결과적으로, 반도체 메모리 장치(100)의 성능이 향상될 수 있다.
한편, 본 발명의 일 실시 예에 따라, TLC를 프로그램하는 반도체 메모리 장치(100) 및 그 동작 방법에서 사용되는 로직 코드는 표 3에 한정되지 않는다. 예를 들어, 아래 표 4와 같은 로직 코드를 사용하여 TLC를 프로그램할 수 있다.
리드전압 R1 R2 R3 R4 R5 R6 R7
　 E P1 P2 P3 P4 P5 P6 P7
MSB 1 1 1 0 0 0 0 1
CSB 1 1 0 0 1 1 0 0
LSB 1 0 0 0 0 1 1 1
표 3과 표 4를 비교하면, 표 3의 MSB에 대응하는 비트-프로그램 상태 매핑 관계가 표 4의 CSB에 대응하는 비트-프로그램 상태 매핑 관계에 해당함을 알 수 있다. 또한, 표 3의 CSB에 대응하는 비트-프로그램 상태 매핑 관계가 표 4의 MSB에 대응하는 비트-프로그램 상태 매핑 관계에 해당함을 알 수 있다. 한편, 표 3의 LSB에 대응하는 비트-프로그램 상태 매핑 관계는 표 4의 LSB에 대응하는 비트-프로그램 상태 매핑 관계와 동일하다. 즉, 표 3의 첫번째 행과 두번째 행을 서로 교환하는 경우 표 4의 로직 코드를 얻을 수 있다. 이 경우에도 위 특징 (i) 내지 (iv)를 모두 만족하는 로직 코드가 된다. 즉, 표 3의 로직 코드에 포함된 3개 행(row)의 순서를 변경하여, 특징 (i) 내지 (iv)를 모두 포함하는 로직 코드를 얻을 수 있다.
도 8a 및 도 8b를 참조하여, TLC의 프로그램에 있어서 특징 (i) 내지 (iv)를 모두 만족하는 로직 코드를 설명하였다. 그러나 이는 예시적인 것으로서, 4비트의 데이터를 저장하는 QLC에도 특징 (i) 내지 (iv)를 모두 만족하는 로직 코드를 구성할 수 있으며, 5비트의 데이터를 저장하는 메모리 셀에 대하여도 특징 (i) 내지 (iv)를 모두 만족하는 로직 코드를 구성할 수 있다. 이하에서는 도 9를 참조하여, 특징 (i) 내지 (iv)를 모두 만족하는 로직 코드의 일 예를 설명하기로 한다.
도 9는 본 발명의 일 실시 예에 따른 로직 코드에 의해, 5비트의 데이터를 각각 저장하는 메모리 셀들을 프로그램하는 방법을 예시적으로 설명하기 위한 도면이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 예시적인 로직 코드에 따라 결정된 메모리 셀들의 문턱 전압 상태가 도시되어 있다. 도 9에서 제1 비트 내지 제5 비트 순으로 “1 1 1 1 1”의 비트를 저장하는 메모리 셀들은 소거 상태(E)를 유지한다. “1 1 0 1 1”의 비트를 저장하는 메모리 셀들은 제1 프로그램 상태(P1)로 프로그램 된다. 이와 같은 방식으로, 제2 내지 제31 프로그램 상태(P2~P31) 또한 도 9에 도시되었다. 각 메모리 셀들의 문턱 전압 상태를 구분하기 위해, 제1 내지 제31 리드 레벨(R1~R31)이 사용될 수 있다.
도 9를 참조하면, 점선의 타원으로 표시된 바와 같이 소거 상태(E)와 제1 프로그램 상태(P1)는 제3 비트만이 상이하다. 한편, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)는 제2 비트만이 상이하다. 이와 같이, 도 9에 도시된 문턱 전압 상태에 의하면, 인접한 프로그램 상태들에 대응하는 비트 데이터들이 1 비트만의 차이를 갖는다. 즉, 도 9는 (i) “그레이 코드”에 따라 프로그램 된 메모리 셀들의 문턱 전압 상태에 대응한다.
도 9에서, 디스터브에 취약한 제1 및 제2 리드 레벨(R1, R2)과 리텐션에 취약한 제30 및 제31 리드 레벨(R30, R31)은 취약한 리드 레벨(Weak Read Level)로서 점선으로 도시되었다. 도 9에 도시된 각 논리 페이지 데이터를 리드하기 위한 리드 레벨 및 이들의 센싱 횟수, 그리고 취약한 리드 레벨들을 정리하면 다음 표 5와 같다.
Logical Page Read Level 센싱 횟수 Weak Read Level
1 st Bit R9, R11, R14, R25, R27, R30 6 R30
2 nd Bit R2, R6, R8, R18, R22, R24 6 R2
3 rd Bit R1, R7, R16, R19, R21, R28 6 R1
4 th Bit R4, R12, R20, R26, R29, R31 6 R31
5 th Bit R3, R5, R10, R13, R15, R17, R23 7 X
표 5를 참조하면, 제1 내지 제5 비트 페이지를 리드하기 위한 센싱 횟수는 각각 6, 6, 6, 6, 7이다. 전술한 수학식 1을 참조하면, NRMAX는 7, NRmin는 5, 그리고 NTH는 1의 값을 갖도록 로직 코드가 구성되었음을 알 수 있다. 따라서, 표 5를 참조하면 (ii) 논리 페이지 데이터를 리드하기 위한 센싱 횟수가 평준화되도록 로직 코드가 구성되었다.
한편, 취약한 리드 레벨은 제1 리드 레벨(R1), 제2 리드 레벨(R2), 제30 리드 레벨(R30) 및 제31 리드 레벨(R31)이다. 제1 리드 레벨(R1)은 센싱 횟수가 6인 제3 비트 페이지에 배정되었고, 제2 리드 레벨(R2)은 센싱 횟수가 6인 제2 비트 페이지에 배정되었다. 또한, 제30 리드 레벨(R30)은 센싱 횟수가 6인 제1 비트 페이지에 배정되었고, 제31 리드 레벨(R31)은 센싱 횟수가 6인 제4 비트 페이지에 배정되었다. 따라서 (iii) 취약한 리드 레벨(R1, R2, R30, R31)은 센싱 동작의 횟수가 가장 적은 제3 비트 페이지, 제2 비트 페이지 및 제1 비트 페이지 및 제4 비트 페이지에 각각 배정되었음을 알 수 있다.
마지막으로, 복수 개의 취약한 리드 레벨(R1, R2, R30, R31)이 어느 하나의 논리 페이지에 배정된 것이 아니라 (iv) 서로 다른 논리 페이지 데이터인 제1 내지 제4 비트 페이지에 분산 배정되었음을 알 수 있다.
도 9에 대응하는 로직 코드를 정리하면 다음 표 6과 같다.
　 E P1 P2 P3 P4 P5 P6 P7 P8 P9 P10 P11 P12 P13 P14 P15
1 st Bit 1 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0
2 nd Bit 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0
3 rd Bit 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
4 th Bit 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1
5 th Bit 1 1 1 0 0 1 1 1 1 1 0 0 0 1 1 0
　 P16 P17 P18 P19 P20 P21 P22 P23 P24 P25 P26 P27 P28 P29 P30 P31
1 st Bit 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1
2 nd Bit 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1
3 rd Bit 0 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1
4 th Bit 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1
5 th Bit 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0
한편, 본 발명의 일 실시 예에 따라, 5비트의 데이터를 저장하는 메모리 셀들을 프로그램하는 반도체 메모리 장치(100) 및 그 동작 방법에서 사용되는 로직 코드는 표 6에 한정되지 않는다. 예를 들어, 아래 표 7과 같은 로직 코드를 사용하여 5비트의 데이터를 저장하는 메모리 셀들을 프로그램할 수 있다.
　 E P1 P2 P3 P4 P5 P6 P7 P8 P9 P10 P11 P12 P13 P14 P15
1 st Bit 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0
2 nd Bit 1 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0
3 rd Bit 1 1 1 0 0 1 1 1 1 1 0 0 0 1 1 0
4 th Bit 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1
5 th Bit 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1
　 P16 P17 P18 P19 P20 P21 P22 P23 P24 P25 P26 P27 P28 P29 P30 P31
1 st Bit 0 0 1 1 1 1 0 0 1 1 1 1 1 1 1 1
2 nd Bit 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1
3 rd Bit 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0
4 th Bit 0 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1
5 th Bit 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1
표 6과 표 7을 함께 참조하면, 표 6의 첫번째 행은 표 7의 2번째 행에 대응하고, 표 6의 두 번째 행은 표 7의 첫번째 행에 대응한다. 한편, 표 6의 세 번째 행은 표 7의 네 번째 행에 대응하고, 표 6의 네 번째 행은 표 7의 5번째 행에 대응한다. 마지막으로, 표 6의 다섯 번째 행은 표 7의 세번째 행에 대응한다. 이 경우에도 위 특징 (i) 내지 (iv)를 모두 만족하는 로직 코드가 된다. 이와 같은 방식으로, 표 6의 로직 코드에 포함된 3개 행(row)의 순서를 변경하여, 특징 (i) 내지 (iv)를 모두 포함하는 로직 코드를 얻을 수 있다.
도 10은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 도 10의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 11에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 10을 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 12는 도 11을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 12에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 12에서, 도 11을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 10을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 10 및 도 11을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (19)

  1. N (N은 2 이상의 자연수) 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 포함하는 물리 페이지에 대한 프로그램 동작을 수행하는 주변 회로를 포함하는 반도체 메모리 장치로서,
    상기 주변 회로는 N 개의 논리 페이지 데이터를 수신하고, 미리 결정된 로직 코드에 기초하여, 상기 물리 페이지에 상기 N 개의 논리 페이지 데이터를 프로그램하도록 구성되며,
    상기 로직 코드는 상기 N 개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정되고,
    상기 로직 코드에 의해 취약한 리드 레벨(Weak Read Level)이 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터를 리드하기 위해 배정되는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 N은 3이며, 상기 선택된 메모리 셀들은 8 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정되는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 8 개의 문턱 전압 상태들을 구분하기 위해 제1 내지 제7 리드 레벨이 사용되고,
    상기 취약한 리드 레벨은 상기 제1 내지 제7 리드 레벨 중 제1 리드 레벨 및 제7 리드 레벨인 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 3 개의 논리 페이지 데이터 중 제1 논리 페이지 데이터를 리드하기 위해 제2 리드 레벨, 제4 리드 레벨 및 제6 리드 레벨이 사용되고,
    제2 논리 페이지 데이터를 리드하기 위해 제3 리드 레벨 및 제7 리드 레벨이 사용되며,
    제3 논리 페이지 데이터를 리드하기 위해 제1 리드 레벨 및 제5 리드 레벨이 사용되도록 상기 로직 코드가 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 N은 5이며, 상기 선택된 메모리 셀을은 32 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정되는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 32 개의 문턱 전압 상태들을 구분하기 위해 제1 내지 제31 리드 레벨이 사용되고,
    상기 취약한 리드 레벨은 상기 제1 리드 레벨, 제2 리드 레벨, 제30 리드 레벨 및 제31 리드 레벨인 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 5 개의 논리 페이지 데이터 중 제1 논리 페이지 데이터를 리드하기 위해 제9, 제11, 제14, 제25, 제27 및 제30 리드 레벨이 사용되고,
    제2 논리 페이지 데이터를 리드하기 위해 제2, 제6, 제8, 제18, 제22 및 제24 리드 레벨이 사용되며,
    제3 논리 페이지 데이터를 리드하기 위해 제1, 제7, 제16, 제19, 제21 및 제28 리드 레벨이 사용되고,
    제4 논리 페이지 데이터를 리드하기 위해 제4, 제12, 제20, 제26, 제29 및 제31 리드 레벨이 사용되며,
    제5 논리 페이지 데이터를 리드하기 위해 제3, 제5, 제10, 제13, 제15, 제17 및 제23 리드 레벨이 사용되도록 상기 로직 코드가 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 로직 코드는 그레이 코드인 것을 특징으로 하는, 반도체 메모리 장치.
  9. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 복수의 메모리 셀들 각각은 N 비트의 데이터를 저장하고, 하나의 물리 페이지에 포함된 메모리 셀들은 N개의 논리 페이지 데이터를 저장하며,
    메모리 컨트롤러로부터 N개의 논리 페이지 데이터를 수신하는 단계;
    상기 N개의 논리 페이지 데이터 및 미리 결정된 로직 코드에 기초하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱 전압 상태를 결정하는 단계; 및
    상기 결정된 문턱 전압 상태에 기초하여, 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하고,
    상기 로직 코드는 상기 N개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정되고,
    상기 로직 코드에 의해 취약한 리드 레벨(Weak Read Level)이 센싱 동작의 횟수가 가장 적은 논리 페이지 데이터를 리드하기 위해 배정되는 것을 특징으로 하는, 메모리 장치의 프로그램 방법.
  10. 제9 항에 있어서, 상기 N은 3이며, 상기 선택된 메모리 셀들은 8개의 문턱 전압 상태 중 어느 하나에 속하도록 결정되는 것을 특징으로 하는, 메모리 장치의 프로그램 방법.
  11. 제10 항에 있어서, 상기 3개의 논리 페이지들 중 제1 및 제2 페이지를 리드하기 위해 2회의 센싱 동작이 배정되고, 제3 페이지를 리드하기 위해 3회의 센싱 동작이 배정되는 것을 특징으로 하는, 메모리 장치의 프로그램 방법.
  12. 제11 항에 있어서, 상기 취약한 리드 레벨은 상기 제1 및 제2 페이지를 리드하기 위해 각각 배정되는 것을 특징으로 하는, 메모리 장치의 프로그램 방법.
  13. 제9 항에 있어서, 상기 N은 5이며, 상기 선택된 메모리 셀들은 32개의 문턱 전압 상태 중 어느 하나에 속하도록 결정되는 것을 특징으로 하는, 메모리 장치의 프로그램 방법.
  14. 제13 항에 있어서, 상기 5개의 논리 페이지들 중 제1 내지 제4 페이지 데이터를 각각 리드하기 위해 6회의 센싱 동작이 배정되고, 상기 5개의 논리 페이지들 중 제5 페이지를 리드하기 위해 7회의 센싱 동작이 배정되는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  15. 제14 항에 있어서, 상기 취약한 리드 레벨은 상기 제1 및 제2 페이지 데이터를 리드하기 위해 각각 배정되는 것을 특징으로 하는, 반도체 메모리 장치의 프로그램 방법.
  16. N (N은 2 이상의 자연수) 비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 포함하는 물리 페이지에 대한 프로그램 동작을 수행하는 주변 회로를 포함하는 반도체 메모리 장치로서,
    상기 주변 회로는 N 개의 논리 페이지 데이터를 수신하고, 미리 결정된 로직 코드에 기초하여, 상기 물리 페이지에 상기 N 개의 논리 페이지 데이터를 프로그램하도록 구성되며,
    상기 로직 코드는 상기 N 개의 논리 페이지 데이터를 각각 리드하기 위한 센싱 동작의 횟수가 평준화 되도록 결정되고,
    2N 개의 문턱 전압 상태들을 구분하기 위하 순차적인 크기를 갖는 제1 리드 레벨 내지 제(2N-1) 리드 레벨들 중, 가장 낮은 리드 레벨인 제1 리드 레벨 및 가장 큰 리드 레벨인 제(2N-1) 리드 레벨은 상기 N 개의 논리 페이지 데이터 중 서로 다른 논리 페이지 데이터를 리드하도록 배정되는 것을 특징으로 하는, 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 N은 3이며, 상기 선택된 메모리 셀들은 8 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정되고, 순차적인 값을 갖는 상기 제1 리드 레벨 내지 제7 리드 레벨들 중, 제1 리드 레벨 및 제7 리드 레벨은 서로 다른 논리 페이지 데이터를 리드하도록 배정되는 것을 특징으로 하는, 반도체 메모리 장치.
  18. 제16 항에 있어서, 상기 N은 5이며, 상기 선택된 메모리 셀들은 32 개의 문턱 전압 상태들 중 어느 하나에 속하도록 결정되고, 순차적인 값을 갖는 상기 제1 리드 레벨 내지 제31 리드 레벨들 중, 제1 리드 레벨 및 제31 리드 레벨은 서로 다른 논리 페이지 데이터를 리드하도록 배정되는 것을 특징으로 하는, 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 제1 리드 레벨 내지 제31 리드 레벨들 중, 상기 제1 리드 레벨, 제2 리드 레벨, 제30 리드 레벨 및 제31 리드 레벨은 서로 다른 논리 페이지를 각각 리드하도록 배정되는 것을 특징으로 하는, 반도체 메모리 장치.
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