KR20220159842A - 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법 - Google Patents

반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법 Download PDF

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KR20220159842A
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Abstract

본 기술은 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어할 수 있는 컨트롤러의 동작 방법을 포함한다. 상기 컨트롤러의 동작 방법은, 상기 반도체 메모리 장치로부터 수신한 리드 데이터의 에러 정정 실패를 감지하는 단계, 상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하는 단계, 리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 이전 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계를 포함한다.

Description

반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법 {CONTROLLER FOR CONTROLLING SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치를 제어하는 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 리드 성능을 향상시킬 수 있는 반도체 메모리 장치의 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어할 수 있다. 상기 컨트롤러의 동작 방법은, 상기 반도체 메모리 장치로부터 수신한 리드 데이터의 에러 정정 실패를 감지하는 단계, 상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하는 단계, 리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 이전 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계를 포함한다.
일 실시 예에서, 상기 리드 전압 통계값은, 리드 데이터의 에러 정정에 성공하였던 상기 이전 리드 전압들에 대한 평균 리드 전압값 및 그 분산을 포함할 수 있다. 상기 리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 상기 이전 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하는 단계는, 상기 분산으로부터 상기 이전 리드 전압들의 표준 편차를 계산하는 단계 및 상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하는지 여부를 판단하는 단계를 포함할 수 있다. 여기에서, AVG는 이전 리드 전압들의 평균 리드 전압값이고, σ는 이전 리드 전압들의 표준 편차이며, k는 미리 결정된 양수일 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계는 상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속한다는 판단에 응답하여, 상기 새로운 리드 전압을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 새로운 리드 전압을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계 및 상기 반도체 메모리 장치로부터 새로운 리드 데이터를 수신하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 새로운 리드 데이터에 대한 에러 정정이 성공하였다는 판단에 응답하여, 상기 새로운 리드 데이터에 기초하여 상기 리드 전압 통계값을 갱신하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 새로운 리드 데이터에 기초하여 상기 리드 전압 통계값을 갱신하는 단계는, 상기 이전 리드 전압들의 평균 리드 전압값, 상기 이전 리드 전압들의 개수인 리드 전압 생성 횟수 및 상기 새로운 리드 전압에 기초하여, 새로운 평균 리드 전압값을 생성하는 단계 및 상기 이전 리드 전압들의 평균 리드 전압값, 상기 이전 리드 전압들의 분산, 상기 새로운 리드 전압, 상기 리드 전압 생성 횟수 및 상기 새로운 평균 리드 전압값에 기초하여, 새로운 분산을 생성하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 새로운 평균 리드 전압값을 생성하는 단계에서는, 하기의 수학식을 이용하여 상기 새로운 평균 리드 전압값을 생성하는 것을 특징으로 할 수 있다.
Figure pat00001
여기에서, AVGNEW는 상기 새로운 평균 리드 전압값이고, N은 상기 리드 전압 생성 횟수이며, VRNEW는 상기 새로운 리드 전압임일 수 있다.
일 실시 예에서, 상기 새로운 분산을 생성하는 단계에서는, 하기의 수학식을 이용하여 상기 새로운 분산을 생성할 수 있다.
Figure pat00002
일 실시 예에서, 상기 컨트롤러의 동작 방법은, 상기 새로운 리드 데이터에 대한 에러 정정이 실패하였다는 판단에 응답하여, 상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계는, 상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하지 않는다는 판단에 응답하여, 상기 이전 리드 전압들의 평균 리드 전압값을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 이전 리드 전압들의 평균 리드 전압값을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계 및 상기 반도체 메모리 장치로부터 새로운 리드 데이터를 수신하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 새로운 리드 데이터에 대한 에러 정정이 성공하였다는 판단에 응답하여, 상기 이전 리드 전압들의 평균 리드 전압값을 이용하여 상기 리드 전압 통계값을 갱신하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 컨트롤러에 의해 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어할 수 있다. 상기 컨트롤러는 리드 제어부 및 에러 정정부를 포함한다. 상기 리드 제어부는 상기 반도체 메모리 장치에 저장된 데이터를 리드하기 위한 동작을 제어한다. 상기 에러 정정부는 상기 반도체 메모리 장치로부터 수신되는 리드 데이터에 대한 에러 정정 동작을 수행한다. 상기 리드 제어부는 상기 리드 데이터에 대한 에러 정정 실패에 응답하여 상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하고, 리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 이전에 생성되었던 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하며, 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하도록 구성될 수 있다.
일 실시 예에서, 상기 리드 제어부는 리드 전압 통계값 저장부, 리드 전압 생성부 및 리드 전압 결정부를 포함할 수 있다. 상기 리드 전압 통계값 저장부는 상기 이전에 생성되었던 리드 전압들에 관한 상기 리드 전압 통계값을 저장하도록 구성될 수 있다. 상기 리드 전압 생성부는 상기 새로운 리드 전압을 생성하도록 구성될 수 있다. 상기 리드 전압 결정부는 상기 리드 전압 통계값에 기초하여 상기 새로운 리드 전압이 상기 이전에 생성되었던 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하도록 구성될 수 있다.
일 실시 예에서, 상기 리드 전압 통계값은 리드 데이터의 에러 정정에 성공하였던 이전 리드 전압들에 대한 평균 리드 전압값 및 그 분산을 포함할 수 있다. 상기 리드 전압 결정부는 상기 분산으로부터 상기 이전 리드 전압들의 표준 편차를 계산하고, 상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하는 경우 상기 새로운 리드 전압이 상기 허용 범위 내에 속하는 것으로 결정하며, 상기 새로운 리드 전압을 다음 리드 동작에 사용하도록 상기 반도체 메모리 장치를 제어하는 설정 커맨드를 생성할 수 있다. 여기에서, AVG는 이전 리드 전압들의 평균 리드 전압값이고, σ는 이전 리드 전압들의 표준 편차이며, k는 미리 결정된 양수일 수 있다.
일 실시 예에서, 상기 리드 전압 결정부는 상기 새로운 리드 전압에 기초하여 수행된 리드 동작의 결과로서 수신되는 리드 데이터에 대한 에러 정정 성공에 응답하여, 상기 새로운 리드 데이터를 반영하는 새로운 리드 전압 통계값을 생성하고, 생성된 상기 새로운 리드 전압 통계값을 상기 리드 전압 통계값 저장부에 전달할 수 있다.
일 실시 예에서, 상기 리드 전압 결정부는 하기의 수학식을 이용하여 새로운 평균 리드 전압값을 생성할 수 있다.
Figure pat00003
여기에서, AVGNEW는 상기 새로운 평균 리드 전압값이고, N은 상기 리드 전압 생성 횟수이며, VRNEW는 상기 새로운 리드 전압일 수 있다.
일 실시 예에서, 상기 리드 전압 결정부는 하기의 수학식을 이용하여 상기 새로운 분산을 생성할 수 있다.
Figure pat00004
여기에서, VARNEW는 상기 새로운 분산이고, VAR는 상기 이전 리드 전압들의 분산일 수 있다.
일 실시 예에서, 상기 통계값은 리드 데이터의 에러 정정에 성공하였던 이전 리드 전압들에 대한 평균 리드 전압값 및 그 분산을 포함할 수 있다. 상기 리드 전압 결정부는 상기 분산으로부터 상기 이전 리드 전압들의 표준 편차를 계산하고, 상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하지 않는 경우 상기 새로운 리드 전압이 상기 허용 범위 내에 속하지 않는 것으로 결정하고, 상기 이전 리드 전압들의 평균 리드 전압값을 다음 리드 동작에 사용하도록 상기 반도체 메모리 장치를 제어하는 설정 커맨드를 생성할 수 있다. 여기에서, AVG는 이전 리드 전압들의 평균 리드 전압값이고, σ는 이전 리드 전압들의 표준 편차이며, k는 미리 결정된 양수일 수 있다.
일 실시 예에서, 상기 리드 전압 생성부는 리드 리트라이 테이블을 이용하여 상기 새로운 리드 전압값을 생성할 수 있다.
본 기술은 리드 성능을 향상시킬 수 있는 반도체 메모리 장치의 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 일 실시 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 싱글-레벨 셀(single-level cell; SLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 8은 도 1에 도시된 리드 제어부(210)의 예시적인 실시 예를 나타내는 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 10은 정규 분포 곡선을 나타내는 그래프이다.
도 11은 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 12는 단계(S190)의 예시적인 실시 예를 나타내는 순서도이다.
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 설명하기 위한 표이다.
도 14는 도 8에 도시된 리드 전압 생성부(213)의 예시적인 실시 예를 나타내는 블록도이다.
도 15는 리드 리트라이 테이블(RRT)의 예시적인 실시 예를 나타내는 표이다.
도 16은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 17은 도 1의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트와 통신한다. 반도체 메모리 장치(100) 및 컨트롤러(200) 각각은 하나의 칩, 하나의 패키지, 하나의 장치로 제공될 수 있다. 또는 메모리 시스템(1000)은 하나의 저장 장치로서 제공될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청 또는 읽기 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)에 저장된 데이터를 리드하기 위해, 컨트롤러(200)는 반도체 메모리 장치로 리드 커맨드(CMDREAD)를 전달할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
특히, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신된 리드 커맨드(CMDREAD)에 응답하여, 데이터의 리드 동작을 수행할 수 있다. 반도체 메모리 장치(100)는 리드 동작의 결과로서 산출된 리드 데이터(DATAREAD)를 컨트롤러(200)로 전달할 수 있다.
컨트롤러(200)는 리드 제어부(210) 및 에러 정정 블록(230)을 포함한다.
리드 제어부(210)는 반도체 메모리 장치(100)에 저장된 데이터를 리드하기 위한 제반 동작을 제어할 수 있다. 예시적으로, 리드 제어부(210)는 반도체 메모리 장치(100)에 저장된 데이터를 읽기 위한 리드 전압을 관리 및 조절할 수 있다. 예를 들어, 반도체 메모리 장치(100)로부터 리드된 데이터가 에러 정정 블록(230)에 의해 정정되지 않는 경우, 리드 제어부(210)는 반도체 메모리 장치(100)의 리드 동작에 사용되는 적어도 하나의 리드 전압을 조절할 수 있다.
예시적으로, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 조절하기 위해, 컨트롤러(200)의 리드 제어부(210)는 설정 커맨드(CMDSET)를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 설정 커맨드(CMDSET)에 응답하여, 리드 동작에 사용되는 리드 전압을 변경할 수 있다.
에러 정정 블록(230)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 리드 제어부(210)는 에러 정정 블록(230)의 에러 검출 결과에 따라 리드 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예를 들어, 에러 정정 블록(230)은 반도체 메모리 장치(100)에 저장될 데이터에 대하여 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터와 함께 반도체 메모리 장치(100)에 저장될 수 있다. 이 후, 에러 정정 블록(230)은 저장된 에러 정정 코드를 기반으로 반도체 메모리 장치(100)로부터 읽은 데이터의 에러를 검출하고, 정정할 수 있다. 예시적으로, 에러 정정 블록(230)은 소정의 에러 정정 능력을 갖는다. 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 데이터는 'UECC(Uncorrectable ECC) 데이터'라 불린다. 반도체 메모리 장치(100)로부터 읽은 데이터가 UECC 데이터인 경우, 리드 제어부(210)는 리드 전압들을 조절할 수 있다. 이후, 컨트롤러(200)는 조절된 리드 전압을 이용하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치의 일 실시 예를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터(DST)들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 싱글-레벨 셀(single-level cell; SLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 7을 참조하면, 프로그램 동작이 완료된 직후의 싱글-레벨 셀들의 문턱 전압 분포가 도시되어 있다. 도 7에 도시된 바와 같이, 프로그램 동작이 완료된 직후에는 메모리 셀들의 문턱 전압 분포 상태, 즉 소거 상태(E) 및 프로그램 상태(P) 사이의 리드 마진이 충분히 형성되어 있다. 이에 따라, 리드 전압(VR)을 이용하여 리드 동작을 수행할 경우, 에러 없이 데이터 리드가 가능하다.
다만, 프로그램 이후 메모리 셀들의 문턱 전압 분포가 열화된 경우, 리드 전압(VR)에 의해 리드된 데이터에 에러 비트가 다수 포함될 수 있다. 전술한 바와 같이, 반도체 메모리 장치(100)로부터 읽은 데이터가 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 경우, 리드 제어부(210)는 리드 전압을 조절할 수 있다.
논의의 편의를 위하여, 이하에서는 싱글-레벨 셀을 포함하는 반도체 메모리 장치의 리드 동작을 제어하기 위한 컨트롤러의 동작 방법을 설명하기로 한다. 다만, 본 발명은 싱글-레벨 셀에 한정되어 적용되는 것이 아니다. 본 발명은 멀티-레벨 셀(multi-level cell; MLC), 트리플-레벨 셀(triple-level cell; TLC) 및 쿼드-레벨 셀(quad-level cell; QLC)에도 적용 가능하다. 또한, 본 발명은 5비트 이상의 데이터를 저장하는 메모리 셀에도 또한 적용 가능하다.
도 8은 도 1에 도시된 리드 제어부(210)의 예시적인 실시 예를 나타내는 블록도이다.
도 8을 참조하면, 리드 제어부(210)는 리드 전압 통계값 저장부(211), 리드 전압 생성부(213) 및 리드 전압 결정부(215)를 포함할 수 있다.
리드 전압 통계값 저장부(211)는 이전에 생성되었고, 리드 데이터의 에러 정정에 성공하였던 이전 리드 전압들에 관한 통계값을 저장한다. 예시적으로, 리드 전압 통계값 저장부(211)는 상기 이전 리드 전압들의 생성 횟수(N), 이전 리드 전압들에 대한 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)을 저장할 수 있다. 리드 전압 통계값 저장부(211)는 리드 전압 결정부(215)에 이전 리드 전압들의 생성 횟수(N), 이전 리드 전압들의 평균값(AVG) 및 이전 리드 전압들의 분산(VAR)을 전달할 수 있다.
리드 전압 생성부(213)는 새로운 리드 전압(VRNEW)을 생성할 수 있다. 보다 구체적으로, 반도체 메모리 장치(100)로부터 수신된 리드 데이터가 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 경우, 리드 전압 생성부(213)는 새로운 리드 전압(VRNEW)를 생성할 수 있다. 한편, 리드 전압 생성부(213)는 생성된 새로운 리드 전압(VRNEW)을 리드 전압 결정부(215)로 전달할 수 있다.
리드 전압 생성부(213)는 설계 및 필요에 따라 다양한 방식으로 새로운 리드 전압(VRNEW)을 생성할 수 있다. 일 실시 예에서, 리드 전압 생성부(213)는 리드 리트라이 테이블(read retry table; RRT)에 기초하여 리드 전압을 생성할 수 있다. 리드 리트라이 테이블(RRT)에 의해 새로운 리드 전압(VRNEW)을 생성하는 리드 전압 생성부(213)의 실시 예에 대해서는 도 14 및 도 15를 참조하여 후술하기로 한다. 다만, 본 발명에 따른 리드 전압 생성부(213)는 이에 한정되는 것이 아니며, 알려진 다양한 방식에 따라, 새로운 리드 전압(VRNEW)을 생성할 수 있다.
리드 전압 결정부(215)는 리드 전압 통계값 저장부(211)로부터 이전 리드 전압들의 생성 횟수(N), 이전 리드 전압들에 대한 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)을 수신할 수 있다. 한편, 리드 전압 결정부(215)는 리드 전압 생성부(213)로부터 새로운 리드 전압(VRNEW)을 수신할 수 있다.
리드 전압 결정부(215)는 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)에 기초하여, 리드 전압 생성부(213)로부터 수신된 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하는지 여부를 판단할 수 있다. 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당한다는 것은, 새로운 리드 전압(VRNEW)이 이전 리드 전압들 대비 허용 범위 내에 있지 않다는 것을 의미할 수 있다. 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하지 않는다는 것은, 새로운 리드 전압(VRNEW)이 이전 리드 전압들 대비 허용 범위 내에 있다는 것을 의미할 수 있다. 일 예로서, 리드 전압 결정부(215)는 이전 리드 전압들의 분산(VAR)으로부터 이전 리드 전압들의 표준 편차(σ)를 계산할 수 있다. 리드 전압 결정부(215)는 평균 리드 전압값(AVG) 및 이전 리드 전압들의 표준 편차(σ)에 기초하여, 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하는지 여부를 판단할 수 있다. 이전 리드 전압들의 평균값(AVG) 및 이전 리드 전압들의 표준 편차(σ)에 기초하여, 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하는지 여부를 판단하는 예시적인 실시 예에 대해서는 도 10 및 도 11을 참조하여 후술하기로 한다.
새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하지 않는 경우, 리드 전압 결정부(215)는 새로운 리드 전압(VRNEW)을 이용하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 이를 위해, 리드 전압 결정부(215)는 새로운 리드 전압(VRNEW)으로 리드 전압을 변경하도록 하는 설정 커맨드(CMDSET)를 반도체 메모리 장치(100)로 전달할 수 있다.
새로운 리드 전압(VRNEW)에 의해 재수행된 리드 동작에 의해, 리드 데이터가 반도체 메모리 장치(100)로부터 컨트롤러(200)로 전달될 수 있다. 수신된 리드 데이터에 대한 에러 정정 동작이 성공한 경우, 리드 전압 결정부(215)는 새로운 리드 전압(VRNEW)을 적용하여 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 계산한다. 한편, 리드 전압 결정부(215)는 이전 리드 전압들의 생성 횟수(N)에 “1”을 더한 값을 새로운 리드 전압 생성 횟수(NNEW)으로서 생성한다. 리드 전압 결정부(215)는 새로운 리드 전압 생성 횟수(NNEW), 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 리드 전압 통계값 저장부(211)로 전달한다. 리드 전압 통계값 저장부(211)는 기존에 저장되어 있던 통계값들(N, AVG, VAR)을 제거하고, 리드 전압 결정부(215)로부터 수신한 새로운 통계값들(NNEW, AVGNEW, VARNEW)을 저장한다.
한편, 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하는 경우, 리드 전압 결정부(215)는 이를 반도체 메모리 장치(100)에 적용하지 않을 수 있다. 대신에, 리드 전압 결정부(215)는 기존의 평균 리드 전압값(AVG)을 이용하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다. 이를 위해, 리드 전압 결정부(215)는 평균 리드 전압값(AVG)으로 리드 전압을 변경하도록 하는 설정 커맨드(CMDSET)를 반도체 메모리 장치(100)로 전달할 수 있다.
평균 리드 전압값(AVG)에 의해 재수행된 리드 동작에 의해, 리드 데이터가 반도체 메모리 장치(100)로부터 컨트롤러(200)로 전달될 수 있다. 수신된 리드 데이터에 대한 에러 정정 동작이 성공한 경우, 리드 전압 결정부(215)는 평균 리드 전압값(AVG)을 적용하여 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 계산한다. 이 경우, 새로운 평균 리드 전압값(AVGNEW)은 기존의 평균 리드 전압값(AVG)와 동일할 것이다. 한편, 리드 전압 결정부(215)는 이전 리드 전압들의 생성 횟수(N)에 “1”을 더한 값을 새로운 리드 전압 생성 횟수(NNEW)으로서 생성한다. 리드 전압 결정부(215)는 새로운 리드 전압 생성 횟수(NNEW), 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 리드 전압 통계값 저장부(211)로 전달한다. 리드 전압 통계값 저장부(211)는 기존에 저장되어 있던 통계값들(N, AVG, VAR)을 제거하고, 리드 전압 결정부(215)로부터 수신한 새로운 통계값들(NNEW, AVGNEW, VARNEW)을 저장한다.
본 발명의 실시 예에 의하면, 리드 전압 통계값 저장부(211)가 단지 세 개의 통계값, 즉 이전 리드 전압들의 생성 횟수(N), 이전 리드 전압들에 대한 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)만을 저장한다. 따라서, 새로운 리드 전압(VRNEW)이 이상치에 해당하는지 여부를 판단하기 위해 필요한 컨트롤러(200) 내 저장 공간을 절약할 수 있다. 통상적인 경우, 컨트롤러(200)가 이전에 사용되었던 리드 전압들을 모두 저장하고 있는 상태에서 리드 전압들의 평균 및 분산을 계산한다. 이 경우, 리드 전압이 변경된 횟수가 증가할수록 이들을 저장하기 위한 컨트롤러(200) 내 저장 공간이 증가하게 된다. 또한, 리드 전압이 변경된 횟수가 증가할수록 리드 전압들의 평균 또는 분산을 계산하기 위해 필요한 입력 변수들의 개수가 증가한다. 이는 새로운 리드 전압이 이상치에 해당하는지 여부를 판단하는데 필요한 시간을 증가시킨다.
본 발명에 의할 경우, 컨트롤러(200)가 이전에 사용되었던 리드 전압들을 모두 저장할 필요가 없다. 대신에, 단지 세 개의 통계값, 즉 이전 리드 전압들의 생성 횟수(N), 이전 리드 전압들에 대한 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)만을 저장하고, 새로운 리드 전압(VRNEW)이 이상치에 해당하는지 여부를 이들 통계값에 기초하여 계산한다. 따라서, 리드 전압이 변경된 횟수가 증가하더라도 이들 통계값을 저장하기 위한 컨트롤러(200) 내 저장 공간은 최소한으로 유지된다. 또한, 리드 전압이 변경된 횟수가 증가하더라도 리드 전압들의 평균 또는 분산을 계산하기 위해 필요한 입력 변수들의 개수가 일정하게 유지된다. 이에 따라, 새로운 리드 전압이 이상치에 해당하는지 여부를 판단하는데 필요한 시간 또한 최소한으로 유지된다.
이하에서는, 도 9를 참조하여 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 상세히 설명하기로 한다.
도 9는 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법을 나타내는 순서도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법에 의해, 먼저 반도체 메모리 장치(100)로부터 수신한 리드 데이터의 에러 정정 실패를 감지한다(S110). 단계(S110) 이전에, 반도체 메모리 장치로 리드 커맨드(CMDREAD)를 전달하는 단계 및 반도체 메모리 장치로부터 리드 커맨드(CMDREAD)에 대응하는 리드 데이터를 수신하는 단계가 수행되었을 수 있다.
에러 정정 블록(230)이 수신한 리드 데이터에 대한 에러 정정 동작을 수행한 결과, 리드 데이터가 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 경우 리드 전압 생성부(213)는 새로운 리드 전압(VRNEW)을 생성할 것이다(S120).
이후, 리드 전압 결정부(215)는 리드 전압 통계값에 기초하여, 생성된 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하는지 여부를 판단한다(S130). 일 실시 예에서, 리드 전압 통계값은 이전 리드 전압들에 대한 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)을 포함할 수 있다. 전술한 바와 같이, 리드 전압 결정부(215)는 이전 리드 전압들의 분산(VAR)으로부터 이전 리드 전압들의 표준 편차(σ)를 계산하고, 평균 리드 전압값(AVG) 및 이전 리드 전압들의 표준 편차(σ)에 기초하여 새로운 리드 전압(VRNEW)이 이상치(outlier)에 해당하는지 여부를 판단할 수 있다.
생성된 새로운 리드 전압(VRNEW)이 이상치에 해당하는 경우(S140: 예), 컨트롤러(200)는 생성된 새로운 리드 전압(VRNEW) 대신 평균 리드 전압값(AVG)을 이용하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다(S150). 이를 위해, 컨트롤러(200)의 리드 전압 결정부(215)는 평균 리드 전압값(AVG)으로 리드 전압을 변경하도록 하는 설정 커맨드(CMDSET)를 반도체 메모리 장치(100)로 전달할 수 있다. 또한, 컨트롤러(200)는 리드 커맨드(CMDREAD)를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다.
생성된 새로운 리드 전압(VRNEW)이 이상치에 해당하지 않는 경우(S140: 아니오), 리드 전압 결정부(215)는 새로운 리드 전압(VRNEW)을 이용하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다(S160). 이를 위해, 리드 전압 결정부(215)는 새로운 리드 전압(VRNEW)으로 리드 전압을 변경하도록 하는 설정 커맨드(CMDSET)를 반도체 메모리 장치(100)로 전달할 수 있다. 또한, 컨트롤러(200)는 리드 커맨드(CMDREAD)를 생성하여 반도체 메모리 장치(100)로 전달할 수 있다.
이후 단계(S170)에서, 컨트롤러(200)는 반도체 메모리 장치로부터 리드 데이터를 수신한다. 에러 정정 블록(230)은 수신된 리드 데이터에 대한 에러 정정 동작을 수행할 것이다. 리드 데이터에 대한 에러 정정 동작이 성공하는 경우(S180: 예), 컨트롤러(200)는 리드 전압 통계값 저장부(211)에 저장된 리드 전압 통계값을 갱신한다(S190).
보다 구체적으로, 단계(S140)의 판단 결과, 생성된 새로운 리드 전압(VRNEW)이 이상치에 해당하는 경우, 평균 리드 전압값(AVG)을 이용하여 리드 동작이 수행되었을 것이다(S150). 이 경우, 단계(S190)에서 리드 전압 결정부(215)는 평균 리드 전압값(AVG)을 적용하여 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 계산한다.
한편, 단계(S140)의 판단 결과, 생성된 새로운 리드 전압(VRNEW)이 이상치에 해당하지 않는 경우, 새로운 리드 전압(VRNEW)을 이용하여 리드 동작이 수행되었을 것이다(S160). 이 경우, 단계(S190)에서 리드 전압 결정부(215)는 새로운 리드 전압(VRNEW)을 적용하여 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 계산한다.
본 발명의 일 실시 예에 따른 컨트롤러 및 그 동작 방법에 의하면, 단계(S140)에서 온라인 알고리즘(online algorithm)에 의해 새로운 평균 리드 전압값(AVG-NEW) 및 새로운 분산(VARNEW)을 계산할 수 있다. 온라인 알고리즘(online algorithm)은, 문제가 되는 계산 동작 시 모든 입력 정보를 가지고 있지 않고, 입력을 차례로 받아들이면서 처리하는 알고리즘을 말한다. 이와는 반대로, 오프라인 알고리즘은 풀고자 하는 문제와 관련된 모든 데이터를 가지고 시작해야만 문제를 해결할 수 있다. 온라인 알고리즘에 따라 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 계산하는 본 발명의 예시적인 실시 예에 대해서는 도 12를 참조하여 후술하기로 한다.
단계(S180)에서 리드 데이터의 에러 정정이 실패한 경우, 다시 단계(S120)로 돌아가 새로운 리드 전압(VRNEW)을 생성하고, 단계들(S120~S170)이 반복 수행될 수 있다.
이하에서는 도 10 및 도 11을 참조하여, 리드 전압 통계값에 기초하여, 생성된 리드 전압이 이상치에 해당하는지 여부를 판단하는 단계(S130)에 대해 설명하기로 한다.
도 10은 정규 분포 곡선을 나타내는 그래프이다. 리드 전압의 생성 횟수가 증가할수록, 해당 리드 전압들의 분포는 도 10에 도시된 정규 분포 곡선과 유사하여질 수 있다. 정규 분포 곡선의 평균값(μ)과 표준 편차(σ)를 고려하여 보면, 구간 (μ-σ : μ+σ) 내에 변수가 속할 확률은 68.27%이고, 구간 (μ-2σ : μ+2σ) 내에 변수가 속할 확률은 95.45%이며, 구간 (μ-3σ : μ+3σ) 내에 변수가 속할 확률은 99.73%이다.
설계 상의 필요에 따라, 이상치에 해당하는 변수의 조건을 다양하게 결정할 수 있다. 도 10에서는 변수가 μ-3σ보다 작거나, μ+3σ보다 큰 경우 이상치로 판단하는 실시 예가 도시되어 있다. 즉, 생성되는 리드 전압(VRNEW)의 99.73%는 이상치가 아닌 정상적인 리드 전압으로 판정될 수 있으며, 나머지 0.27%의 경우 이상치로 판정하게 될 것이다. 다만 이는 예시적인 것으로서, 필요에 따라 다양한 기준이 적용될 수 있다. 예를 들어, 다른 실시 예에서, 변수가 μ-2.5σ보다 작거나, μ+2.5σ보다 큰 경우 이상치로 판단할 수도 있다.
도 11은 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다. 보다 구체적으로, 도 11에서는 도 10에 도시된 것과 같이 새로운 리드 전압(VRNEW)이 기존 리드 전압들의 통계치를 고려할 때 μ-3σ보다 작거나, μ+3σ보다 큰 경우 이상치로 판단하는 실시 예가 도시되어 있다.
도 11을 참조하면, 단계(S130)은 도 8에 도시된 리드 전압 결정부(215)에 의해 수행될 수 있다. 리드 전압 결정부(215)는 리드 전압 생성부(213)로부터 새로운 리드 전압(VRNEW)을 수신한다(S210). 한편, 리드 전압 결정부(215)는 이전 리드 전압들에 대한 리드 전압 통계값 저장부(211)로부터 평균 리드 전압값(AVG) 및 분산(VAR)을 수신한다(S220).
리드 전압 결정부(215)는 수신된 분산(VAR)으로부터 표준 편차(σ)를 계산한다(S230). 보다 구체적으로, 리드 전압 결정부(215)는 분산(VAR)의 제곱근 값을 구함으로서, 표준 편차(σ)를 계산할 수 있다.
단계(S240)에서, 새로운 리드 전압(VRNEW)이 “AVG+3σ”보다 큰지 여부를 판단한다. 여기서, 평균 리드 전압값(AVG)은 도 10에 도시된 정규 분포 곡선의 평균값(μ)과 실질적으로 동일한 값일 수 있다. 새로운 리드 전압(VRNEW)이 “AVG+3σ”보다 큰 경우(S240: 예), 새로운 리드 전압(VRNEW)이 이상치에 해당하는 것으로 결정한다(S270). 즉, 새로운 리드 전압(VRNEW)이 이전 리드 전압들 대비 허용 범위 내에 속하지 않는 것으로 결정한다.
새로운 리드 전압(VRNEW)이 “AVG+3σ”보다 작은 경우(S240: 아니오), 새로운 리드 전압(VRNEW)이 “AVG-3σ”보다 작은지 여부를 판단한다(S250). 새로운 리드 전압(VRNEW)이 “AVG-3σ”보다 작은 경우(S250: 예), 새로운 리드 전압(VRNEW)이 이상치에 해당하는 것으로 결정한다(S270). 즉, 새로운 리드 전압(VRNEW)이 이전 리드 전압들 대비 허용 범위 내에 속하지 않는 것으로 결정한다.
새로운 리드 전압(VRNEW)이 “AVG-3σ”보다 큰 경우(S250: 아니오), 새로운 리드 전압(VRNEW)은 도 10의 구간 (μ-3σ : μ+3σ)에 속하게 된다. 따라서, 이 경우 새로운 리드 전압(VRNEW)이 이상치에 해당하지 않는 것으로 결정한다(S260). 즉, 새로운 리드 전압(VRNEW)이 이전 리드 전압들 대비 허용 범위 내에 속하는 것으로 결정한다.
도 11에 도시된 바와 같이, 본 발명의 실시 예들에 따른 컨트롤러 및 그 동작 방법에 의하면, 새로운 리드 전압(VRNEW)이 이상치에 해당하는지 여부를 기존의 두 통계값, 즉 이전 리드 전압들에 대한 평균 리드 전압값(AVG) 및 이전 리드 전압들의 분산(VAR)에 기초하여 결정할 수 있다. 이에 따라, 리드 전압이 변경된 횟수가 증가하더라도 리드 전압들의 평균 또는 분산을 계산하기 위해 필요한 입력 변수들의 개수가 일정하게 유지된다. 결과적으로, 새로운 리드 전압이 이상치에 해당하는지 여부, 즉 새로운 리드 전압이 이전 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하는데 필요한 시간 또한 최소한으로 유지된다. 한편, 새로운 리드 전압(VRNEW)이 이상치에 해당하는지 여부를 판단하는데 필요한 시간 또한 최소한으로 유지된다.
도 12는 단계(S190)의 예시적인 실시 예를 나타내는 순서도이다. 보다 구체적으로, 도 9의 단계(S140)에서 생성된 새로운 리드 전압(VRNEW)이 이상치에 해당하지 않았고, 이에 따라 새로운 리드 전압(VRNEW)을 이용하여 리드 동작을 다시 수행(S160)한 결과 리드 데이터의 에러 정정이 성공한 경우(S180: 예) 단계(S190)에서 수행되는 갱신 동작을 설명하기로 한다.
도 12를 참조하면, 단계(S190)은 도 8에 도시된 리드 전압 결정부(215)에 의해 수행될 수 있다. 리드 전압 결정부(215)는 리드 전압 생성부(213)로부터 이전 리드 전압들의 생성 횟수(N)를 수신한다(S310). 간단하게, 리드 동작을 위해 사용되었던 리드 전압들 중 리드 데이터의 에러 정정이 성공하였던 리드 전압들의 개수가 리드 전압 생성 횟수(N)에 대응할 수 있다. 리드 전압 생성 횟수(N)에 대해서는 도 13a 및 도 13b에 도시된 표를 참조하여 후술하기로 한다.
이후 단계(S330)에서, 리드 전압 결정부(215)는 평균 리드 전압값(AVG), 리드 전압 생성 횟수(N) 및 새로운 리드 전압(VRNEW)에 기초하여, 새로운 평균 리드 전압값(AVGNEW)을 생성한다. 단계(S330)에서, 새로운 평균 리드 전압값(AVGNEW)은 아래 수학식 1에 기초하여 생성될 수 있다.
Figure pat00005
여기에서, 새로운 리드 전압 생성 횟수(NNEW)는 기존의 리드 전압 생성 횟수(N)에 1을 더하여 얻을 수 있다. 즉, 수학식 1을 정리하면 다음 수학식 2와 같다.
Figure pat00006
즉, 이전에 사용되었던 모든 리드 전압들 대신에, 평균 리드 전압값(AVG), 리드 전압 생성 횟수(N) 및 새로운 리드 전압(VRNEW)에 기초하여 새로운 평균 리드 전압값(AVGNEW)을 생성할 수 있다.
이후, 단계(S350)에서 리드 전압 결정부(215)는 평균 리드 전압값(AVG), 분산(VAR), 새로운 리드 전압(VRNEW), 리드 전압 생성 횟수(N) 및 새로운 평균 리드 전압값(AVGNEW)에 기초하여, 새로운 분산(VARNEW)을 생성할 수 있다. 단계(S350)에서, 리드 전압 결정부(215)는 웰포드 알고리즘(Welford's algorithm)에 기초하여 새로운 분산(VARNEW)을 생성할 수 있다. 웰포드 알고리즘은 온라인 알고리즘에 포함되며, 샘플값 추가에 따른 분산을 업데이트하기 위해 기존의 모든 샘플값들을 필요로 하지 않는다. 대신에, 웰포드 알고리즘은 기존의 분산, 기존의 평균값, 업데이트된 평균값 및 샘플들의 개수만으로 빠르게 분산값을 계산할 수 있는 알고리즘이다. 웰포드 알고리즘에 의하면, 새로운 리드 전압값(VRNEW)의 추가에 따른 새로운 분산(VARNEW)은 다음 수학식 3에 기초하여 계산할 수 있다.
Figure pat00007
위 수학식 3을 참조하면, 웰포드 알고리즘을 이용하여 새로운 분산(VARNEW)을 계산하기 위해서는 기존의 분산(VAR), 기존의 평균 리드 전압값(AVG), 새로운 평균 리드 전압값(AVGNEW), 리드 전압 생성 횟수(N) 및 새로운 리드 전압값(VRNEW)만을 필요로 한다. 이 중에서 기존의 분산(VAR), 기존의 평균 리드 전압값(AVG) 및 리드 전압 생성 횟수(N)는 리드 전압 통계값 저장부(211)에 저장되어 있던 통계값들이고, 새로운 평균 리드 전압값(AVGNEW)은 단계(S330)에 의해 계산되었으며, 새로운 리드 전압값(VRNEW)은 리드 전압 생성부(213)로부터 전달되는 값이다. 따라서, 기존에 사용되었던 모든 리드 전압값들을 유지할 필요없이, 기존의 분산(VAR), 기존의 평균 리드 전압값(AVG) 및 리드 전압 생성 횟수(N)만을 리드 전압 통계값 저장부(211)에 유지함으로써 새로운 리드 전압(VRNEW)의 적용에 따른 새로운 평균 리드 전압값(AVGNEW) 및 새로운 분산(VARNEW)을 온라인으로 생성할 수 있다(S370).
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법을 설명하기 위한 표이다. 설명의 편의를 위해, 도 13a 및 도 13b의 표에 포함된 숫자는 소수점 아래 2자리까지만 표시하였다. 도 13a 및 도 13b에 표시된 숫자 중 리드 전압(VR)과 평균 리드 전압(AVG)의 단위는 볼트(volts)이다.
도 13a를 먼저 참조하면, 도 9에 도시된 단계들을 반복 사용함에 따라 생성되는 리드 전압과 이들의 통계값이 도시되어 있다. 도 13a에 도시된 표는 모두 7개의 열(column)을 포함한다. 첫 번째 열은 리드 전압 생성 횟수(N)를 나타내고, 두 번째 열은 생성된 리드 전압(VR)을 나타내며, 세 번째 열은 대응하는 행까지 생성된 리드 전압들에 대한 평균 리드 전압값(AVG)을 나타내고, 네 번째 열은 대응하는 행까지 생성된 리드 전압들의 분산(VAR)을 나타낸다. 다섯 번째 열은 대응하는 행의 평균 리드 전압값(AVG)과 분산(VAR)을 통해 계산한, 이상치 판단 조건의 하한인 “μ-3σ” 값을 나타내고, 여섯 번째 열은 이상치 판단 조건의 상한인 “μ+3σ” 값을 나타낸다. 마지막으로, 일곱 번째 열은 이전 행의 이상치 판단 조건의 상한과 하한에 따라 해당 행에 추가되는 리드 전압(VR)이 이상치에 해당하는지 여부를 나타낸다.
첫 번째 행을 참조하면, 최초 사용된 리드 전압(VR)의 값이 “1”이다. 한편, 최초 사용된 리드 전압에 대응하는 리드 전압 생성 횟수(N) 또한 “1”이 된다. 평균값(AVG)은 1이 되고, 아직 다른 리드 전압값들이 없는 단일 값이므로 분산, “μ-3σ”, “μ+3σ”은 계산할 수 없다. 따라서, 첫번 째 행의 리드 전압(VR)값인 “1”은 이상치가 아닌 것으로 판단한다.
두 번째 행을 참조하면, 리드 전압 생성 횟수(N)는 “2”가 된다. 새로 생성된 리드 전압(VR)이 “4”라고 가정하면, 첫번째 행부터 두번째 행까지 리드 전압의 평균값(AVG)은 2.5가 된다. 한편, 두번째 행의 분산(VAR)은 "((2.5-1)2+(2.5-4)2)/1”의 계산을 통해 “4.5”가 된다. 한편, 두 번째 행을 기준으로, “μ-3σ”, “μ+3σ”은 각각 “-3.86”, “8.86”이 된다.
세 번째 행을 참조하면, 새로운 리드 전압(VR)이 2이다. 두번째 행의 “μ-3σ”, “μ+3σ” 값을 참조하면, 2는 -3.86보다 크고 8.86보다 작으므로 이상치에 해당하지 않는다. 한편, 세 번째 행부터 분산 계산 시 웰포드 알고리즘이 이용될 수 있다. 먼저, 세 번째 행에 대응하는 평균 리드 전압값(AVG)은 수학식 1 또는 수학식 2에 따라 “((2*2.5)+2)/3”을 계산하면 “2.33”이 된다. 한편, 세 번째 행에 대응하는 분산(VAR)은 수학식 3에 따라 “(4.5*(2-1)+(2-2.5)*(2-2.33))/2”을 계산하면 “2.33”이 된다. 한편, 세 번째 행을 기준으로, “μ-3σ”, “μ+3σ”은 각각 “-2.25”, “6.92”가 된다.
네 번째 행을 참조하면, 새로운 리드 전압(VR)이 4이다. 세 번째 행의 “μ-3σ”, “μ+3σ” 값을 참조하면, 4는 -2.25보다 크고 6.92보다 작으므로 이상치에 해당하지 않는다. 한편, 네 번째 행에 대응하는 평균 리드 전압값(AVG)은 수학식 1 또는 수학식 2에 따라 “((3*2.33)+4)/4”을 계산하면 “2.75”이 된다. 한편, 네 번째 행에 대응하는 분산(VAR)은 수학식 3에 따라 “(2.33*(3-1)+(4-2.33)*(4-2.75))/3”을 계산하면 “2.25”가 된다. 한편, 네 번째 행을 기준으로, “μ-3σ”, “μ+3σ”은 각각 “-1.75”, “7.25”가 된다.
이와 같은 방식으로, 리드 전압(VR)이 생성될때마다 이상치 여부를 판단하고, 평균 리드 전압 값(AVG) 및 분산(VAR)을 온라인으로 계산할 수 있다. 10번째 리드 전압이 생성될때까지, 생성된 모든 리드 전압은 이상치에 해당하지 않았다.
도 13a에 도시된 표의 마지막 11번째 행을 참조하면, 새로운 리드 전압이 “8”이다. 이전 7번째 행의 “μ-3σ”, “μ+3σ”를 참조하면 각각 “-1.47”, “7.67”이다. 즉, 새로운 리드 전압인 “8”이 “μ+3σ”인 “7”보다 크므로, 새로운 리드 전압은 이상치에 해당된다. 이에 따라, 새로운 리드 전압은 리드 동작에 사용되지 않는다.
도 13b를 참조하면, 도 13a에 따라 11번째 새로운 리드 전압인 “8”이 이상치에 해당된 이후의 리드 전압 선택이 도시되어 있다. 도 13b에 도시된 표의 첫번째부터 10번째 행은 도 13a의 표에 도시된 것과 동일하다. 다만, 도 13a를 참조하여 설명한 것과 같이 새로운 리드 전압인 “8”이 이상치에 해당하므로, 도 9의 단계(S150)에 따라 이전까지 사용된 리드 전압들에 대한 평균 리드 전압(AVG)을 이용하여 리드 전압을 수행하게 된다. 11번째 행을 기준으로, 이전인 10번째 행애 대응하는 평균 리드 전압(AVG)이 “3.10”이므로, 이를 이용하여 리드 동작을 수행하게 된다. 평균 리드 전압(AVG)인 “3.10”을 이용하여 리드 동작을 수행한 결과 리드 데이터의 에러 정정이 성공하는 경우(S180), 이를 이용하여 리드 전압 통계값(S190)을 갱신한다. 이에 따라 11번째 행에 대응하는 평균 리드 전압(AVG)은 10번째 행과 동일한 3.1이 된다. 한편, 웰포드 알고리즘에 따라 11번째 행의 분산을 수학식 3에 따라 계산하면, “(2.32*(10-1)+(3.1-3.1)*(3.1-3.1))/10”에 따라 “2.09”의 값이 된다.
도 14는 도 8에 도시된 리드 전압 생성부(213)의 예시적인 실시 예를 나타내는 블록도이다. 한편, 도 15는 리드 리트라이 테이블(RRT)의 예시적인 실시 예를 나타내는 표이다. 이하에서는 도 14 및 도 15를 함께 참조하여, 리드 전압 생성부(213)의 예시적인 동작에 대해 설명하기로 한다.
도 14를 참조하면, 리드 전압 생성부(213)는 리드 전압 선택부(213a) 및 리드 리트라이 테이블 저장부(213b)를 포함할 수 있다. 리드 전압 생성부(213a)는 리드 리트라이 테이블 저장부(213b)를 제어하는 제어 신호(CTRi)를 생성할 수 있다. 리드 리트라이 테이블 저장부(213b)는 도 15에 도시된 것과 같은 리드 리트라이 테이블(RRT)을 저장할 수 있다. 리드 리트라이 테이블 저장부(213b)는 리드 전압 선택부(213a)로부터 수신되는 제어 신호(CTRi)에 응답하여, 리드 리트라이 테이블(RRT)에 포함된 리드 전압들(VRi) 중 어느 하나를 리드 전압 선택부로 전달할 수 있다.
리드 전압 선택부(213a)는 리드 데이터에 대한 에러 정정 실패가 반복될 때마다 자연수 값인 i를 1씩 증가시키면서, 리드 리트라이 테이블(RRT)의 i번째 행에 대응하는 리드 전압(VRi)을 출력하도록 리드 리트라이 테이블 저장부(213b)를 제어할 수 있다. 예를 들어, 리드 데이터에 대한 에러 정정 실패가 처음 발생한 경우, 리드 전압 선택부(213a)는 리드 리트라이 테이블(RRT)의 첫 번째 행에 대응하는 리드 전압을 출력하도록, 제1 제어 신호(CTR1)을 생성하여 리드 리트라이 테이블 저장부(213b)로 전달할 수 있다. 리드 리트라이 테이블 저장부(213b)는 제1 제어 신호(CTR1)에 응답하여, 제1 리드 전압(VR1)을 리드 전압 선택부(213a)로 전달할 수 있다. 리드 전압 선택부(213a)는 수신한 제1 리드 전압(VR1)을 새로운 리드 전압(VRNEW)으로서 출력할 수 있다.
이후 리드 데이터에 대한 에러 정정 실패가 두 번째로 발생한 경우, 리드 전압 선택부(213a)는 리드 리트라이 테이블(RRT)의 두 번째 행에 대응하는 리드 전압을 출력하도록, 제2 제어 신호(CTR2)을 생성하여 리드 리트라이 테이블 저장부(213b)로 전달할 수 있다. 리드 리트라이 테이블 저장부(213b)는 제2 제어 신호(CTR2)에 응답하여, 제2 리드 전압(VR2)을 리드 전압 선택부(213a)로 전달할 수 있다. 리드 전압 선택부(213a)는 수신한 제2 리드 전압(VR2)을 새로운 리드 전압(VRNEW)으로서 출력할 수 있다.
이와 같은 방식으로, 리드 데이터에 대한 에러 정정 실패가 반복될 때마다, 리드 전압 생성부(213)는 리드 리트라이 테이블(RRT)에 포함된 리드 전압들을 순차적으로 새로운 리드 전압(VRNEW)로서 출력할 수 있다.
다만, 도 14 및 도 15에 도시된 실시 예는 예시적인 것으로서, 리드 전압 생성부(213)는 전술한 바와 같이 다양한 방식에 따라 새로운 리드 전압(VRNEW)을 생성할 수 있다.
도 16은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 16을 참조하면, 프로그램 동작이 완료된 직후의 멀티-레벨 셀들의 문턱 전압 분포가 도시되어 있다. 도 16에 도시된 바와 같이, 프로그램 동작이 완료된 직후에는 메모리 셀들의 문턱 전압 분포 상태, 즉 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3) 사이의 리드 마진이 충분히 형성되어 있다. 이에 따라, 제a 내지 제c 리드 전압(VRa~VRc)을 이용하여 리드 동작을 수행할 경우, 에러 없이 데이터 리드가 가능하다.
다만, 프로그램 이후 메모리 셀들의 문턱 전압 분포가 열화된 경우, 제a 내지 제c 리드 전압(VRa~VRc)에 의해 리드된 데이터에 에러 비트가 다수 포함될 수 있다. 전술한 바와 같이, 반도체 메모리 장치(100)로부터 읽은 데이터가 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 경우, 리드 제어부(210)는 리드 전압을 조절할 수 있다.
도 7 내지 도 15를 참조하여, 싱글-레벨 셀을 포함하는 반도체 메모리 장치의 리드 동작을 제어하기 위한 컨트롤러의 동작 방법을 설명하기로 한다. 다만, 본 발명은 싱글-레벨 셀에 한정되어 적용되는 것이 아니며, 도 16에 도시된 바와 같이 멀티-레벨 셀(multi-level cell; MLC)의 리드 동작에 사용되는 세 개의 리드 전압, 즉 제a 내지 제c 리드 전압(VRa~VRc) 각각에 적용 가능하다. 한편, 본 발명은 트리플-레벨 셀(triple-level cell; TLC) 및 쿼드-레벨 셀(quad-level cell; QLC)에도 적용 가능하다. 또한, 본 발명은 5비트 이상의 데이터를 저장하는 메모리 셀에도 또한 적용 가능하다.
도 17은 도 1의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(1005)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(1200)는 도 1을 참조하여 설명한 컨트롤러(200)일 수 있다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
일 실시 예에서, 리드 제어부(210)의 일부 구성인 리드 전압 결정부(215)는 램(1210)에 로딩되어 프로세싱 유닛(1220)에 의해 실행되는 펌웨어로서 구현될 수 있다. 한편, 리드 전압 생성부(213)의 일부 구성인 리드 전압 선택부(213a) 또한 램(1210)에 로딩되어 프로세싱 유닛(1220)에 의해 실행되는 펌웨어로서 구현될 수 있다.
컨트롤러(1200)의 램(1210)은 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다. 또한, 컨트롤러(1200)의 램(1210)은 리드 동작시 반도체 메모리 장치(1100)로부터 수신한 리드 데이터를 임시 저장할 수 있다.
램(1210)은 도 8에 도시된 리드 전압 통계값 저장부(211)를 구성할 수 있다. 또한, 램(1210)은 도 14에 도시된 리드 리트라이 테이블 저장부(213b)를 구성할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 에러 정정 블록(1250)은 도 1에 도시된 에러 정정 블록(230)에 대응될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1005)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1005)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1005)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1005)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit Package (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package (TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 18에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1005, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 210: 리드 제어부
230: 에러 정정 블록

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치로부터 수신한 리드 데이터의 에러 정정 실패를 감지하는 단계;
    상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하는 단계;
    리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 이전 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  2. 제1 항에 있어서, 상기 리드 전압 통계값은, 리드 데이터의 에러 정정에 성공하였던 상기 이전 리드 전압들에 대한 평균 리드 전압값 및 그 분산을 포함하고,
    상기 리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 상기 이전 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하는 단계는:
    상기 분산으로부터 상기 이전 리드 전압들의 표준 편차를 계산하는 단계; 및
    상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
    (여기에서, AVG는 이전 리드 전압들의 평균 리드 전압값이고, σ는 이전 리드 전압들의 표준 편차이며, k는 미리 결정된 양수)
  3. 제2 항에 있어서, 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계는:
    상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속한다는 판단에 응답하여, 상기 새로운 리드 전압을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  4. 제3 항에 있어서,
    상기 새로운 리드 전압을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 반도체 메모리 장치로부터 새로운 리드 데이터를 수신하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  5. 제4 항에 있어서,
    상기 새로운 리드 데이터에 대한 에러 정정이 성공하였다는 판단에 응답하여, 상기 새로운 리드 데이터에 기초하여 상기 리드 전압 통계값을 갱신하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  6. 제5 항에 있어서, 상기 새로운 리드 데이터에 기초하여 상기 리드 전압 통계값을 갱신하는 단계는:
    상기 이전 리드 전압들의 평균 리드 전압값, 상기 이전 리드 전압들의 개수인 리드 전압 생성 횟수 및 상기 새로운 리드 전압에 기초하여, 새로운 평균 리드 전압값을 생성하는 단계; 및
    상기 이전 리드 전압들의 평균 리드 전압값, 상기 이전 리드 전압들의 분산, 상기 새로운 리드 전압, 상기 리드 전압 생성 횟수 및 상기 새로운 평균 리드 전압값에 기초하여, 새로운 분산을 생성하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  7. 제6 항에 있어서, 상기 새로운 평균 리드 전압값을 생성하는 단계에서는, 하기의 수학식을 이용하여 상기 새로운 평균 리드 전압값을 생성하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
    Figure pat00008

    (여기에서, AVGNEW는 상기 새로운 평균 리드 전압값이고, N은 상기 리드 전압 생성 횟수이며, VRNEW는 상기 새로운 리드 전압임)
  8. 제7 항에 있어서, 상기 새로운 분산을 생성하는 단계에서는, 하기의 수학식을 이용하여 상기 새로운 분산을 생성하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
    Figure pat00009

    (여기에서, VARNEW는 상기 새로운 분산이고, VAR는 상기 이전 리드 전압들의 분산임)
  9. 제4 항에 있어서,
    상기 새로운 리드 데이터에 대한 에러 정정이 실패하였다는 판단에 응답하여, 상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  10. 제2 항에 있어서, 상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하는 단계는:
    상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하지 않는다는 판단에 응답하여, 상기 이전 리드 전압들의 평균 리드 전압값을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  11. 제10 항에 있어서,
    상기 이전 리드 전압들의 평균 리드 전압값을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 반도체 메모리 장치로부터 새로운 리드 데이터를 수신하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제11 항에 있어서,
    상기 새로운 리드 데이터에 대한 에러 정정이 성공하였다는 판단에 응답하여, 상기 이전 리드 전압들의 평균 리드 전압값을 이용하여 상기 리드 전압 통계값을 갱신하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  13. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러로서:
    상기 반도체 메모리 장치에 저장된 데이터를 리드하기 위한 동작을 제어하는 리드 제어부; 및
    상기 반도체 메모리 장치로부터 수신되는 리드 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 블록을 포함하고,
    상기 리드 제어부는:
    상기 리드 데이터에 대한 에러 정정 실패에 응답하여 상기 에러 정정 실패와 관련된 데이터를 다시 리드하기 위한 새로운 리드 전압을 생성하고,
    리드 전압 통계값에 기초하여, 상기 새로운 리드 전압이 이전에 생성되었던 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하며,
    상기 판단 결과에 기초하여 다음 리드 동작에 사용될 리드 전압을 결정하도록 구성되는, 컨트롤러.
  14. 제13 항에 있어서, 상기 리드 제어부는:
    상기 이전에 생성되었던 리드 전압들에 관한 상기 리드 전압 통계값을 저장하도록 구성되는 리드 전압 통계값 저장부;
    상기 새로운 리드 전압을 생성하도록 구성되는 리드 전압 생성부; 및
    상기 리드 전압 통계값에 기초하여 상기 새로운 리드 전압이 상기 이전에 생성되었던 리드 전압들 대비 허용 범위 내에 속하는지 여부를 판단하도록 구성되는 리드 전압 결정부를 포함하는 것을 특징으로 하는, 컨트롤러.
  15. 제14 항에 있어서, 상기 리드 전압 통계값은, 리드 데이터의 에러 정정에 성공하였던 이전 리드 전압들에 대한 평균 리드 전압값 및 그 분산을 포함하고,
    상기 리드 전압 결정부는:
    상기 분산으로부터 상기 이전 리드 전압들의 표준 편차를 계산하고,
    상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하는 경우 상기 새로운 리드 전압이 상기 허용 범위 내에 속하는 것으로 결정하고,
    상기 새로운 리드 전압을 다음 리드 동작에 사용하도록 상기 반도체 메모리 장치를 제어하는 설정 커맨드를 생성하는 것을 특징으로 하는, 컨트롤러.
    (여기에서, AVG는 이전 리드 전압들의 평균 리드 전압값이고, σ는 이전 리드 전압들의 표준 편차이며, k는 미리 결정된 양수)
  16. 제15 항에 있어서, 상기 리드 전압 결정부는:
    상기 새로운 리드 전압에 기초하여 수행된 리드 동작의 결과로서 수신되는 리드 데이터에 대한 에러 정정 성공에 응답하여, 상기 새로운 리드 데이터를 반영하는 새로운 리드 전압 통계값을 생성하고, 생성된 상기 새로운 리드 전압 통계값을 상기 리드 전압 통계값 저장부에 전달하는 것을 특징으로 하는, 컨트롤러.
  17. 제16 항에 있어서, 상기 리드 전압 결정부는 하기의 수학식을 이용하여 새로운 평균 리드 전압값을 생성하는 것을 특징으로 하는, 컨트롤러.
    Figure pat00010

    (여기에서, AVGNEW는 상기 새로운 평균 리드 전압값이고, N은 상기 리드 전압 생성 횟수이며, VRNEW는 상기 새로운 리드 전압임)
  18. 제17 항에 있어서, 상기 리드 전압 결정부는 하기의 수학식을 이용하여 상기 새로운 분산을 생성하는 것을 특징으로 하는, 컨트롤러.
    Figure pat00011

    (여기에서, VARNEW는 상기 새로운 분산이고, VAR는 상기 이전 리드 전압들의 분산임)
  19. 제14 항에 있어서, 상기 통계값은 리드 데이터의 에러 정정에 성공하였던 이전 리드 전압들에 대한 평균 리드 전압값 및 그 분산을 포함하고,
    상기 리드 전압 결정부는:
    상기 분산으로부터 상기 이전 리드 전압들의 표준 편차를 계산하고,
    상기 새로운 리드 전압이 구간 (AVG - k · σ : AVG + k · σ)에 속하지 않는 경우 상기 새로운 리드 전압이 상기 허용 범위 내에 속하지 않는 것으로 결정하고,
    상기 이전 리드 전압들의 평균 리드 전압값을 다음 리드 동작에 사용하도록 상기 반도체 메모리 장치를 제어하는 설정 커맨드를 생성하는 것을 특징으로 하는, 컨트롤러.
    (여기에서, AVG는 이전 리드 전압들의 평균 리드 전압값이고, σ는 이전 리드 전압들의 표준 편차이며, k는 미리 결정된 양수)
  20. 제14 항에 있어서, 상기 리드 전압 생성부는 리드 리트라이 테이블을 이용하여 상기 새로운 리드 전압값을 생성하는 것을 특징으로 하는, 컨트롤러.
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