CN109979513B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

本发明公开一种半导体存储器装置，包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储块。外围电路对多个存储块之中的选择的存储块执行读取操作。控制逻辑控制外围电路的读取操作。选择的存储块联接到多个位线，并且多个位线被分组成多个位线组。外围电路通过分别向多个位线组施加不同参考电流来执行数据感测。

Description

半导体存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2017年12月27日提交的申请号为10-2017-0181079的韩国专利申请的优先权，该韩国专利申请通过引用全部并入本文。
技术领域
本公开的各个示例性实施例总体涉及一种电子装置。特别地，实施例涉及一种半导体存储器装置及其操作方法。
背景技术
存储器装置可以二维结构形成或以三维结构形成，在二维结构中，串平行于半导体衬底布置，在三维结构中，串垂直于半导体衬底布置。三维半导体存储器装置被设计以克服二维半导体装置中的集成度限制，并且可包括垂直堆叠在半导体衬底上的多个存储器单元。
发明内容
实施例提供了一种操作速度提高的半导体存储器装置。
实施例还提供了一种用于以提高的操作速度操作半导体存储器装置的方法。
根据本公开的方面，提供了一种半导体存储器装置，包括：存储器单元阵列，包括多个存储块；外围电路，被配置成对多个存储块之中的选择的存储块执行读取操作；以及控制逻辑，被配置成控制外围电路的读取操作，其中选择的存储块联接到多个位线，并且多个位线被分组成多个位线组，其中外围电路通过分别向多个位线组施加不同参考电流来执行数据感测。
外围电路可包括：第一页面缓冲电路，联接到多个位线组之中的第一位线组；以及第二页面缓冲电路，联接到多个位线组之中的第二位线组。第一页面缓冲电路可使用第一参考电流来执行数据感测，并且第二页面缓冲电路可使用不同于第一参考电流的第二参考电流来执行数据感测。
第一参考电流可对应于第一读取电压，并且第二参考电流可对应于不同于第一读取电压的第二读取电压。
当选择页面的读取操作失败时，控制逻辑可控制外围电路通过改变第一参考电流和第二参考电流来重复读取操作。
根据本公开的方面，提供了一种用于操作半导体存储器装置的方法，该方法包括：接收读取命令；使用参考电流组，对多个存储器单元执行感测操作；根据感测操作的结果，确定读取操作是否成功；以及基于确定的结果，改变参考电流组。
基于确定的结果改变参考电流组可包括：当读取操作失败时，确定读取操作失败的次数是否已经达到预定临界值；当读取操作失败的次数还未达到临界值时，改变参考电流组；以及使用改变的参考电流组，对多个存储器单元执行感测操作。
参考电流组可包括第一参考电流和第二参考电流。第一参考电流可对应于第一读取电压，第二参考电流可对应于不同于第一读取电压的第二读取电压。
根据本公开的方面，提供了一种用于操作半导体存储器装置的方法，该方法包括：接收读取命令；使用第一参考电流和不同于第一参考电流的第二参考电流，对选择页面的存储器单元执行感测操作；基于使用第一参考电流的第一感测结果和使用第二参考电流的第二感测结果，确定第三读取电压；以及基于第三读取电压，对存储器单元执行感测操作。
第一感测结果可包括根据使用第一参考电流的感测操作的结果检测到的位错误的数量，并且第二感测结果可包括根据使用第二参考电流的感测操作的结果检测到的位错误的数量。
第一参考电流可对应于第一读取电压，第二参考电流可对应于不同于第一读取电压的第二读取电压，并且第三参考电流可对应于第三读取电压。
该方法可进一步包括：当基于第三读取电压的感测操作失败时，通过重复执行感测来对存储器单元执行感测操作。
通过重复执行感测来对存储器单元执行感测操作可包括：使用参考电流组对多个存储器单元执行感测操作；根据感测操作的结果，确定读取操作是否成功；以及基于确定的结果改变参考电流组。
基于确定的结果改变参考电流组可包括：当读取操作失败时，确定读取操作失败的次数是否已经达到预定临界值；当读取操作失败的次数还未达到临界值时，改变参考电流组；以及使用改变的参考电流组，对多个存储器单元执行感测操作。
参考电流组可包括第四参考电流和不同于第四参考电流的第五参考电流。第四参考电流可对应于第四读取电压，并且第五参考电流可对应于不同于第四读取电压的第五读取电压。
附图说明
现将参照附图更详细地描述各个实施例；然而，本发明的元件和特征可被配置或布置成不同于本文所示或所述的元件和特征。因此，本发明不限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且全面，并且将实施例的范围充分地传达给本领域技术人员。还应注意的是，对“实施例”等的参照不一定仅针对一个实施例，并且对“实施例”等的不同参照不一定针对相同的实施例。
在附图中，为了清楚起见，可以放大尺寸。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。在整个本公开中，相同的附图标记表示相同的元件。
图1是示出根据本公开的实施例的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的实施例的示图。
图3是示出图2的存储块中的一个的实施例的电路图。
图4是示出图2的存储块中的一个的另一实施例的电路图。
图5是示出典型的半导体存储器装置的读取操作的框图。
图6是示出根据本公开的实施例的通过重复执行阈值电压感测来确定最佳读取电压的方法的示图。
图7是描述根据本公开的实施例的通过重复执行阈值电压感测来确定最佳读取电压的方法的流程图。
图8是示出根据本公开的实施例的半导体存储器装置的读取操作的框图。
图9是示出根据本公开的实施例的使用不同参考电流执行读取操作的方法的曲线图。
图10是示出根据本公开的实施例的使用不同参考电流执行读取操作的方法的另一曲线图。
图11是描述根据本公开的实施例的用于操作半导体存储器装置的方法的流程图。
图12是描述根据本公开的实施例的通过比较感测结果来确定最佳读取电压的方法的流程图。
图13是示出图12的方法的示图。
图14是示出根据本公开的实施例的半导体存储器装置的读取操作的框图。
图15是描述根据本公开的另一实施例的用于操作半导体存储器装置的方法的流程图。
图16是描述根据本公开的另一实施例的用于操作半导体存储器装置的方法的流程图。
图17是示出包括图1的半导体存储器装置的存储器系统的框图。
图18是示出图17的存储器系统的应用示例的框图。
图19是示出根据本公开的实施例的包括参照图18所述的存储器系统的计算系统的框图。
具体实施方式
在以下详细描述中，仅通过说明的方式示出并描述本公开的某些实施例。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，所述实施例可以各种不同的方式修改。因此，附图和描述被认为本质上是说明性而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，该元件可以直接连接或联接到另一元件，或者利用一个或多个置于其间的中间元件而间接连接或联接到另一元件。
将参照附图详细地描述本公开的各个实施例。在所有附图中使用相同的附图标记来表示相同的元件。在下面的描述中，可以仅呈现理解根据实施例的操作所需的细节；可省略对相关领域中已知材料的描述，从而不会使实施例的重要概念模糊。
本文使用的术语仅用于描述特定实施例，并不旨在限制本发明。
如本文所使用的，单数形式也可包括复数形式，反之亦然，除非上下文另有明确说明。
将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，它们指定阐述元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关所列项目的任何一个和所有组合。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据本公开的实施例的半导体存储器装置的框图。
参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140以及电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。多个存储块BLK1至BLKz通过位线BL1至BLm联接到读取/写入电路130。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，存储器单元是非易失性存储器单元，其可被配置成具有垂直沟道结构。存储器单元阵列110可被配置成具有二维结构。在一些实施例中，存储器单元阵列110可被配置成具有三维结构。存储器单元阵列110中的多个存储器单元中的每一个可存储至少一位数据。在实施例中，存储器单元中的每一个可以是存储一位数据的单层单元(SLC)。在另一实施例中，存储器单元中的每一个可以是存储两位数据的多层单元(MLC)。在另一实施例中，存储器单元中的每一个可以是存储三位数据的三层单元。在另一实施例中，存储器单元中的每一个可以是存储四位数据的四层单元。在一些实施例中，存储器单元阵列110可包括存储器单元，该存储器单元中的每一个存储五位或更多位数据。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150用作驱动存储器单元阵列110的外围电路或控制电路。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120被配置成响应于控制逻辑140的控制进行操作。地址解码器120通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120被配置成对接收到的地址中的块地址进行解码。地址解码器120根据解码的块地址来选择至少一个存储块。在读取操作期间的读取电压施加操作中，地址解码器120将电压发生器150生成的读取电压Vread施加到选择的存储块之中的选择的字线，并且将通过电压Vpass施加到其它未选择的字线。在编程验证操作期间，地址解码器120将电压发生器150生成的验证电压施加到选择的存储块之中的选择的字线，并且将通过电压Vpass施加到其它未选择的字线。
地址解码器120可对接收到的地址中的列地址进行解码。地址解码器120将解码的列地址传输到读取/写入电路130。
半导体存储器装置100的读取操作和编程操作都以页面为单元执行。在读取操作和编程操作的请求中接收到的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一个字线。列地址通过地址解码器120进行解码以提供给读取/写入电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130包括多个页面缓冲器PB1至PBm。读取/写入电路130可在存储器单元阵列110的读取操作中用作“读取电路”，并且在存储器单元阵列110的写入操作中用作“写入电路”。多个页面缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。为了在读取操作和编程验证操作中感测存储器单元的阈值电压，多个页面缓冲器PB1至PBm在连续地向联接到存储器单元的位线提供感测电流的同时，感测根据对应存储器单元的编程状态流动的电流量的变化，并将感测到的变化作为感测数据锁存。读取/写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号进行操作。
在读取操作中，读取/写入电路130通过感测存储器单元的数据来暂时存储读取数据，然后将数据DATA输出到半导体存储器装置100的输入/输出缓冲器。在实施例中，除页面缓冲器(或页面寄存器)以外，读取/写入电路130还可包括列选择电路等。
控制逻辑140联接到地址解码器120、读取/写入电路130以及电压发生器150。控制逻辑140通过半导体存储器装置100的输入/输出缓冲器接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL来控制半导体存储器装置100的全部操作。而且，控制逻辑140输出用于控制多个页面缓冲器PB1至PBm的感测节点预充电电势水平的控制信号。控制逻辑140可控制读取/写入电路130来执行存储器单元阵列110的读取操作。
在读取操作中，电压发生器150响应于从控制逻辑140输出的控制信号生成读取电压Vread和通过电压Vpass。为了生成具有各种电压水平的多个电压，电压发生器150可包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑140的控制下通过选择性地激活多个泵浦电容器来生成多个电压。
图2是示出图1的存储器单元阵列的实施例的示图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。每一个存储块具有三维结构，包括堆叠在衬底上方的多个存储器单元。多个存储器单元沿+X、+Y和+Z方向布置。将参照图3和图4更详细地描述每一个存储块的结构。
图3是示出图2的多个存储块BLK1至BLKz之中的一个存储块BLK1的实施例的电路图。
参照图3，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在存储块BLK1中，m个单元串被布置在行方向(即+X方向)上，并且分别联接到第一至第m位线BL1至BLm。另外，q个单元串(q为自然数)被布置在列方向(即+Y方向)上。在图3中，为了清楚起见，示出了仅两个单元串被布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个被形成为“U”形。多个单元串CS11至CS1m和CS21至CS2m中的每一个包括堆叠在衬底(未示出)上方的管道晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST，其中衬底(未示出)在存储块BLK1下部。
选择晶体管SST和DST以及存储器单元MC1至MCn可具有彼此相似的结构。例如，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括联接到对应行线的沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。
每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCp之间。源极选择晶体管SST的栅极共同联接到源极选择线SSL。
每一个单元串的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn被划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。第一至第p存储器单元MC1至MCp顺序地布置在–Z方向上，并且串联联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn顺序地布置在+Z方向上，并且串联联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。
每一个单元串的管道晶体管PT的栅极联接到管线PL。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。第一行的单元串CS11至CS1m的漏极选择晶体管DST联接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管DST联接到第二漏极选择线DSL2。
因此，布置在相同行(即，+X方向)上的单元串(例如，CS11至CS1m)通过对应的漏极选择晶体管联接到相同的漏极选择线(例如，DSL1)。布置在不同行上的单元串(例如，CS11和CS21)联接到不同的漏极选择线DSL1和DSL2。
共同联接到一个位线的单元串构成一列。例如，共同联接到第一位线BL1的单元串CS11和CS21可对应于第一列。类似地，共同联接到第m位线BLm的单元串CS1m和CS2m可对应于第m列。如图3所示，存储块BLK1包括m列，并且每列包括两个单元串。
另外，联接到一个漏极选择线的单元串构成一行。例如，联接到第一漏极选择线DSL1的单元串CS11至CS1m可对应于第一行，联接到第二漏极选择线DSL2的单元串CS21至CS2m可对应于第二行。如图3所示，存储块BLK1包括两行，并且每行包括m个单元串。
图4是示出图2的多个存储块BLK1至BLKz之中的一个存储块BLK1的另一实施例BLK1'的电路图。
参照图4，第一存储块BLK1'包括多个单元串CS11'至CS1m'和CS21'至CS2m'。在第一存储块BLK1'中，m个单元串被布置在行方向(即+X方向)上，并且分别联接到第一至第m位线BL1至BLm。另外，q个(q为自然数)单元串被布置在列方向(即+Y方向)上。在图4中，为了清楚起见，示出了仅两个单元串被布置在列方向上。
多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每一个包括堆叠在衬底(未示出)上方的源极选择晶体管SST、第一至第n存储器单元MC1至MCn和漏极选择晶体管DST，其中衬底(未示出)在存储块BLK1'下部。
每一个单元串的源极选择晶体管SST共同联接到共源线CSL。每一个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。每一个单元串的源极选择晶体管SST的栅极联接到源极选择线SSL。
每一个单元串的第一至第n存储器单元MC1至MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。布置在相同高度的存储器单元联接到相同的字线。第一至第n存储器单元MC1至MCn分别联接到第一至第n字线WL1至WLn。
每一个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。布置在相同行(即，在+X方向)上的单元串的漏极选择晶体管联接到相同的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管DST联接到第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管DST联接到第二漏极选择线DSL2。
共同联接到一个位线的单元串构成一列。例如，共同联接到第一位线BL1的单元串CS11'和CS21'可对应于第一列。类似地，共同联接到第m位线BLm的单元串CS1m'和CS2m'可对应于第m列。如图4所示，存储块BLK1'包括m列，并且每列包括两个单元串。
另外，联接到一个漏极选择线的单元串构成一行。例如，联接到第一漏极选择线DSL1的单元串CS11'至CS1m'可对应于第一行，联接到第二漏极选择线DSL2的单元串CS21'至CS2m'可对应于第二行。如图4所示，存储块BLK1'包括两行，并且每行包括m个单元串。
因此，除每一个单元串不包括管道晶体管PT以外，图4的存储块BLK1'与图3的存储块BLK1相似。
在图4中，布置在行方向上的第一至第m单元串CS11'至CS1m'或CS21'至CS2m'分别联接到第一至第m位线BL1至BLm。在另一实施例中，可提供偶数位线和奇数位线代替第一至第m位线BL1至BLm。另外，将理解的是，在布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中，偶数单元串可分别联接到偶数位线，奇数单元串可分别联接到奇数位线。
图5是示出典型的半导体存储器装置的读取操作的框图。
参照图5，在图1所示的半导体存储器装置100的部件之中，示出了存储器单元阵列110中的存储块BLKi 115、地址解码器120和读取/写入电路130。地址解码器120通过向联接到存储块115的选择页面的字线WL施加读取电压并向其它字线施加读取通过电压来执行读取操作。
读取/写入电路130联接到位线BL以对选择页面执行读取操作。为此，读取/写入电路130可被配置成页面缓冲电路(PBC)。在存储器单元的阈值电压分布劣化的状态下，读取/写入电路130可通过对页面的存储器单元重复执行阈值电压感测来确定最佳读取电压。稍后将参照图6描述对存储器单元重复执行阈值电压感测的方法。
图6是示出根据本公开的实施例的通过重复执行阈值电压感测来确定最佳读取电压的方法的示图。
参照图6，示出了检测第i编程状态Pi与第(i+1)编程状态Pi+1之间的最佳读取电压的进程。
首先，通过第一读取电压R1检测存储器单元的阈值电压。如图6所示，在对应于第i编程状态Pi的存储器单元之中，存在具有大于第一读取电压R1的阈值电压的多个存储器单元。因此，当通过第一读取电压R1检测存储器单元的阈值电压时，可能出现多个位错误。
随后，通过第二读取电压R2检测存储器单元的阈值电压。在这种情况下，与通过第一读取电压R1检测存储器单元的阈值电压时相比，可能出现较少数量的位错误。类似地，当通过第三读取电压R3检测存储器单元的阈值电压时，位错误的数量可进一步减少。当通过第四读取电压R4检测存储器单元的阈值电压时，可能不出现位错误。然而，当通过第五读取电压R5检测存储器单元的阈值电压时，可能再次出现位错误。
图7是描述根据本公开的实施例的通过重复执行阈值电压感测来确定最佳读取电压的方法的流程图。
参照图7，在步骤S110中接收读取命令，并且在步骤S120中基于当前读取电压对存储器单元执行感测操作。
随后，在步骤S130中，根据感测操作的结果，确定读取操作是否成功。在步骤S130中，可基于例如使用错误校正码(ECC)的错误检测结果来确定用于确定读取操作是否成功的参考。在这种情况下，当根据感测操作的结果，仅包括可校正的错误时，可确定对对应页面的读取操作成功。
当读取操作成功(即，步骤S130中为“是”)时，可结束对对应页面的读取操作。在这种情况下，将读取操作成功时的读取电压确定为最佳读取电压。
当读取操作失败(即，步骤S130中为“否”)时，在步骤S140中确定对应页面的读取操作失败的次数是否已经达到临界值。
当即使重复执行感测操作，读取操作也持续失败，并且对应页面的读取操作失败的次数达到某个临界值(即，步骤S140中为“是”)时，这最终被确定为读取失败，并且结束读取操作。
当对应页面的读取操作失败的次数还未达到临界值(即，步骤S140中为“否”)时，在步骤S150中改变读取电压，并且在步骤S120中再次对存储器单元执行感测操作。当重复这些进程时，可通过如图6所示的多个读取电压R1至R5检测到最佳读取电压。
在限制范围内重复执行步骤S120、S130、S140和S150，该限制范围可以是对应页面的读取操作失败的最大允许次数(即，临界值)。如上所述，通过改变读取电压来重复阈值电压感测的进程被称为读取重试。而且，为了在步骤S150中改变读取电压，可将多个读取电压存储在读取重试表(RRT)中以供参考。也就是说，每当重复执行步骤S150时，可参考RRT来改变读取电压。
如上所述，当通过使用多个读取电压R1至R5重复检测存储器单元的阈值电压来检测位错误时，可将第四读取电压R4确定为最佳读取电压。然而，根据使用多个读取电压R1至R5检测存储器单元的阈值电压的进程，确定最佳读取电压所需的时间增加。
在根据本公开的实施例的半导体存储器装置的读取操作中，当确定在页面缓冲电路中使用不同参考电流时，可以获得如同施加不同读取电压的效果。因此，可通过仅执行一次阈值电压感测来确定最佳读取电压。
图8是示出根据本公开的实施例的半导体存储器装置的读取操作的框图。
参照图8，为了说明的目的，在图1所示的半导体存储器装置100的部件之中，示出了包括在存储器单元阵列110中的存储块BLKi 115和地址解码器120。另外，示出了分别联接到位线组BLG1、BLG2、BLG3和BLG4的页面缓冲电路131、132、133和134。如上所述，存储块115通过字线WL联接到地址解码器120。地址解码器120通过向联接到选择页面的字线施加读取电压并向其它字线施加读取通过电压来执行读取操作。页面缓冲电路131、132、133和134中的每一个可包括多个页面缓冲器PB。页面缓冲器PB可分别对应于图1所示的多个页面缓冲器PB1至PBm。在实施例中，页面缓冲电路131、132、133和134中的每一个中可包括相同数量的页面缓冲器PB。在另一实施例中，页面缓冲电路131、132、133和134可包括不同数量的页面缓冲器PB。
第一位线组BLG1联接到第一页面缓冲电路131，第二位线组BLG2联接到第二页面缓冲电路132。类似地，第三位线组BLG3联接到第三页面缓冲电路133，第四位线组BLG4联接到第四页面缓冲电路134。第一位线组BLG1的位线可分别联接到第一页面缓冲电路131中的页面缓冲器PB。第二位线组BLG2的位线可分别联接到第二页面缓冲电路132中的页面缓冲器PB。第三位线组BLG3的位线可分别联接到第三页面缓冲电路133中的页面缓冲器PB。第四位线组BLG4的位线可分别联接到第四页面缓冲电路134中的页面缓冲器PB。
第一页面缓冲电路131基于第一参考电流Itrip1感测联接到第一位线组BLG1的存储器单元的阈值电压。具体地，第一页面缓冲电路131中的页面缓冲器PB中的每一个基于Itrip1感测联接到对应位线的存储器单元的阈值电压。第二页面缓冲电路132基于第二参考电流Itrip2感测联接到第二位线组BLG2的存储器单元的阈值电压。具体地，第二页面缓冲电路132中的页面缓冲器PB中的每一个基于Itrip2感测联接到对应位线的存储器单元的阈值电压。第三页面缓冲电路133基于第三参考电流Itrip3感测联接到第三位线组BLG3的存储器单元的阈值电压。具体地，第三页面缓冲电路133中的页面缓冲器PB中的每一个基于Itrip3感测联接到对应位线的存储器单元的阈值电压。第四页面缓冲电路134基于第四参考电流Itrip4感测联接到第四位线组BLG4的存储器单元的阈值电压。具体地，第四页面缓冲电路134中的页面缓冲器PB中的每一个基于Itrip4感测联接到对应位线的存储器单元的阈值电压。
因此，页面数据可被划分成四个子页面数据。第一子页面数据由页面缓冲电路131使用参考电流Itrip1感测。第二子页面数据由页面缓冲电路132使用参考电流Itrip2感测。第三子页面数据由页面缓冲电路133使用参考电流Itrip3感测。第四子页面数据由页面缓冲电路134使用参考电流Itrip4感测。
即使向字线施加相同的读取电压，当确定在页面缓冲电路中使用不同参考电流，也可以获得如同施加不同读取电压的效果。这将参照图9和图10进行描述。
图9是示出根据本公开的实施例的使用不同参考电流执行读取操作的方法的曲线图。具体地，图9示出了在对特定存储器单元的感测操作中位线电流IBL相对于时间TIME的曲线图。在图9中，示出了当使用不同参考电流感测选择的存储器单元的阈值电压时的效果。
参照图9，在曲线上确定某个评估时间tEV的位线电流IBL。当将测量的位线电流IBL与参考电流进行比较时，确定存储器单元是导通单元还是关断单元。当使用第一参考电流Itrip1执行感测操作时，位线电流IBL的值大于第一参考电流Itrip1的值，因此存储器单元可被确定为导通单元。当使用第二参考电流Itrip2执行感测操作时，位线电流IBL的值小于第二参考电流Itrip2的值，因此存储器单元可被确定为关断单元。当使用第三参考电流Itrip3执行感测操作时，位线电流IBL的值大于第三参考电流Itrip3的值，因此存储器单元可被确定为导通单元。当使用第四参考电流Itrip4执行感测操作时，位线电流IBL的值小于第四参考电流Itrip4的值，因此存储器单元可被确定为关断单元。
如上所述，当施加不同参考电流时，相同的存储器单元可被确定为导通单元或关断单元。也就是说，当施加不同参考电流时，可以获得如同调节读取电压的效果。因此，当使用第一参考电流Itrip1执行感测操作时，就如同使用第一读取电压R1执行感测操作。当使用第二参考电流Itrip2执行感测操作时，就如同使用第二读取电压R2执行感测操作。当使用第三参考电流Itrip3执行感测操作时，就如同使用第三读取电压R3执行感测操作。当使用第四参考电流Itrip4执行感测操作时，就如同使用第四读取电压R4执行感测操作。
图10是示出根据本公开的实施例的使用不同参考电流执行读取操作的方法的另一曲线图。
参照图10，示出了当如图9所述使用不同参考电流时出现的效果。在图10中，示出了使用第i编程状态Pi和第(i+1)编程状态Pi+1之间的读取电压执行读取操作的情况。
如上所述，当使用不同参考电流Itrip1、Itrip2、Itrip3和Itrip4执行读取操作时，这与使用不同读取电压R1、R2、R3和R4执行读取操作具有相同的效果。在图10中，对于由黑点表示的存储器单元，使用如图9所示的不同参考电流Itrip1、Itrip2、Itrip3和Itrip4执行感测操作。当使用如图9所示的第一参考电流Itrip1执行感测操作时，对应的存储器单元被确定为导通单元。如图10所示，这与使用第一读取电压R1对对应的存储器单元执行感测操作具有相同的效果。另外，当使用如图9所示的第二参考电流Itrip2执行感测操作时，对应的存储器单元被确定为关断单元。如图10所示，这与使用第二读取电压R2对对应的存储器单元执行感测操作具有相同的效果。当使用如图9所示的第三参考电流Itrip3执行感测操作时，对应的存储器单元被确定为导通单元。如图10所示，这与使用第三读取电压R3对对应的存储器单元执行感测操作具有相同的效果。另外，当使用如图9所示的第四参考电流Itrip4执行感测操作时，对应的存储器单元被确定为关断单元。如图10所示，这与使用第四读取电压R4对对应的存储器单元执行感测操作具有相同的效果。
同时参照图9和图10，根据本公开的实施例的半导体存储器装置100将联接到用于读取操作的选择页面的位线划分成多个位线组BLG1、BLG2、BLG3和BLG4，多个位线组BLG1、BLG2、BLG3和BLG4分别联接到对应的页面缓冲电路131、132、133和134。页面缓冲电路131、132、133和134分别使用不同参考电流Itrip1、Itrip2、Itrip3和Itrip4执行感测操作。具体地，第一页面缓冲电路131中的页面缓冲器PB使用第一参考电流Itrip1执行感测操作，第二页面缓冲电路132中的页面缓冲器PB使用第二参考电流Itrip2执行感测操作。另外，第三页面缓冲电路133中的页面缓冲器PB使用第三参考电流Itrip3执行感测操作，第四页面缓冲电路134中的页面缓冲器PB使用第四参考电流Itrip4执行感测操作。因此，虽然通过字线施加单个读取电压，但是当施加不同参考电流时，可以获得如同施加不同读取电压的效果。也就是说，因为第一页面缓冲电路131使用第一参考电流Itrip1执行感测操作，所以可以获得与使用第一读取电压R1对联接到第一位线组BLG1的存储器单元执行感测操作相同的结果。因为第二页面缓冲电路132使用第二参考电流Itrip2执行感测操作，所以可以获得与使用第二读取电压R2对联接到第二位线组BLG2的存储器单元执行感测操作相同的结果。另外，因为第三页面缓冲电路133使用第三参考电流Itrip3执行感测操作，所以可以获得与使用第三读取电压R3对联接到第三位线组BLG3的存储器单元执行感测操作相同的结果。因为第四页面缓冲电路134使用第四参考电流Itrip4执行感测操作，所以可以获得与使用第四读取电压R4对联接到第四位线组BLG4的存储器单元执行感测操作相同的结果。
根据图8至图10，第四页面缓冲电路134使用对应于第四读取电压R4的第四参考电流Itrip4对联接到第四位线组BLG4的存储器单元执行感测操作。如图10所示，当使用第四读取电压R4执行存储器单元的阈值电压感测时，未出现位错误。也就是说，由第四页面缓冲电路134输出的感测数据不包括任何位错误。因此，读取电压R1至R4之中的第四读取电压R4可被确定为最佳读取电压。
如上所述，因为根据本公开的实施例的半导体存储器装置100对位线进行分组并使用不同参考电流Itrip1、Itrip2、Itrip3和Itrip4执行感测操作，所以虽然仅执行一次感测操作，但是可以获得如同通过向各个位线组BLG1、BLG2、BLG3和BLG4施加不同读取电压R1、R2、R3和R4来执行读取操作的效果。因此，可以减少确定最佳读取电压水平所需的时间，从而可以提高半导体存储器装置的读取速度。
图11是描述根据本公开的实施例的用于操作半导体存储器装置的方法的流程图。也就是说，示出了参照图8至图10描述的半导体存储器装置的操作。
参照图11，在步骤S210中接收读取命令，并且在步骤S220中使用参考电流组对存储器单元执行感测操作。该参考电流组可以是用于检测如图10所示的相邻编程状态Pi和Pi+1之间的最佳读取电压的参考电流。例如，该参考电流组可以是图9所示的参考电流Itrip1、Itrip2、Itrip3和Itrip4。在步骤S220中读取的页面数据可被划分成四个子页面数据。第一子页面数据由页面缓冲电路131使用参考电流Itrip1感测。第二子页面数据由页面缓冲电路132使用参考电流Itrip2感测。第三子页面数据由页面缓冲电路133使用参考电流Itrip3感测。第四子页面数据由页面缓冲电路134使用参考电流Itrip4感测。
在步骤S230中，确定读取操作是否成功。在步骤S230中，可基于例如使用错误校正码(ECC)的错误检测结果来确定用于确定读取操作是否成功的参考。第一至第四子页面数据可通过ECC进行解码。在这种情况下，当根据感测操作的结果，仅包括可校正的错误时，可确定对对应页面的读取操作成功。例如，如图10所示，可确定在第一至第四子页面数据之中，第四子页面数据的读取操作成功。这表示使用参考电流组Itrip1、Itrip2、Itrip3和Itrip4之中的第四参考电流Itrip4的读取操作成功。在该示例中，对应于第四参考电流Itrip4的第四读取电压R4可被确定为最佳读取电压。因此，在步骤S250中，页面缓冲电路131至134的参考电流可被改变为Itrip4。
当读取操作成功(即，步骤S230中为“是”)时，可结束对对应页面的读取操作。
当作为步骤S230中的确定结果，读取操作失败(即，步骤S230中为“否”)时，在步骤S240中确定对应页面的读取操作失败的次数是否已经达到临界值。
当即使重复执行感测操作，读取操作也持续失败，并且对应页面的读取操作失败的次数达到临界值(即，步骤S240中为“是”)时，这最终被确定为读取失败，并且结束读取操作。
当对应页面的读取操作失败的次数还未达到临界值(即，步骤S240中为“否”)时，在步骤S250中改变参考电流组Itrip1、Itrip2、Itrip3和Itrip4，并且在步骤S220中再次对存储器单元执行感测操作。
在限制范围内重复执行步骤S220、S230、S240和S250，该限制范围可以是对应页面的读取操作失败的最大允许次数(即，临界值)。步骤S215包括步骤S220、S230、S240和S250。因为参考电流组随着感测操作重复而改变时检测到最佳读取电压，所以步骤S215可被称为通过“重复执行感测操作的进程”的读取操作。
如上所述，即使仅执行一次感测操作，与多个读取电压相对应的阈值电压感测也是可能的。因此，即使执行较少次数的感测操作，也可以快速地确定最佳读取电压。也就是说，在根据本公开的实施例的半导体存储器装置的读取操作中，当确定在页面缓冲电路中使用不同参考电流时，可以获得如同施加不同读取电压的效果。因此，可通过仅执行一次阈值电压感测来确定最佳读取电压。
图12是描述根据本公开的实施例的通过比较感测结果来确定最佳读取电压的方法的流程图。图13是示出图12的方法的示图。
参照图12，根据通过比较感测结果来确定最佳读取电压的方法，在步骤S310中接收读取命令，并且在步骤S320中基于第一读取电压对存储器单元执行感测操作。作为示例，可基于如图13所示的第一读取电压Ra对存储器单元执行感测操作。
随后，在步骤S330中临时存储第一感测结果。第一感测结果是通过使用第一读取电压Ra执行感测操作而获得的结果，并且可以是包括位错误数量的信息。如图13所示，作为通过使用第一读取电压Ra执行感测操作而获得的结果，可能出现多个位错误。
随后，在步骤S340中，基于第二读取电压对存储器单元执行感测操作。作为示例，可基于如图13所示的不同于第一读取电压Ra的第二读取电压Rb对存储器单元执行感测操作。
随后，在步骤S350中临时存储第二感测结果。第二感测结果是通过使用第二读取电压Rb执行感测操作而获得的，并且可以是包括位错误数量的信息。如图13所示，作为通过使用第二读取电压Rb执行感测操作而获得的结果出现的位错误的数量可能小于作为通过使用第一读取电压Ra执行感测操作而获得的结果出现的位错误的数量。
随后，在步骤S360中，基于第一感测结果和第二感测结果确定第三读取电压。参照图13，因为在使用第二读取电压Rb执行感测操作时的位错误的数量小于在使用第一读取电压Ra执行感测操作时的位错误的数量，所以可以预测相对小的读取电压将是最佳读取电压。因此，在步骤S360中，通过将使用第一读取电压Ra的第一感测结果和使用第二读取电压Rb的第二感测结果进行比较来确定能够减少位错误的数量的第三读取电压Rc。
随后，在步骤S370中，基于确定的第三读取电压Rc，对包括在选择页面中的存储器单元执行感测操作。确定的第三读取电压Rc是根据“比较感测结果的进程”确定的最佳读取电压。
如上所述，可通过将基于执行两次的感测操作所获得的感测结果进行比较来确定最佳读取电压。然而，在这种情况下，如图12所示，将重复执行单独的感测操作，因此确定最佳读取电压所需的时间增加。
在根据本公开的实施例的半导体存储器装置的读取操作中，当确定在页面缓冲电路中使用不同参考电流时，可以获得如同施加不同读取电压的效果。因此，可通过仅执行一次阈值电压感测来确定最佳读取电压。
图14是示出根据本公开的实施例的半导体存储器装置的读取操作的框图。
参照图14，在图1所示的半导体存储器装置100的部件之中，示出了存储器单元阵列110中的存储块BLKi 115和地址解码器120。另外，示出了分别联接到位线组BLG1和BLG2的页面缓冲电路135和136。如上所述，存储块115通过字线WL联接到地址解码器120。地址解码器120通过向联接到选择页面的字线施加读取电压并向其它字线施加读取通过电压来执行读取操作。页面缓冲电路135和136中的每一个可包括多个页面缓冲器PB。页面缓冲电路135和136中的页面缓冲器PB可分别对应于图1所示的多个页面缓冲器PB1至PBm。在实施例中，页面缓冲电路135和136中的每一个可包括相同数量的页面缓冲器PB。在另一实施例中，页面缓冲电路135和136中的页面缓冲器PB的数量可不同。
第一位线组BLG1联接到第一页面缓冲电路135，第二位线组BLG2联接到第二页面缓冲电路136。第一页面缓冲电路135基于第一参考电流Itrip1感测联接到第一位线组BLG1的存储器单元的阈值电压。具体地，第一页面缓冲电路135中的页面缓冲器PB中的每一个基于Itrip1感测联接到对应位线的存储器单元的阈值电压。第二页面缓冲电路136基于第二参考电流Itrip2感测联接到第二位线组BLG2的存储器单元的阈值电压。具体地，第二页面缓冲电路136中的页面缓冲器PB中的每一个基于Itrip2感测联接到对应位线的存储器单元的阈值电压。页面数据可被划分成两个子页面数据。第一子页面数据由页面缓冲电路135使用参考电流Itrip1感测。第二子页面数据由页面缓冲电路136使用参考电流Itrip2感测。
即使向字线施加相同的读取电压，当确定在页面缓冲电路中使用不同参考电流时，也可以获得如同施加不同读取电压的效果。这已参照图9和图10进行了描述，因此在此省略了重复的描述。
同时参照图13和图14，第一参考电流Itrip1可对应于第一参考电压Ra。另外，第二参考电流Itrip2可对应于第二参考电压Rb。因此，感测联接到第一位线组BLG1的位线的存储器单元的阈值电压是否大于第一参考电压Ra，并且感测联接到第二位线组BLG2的位线的存储器单元的阈值电压是否大于第二参考电压Rb。也就是说，根据本公开的实施例的半导体存储器装置使用不同的参考电流Itrip1和Itrip2执行对应于多个读取电压的阈值电压感测。因此，可通过仅执行一次阈值电压感测来执行对应于多个读取电压的感测。因此，可以更快速地检测最佳读取电压。
图15是描述根据本公开的另一实施例的用于操作半导体存储器装置的方法的流程图。也就是说，图15示出了图14所述的半导体存储器装置的操作
参照图15，在步骤S410中接收读取命令，并且在步骤S420中使用第一参考电流Itrip1和第二参考电流Itrip2对存储器单元执行感测操作。
在步骤S420中，例如，如参照图13和图14所述的，使用第一参考电流Itrip1执行对联接到第一位线组BLG1的存储器单元的阈值电压的感测操作，以及使用第二参考电流Itrip2执行对联接到第二位线组BLG2的存储器单元的阈值电压的感测操作。因此，同时执行使用对应于第一参考电流Itrip1的第一读取电压Ra的感测和使用对应于第二参考电流Itrip2的第二读取电压Rb的感测。
随后，在步骤S430中，基于使用第一参考电流Itrip1的第一感测结果和使用第二参考电流Itrip2的第二感测结果来确定第三读取电压。如图13所示，作为使用第一参考电流Itrip1的第一感测结果出现的位错误的数量大于作为使用第二参考电流Itrip2的第二感测结果出现的位错误的数量。因此，可将小于与第二参考电流Itrip2相对应的第二读取电压Rb的电压确定为第三读取电压Rc。确定的读取电压是根据“比较感测结果的进程”确定的最佳读取电压。
随后，在步骤S440中，基于确定的第三读取电压对存储器单元执行感测操作。例如，页面缓冲电路135和136使用确定的第三读取电压感测页面数据。
在图15中，步骤S415示出了根据“比较感测结果的进程”对存储器单元的感测操作。如图15所示，步骤S415包括步骤S420、S430和S440。
如图15所示，在根据本公开的实施例的方法中，在步骤S420中，使用不同参考电流来执行对应于多个读取电压的阈值电压感测。因此，可通过仅执行一次阈值电压感测来执行对应于多个读取电压的感测。因此，可以更快速地检测到最佳读取电压。
图16是示出根据本公开的另一实施例的用于操作半导体存储器装置的方法的流程图。
参照图16，该方法包括：步骤S510，接收读取命令；步骤S530，通过比较感测结果对选择的存储器单元执行感测操作；步骤S550，确定读取操作是否成功；以及步骤S570，通过重复执行感测来对选择的存储器单元执行感测操作。
在图16中，通过比较感测结果对选择的存储器单元执行感测操作的步骤S530可对应于图15所示的步骤S415。因此，在图16的步骤S530中，在步骤S420中使用第一参考电流Itrip1和第二参考电流Itrip2来对存储器单元执行感测操作，在步骤S430中基于使用Itrip1的第一感测结果和使用Itrip2的第二感测结果来确定第三读取电压，并且在步骤S440中基于确定的第三读取电压来对存储器单元执行感测操作。例如，在步骤S440中，页面缓冲电路135和136可使用确定的第三读取电压来执行感测操作。因此，在步骤S530中，使用不同参考电流来执行对应于多个读取电压的阈值电压感测，并且基于通过比较多个感测结果而确定的最佳读取电压来对存储器单元执行感测操作。
在步骤S550中，当作为在通过比较感测结果来执行对所选择的存储器单元的感测操作时获得的结果，基于确定的第三读取电压的读取操作成功(即，步骤S550中为“是”)时，对应于接收到的读取命令的读取操作结束。当读取操作失败(即，步骤S550中为“否”)时，该方法继续进行至步骤S570。
在图16中，通过重复执行感测来对选择的存储器单元执行感测操作的步骤S570可对应于图11所示的步骤S215。因此，在图16的步骤S570中，在步骤S220中使用参考电流组Itrip1和Itrip2来执行存储器单元的感测操作，并且当在步骤S230中确定读取操作成功时，对应于接收到的读取命令的读取操作结束。当读取操作失败时，在步骤S240中确定通过重复执行感测而读取操作失败的次数是否已经达到临界值，并且当读取操作失败的次数已经达到临界值时，读取操作结束。当读取操作失败的次数还未达到临界值时，在步骤S250中改变参考电流组，然后在步骤S220中重新对存储器单元执行感测操作。
如上所述，在图16所示的实施例中，在接收到读取命令之后，在步骤S530中通过比较感测结果来对选择的存储器单元执行感测操作。随后，当操作失败时，在步骤S570中通过重复执行感测来对选择的存储器单元执行感测操作。因此，可以准确且快速地执行存储器单元的感测操作。
图17是示出包括图1的半导体存储器装置的存储器系统的应用示例的框图。
参照图17，存储器系统1000包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。
控制器1100联接到主机(Host)和半导体存储器装置100。控制器1100被配置成响应于来自主机的请求来访问半导体存储器装置100。例如，控制器1100被配置成控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置成提供半导体存储器装置100与主机之间的接口。控制器1100被配置成驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作处理单元1120的工作存储器、半导体存储器装置100和主机之间的高速缓冲存储器以及半导体存储器装置100和主机之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的全部操作。另外，控制器1100可在写入操作中临时存储从主机提供的程序数据。
主机接口1130包括用于在主机和控制器1100之间交换数据的协议。在实施例中，控制器1100被配置成通过诸如以下的各种接口协议中的至少一个与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动(IDE)协议以及私有协议。
存储器接口1140与半导体存储器装置100接口连接。例如，存储器接口1140可包括NAND接口或NOR接口。
错误校正块1150被配置成通过使用错误校正码(ECC)来检测并校正从半导体存储器装置100接收到的数据的错误。处理单元1120可基于错误校正块1150的错误检测结果来控制半导体存储器装置100调节读取电压，并且执行重新读取。在实施例中，错误校正块1150可被提供为控制器1100的部件。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施例中，控制器1100和半导体存储器装置100可如此进行集成以构成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以构成半导体驱动器(固态驱动器(SSD))，半导体驱动器包括被配置成将数据存储在半导体存储器中的存储装置。如果存储器系统1000用作半导体驱动器SSD，则可显著提高联接到存储器系统1000的主机的操作速度。
作为另一示例，存储器系统1000可被提供为诸如以下的电子装置的各种部件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或构成计算系统的各种部件之一。
在实施例中，半导体存储器装置100或存储器系统1000可以各种形式封装。例如，半导体存储器装置100或存储器系统1000可以按照以下进行封装：堆叠式封装(PoP)、球栅阵列封装(BGA)、芯片级封装(CSP)、塑料引线芯片载体封装(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(die in Waffle pack)、晶圆形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图18是示出图17的存储器系统的示例性应用的框图。
参照图18，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括被划分成多个组的多个半导体存储器芯片。在图18中，示出了多组半导体存储器芯片通过第一至第k信道CH1至CHk与控制器2200通信。每一个半导体存储器芯片可与参照图1描述的半导体存储器装置100一样进行配置和操作。
每一组半导体存储器芯片被配置成通过一个公共信道与控制器2200通信。控制器2200可与参照图17所述的控制器1100类似地配置。控制器2200可被配置成通过多个信道CH1至CHk控制半导体存储器装置2100的多个半导体存储器芯片。
图19是示出根据本公开的实施例的包括参照图18所述的存储器系统的计算系统的框图。
参照图19，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或通过中央处理单元3100处理的数据存储在存储器系统2000中。
在图19中，示出了半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。在这种情况下，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
在图19中，示出了参照图18描述的存储器系统2000被提供。然而，存储器系统2000可由参照图17描述的存储器系统1000实施。在实施例中，计算系统3000可被配置成包括参照图17描述的存储器系统1000和参照图18描述的存储器系统2000两者。
根据本公开，可以提供操作速度提高的半导体存储器装置。
此外，根据本公开，可以提供一种用于以提高的操作速度操作半导体存储器装置的方法。
本文已经公开了各个实施例，并且尽管使用了特定的术语，但是它们仅以一般的和描述性的意义来使用并理解，而不用于限制的目的。在一些情况下，从本申请提交起，对于本领域技术人员而言显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本公开的实质和范围的情况下，可进行形式和细节上的各种改变。

Claims (4)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储块；
外围电路，对所述多个存储块之中的选择的存储块执行读取操作；以及
控制逻辑，控制所述外围电路的读取操作，
其中所述选择的存储块联接到多个位线，并且所述多个位线被分组成多个位线组，
其中所述外围电路通过分别向所述多个位线组施加不同参考电流来执行数据感测。
2.根据权利要求1所述的半导体存储器装置，其中所述外围电路包括：
第一页面缓冲电路，联接到所述多个位线组之中的第一位线组；以及
第二页面缓冲电路，联接到所述多个位线组之中的第二位线组，
其中所述第一页面缓冲电路使用第一参考电流来执行数据感测，并且所述第二页面缓冲电路使用不同于所述第一参考电流的第二参考电流来执行数据感测。
3.根据权利要求2所述的半导体存储器装置，其中所述第一参考电流对应于第一读取电压，并且所述第二参考电流对应于不同于所述第一读取电压的第二读取电压。
4.根据权利要求3所述的半导体存储器装置，其中当选择页面的读取操作失败时，所述控制逻辑控制所述外围电路通过改变所述第一参考电流和所述第二参考电流来重复所述读取操作。
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