KR100882125B1 - 상 변화 메모리 장치 및 그 동작방법 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치 및 그 동작방법에 관한 것으로, 리드 동작 모드시 셀 어레이를 구성하는 각 단위 상 변화 저항 셀의 특성에 대응하는 기준전류를 이용하여 유효한 데이터를 출력할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부와, 복수개의 기준전류를 이용하여 선택된 상 변화 저항 셀의 데이터를 센싱 및 증폭하는 복수개의 센스앰프와, 복수개의 센스앰프의 출력을 저장하고, 플래그 인에이블 신호에 따라 저장된 센스앰프의 출력을 출력하는 복수개의 플래그와, 복수개의 센스앰프 중 대응하는 센스앰프의 출력과 이웃한 센스앰프의 출력을 비교하여 플래그 인에이블 신호를 출력하는 복수개의 비교부를 포함한다.
상 변화 저항 소자, 리드 사이클

Description

상 변화 메모리 장치 및 그 동작방법{PHASE CHANGE MEMORY DEVICE AND OPERLATING METHOD THE SAME}
본 발명은 상 변화 메모리 장치 및 그 동작방법에 관한 것으로, 특히 리드 동작 모드시 각 셀의 특성에 맞는 기준전류를 적용하여 유효한 셀 데이터를 출력할 수 있는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(PCM; Phase Change Memory) 등의 불휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 상부 전극(1)과 하부 전극(3) 사이에 위상 변화층(PCM: Phase Change Material; 2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항의 변화에 따른 전기 전도 상태가 변하게 된다.
여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위 상 변화층(2)의 재료로 칼코겐(chalcogen) 원소(S, Se, Te)를 주성분으로 하는 화합물(Chalcogenide)을 이용할 수도 있는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이, 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태(Amorphous Phase)가 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이터를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이터 "1" 이라 하고, 고저항 상태일 경우를 데이터 "0"이라 하면 두 데이터의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 상부 전극(1)과 하부 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고열이 발생하게 된다. 이에 따라, 상부 전극(1)과 하부 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으 로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(SET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(RESET) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 종래의 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면이다.
다수의 셀 어레이 상에 포함된 각각의 셀은 공정, 소자, 및 설계 조건이 다르기 때문에 각 셀 들의 리드 전류 분포가 서로 달라지게 된다. 즉, 기준전류 Iref를 기준으로 할 경우 세트 전류 Iset와 리셋 전류 Ireset의 분포가 넓어지게 된다.
그리고, 각 셀 들의 특성 그룹을 3개의 영역 A, B, C으로 나누어 보면, 각 셀 그룹의 세트 전류 Iset와 리셋 전류 Ireset의 분포가 서로 다른 영역에 위치하게 된다. 이에 따라, 기준전류 Iref를 기준으로 할 경우 일부 셀 들은 리드 전류가 서로 중첩되는 특성이 나타나게 된다. 따라서, 고정된 하나의 기준전류 Iref에 의해 리셋 전류 Ireset와 세트 전류 Iset를 판별하게 될 경우 일부 셀 들에서 페일(fail) 조건이 발생하게 된다.
본 발명은 상 변화 메모리 장치에 있어서 리드 동작 모드시 셀 어레이를 구성하는 각 단위 상 변화 저항 셀의 특성에 대응하는 기준전류를 이용하여 유효한 데이터를 출력할 수 있는데 그 목적이 있다.
본 발명에 따른 상 변화 메모리 장치는, 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부; 복수개의 기준전류를 이용하여 선택된 상 변화 저항 셀의 데이터를 센싱 및 증폭하는 복수개의 센스앰프; 복수개의 센스앰프의 출력을 저장하고, 플래그 인에이블 신호에 따라 저장된 센스앰프의 출력을 출력하는 복수개의 플래그; 및 복수개의 센스앰프 중 대응하는 센스앰프의 출력과 이웃한 센스앰프의 출력을 비교하여 플래그 인에이블 신호를 출력하는 복수개의 비교부를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 상 변화 저항 소자; 복수개의 기준전류와 선택 셀의 데이터를 비교하는 복수개의 센스앰프; 플래그 인에이블 신호에 의해 제어되고, 복수개의 센스앰프의 출력을 각각 저장하는 복수개의 플래그; 및 대응하는 센스앰프의 출력과 이웃한 센스앰프의 출력을 비교하여 플래그 인에이블 신호를 출력하는 복수개의 비교부를 포함하는 상 변화 메모리 장치의 동작 방법에 있어서, 리드 동작 모드시 복수개의 기준전류를 이용하여 선택 셀의 데이터를 리드하는 단계; 선택 셀에서 리드한 결과를 복수개의 플래그에 각각 저장하는 단계; 선택 셀에 제 1 데이터를 라이트 하는 단계; 복수개의 기준전류를 이용하여 상기 선택 셀의 데이터를 리드하는 단계; 서로 다른 기준전류를 이용한 리드 결과를 비교하는 단계; 및 리드 결과가 서로 다르게 나오는 경우 해당 플래그에 저장된 리드 결과를 출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 상 변화 메모리 장치에 있어서 리드 동작 모드시 셀 어레이를 구성하는 각 단위 상 변화 저항 셀의 특성에 대응하는 기준전류를 이용하여 유효한 데이터를 출력할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 상 변화 메모리 장치의 회로도이다.
본 발명은 셀 어레이(10), 컬럼 선택부(20), 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
셀 어레이(10)는 복수개의 비트라인 BL0~BL3이 컬럼 방향으로 배치되고, 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 셀 어레이(10)는 복 수개의 비트라인 BL0~BL3과 복수개의 워드라인 WL0~WL3이 서로 교차하는 영역에 배치된 단위 상 변화 저항 셀 C을 포함한다. 여기서, 단위 상 변화 저항 셀 C은 상 변화 저항 소자 PCR와 PN 다이오드 D를 포함한다.
상 변환 저항 소자 PCR의 일측은 워드라인 WL에 연결되며, 타측은 PN 다이오드의 N형 영역에 연결된다. PN 다이오드 D의 P형 영역은 비트라인 BL에 연결되고, N형 영역은 워드라인 WL에 연결된다. 각각의 비트라인 BL에 흐르는 세트 전류 Iset, 리셋 전류 Ireset에 따라 상 변화 저항 소자 PCR의 상(Phase)이 변화되어 데이터를 라이트 하게 된다.
컬럼 선택부(20)는 셀 어레이(10)의 각 비트라인 BL0~BL3과 센스앰프 S/A 및 라이트 구동부 W/D 사이에 연결되어 게이트 단자를 통해 복수개의 컬럼 선택신호 YS_1~YS_4를 각각 인가받는 복수개의 컬럼 선택 스위칭 소자를 포함한다. 여기서, 복수개의 컬럼 선택 스위칭 소자는 NMOS 트랜지스터 N1~N4로 구성되는 것이 바람직하다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 복수개의 기준전류 Iref<1:n>과 비교하여 세트 데이터와 리셋 데이터를 구별한다. 여기서, 복수개의 기준전류 Iref<1:n>는 기준전류 Iref1, 기준전류 Iref2, … , 기준전류 Irefn 순서로 전류값이 커지는 것이 바람직하다. 즉, 기준전류 Iref1의 전류값이 가장 작고, 기준전류 Irefn의 전류값이 가장 크다.
여기서, 복수개의 셀 C의 세트 전류 Iset 또는 리셋 전류 Ireset 분포는 기준전류 Iref1와 기준전류 Irefn 사이에 존재한다. 예를 들어, 기준전류 Iref1를 기 준으로 하는 경우 기준전류 Iref1 보다 작은 리드 전류값을 갖는 셀 C의 데이터는 리셋 데이터(데이터 "0")로 출력되고, 기준전류 Iref1 보다 큰 리드 전류값을 갖는 셀 C은 세트 데이터(데이터 "1")로 출력된다.
따라서, 세트 데이터가 라이트 된 셀 C의 경우는 데이터 "0"에서 데이터 "1"로 바뀌는 시점에서 데이터 "1"로 바뀐 기준전류 Iref가 유효한 기준전류가 되고, 리셋 데이터가 라이트 된 셀 C의 경우는 데이터 "0"에서 데이터 "1"로 바뀌는 시점에서 데이터 "0"으로 바뀐 기준전류 Iref가 유효한 기준전류가 된다.
그리고, 라이트 구동부 W/D는 단위 상 변화 저항 셀 C에 데이터를 라이트 할 때, 비트라인 BL에 데이터의 상태에 대응하는 라이트 전압을 공급한다.
도 6은 본 발명의 제 1 실시예에 따른 센스앰프 S/A 및 라이트 구동부 W/D의 상세 회로도이다.
본 발명은 복수개의 센스앰프 S/A, 복수개의 플래그(30), 복수개의 비교부(40), 라이트 구동부 W/D, 센스앰프 스위칭부 SASW 및 데이터 입출력 버퍼(50)를 포함한다.
복수개의 센스앰프 S/A는 컬럼 선택 스위칭 소자 N1를 통해 인가되는 세트 전류 Iset 또는 리셋 전류 Ireset와 복수개의 기준전류 Iref1~Irefn를 각각 비교하여 세트 데이터 또는 리셋 데이터를 출력한다.
복수개의 플래그(30)는 각각 복수개의 플래그 인에이블 신호 Flag_en<1:n>에 의해 제어되어 복수개의 센스앰프 S/A의 출력을 저장한다.
복수개의 비교부(40)는 각각 대응하는 센스앰프 S/A와 이웃한 센스앰프 S/A 의 출력을 비교하여 복수개의 플래그 인에이블 신호 Flag_en<1:n>를 출력한다. 여기서, 첫번째 비교부(40_1)는 초기값(Default 1)과 대응하는 센스앰프 S/A_1의 출력을 비교하는 것이 바람직하다. 이때, 초기값(Default 1)은 데이터 "0"인 것이 바람직하다.
라이트 구동부 W/D는 데이터 입/출력 버퍼(50)로부터 리셋 데이터 또는 세트 데이터를 인가받아 각 데이터의 상태에 대응하는 라이트 전압을 해당 비트라인 BL에 전달한다.
센스앰프 스위치부 SASW는 복수개의 플래그(30)의 출력을 선택적으로 데이터 입/출력 버퍼(50)로 출력한다.
데이터 입/출력 버퍼(50)는 외부로부터 데이터를 입력받아 입출력 라인 I/O으로 출력하거나, 또는 입출력 라인 I/O에 실린 데이터를 외부로 출력한다.
도 7은 본 발명의 제 2 실시예에 따른 센스앰프 S/A 및 라이트 구동부 W/D의 상세 회로도이다.
본 발명은 복수개의 센스앰프 S/A, 복수개의 플래그(30), 복수개의 비교부(40), 라이트 구동부 W/D, 센스앰프 스위칭부 SASW 및 데이터 입출력 버퍼(50)를 포함한다.
여기서, 복수개의 비교부(40)는 각각 대응하는 센스앰프 S/A와 이웃한 센스앰프 S/A의 출력을 비교하여 복수개의 플래그 인에이블 신호 Flag_en<1:n>를 출력한다. 여기서, 마지막 비교부(40_n)는 초기값(Default 2)과 대응하는 센스앰프 S/A_n의 출력을 비교하는 것이 바람직하다. 이때, 초기값(Default 2)은 데이터 "1" 인 것이 바람직하다.
도 8은 도 6 및 도 7에 도시된 플래그(30)의 상세 회로도이다.
플래그(30)는 전달부(31, 33, 35), 래치부(32, 34) 및 인버터 IV4를 포함한다. 전달부(31)는 전송 게이트 TG1를 포함한다. 전송 게이트 TG1는 플래그 인에이블 신호 Flag_en<1>에 의해 제어되어 센스앰프 S/A_1의 출력을 전달한다.
그리고, 전달부(33)는 전송 게이트 TG2를 포함한다. 전송 게이트 TG2는 플래그 인에이블 신호 Flag_en<1>에 의해 제어되어 래치부(32)의 출력을 전달한다. 전달부(35)는 전송 게이트 TG3를 포함한다. 전송 게이트 TG3는 플래그 인에이블 신호 Flag_en<1>에 의해 제어되어 래치부(34)의 출력을 전달한다.
래치부(32)는 래치(IV1, IV2) 및 인버터 IV3를 포함한다. 인버터 IV1는 전송 게이트 TG1의 출력을 인가받아 반전하여 출력하고, 인버터 IV2는 인버터 IV1의 출력을 인가받아 반전하여 출력한다. 인버터 IV3는 래치(IV1, IV2)의 출력을 인가받아 반전하여 출력한다.
래치부(34)는 래치(IV5, IV6) 및 인버터 IV7를 포함한다. 인버터 IV5는 전송 게이트 TG2의 출력을 인가받아 반전하여 출력한다. 인버터 IV6는 인버터 IV5의 출력을 인가받아 반전하여 출력하고, 인버터 IV7는 래치(IV5, IV6)의 출력을 인가받아 반전하여 출력한다. 그리고, 인버터 IV4는 플래그 인에이블 신호 Flag_en<1>를 인가받아 반전하여 출력한다.
도 9는 도 6 및 도 7에 도시된 비교부(40)의 상세 회로도이다.
비교부(40)는 익스크루시브 오아 게이트 XOR1, 인버터 IV8, 앤드 게이트 AND1, AND2 및 오아 게이트 OR1를 포함한다.
익스크루시브 오아 게이트 XOR1는 센스앰프 S/A_1의 출력과 센스앰프 S/A_2의 출력을 인가받아 익스크루시브 오아 연산하여 출력한다. 인버터 IV8는 검증 모드 신호 DM를 인가받아 반전한다.
앤드 게이트 AND1는 리드 모드 신호 RM, 인버터 IV8의 출력 및 플래그 입/출력 제어신호 Flag in/out를 인가받아 앤드 연산하여 출력한다. 앤드 게이트 AND2는 익스크루시브 오아 게이트 XOR1의 출력, 검증 모드 신호 DM 및 플래그 입/출력 제어신호 Flag in/out를 인가받아 앤드 연산하여 출력한다.
오아 게이트 OR1는 앤드 게이트 AND1의 출력과 앤드 게이트 AND2의 출력을 인가받아 오아 연산하여 플래그 인에이블 신호 Flag_en<1>를 출력한다.
도 10은 도 9에 도시된 리드 모드 신호 RM, 검증 모드 신호 DM 및 플래그 입/출력 제어신호 Flag in/out의 관계를 도시한 타이밍도이다.
t1 구간에서 리드 모드 신호 RM가 하이 레벨로 활성화 상태가 된다. 이때, 검증 모드 신호 DM는 로우 레벨로 비활성화 상태를 유지한다. 그리고, 플래그 입/출력 제어신호 Flag in/out는 일정 구간 동안 하이 레벨로 활성화 상태가 되어 리드 동작을 수행한다.
이에 따라, 플래그 인에이블 신호 Flag_en<1>가 하이 레벨이 되어 전송 게이트 TG1가 턴 온된다. 그러면, 센스앰프 S/A_1를 통해 리드된 데이터가 래치(32)로 전달된다.
그 다음, 플래그 인에이블 신호 Flag_en<1>가 로우 레벨이 되어 전송 게이트 TG2가 턴 온된다. 그러면, 래치(32)를 통해 래치된 데이터가 래치(34)로 전달된다.
그 다음, t2 구간에서 리드 모드 신호 RM가 비활성화 상태가 되고, 검증 모드 신호 DM가 활성화 상태를 유지한다. 그리고, 플래그 입/출력 제어신호 Flag in/out가 일정 구간 활성화 상태가 되어 검증 동작을 수행한다.
이때, 센스앰프 S/A_1를 통해 리드된 데이터와 센스앰프 S/A_2를 통해 리드된 데이터가 서로 다른 경우 익스크루시브 오아 게이트 XOR1의 출력이 하이 레벨이 된다.
이에 따라, 플래그 인에이블 신호 Flag_en<1>가 하이 레벨이 되어 전송 게이트 TG3가 턴 온된다. 그러면, 래치(34)를 통해 래치된 데이터가 출력된다.
도 11은 본 발명의 제 1 실시예에 따른 리드 사이클 동작방법을 개략적으로 나타낸 순서도이다.
먼저, 리드 사이클이 시작되면 복수개의 컬럼 선택신호 YS_1~YS_4 중 해당하는 컬럼 선택신호 YS_1가 활성화 상태가 된다. 그러면, NMOS 트랜지스터 N1가 턴 온되어 비트라인 BL1을 통해 선택 셀 C의 데이터가 복수개의 센스앰프 S/A로 인가된다. 그러면, 복수개의 센스앰프 S/A 각각은 복수개의 기준전류 Iref1~Irefn과 선택 셀 C의 데이터를 비교하여 리셋 데이터 또는 세트 데이터로 출력한다(단계 S1).
그 다음, 복수개의 플래그(30)에 복수개의 센스앰프 S/A의 출력을 각각 저장한다(단계 S2). 그 다음, 외부에서 데이터 입/출력 버퍼(50)를 통해 입출력 라인 I/O으로 리셋 데이터를 입력한다. 그러면, 라이트 구동부 W/D는 리셋 데이터에 대응하는 라이트 전압을 선택 셀 C에 인가한다. 이에 따라, 선택 셀 C에 리셋 데이터 가 라이트 된다(단계 S3).
그 다음, 복수개의 기준전류 Iref1~Irefn 중 유효한 기준전류를 추출하기 위해 선택 셀 C의 데이터를 복수개의 센스앰프 S/A를 통해 다시 리드 한다. 여기서, 복수개의 센스앰프 S/A 각각은 복수개의 기준전류 Iref1~Irefn와 선택 셀 C의 데이터를 비교하여 리셋 데이터 또는 세트 데이터로 출력한다(단계 S4).
그 다음, 복수개의 비교부(40)는 각각 복수개의 기준전류 Iref1~Irefn 중 서로 다른 기준전류로 리드한 결과를 비교한다(단계 S5). 예를 들어, 센스앰프 S/A_1의 출력이 세트 데이터, 센스앰프 S/A_2의 출력이 리셋 데이터, … ,센스앰프 S/A_n의 출력이 리셋 데이터인 경우 비교부(40_2)는 플래그 인에이블 신호 Flag_en<2>를 활성화 상태로 출력한다.
즉, 선택 셀 C의 리셋 전류 Ireset의 분포에서 기준전류 Iref1, Iref2를 기준으로 하는 경우 세트 데이터로 판단하다가 기준전류 Iref3를 기준으로 하는 경우부터 리셋 데이터로 판단하기 시작한다. 그러면, 비교부(40_2) 내부의 익스크루시브 오아 게이트 XOR1의 출력만 하이가 되어 플래그 인에이블 신호 Flag_en<2>가 하이 레벨로 활성화 상태가 되게 된다.
이에 따라, 플래그 인에이블 신호 Flag_en<2>를 입력받는 플래그(30_2)가 활성화 상태가 되어 플래그(30_2)에 저장되어 있던 셀 데이터가 데이터 입/출력 버퍼(50)를 통해 출력된다(단계 S6). 이에 따라, 선택 셀 C의 데이터가 유효한 데이터로 출력되기 위한 리드 조건이 기준전류 Iref2인 것을 파악할 수 있다. 이와 같이, 복수개의 셀 C 각각에 대한 유효한 기준전류를 추출하여 기준전류별로 셀 그룹 을 만들 수 있다.
도 12는 본 발명의 제 2 실시예에 따른 리드 사이클 동작방법을 개략적으로 나타낸 순서도이다.
먼저, 리드 사이클이 시작되면 복수개의 컬럼 선택신호 YS_1~YS_4 중 해당하는 컬럼 선택신호 YS_1가 활성화 상태가 된다. 그러면, NMOS 트랜지스터 N1가 턴 온되어 비트라인 BL1을 통해 선택 셀 C의 데이터가 복수개의 센스앰프 S/A로 인가된다. 그러면, 복수개의 센스앰프 S/A 각각은 복수개의 기준전류 Iref1~Irefn와 선택 셀 C의 데이터를 비교하여 리셋 데이터 또는 세트 데이터로 출력한다(단계 S11).
그 다음, 복수개의 플래그(30)에 복수개의 센스앰프 S/A의 출력을 각각 저장한다(단계 S12). 그 다음, 외부에서 데이터 입/출력 버퍼(50)를 통해 세트 데이터를 입력한다. 그러면, 라이트 구동부 W/D가 세트 데이터에 대응하는 구동전압을 선택 셀 C에 인가한다. 이에 따라, 선택 셀 C에 세트 데이터가 라이트 된다(단계 S13).
그 다음, 복수개의 기준전류 Iref1~Irefn 중 유효한 기준전류를 추출하기 위해 선택 셀 C의 데이터를 복수개의 센스앰프 S/A를 통해 다시 리드 한다. 이에 따라, 복수개의 센스앰프 S/A 각각은 복수개의 기준전류 Iref1~Irefn와 선택 셀 C의 데이터를 비교하여 리셋 데이터 또는 세트 데이터로 출력한다(단계 S14).
그 다음, 복수개의 비교부(40)는 각각 복수개의 기준전류 Iref1~Irefn 중 서로 다른 기준전류로 리드한 결과를 비교한다(단계 S15). 예를 들어, 센스앰프 S/A_1의 출력이 세트 데이터, 센스앰프 S/A_2의 출력이 세트 데이터, 센스앰프 S/A_3의 출력이 리셋 데이터, … ,센스앰프 S/A_n의 출력이 리셋 데이터인 경우 비교부(40_2)는 플래그 인에이블 신호 Flag_en<2>를 활성화 상태로 출력한다.
즉, 선택 셀 C의 세트 전류 Iset의 분포에서 기준전류 Iref1, Iref2를 기준으로 하는 경우 세트 데이터로 판단하다가 기준전류 Iref3를 기준으로 하는 경우 부터 리셋 데이터로 판단하기 시작한다. 그러면, 비교부(40_2) 내부의 익스크루시브 오아 게이트 XOR1의 출력만 하이가 되어 플래그 인에이블 신호 Flag_en<2>가 하이 레벨로 활성화 상태가 되게 된다.
이에 따라, 플래그 인에이블 신호 Flag_en<2>를 입력받는 플래그(30_2)가 활성화 상태가 되어 플래그(30_2)에 저장되어 있던 셀 데이터가 데이터 입/출력 버퍼(50)를 통해 출력된다(단계 S16). 이에 따라, 선택 셀 C의 데이터가 유효한 데이터로 출력되기 위한 리드 조건이 기준전류 Iref2인 것을 파악할 수 있다. 이와 같이, 복수개의 셀 C 각각에 대한 유효한 기준전류를 추출하여 기준전류별로 셀 그룹을 만들 수 있다.
도 13은 본 발명의 제 1 실시예에 따른 리드 사이클 동작방법을 구체적으로 나타낸 순서도이다.
먼저, 리드 사이클이 시작되면 센스앰프 S/A_1가 기준전류 Iref를 적용하여 선택 셀 C의 데이터를 리드한다(단계 S101). 그리고, 센스앰프 S/A_2가 기준전류 Iref2를 적용하여 선택 셀 C의 데이터를 리드한다(단계 S102). 그리고, 센스앰프 S/A_n가 기준전류 Irefn를 적용하여 선택 셀 C의 데이터를 리드한다(단계 S103).
그 다음, 플래그(30_1)는 센스앰프 S/A_1의 출력을 저장하고(단계 S201), 플래그(30_2)는 센스앰프 S/A_2의 출력을 저장한다(단계 S202). 그리고, 플래그(30_n)는 센스앰프 S/A_n의 출력을 저장한다(단계 S203).
그 다음, 선택된 상 변화 저항 셀 C의 고유 특성을 파악하기 위해 데이터 입/출력 버퍼(50)를 통해 선택 셀 C에 리셋 데이터를 라이트 한다(단계 S3). 이때, 라이트 구동부 W/D는 리셋 데이터에 대응하는 라이트 전압을 선택 셀 C에 인가한다.
그 다음, 센스앰프 S/A_1가 기준전류 Iref를 적용하여 선택 셀 C의 데이터를 다시 리드한다(단계 S401). 그리고, 센스앰프 S/A_2가 기준전류 Iref2를 적용하여 선택 셀 C의 데이터를 다시 리드한다(단계 S402). 센스앰프 S/A_n가 기준전류 Irefn를 적용하여 선택 셀 C의 데이터를 다시 리드한다(단계 S403).
그 다음, 기준전류 Iref1가 유효한 기준전류인지 여부를 판정하고(단계 S501), 기준전류 Iref2가 유효한 기준전류인지 여부를 판정한다(단계 S502). 그리고, 기준전류 Irefn가 유효한 기준전류인지 여부를 판정한다(단계 S503).
즉, 비교부(30_1)는 초기값(Default 1)과 센스앰프 S/A_1의 출력을 비교하고, 비교부(30_2)는 센스앰프 S/A_1의 출력과 센스앰프 S/A_2의 출력을 비교한다. 그리고, 비교부(30_n)는 센스앰프 S/A_n-1의 출력과 센스앰프 S/A_n의 출력을 비교한다.
그 다음, 비교한 결과 초기값(Default 1)과 센스앰프 S/A_1의 출력이 동일하면 기준전류 Iref1를 무효한 기준전류로 판정한다. 그리고, 비교한 결과 센스앰프 S/A_1의 출력과 센스앰프 S/A_2의 출력이 다르면 기준전류 Iref2를 유효한 기준전류로 판정한다. 그리고, 비교한 결과 센스앰프 S/A_n-1의 출력과 센스앰프 S/A_n의 출력이 동일하면 기준전류 Irefn를 뮤효한 기준전류로 판정한다.
이에 따라, 플래그(30_1)는 비활성화 상태가 되고(단계 S601), 플래그(30_2)는 활성화 상태가 된다(단계 S602). 그리고, 플래그(30_n)는 비활성화 상태가 된다(단계 S603).
그 다음, 플래그(30_2)에 저장된 센스앰프 S/A_2의 출력이 데이터 입/출력 버퍼(50)를 통해 출력된다. 이에 따라, 선택 셀 C에서 유효한 셀 데이터가 출력되는 리드 조건이 기준전류 Iref2에 해당하는 것을 알 수 있게 된다.
도 14는 본 발명의 제 2 실시예에 따른 리드 사이클 동작방법을 구체적으로 나타낸 순서도이다.
먼저, 리드 사이클이 시작되면 센스앰프 S/A_1가 기준전류 Iref를 적용하여 선택 셀 C의 데이터를 리드하고(단계 S110), 센스앰프 S/A_2가 기준전류 Iref2를 적용하여 선택 셀 C의 데이터를 리드한다(단계 S111). 그리고, 센스앰프 S/A_n가 기준전류 Irefn를 적용하여 선택 셀 C의 데이터를 리드한다(단계 S112).
그 다음, 플래그(30_1)는 센스앰프 S/A_1의 출력을 저장하고(단계 S121), 플래그(30_2)는 센스앰프 S/A_2의 출력을 저장한다(단계 S122). 그리고, 플래그(30_n)는 센스앰프 S/A_n의 출력을 저장한다(단계 S123).
그 다음, 선택 셀 C의 고유 특성을 파악하기 위해 데이터 입/출력 버퍼(50)를 통해 선택 셀 C에 세트 데이터를 라이트 한다(단계 S13). 이때, 라이트 구동부 W/D는 세트 데이터에 대응하는 라이트 전압을 선택 셀 C에 인가한다.
그 다음, 센스앰프 S/A_1가 기준전류 Iref1를 적용하여 선택 셀 C의 데이터를 다시 리드하고(단계 S141), 센스앰프 S/A_2가 기준전류 Iref2를 적용하여 선택 셀 C의 데이터를 다시 리드한다(단계 S142). 그리고, 센스앰프 S/A_n가 기준전류 Irefn를 적용하여 선택 셀 C의 데이터를 다시 리드한다(단계 S143).
그 다음, 기준전류 Iref1가 유효한 기준전류인지 여부를 판정하고(단계 S151), 기준전류 Iref2가 유효한 기준전류인지 여부를 판정한다(단계 S152). 그리고, 기준전류 Irefn가 유효한 기준전류인지 여부를 판정한다(단계 S153).
즉, 비교부(30_1)는 센스앰프 S/A_1의 출력과 센스앰프 S/A_2의 출력을 비교하고, 비교부(30_2)는 센스앰프 S/A_2의 출력과 센스앰프 S/A_3의 출력을 비교한다. 그리고, 비교부(30_n)는 초기값(Default 2)과 센스앰프 S/A_n의 출력을 비교한다.
그 다음, 비교한 결과 센스앰프 S/A_1의 출력과 센스앰프 S/A_2의 출력이 동일하면 기준전류 Iref1를 뮤효한 기준전류로 판정한다. 그리고, 비교한 결과 센스엠프 S/A_1의 출력과 센스앰프 S/A_2의 출력이 다르면 기준전류 Iref2를 유효한 기준전류로 판정한다. 그리고, 비교한 결과 초기값(Default 2)과 센스앰프 S/A_n의 출력이 동일하면 기준전류 Irefn를 무효한 기준전류로 판정한다.
이에 따라, 플래그(30_1)는 비활성화 상태가 되고(단계 S161), 플래그(30_2)는 활성화 상태가 된다(단계 S162). 그리고, 플래그(30_n)는 비활성화 상태가 된다(단계 S163).
그 다음, 플래그(30_2)에 저장된 센스앰프 S/A_2의 출력이 데이터 입/출력 버퍼(50)를 통해 출력된다. 이에 따라, 선택 셀 C에서 유효한 셀 데이터가 출력되는 리드 조건이 기준전류 Iref2에 해당하는 것을 알 수 있게 된다.
도 15는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면이다.
다수의 셀 어레이 상에 포함된 각각의 셀은 공정, 소자, 및 설계 조건이 다르기 때문에 각 셀 들의 리드 전류 분포가 서로 달라지게 된다. 즉, 기준전류 Iref를 기준으로 할 경우 세트 전류 Iset와 리셋 전류 Ireset의 분포가 넓어지게 된다.
여기서, 각 셀 들의 특성 그룹을 3개의 영역 A, B, C으로 나누어 보면, 각 셀 그룹의 세트 전류 Iset와 리셋 전류 Ireset의 분포가 서로 다른 영역에 위치하게 된다. 따라서, 복수개의 기준전류 Iref_A, Iref_B, Iref_C 중 각 영역 A, B, C의 특성에 대응하는 유효한 기준전류를 추출하게 된다. 만약, n개의 셀 특성 그룹을 만드는 경우 n개의 기준전류를 적용하여 그 중에 유효한 기준전류를 추출할 수 있다.
따라서, 초기의 셀 리드 특성이 달라도 기준전류 조건을 변경시켜 주어 리드 할 수 있도록 한다. 이에 따라, 모든 셀 들의 리드 전류 분포를 패스 조건이 되도록 조정할 수 있게 된다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면.
도 5는 본 발명에 따른 상 변화 메모리 장치의 회로도.
도 6은 본 발명의 제 1 실시예에 따른 센스앰프 S/A 및 라이트 구동부 W/D의 상세 회로도.
도 7은 본 발명의 제 2 실시예에 따른 센스앰프 S/A 및 라이트 구동부 W/D의 상세 회로도.
도 8은 도 6 및 도 7에 도시된 플래그의 상세 회로도.
도 9는 도 6 및 도 7에 도시된 비교부의 상세 회로도.
도 10은 도 9에 도시된 리드 모드 신호 RM, 검증 모드 신호 DM 및 플래그 입/출력 제어신호 Flag in/out의 관계를 도시한 타이밍도.
도 11은 본 발명의 제 1 실시예에 따른 리드 사이클 동작방법을 개략적으로 나타낸 순서도.
도 12는 본 발명의 제 2 실시예에 따른 리드 사이클 동작방법을 개략적으로 나타낸 순서도.
도 13은 본 발명의 제 1 실시예에 따른 리드 사이클 동작방법을 구체적으로 나타낸 순서도.
도 14는 본 발명의 제 2 실시예에 따른 리드 사이클 동작방법을 구체적으로 나타낸 순서도.
도 15는 본 발명에 따른 상 변화 메모리 장치의 리드 전류 관계를 나타낸 도면.

Claims (15)

  1. 워드라인과 비트라인이 교차하는 영역에 배치된 상 변화 저항 셀을 포함하는 셀 어레이부;
    복수개의 기준전류를 이용하여 선택된 상기 상 변화 저항 셀의 데이터를 센싱 및 증폭하는 복수개의 센스앰프;
    상기 복수개의 센스앰프의 출력을 저장하고, 플래그 인에이블 신호에 따라 저장된 상기 센스앰프의 출력을 출력하는 복수개의 플래그; 및
    상기 복수개의 센스앰프 중 대응하는 센스앰프의 출력과 이웃한 센스앰프의 출력을 비교하여 상기 플래그 인에이블 신호를 출력하는 복수개의 비교부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서, 상기 복수개의 비교부는 상기 대응하는 센스앰프의 출력과 상기 이웃한 센스앰프의 출력이 다르면 상기 플래그 인에이블 신호를 활성화 상태로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 1 항에 있어서, 상기 복수개의 플래그 각각은
    상기 플래그 인에이블 신호에 따라 상기 대응하는 센스앰프의 출력을 전달하는 제 1 전달부;
    상기 제 1 전달부의 출력을 저장하는 제 1 래치부;
    상기 플래그 인에이블 신호에 따라 상기 제 1 래치부의 출력을 전달하는 제 2 전달부;
    상기 제 2 전달부의 출력을 저장하는 제 2 래치부; 및
    상기 플래그 인에이블 신호에 따라 상기 제 2 래치부의 출력을 전달하는 제 3 전달부
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1 항에 있어서, 상기 복수개의 비교부 각각은
    상기 대응하는 센스앰프의 출력과 상기 이웃한 센스앰프의 출력을 논리 조합하는 제 1 논리 소자;
    리드 모드 신호, 검증 모드 신호 및 플래그 입출력 제어신호를 논리 조합하는 제 2 논리 소자;
    상기 검증 모드 신호, 상기 플래그 입출력 제어신호 및 상기 제 1 논리 소자의 출력을 논리 조합하는 제 3 논리 소자; 및
    상기 제 2 및 제 3 논리 소자의 출력을 논리 조합하는 제 4 논리 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 논리 소자는 익스크루시브 오아 게이트인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 4 항에 있어서, 상기 제 2 및 제 3 논리 소자는 앤드 게이트인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 4 항에 있어서, 상기 제 4 논리 소자는 오아 게이트인 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 1 항에 있어서, 상기 복수개의 비교부 중 첫번째 비교부는 초기값과 상기 대응하는 센스앰프의 출력을 비교하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 8 항에 있어서, 상기 초기값은 데이터 "0"인 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 1 항에 있어서, 상기 복수개의 비교부 중 마지막 비교부는 초기값과 상기 대응하는 센스앰프의 출력을 비교하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10 항에 있어서, 상기 초기값은 데이터 "1"인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1 항에 있어서, 상기 상 변화 저항 셀은
    전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하 는 데이터를 저장하는 상 변화 저항 소자; 및
    상기 상 변화 저항 소자와 상기 워드라인 사이에 연결된 다이오드 소자
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 상 변화 저항 소자; 복수개의 기준전류와 선택 셀의 데이터를 비교하는 복수개의 센스앰프; 플래그 인에이블 신호에 의해 제어되고, 상기 복수개의 센스앰프의 출력을 각각 저장하는 복수개의 플래그; 및 대응하는 센스앰프의 출력과 이웃한 센스앰프의 출력을 비교하여 상기 플래그 인에이블 신호를 출력하는 복수개의 비교부를 포함하는 상 변화 메모리 장치의 동작 방법에 있어서,
    리드 동작 모드시 상기 복수개의 기준전류를 이용하여 상기 선택 셀의 데이터를 리드하는 단계;
    상기 선택 셀에서 리드한 결과를 상기 복수개의 플래그에 각각 저장하는 단계;
    상기 선택 셀에 제 1 데이터를 라이트 하는 단계;
    상기 복수개의 기준전류를 이용하여 상기 선택 셀의 데이터를 리드하는 단계;
    서로 다른 기준전류를 이용한 리드 결과를 비교하는 단계; 및
    상기 리드 결과가 서로 다르게 나오는 경우 해당 플래그에 저장된 리드 결과를 출력하는 단계
    를 포함하는 것을 특징으로 하는 상 변화 메모리 장치의 동작방법.
  14. 제 13 항에 있어서, 상기 제 1 데이터는 리셋 데이터인 것을 특징으로 하는 상 변화 메모리 장치의 동작방법.
  15. 제 13 항에 있어서, 상기 제 1 데이터는 세트 데이터인 것을 특징으로 하는 상 변화 메모리 장치의 동작방법.
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