KR101094944B1 - 센싱 전압을 제어하는 비휘발성 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 비휘발성 반도체 집적 회로는, 가변 저항을 포함하는 메모리 셀 어레이, 해당 셀에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부 및 센싱 제어 신호에 응답하여 상기 센싱 전압을 소정 시간 동안 수신 후 수신된 전압을 강하(regulating)하여 센싱 출력 전압을 제공하는 전압 제어부를 포함한다.
Figure R1020090130725
상변화, 저항, 센스 앰프, 전압

Description

센싱 전압을 제어하는 비휘발성 반도체 집적 회로{Non-volatile Semiconductor Integrated Circuit For Controlling Sensed Voltage}
본 발명은 비휘발성 반도체 메모리 회로에 관한 것으로서, 보다 구체적으로는 센싱 전압을 제어하는 비휘발성 반도체 메모리 회로에 관한 것이다.
일반적으로 상변화 메모리(이하PCRAM이라 함; Phase Change Random Access Memory)의 단위 셀은 워드라인에 연결된 하나의 스위칭 소자, 예컨대 다이오드(diode)와 비트라인에 연결된 하나의 가변 저항체(GST)로 구성된다. 이러한PCRAM은 전기적 펄스를 이용하여 PCRAM의 가변 저항체(GST)의 가역적인 상변화를 제어함으로써 메모리 셀 내에 데이터를 저장할 수 있다.
예를 들어, 펄스 전류를 소정 시간 동안 메모리 셀에 인가하면 가변 저항체(GST)의 상태를 비정질 상태(또는 RESET 상태)로 만들 수 있고, 펄스 전류를 소정 시간보다 더 긴 시간 동안 인가하면 결정 상태(또는 SET 상태)로 만들 수 있다.
이러한 PCRAM은 저항의 변화에 따라 전류의 양을 감지하여 데이터를 구분한다. 예컨대, 커런트 센스 앰프가 전류를 전압으로 변환한 센싱 전압과 기준 전압을 비교하여 데이터의 1과 0을 판별할 수 있다.
통상적으로 커런트 센스 앰프는 내부 회로 전압보다 높은 전압, 예컨대 VPP레벨의 전압을 이용하여 전류를 도통시킨다. 하지만, 다른 회로의 전압은 이보다 낮은 CMOS 레벨의 전압, 예컨대 VPERI 레벨의 전압을 이용하므로, 센싱 전압을 셀 내부용 전압으로 전압 변환을 해야 한다. 그리하여, 커런트 센스 앰프의 출력 전압에 대해 기준 전압을 이용하여 소정 레벨로 레벨 쉬프팅(level shifting)함으로써 셀 내부용 전압 레벨의 신호를 제공하였다. 이러한 레벨 쉬프팅 회로로서 통상적으로 크로스 커플드 타입(cross coupled type)의 센스 앰프를 이용하게 되는데, 크로스 커플드 타입의 센스 앰프의 특성상 차지하는 면적(footprint)이 커서 배치 및 레이아웃에 대한 어려움이 따를 수 있다.
본 발명의 기술적 과제는 면적 효율이 향상된 비휘발성 반도체 메모리 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 일 실시예에 따른 본 발명의 비휘발성 반도체 집적 회로는, 가변 저항을 포함하는 메모리 셀 어레이, 해당 셀에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부 및 센싱 제어 신호에 응답하여 상기 센싱 전압을 소정 시간 동안 수신 후 수신된 전압을 강하(regulating)하여 센싱 출력 전압을 제공하는 전압 제어부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 다른 실시예에 따른 본 발명의 비휘발성 반도체 집적 회로는, 가변 저항을 포함하는 메모리 셀 어레이, 해당 셀에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부, 센싱 제어 신호의 비활성화 구간에는 제 1 레벨의 상기 센싱 전압을 수신하고, 상기 센싱 제어 신호의 활성화 구간에는 제 2 레벨의 센싱 출력 전압을 제공하는 전압 제어부 및 상기 센싱 출력 전압을 래치하는 래치 소자가 구비된 래치부를 포함하며, 상기 래치 소자의 문턱 전압을 이용하여 상기 센싱 출력 전압을 상기 제 1 레벨보다 낮은 상기 제 2 레벨로 출력되도록 조정한다.
본 발명의 기술적 과제를 달성하기 위하여, 또 다른 실시예에 따른 본 발명의 비휘발성 반도체 집적 회로는, 가변 저항을 포함하는 메모리 셀 어레이,해당 셀 에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부, 센싱 제어 신호에 응답하여 상기 센싱 전압을 수신하여 센싱 출력 전압을 제공하는 전압 제어부 및 상기 센싱 출력 전압을 래치하여 출력 데이터로서 제공하는 래치부를 포함하며, 상기 커런트 센싱부는 제 1 레벨의 상기 센싱 전압을 출력하고, 상기 래치부는 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 센싱 출력 전압을 수신함으로써, 상기 전압 제어부는 상기 센싱 제어 신호에 응답하여 상기 센싱 전압을 레벨 쉬프팅함으로써 상기 제 2 레벨의 상기 센싱 출력 전압을 제공한다.
이하에서는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리 회로의 블록도, 도 2는 도 1에 따른 상세한 회로도이다.
도 1 및 도 2를 참조하면, 비휘발성 반도체 메모리 회로는 커런트 센싱부(110), 라이트 드라이버(120), 메모리 영역(130), 전압 제어부(140) 및 래치부(150)를 포함한다.
우선, 커런트 센싱부(110)는 리드시, 일정한 전류를 메모리 영역(130)으로 인가하여(forcing) 해당 셀의 저항 상태에 따라 변화된 전압을 감지하여 센싱 전압(SAI)을 제공한다.
커런트 센싱부(110)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)를 포함한다.
제 1 PMOS 트랜지스터(P1)는 선택된 비트 라인(BL)과 연결되어 있는 센싱 전압(SAI)의 출력 노드 a를 통해서 선택된 비트 라인(BL)에 일정한 전류를 공급한다. 구체적으로, 제 1 PMOS 트랜지스터(P1)는 고전압(VPPSA)과 노드 a 사이에 연결되어, 전류 구동 신호(SAILD)를 게이트에 인가받는다. 이러한 제 1 PMOS 트랜지스터(P1)는 전류 구동 트랜지스터로서 예시한다.
제 1 NMOS 트랜지스터(N1)는 노드 a에 연결되고, 선택된 비트 라인(BL)의 레벨을 일정 레벨, 예를 들어 상변화 물질의 임계 전압(Vth) 이하의 레벨로 클램핑시킨다. 이러한 제 1 NMOS 트랜지스터(N1)는 선택된 비트 라인(BL)과 노드 a사이에 연결되어, 클램핑 제어 신호(CLMBL)를 게이트로 인가받는다. 이러한 제 1 NMOS 트랜지스터(N1)는 클램핑 트랜지스터로서 예시한다.
라이트 드라이버(120)는 라이트 시, 입력 데이터를 버퍼링하여 메모리 영역(130)에 제공한다.
메모리 영역(130)은 복수의 복수의 PCRAM 셀을 포함한다. 또한, 각각의 PCRAM 셀은 워드라인(WL)에 연결된 스위칭 소자(D)와 비트라인(BL)에 연결된 하나의 가변 저항체(R)로 구성된다. 그리하여, 커런트 센싱부(110)에 제어되어 해당 셀의 데이터가 억세스되기도 하고, 라이트 드라이버(120)에 제어되어 해당 셀에 입력 데이터가 라이트될 수 있다.
전압 제어부(140)는 센싱 제어 신호(SENb)에 응답하여 센싱 전압(SAI)을 레벨 쉬프팅시켜 센싱 출력 전압(SAID)을 제공한다. 즉, 본 발명의 일 실시예에 따르면, 종래의 전압 센스 앰프를 구비하는 것과 달리, 1개의 스위칭 소자와 1개의 커 플링 소자를 구비하여, 커런트 센싱부(110)의 센싱 전압(SAI)을 스위칭 소자가 전달하고, 커플링 소자를 이용하여 전달된 전압을 소정의 원하는 레벨로 레귤레이팅(regulating)할 수 있다.
다시 말하면, 전압 제어부(140)는 센싱 전압(SAI) 레벨을 출력 노드 b에 소정 시간 전달하다가 차단하여, 기 전달된 전압 레벨과 출력 노드 b를 커플링시켜 소정 전압 강하시킨다.
이러한 전압 제어부(140)는 스위칭 소자인 제 2 NMOS 트랜지스터(N2) 및 커플링 소자인 제 3 NMOS 트랜지스터(N3)를 포함한다.
제 2 NMOS 트랜지스터(N2)는 센싱 제어 신호(SENb)를 수신하는 게이트, 노드 a에 연결된 소스 및 제 3 NMOS 트랜지스터(N3)에 연결된 드레인을 포함한다. 이러한 제 2 NMOS 트랜지스터(N2)는 신호를 전달하는 스위칭 소자로서 예시한다.
제 3 NMOS 트랜지스터(N3)는 노드 c에 연결되며, 센싱 제어 신호(SENb)를 수신하는 게이트 및 공통 연결된 소스와 드레인을 포함하는 MOS형 커패시터이다.
제 2 NMOS 트랜지스터(N2)가 센싱 제어 신호(SENb)에 응답하여 턴온되면, 센싱 전압(SAI)을 전달할 수 있다. 상기 센싱 제어신호(SENb)는, 예를 들어 상기 고전압(VPPSA)과 실질적으로 동일하거나 그 이상의 레벨을 갖는 전압일 수 있다. 따라서, 상기 제 2 NMOS 트랜지스터(N2)가 턴온되면 상기 센싱 전압(SAI)은 상기 노드 c로 실질적으로 전부 전달될 수 있다.
제 3 NMOS 트랜지스터(N3)는 비활성화된 센싱 제어 신호(SENb)에 응답하여 커패시터로서 동작하면 센싱 전압(SAI) 레벨에 대응되는 전하를 축적(charging)하다가, 활성화된 센싱 제어 신호(SENb)에 응답하여 축적되었던 전하와 노드 b의 전압을 커플링시킨다.
예를 들어, 커런트 센싱부(110)로부터 제공된 센싱 전압(SAI)이 하이 레벨이 고 센싱 제어 신호(SENb)가 하이 레벨로 비활성화된다면, 센싱 전압(SAID) 레벨의 신호가 제 2 NMOS 트랜지스터(N2)를 경유하여 노드 b에 전달된다. 이 때, 제 3 NMOS 트랜지스터(N3)에는 전하가 축적(charge)된다. 이 경우의 센싱 출력 전압(SAID) 레벨은 VPP 레벨이다.
이 후, 센싱 제어 신호(SENb)가 로우 레벨로 활성화된다면, 제 2 NMOS 트랜지스터(N2)는 턴오프되고, 제 3 NMOS 트랜지스터(N3)에도 전하 축적이 중단된다. 이로써, 노드 a는 플로팅(floating) 상태가 된다. 따라서, 제 3 NMOS 트랜지스터(N3)의 축적된 전하가 디스차지(discharge)되고 제 3 NMOS 트랜지스터(N3)와 노드 b와 커플링되면서 노드 b의 전압이 소정 전압 강하된다. 이로써, 노드 b에는 레귤레이팅된, 예컨대 VPERI 레벨로 레벨 쉬프팅된 레벨의 센싱 출력 전압(SAID)이 제공될 수 있다. 상기 제 3 NMOS 트랜지스터의 전압 강하의 효과는 상기 센싱 전압이 하이 레벨일 때 뿐만 아니라 로우 레벨일 때도 동일하게 미친다. 따라서, 상기 제 3 엔모스 트랜지스터는 하이 레벨을 갖는 센싱 전압과 로우 레벨을 갖는 센싱 전압을 동일한 크기만큼 강하시킬 수 있다.
결국, 센싱 출력 전압(SAID)은 별도의 레벨 쉬프터 없이도 수신된 VPP 레벨의 센싱 전압(SAI) 레벨보다 낮은 레벨의 신호로 출력되도록 조정되어 제공될 수 있다. 여기서, 센싱 제어 신호(SENb)의 전위는 래치부(150)내 포함된 래치 소자들의 문턱 전압을 기준으로 설정할 수 있다. 또한, 제 3 NMOS 트랜지스터(N3)의 사이즈에 따라 커플링양이 결정되어 전압 강하의 속도를 조정할 수 있다. 더 나아가, 센싱 제어 신호(SENb)의 인에이블 펄스 폭에 따라 센싱 출력 전압(SAID)의 레벨을 조정할 수 있다.
래치부(150)는 출력 제어 신호쌍(ON, ONb)에 응답하여 센싱 출력 신호(SAID)를 래치하다가 출력 데이터(OUT)로서 제공한다
래치부(150)는 제 2, 제 3 PMOS 트랜지스터(P2, P3), 제 4, 제 5 NMOS 트랜지스터(N4, N5), 래치 유닛(L) 및 인버터(I)를 포함한다.
제 2 및 제 3 PMOS 트랜지스터(P2, P3)는 시리즈로 연결된다. 제 2 PMOS 트랜지스터(P2)는 센싱 출력 전압(SAID)을 수신하는 게이트, 셀 전압(VPREI)을 공급받는 소스 및 제 3 PMOS 트랜지스터(P3)와 연결된 드레인을 포함한다. 제 3 PMOS 트랜지스터(P3)는 출력 제어 신호(ONb)를 수신하는 게이트, 제 2 PMOS 트랜지스터(P2)와 연결된 소스 및 노드 d와 연결된 드레인을 포함한다.
제 4 및 제 5 NMOS 트랜지스터(N4, N5)는 시리즈로 연결된다. 제 4 NMOS 트랜지스터(N4)는 출력 제어 신호(ON)를 수신하는 게이트, 노드 d에 연결된 드레인 및 제 5 NMOS 트랜지스터(N5)에 연결된 소스를 포함한다. 제 5 NMOS 트랜지스터(N5)는 센싱 출력 전압(SAID)을 수신하는 게이트, 접지 전압(VSS)과 연결된 소스 및 제 4 NMOS 트랜지스터(N4)와 연결된 드레인을 포함한다.
그리하여, 출력 제어 신호쌍(ON, ONb)이 활성화되면, 수신된 센싱 출력 전압(SAID)의 레벨에 따라 제 2 PMOS 트랜지스터(P2)가 턴온되거나, 제 5 NMOS 트랜지스터(N5)가 턴온된다. 즉, 센싱 출력 전압(SAID)의 레벨에 따라 VPERI 레벨의 신호가 노드 d에 제공되거나, 접지 전압 레벨의 신호가 노드 d에 제공될 수 있다. 여기서, 출력 제어 신호쌍(ON, ONb)은 데이터 출력 신호 경로를 제어하는 신호로서 예시한다.
래치 유닛(L)은 래치 구조로 연결된 제 1 및 제 2 인버터(I1, I2)를 포함한다.
래치 유닛(L)은 노드 d의 신호를 래치한다.
제 3 인버터(I3)은 래치 유닛(L)의 신호를 반전하여 출력 데이터(OUT)로서 제공한다.
여기서는, 일 실시예에 따른 회로 구성의 예시일 뿐 이에 제한되는 것은 아니다. 예를 들어, 전압 제어부(140)의 스위칭 소자로서 단일 트랜지스터를 사용하는 대신 트랜스미션 게이트(TR)를 이용할 수 있음은 당업자라면 적용 가능한 회로 구성이다.
도 3 및 도 4는 도 1에 따른 비휘발성 반도체 집적 회로의 동작 전압에 따른 다이어그램이다.
우선, 센싱 전압(SAI)이 하이 레벨인 경우를 설명하기로 한다.
도 1내지 도 3을 참조하면, 일단 워드라인(WL)이 활성화된 후, 전류 구동 신호(SAILD)가 활성화되면서, 커런트 센싱부(110)가 커런트 센싱을 한다.
커런트 센싱이 완료되면, 워드라인(WL) 및 전류 구동 신호(SAILD)가 비활성화되고, 이어서 클램핑 제어 신호(CLMBL)가 활성화된다.
클램핑된 센싱 전압(SAI)은 비활성화된 센싱 제어 신호(SENb)에 응답하여 노드 b에 전달된다. 이 때, MOS형 커패시터인 제 3 NMOS 트랜지스터(N3)에도 전하가 계속 축적되고 있다.
충분히 제 3 NMOS 트랜지스터(N3)에 전하가 축적되면, 센싱 제어 신호(SENb)가 로우 레벨로 활성화된다.
활성화된 센싱 제어 신호(SENb)에 응답하여 제 2 NMOS 트랜지스터(N2)는 턴 오프되고, 제 3 NMOS 트랜지스터(N3)에 축적되었던 전하는 노드 b와 커플링된다. 따라서, 노드 b의 전압, 즉 센싱 출력 전압(SAID)은 센싱 제어 신호(SENb)가 비활성 상태일 때는 센싱 전압(SAI) 레벨을 유지하다가, 센싱 제어 신호(SENb)가 활성화되면 센싱 전압(SAI)보다 전압 강하된 레벨로서 제공될 수 있다. 전술한 대로, 낮아진 레벨은 셀 전압용 전압 레벨인 VPERI 레벨일 수 있다. 여기서는 센싱 전압(SAI) 및 센싱 출력 전압(SAID)의 레벨을 개념적으로 하이 레벨로 도시하고 있으나, 동일한 등전위를 갖는 것은 아니다. 또한, 센싱 전압(SAI)은 센싱 제어 신호(SENb)가 활성화되면서 급격하게 더 낮은 레벨(VPERI)로 천이되는 것을 알 수 있다.
그리하여, 활성화된 출력 제어 신호(ON)에 응답하여 레벨이 최종 조정된 센싱 출력 전압(SAID)을 리드 데이터로서 출력시킬 수 있다.
지금까지 센싱 전압(SAI)이 하이 레벨인 경우에 대해 자세히 설명하였다. 이는, 전압 측면에서, 고전압 도메인(domain)의 커런트 센싱부(110)의 출력 신호를 셀 전압 도메인인 래치부(150)에서 이용하고자 할 때는, 레벨 쉬프팅이 요구된다. 즉, 고전압 도메인의 하이 레벨과 셀 전압 도메인의 하이 레벨이 논리적으로는 하이 레벨이나 양측의 하이 레벨간에는 전위차가 발생되기 때문에 레벨 쉬프팅이 필요한 것이다. 이와 반면, 센싱 전압(SAI)이 로우 레벨인 경우는 고전압 도메인 및 셀 전압 도메인 모두 접지 전압 레벨이므로 레벨 쉬프팅은 상기 센싱 전압(SAI)이 하이 레벨인 경우에 비해 크게 중요하지 않다.
센싱 전압(SAI)이 로우 레벨인 경우(점선으로 도시)에도 유사한 원리로 간단히 설명할 수 있다.
즉, 전압 제어부(140)는 로우 레벨로 천이되고 있는 센싱 전압(SAI)을 비활성화된 센싱 제어 신호(SENb)에 응답하여 계속 전달하며, 소정 시간동안 제 3 NMOS 트랜지스터(N3)에 전하를 축적시킨다. 계속해서, 센싱 전압(SAI)이 로우 레벨로 도달하여 포화되는 시점(ⓐ)에 센싱 제어 신호(SENb)를 활성화시킨다.
활성화된 센싱 제어 신호(SENb)에 응답하여 제 2 NMOS 트랜지스터(N2)는 턴오프되고, 제 3 NMOS 트랜지스터(N3)에 축적되었던 전하는 노드 b와 커플링된다. 따라서, 센싱 출력 전압(SAID)은 로우 레벨로서 제공될 수 있다. 다만, 센싱 전압(SAI)이 로우 레벨인 경우에는 다운 쉬프팅(down shifting)되는 시간이나 기울기(slope)를 조정할 수 있다.
실질적인 레벨에 따른 센싱 전압(SAI) 및 센싱 출력 전압(SAID)의 관계는 도 4에 도시된 바와 같이, 서로 다른 전위 레벨을 갖는다.
센싱 전압(SAI)의 전달 초기 상황, 즉 센싱 제어 신호(SENb)가 비활성일 때는 커런트 센싱부(110)로부터 제공된 고전압(VPP) 레벨의 센싱 전압(SAI) 레벨을 유지하다가, 센싱 제어 신호(SENb)가 활성화되면 초기 센싱 전압(SAI)보다 낮아진 VPERI 레벨의 센싱 전압(SAI) 레벨이 제공된다. 연계하여 설명하면, 센싱 제어 신호(SENb)가 비활성일 때는 센싱 출력 전압(SAID)이 VPP 레벨이나 센싱 제어 신호(SENb)가 활성화되면 센싱 출력 전압(SAID)이 VPERI 레벨이 된다. 실질적으로 출력 제어 신호 쌍(도 3의 ON, ONb 참조)가 활성화되는 시점에는 VPERI 레벨의 센싱 출력 전압(SAID)을 이용할 수 있다.
한편, 점선으로 표시된 레벨(ⓑ)은 센싱 전압(SAI)이 로우 레벨인 경우를 나 타낸다. 이는 로우 레벨의 데이터가 포화되는(saturation)되는 시점에 커플링이 된 것을 개념적으로 나타내고 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 레벨 쉬프터 없이 스위칭 소자와 커플링 소자를 이용하여 고전압 레벨을 갖는 센싱 전압(SAI)을 전압 강하시켜 최종 레벨이 조정된 셀 전압용 레벨의 VPERI 레벨의 센싱 출력 전압(SAID)을 제공할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 상세한 회로도,
도 3은 도 1에 따른 반도체 집적 회로의 동작 전압을 나타내는 다이어그램, 및
도 4는 도 3의 센싱 전압 및 센싱 출력 전압의 관계를 보다 자세하게 나타낸 다이어그램이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 커런트 센싱부 120: 라이트 드라이버
130: 메모리 영역 140: 전압 제어부
150: 래치부

Claims (17)

  1. 가변 저항을 포함하는 메모리 셀 어레이;
    해당 셀에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부; 및
    센싱 제어 신호에 응답하여 상기 센싱 전압을 소정 시간 동안 수신 후 수신된 전압을 강하(regulating)하여 센싱 출력 전압을 제공하는 전압 제어부를 포함하는 비휘발성 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 센싱 제어 신호에 응답하여 상기 센싱 전압을 전달하는 스위칭 소자; 및
    상기 스위칭 소자와 연결되며, 상기 센싱 제어 신호에 응답하여 상기 센싱 전압에 상응하는 전하를 축적하는 커패시터를 포함하는 비휘발성 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 스위칭 소자는,
    상기 센싱 제어 신호가 비활성화되면 상기 센싱 전압을 전달하고,
    상기 센싱 제어 신호가 활성화되면 상기 센싱 전압을 차단하는 비휘발성 반도체 집적 회로.
  4. 제 2항에 있어서,
    상기 커패시터는,
    상기 센싱 제어 신호가 비활성화되면 전하 축적 소자로 동작하고,
    상기 센싱 제어 신호가 활성화되면 커플링 소자로 동작하여 상기 센싱 출력 전압의 노드와 커플링되어 상기 센싱 출력 전압을 소정 전압 강하시키는 비휘발성 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 전압 제어부는,
    상기 센싱 제어 신호가 비활성화되면 상기 센싱 출력 전압을 초기 수신된 상기 센싱 전압 레벨로 그대로 유지시키나, 상기 센싱 제어 신호가 활성화되면 상기 센싱 출력 전압을 초기 수신된 상기 센싱 전압 레벨보다 낮은 레벨로 출력시키는 비휘발성 반도체 집적 회로.
  6. 가변 저항을 포함하는 메모리 셀 어레이;
    해당 셀에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부;
    센싱 제어 신호의 비활성화 구간에는 제 1 레벨의 상기 센싱 전압을 수신하고, 상기 센싱 제어 신호의 활성화 구간에는 제 2 레벨의 센싱 출력 전압을 제공하는 전압 제어부; 및
    상기 센싱 출력 전압을 래치하는 래치 소자가 구비된 래치부를 포함하며,
    상기 래치 소자의 문턱 전압을 이용하여 상기 센싱 출력 전압을 상기 제 1 레벨보다 낮은 상기 제 2 레벨로 출력되도록 조정하는 비휘발성 반도체 집적 회로.
  7. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 센싱 제어 신호에 응답하여 상기 센싱 전압을 전달하는 스위칭 소자; 및
    상기 스위칭 소자와 연결되며, 상기 센싱 제어 신호에 응답하여 상기 센싱 전압에 상응하는 전하를 축적하는 커패시터를 포함하는 비휘발성 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 스위칭 소자는,
    상기 센싱 제어 신호가 비활성화되면 상기 센싱 전압을 전달하고,
    상기 센싱 제어 신호가 활성화되면 상기 센싱 전압을 차단하는 비휘발성 반도체 집적 회로.
  9. 제 7항에 있어서,
    상기 커패시터는,
    상기 센싱 제어 신호가 비활성화되면 전하 축적 소자로서 동작하고,
    상기 센싱 제어 신호가 활성화되면 커플링 소자로서 동작하여 상기 센싱 출력 전압의 노드와 커플링되어 상기 센싱 출력 전압을 소정 전압 강하시키는 비휘발성 반도체 집적 회로.
  10. 제 9항에 있어서,
    상기 전압 제어부는,
    상기 센싱 제어 신호가 비활성화되면 상기 센싱 출력 전압을 초기 수신된 상기 센싱 전압 레벨로 그대로 유지시키나, 상기 센싱 제어 신호가 활성화되면 상기 센싱 출력 전압을 초기 수신된 상기 센싱 전압 레벨보다 낮은 레벨로 출력시키는 비휘발성 반도체 집적 회로.
  11. 제 6항에 있어서,
    상기 센싱 제어 신호의 펄스 폭을 조정하여 상기 센싱 출력 전압의 레벨을 조정(tunning)하는 비휘발성 반도체 집적 회로.
  12. 제 7항에 있어서,
    상기 커패시터의 사이즈를 조정하여 상기 센싱 출력 전압의 전압 강하 속도를 조정(tunning)하는 비휘발성 반도체 집적 회로.
  13. 가변 저항을 포함하는 메모리 셀 어레이;
    해당 셀에 대응되는 상기 가변 저항에 따른 전류를 센싱 전압으로 변환하는 커런트 센싱부;
    센싱 제어 신호에 응답하여 상기 센싱 전압을 수신하여 센싱 출력 전압을 제공하는 전압 제어부; 및
    상기 센싱 출력 전압을 래치하여 출력 데이터로서 제공하는 래치부를 포함하며,
    상기 커런트 센싱부는 제 1 레벨의 상기 센싱 전압을 출력하고,
    상기 래치부는 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 센싱 출력 전압을 수신함으로써,
    상기 전압 제어부는 상기 센싱 제어 신호에 응답하여 상기 센싱 전압을 레벨 쉬프팅함으로써 상기 제 2 레벨의 상기 센싱 출력 전압을 제공하는 비휘발성 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 전압 제어부는,
    상기 센싱 제어 신호가 비활성화되면 상기 센싱 출력 전압을 상기 제 1 레벨 로 제공하나, 상기 센싱 제어 신호가 활성화되면 상기 센싱 출력 전압을 상기 제 2 레벨로 제공하는 비휘발성 반도체 집적 회로.
  15. 제 13항에 있어서,
    상기 전압 제어부는,
    상기 센싱 제어 신호에 응답하여 상기 센싱 전압을 전달하는 스위칭 소자; 및
    상기 스위칭 소자와 연결되며, 상기 센싱 제어 신호에 응답하여 상기 센싱 전압에 상응하는 전하를 축적하는 커패시터를 포함하는 비휘발성 반도체 집적 회로.
  16. 제 15항에 있어서,
    상기 스위칭 소자는,
    상기 센싱 제어 신호가 비활성화되면 상기 센싱 전압을 전달하고,
    상기 센싱 제어 신호가 활성화되면 상기 센싱 전압을 차단하는 비휘발성 반도체 집적 회로.
  17. 제 15항에 있어서,
    상기 커패시터는,
    상기 센싱 제어 신호가 비활성화되면 전하 축적 소자로서 동작하고,
    상기 센싱 제어 신호가 활성화되면 커플링 소자로서 동작하여 상기 센싱 출력 전압의 노드와 커플링되어 상기 센싱 출력 전압을 레벨 쉬프팅하는 비휘발성 반도체 집적 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8842602B2 (en) 2011-07-29 2014-09-23 Blackberry Limited Enhancement of in-device coexistence interference avoidance
TWI574520B (zh) * 2011-07-29 2017-03-11 黑莓有限公司 使用預定下行鏈路通道之增加型裝置內共存干擾迴避
US9060280B2 (en) * 2011-07-29 2015-06-16 Blackberry Limited Enhanced in-device coexistence interference avoidance using predetermined downlink channel
KR20140081027A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR102237735B1 (ko) 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
CN109473136B (zh) * 2018-12-24 2023-08-29 北京时代全芯存储技术股份有限公司 记忆体驱动装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414658A (en) 1990-12-11 1995-05-09 Nexcom Technology, Inc. Electrically erasable programmable read-only memory array
US20090296488A1 (en) 2008-05-28 2009-12-03 Hao Thai Nguyen High Speed Sense Amplifier Array and Method for Nonvolatile Memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6219273B1 (en) * 1998-03-02 2001-04-17 California Institute Of Technology Integrated semiconductor-magnetic random access memory system
US6891768B2 (en) * 2002-11-13 2005-05-10 Hewlett-Packard Development Company, L.P. Power-saving reading of magnetic memory devices
US6954392B2 (en) * 2003-03-28 2005-10-11 Micron Technology, Inc. Method for reducing power consumption when sensing a resistive memory
JP2007157317A (ja) 2005-11-30 2007-06-21 Samsung Electronics Co Ltd 相変化メモリ装置及びそれの読み出し方法
KR100819106B1 (ko) 2006-09-27 2008-04-02 삼성전자주식회사 상변화 메모리 장치에서의 라이트 동작방법
KR100790449B1 (ko) 2006-10-31 2008-01-02 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100882125B1 (ko) 2007-09-06 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
US8228714B2 (en) * 2008-09-09 2012-07-24 Qualcomm Incorporated Memory device for resistance-based memory applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414658A (en) 1990-12-11 1995-05-09 Nexcom Technology, Inc. Electrically erasable programmable read-only memory array
US20090296488A1 (en) 2008-05-28 2009-12-03 Hao Thai Nguyen High Speed Sense Amplifier Array and Method for Nonvolatile Memory

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