JP2007157317A - 相変化メモリ装置及びそれの読み出し方法 - Google Patents

Abstract

【課題】相変化メモリ装置及びそれの読み出し方法を提供する。
【解決手段】相変化メモリ装置は、メモリセル、昇圧回路、プリチャージ回路、バイアス回路、及びセンスアンプを含む。前記メモリセルは、相変化物質及びダイオードを含み、ビットラインに接続される。前記昇圧回路は電源電圧を用いて昇圧電圧を発生する。前記プリチャージ回路は、前記電源電圧を用いて前記ビットラインをプリチャージした後に、前記昇圧電圧を用いて前記ビットラインをプリチャージする。前記バイアス回路は前記昇圧電圧を用いて前記ビットラインに読み出し電流を提供する。前記センスアンプは、前記昇圧電圧を用いて前記ビットラインの電圧と基準電圧とを比較し、前記メモリセルに保持されたデータを読み出す。本発明に係る相変化メモリ装置によれば、プリチャージ動作の時に昇圧回路の負担を減らすことができ、センシング動作の時にセンシングマージンを十分に確保することができる。
【選択図】図４

Description

本発明は半導体メモリ装置に係り、さらに詳細には相変化メモリ装置及びそれの読み出し方法に関する。

半導体メモリ装置は、データを保持しておいて必要な時に取り出して読み出せる記憶装置である。半導体メモリ装置は、大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ ｍｅｍｏｒｙ）とに分けることができる。ＲＯＭは、電源が切れても保持されたデータが消滅しない不揮発性メモリである。ＲＯＭには、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）などがある。ＲＡＭは、電源が切れれば保持されたデータが消滅するいわゆる揮発性メモリである。ＲＡＭには、ダイナミックＲＡＭ（ＤＲＡＭ）とスタティックＲＡＭ（ＳＲＡＭ）などがある。

その他、ＤＲＡＭのキャパシタを不揮発性を有する物質で置き換えた半導体メモリ装置が登場している。強誘電体キャパシタを利用した強誘電体ＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ;ＦＲＡＭ）、ＴＭＲ（ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）膜を利用したマグネチックＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ;ＭＲＡＭ）、及びカルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ）を利用した相変化メモリ装置（ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などがある。特に、相変化メモリ装置は、温度変化による相変化（ｐｈａｓｅ ｃｈａｎｇｅ）、すなわち抵抗変化を利用した不揮発性メモリ装置である。相変化メモリ装置は、その製造過程が比較的簡単で、かつ低価格で大容量のメモリの実現が可能である。

図１は相変化メモリ装置のメモリセルを示す。図１を参照すれば、メモリセル１０は、記憶素子（ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ）１１と選択素子（ｓｅｌｅｃｔ ｅｌｅｍｅｎｔ）１２とを含む。記憶素子１１は、ビットラインＢＬと選択素子１２との間に接続されており、選択素子１２は記憶素子１１と接地との間に接続されている。

記憶素子１１は相変化物質ＧＳＴを含む。相変化物質ＧＳＴは、Ｇｅ−Ｓｂ−Ｔｅのように温度に応じて抵抗が変わる可変抵抗素子である。相変化物質ＧＳＴは、温度に応じて二つの安定した状態、すなわち結晶状態（ｃｒｙｓｔａｌ ｓｔａｔｅ）及び非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）のうちのいずれか一つを有する。相変化物質ＧＳＴは、ビットラインＢＬを通じて供給される電流によって結晶状態（ｃｒｙｓｔａｌ ｓｔａｔｅ）または非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）に変わる。相変化メモリ装置は、相変化物質ＧＳＴのこのような特性を利用してデータをプログラムする。

選択素子１２は、ＮＭＯＳトランジスタＮＴで構成されている。ＮＭＯＳトランジスタＮＴのゲートにはワードラインＷＬが接続されている。ワードラインＷＬに所定の電圧が印加されれば、ＮＭＯＳトランジスタＮＴはターンオンされる。ＮＭＯＳトランジスタＮＴがターンオンされれば、記憶素子１１にビットラインＢＬを通じて電流が供給される。図１において、記憶素子１１がビットラインＢＬと選択素子１２との間に接続されている。しかし、選択素子１２がビットラインＢＬと記憶素子１１との間に接続されても良い。

図２は相変化メモリ装置のさらに他のメモリセルを示す。図２を参照すれば、メモリセル２０は記憶素子２１と選択素子２２とを含む。記憶素子２１はビットラインＢＬと選択素子２２との間に接続されており、選択素子２２は記憶素子２１と接地との間に接続されている。記憶素子２１は図１の記憶素子１１と同様である。

選択素子２２はダイオードＤで構成されている。ダイオードＤのアノードには記憶素子２１が接続されており、カソードにはワードラインＷＬが接続されている。ダイオードＤのアノードとカソードとの間の電圧差がダイオードＤの閾値電圧より高くなれば、ダイオードＤはターンオンされる。ダイオードＤがターンオンされれば、記憶素子２１にビットラインＢＬを通じて電流が供給される。

図３は図１及び図２に示した相変化物質ＧＳＴの特性を説明するためのグラフである。図３において、参照番号１は相変化物質ＧＳＴが非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）になるための条件を示し、参照番号２は結晶状態（ｃｒｙｓｔａｌ ｓｔａｔｅ）になるための条件を示す。

図３を参照すれば、相変化物質ＧＳＴは、電流供給によってＴ１の間溶融温度（ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ;Ｔｍ）より高い温度で加熱された後に急速に冷却（ｑｕｅｎｃｈｉｎｇ）されると非晶質状態（Ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）になる。非晶質状態は、通常はリセット状態（ｒｅｓｅｔ ｓｔａｔｅ）とも呼ばれ、データ‘１’を保持する。これとは異なり、相変化物質は、結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ;Ｔｃ）より高く、かつ溶融温度Ｔｍより低い温度でＴ１より長いＴ２の間加熱された後、徐々に冷却されると結晶状態（ｃｒｙｓｔａｌ ｓｔａｔｅ）になる。結晶状態は、通常はセット状態（ｓｅｔ ｓｔａｔｅ）とも呼ばれ、データ‘０’を保持する。メモリセルは、相変化物質の非晶質量（ａｍｏｒｐｈｏｕｓ ｖｏｌｕｍｅ）によって抵抗（ｒｅｓｉｓｔａｎｃｅ）が変わる。メモリセルの抵抗は、非晶質状態である場合は高く、結晶状態である場合は低い。

図１乃至図３で説明したメモリセルを有する相変化メモリ装置は、読み出し動作の時に外部から電源電圧ＶＣＣが入力されてビットラインＢＬをプリチャージするか、ビットラインＢＬに読み出し電流を供給する。一般的に、相変化メモリ装置は、読み出し動作を実行するためにプリチャージ回路、バイアス回路、センスアンプを含む。プリチャージ回路は、電源電圧ＶＣＣを用いてビットラインＢＬをプリチャージする。バイアス回路は、電源電圧ＶＣＣを用いてビットラインＢＬに読み出し電流を供給する。センスアンプは、電源電圧ＶＣＣを用いてセンシングノードの電圧と基準電圧とを比較し、メモリセルに保持されたデータを読み出す。

しかし、相変化メモリ装置に提供される電源電圧ＶＣＣが一定の電圧（例えば、１．５Ｖ）以下に低くなり、読み出し動作の時にセンスアンプのセンシングマージンが減ってしまうという問題点がある。ここで、センシングマージンは、メモリセルがリセット状態の時とセット状態の時とにおけるセンシングノードの電圧差を意味する。例えば、電源電圧ＶＣＣが約１．５Ｖであると仮定すれば、メモリセル（図１参照）１０がリセット状態であればセンシングノードは約１．５Ｖを維持し、メモリセル１０がセット状態であれば、センシングノードは電源電圧ＶＣＣから接地レベルに低下する。これはメモリセル１０の選択素子１２がＮＭＯＳトランジスタＮＴの場合である。

しかし、メモリセル（図２参照）２０の選択素子２２がダイオードＤである場合に、メモリセル２０がリセット状態であればセンシングノードは約１．５Ｖを維持するが、メモリセル１０がセット状態であればセンシングノードはダイオードＤの閾値電圧である。このような理由によって、ダイオードＤを選択素子として用いる相変化メモリ装置のセンシングマージンは、ダイオードＤの閾値電圧の分だけ減少するようになる。製造工程などの理由により、ダイオードＤの閾値電圧が高くなれば、センシングマージンはさらに低下してしまう。

したがって、ダイオードＤを選択素子として用いる相変化メモリ装置は、ＮＭＯＳトランジスタＮＴを選択素子として用いる相変化メモリ装置と比較して、読み出し動作の時にダイオードＤの閾値電圧の分だけセンシングノードの電圧を高くすべきである。

本発明は上述した問題点を解決するために提案されたものであり、本発明の目的は、昇圧回路を具備して、センシングマージンを十分に確保することができる相変化メモリ装置及びそれの読み出し方法を提供することにある。

本発明の他の目的は、プリチャージ動作の時に昇圧回路の負担を減らし、かつセンシング動作の時にセンシングマージンを十分に確保することができる相変化メモリ装置及びそれの読み出し方法を提供することにある。

本発明に係る相変化メモリ装置は、メモリセル、昇圧回路、プリチャージ回路、バイアス回路、及びセンスアンプを含む。前記メモリセルは相変化物質及びダイオードを含み、ビットラインに接続されている。前記昇圧回路は電源電圧を用いて昇圧電圧を発生する。前記プリチャージ回路は、前記電源電圧を用いて前記ビットラインをプリチャージした後に、前記昇圧電圧を用いて前記ビットラインをプリチャージする。前記バイアス回路は前記昇圧電圧を用いて前記ビットラインに読み出し電流を提供する。前記センスアンプは、前記昇圧電圧を用いて前記ビットラインの電圧と基準電圧とを比較し、前記メモリセルに保持されたデータを読み出す。

実施形態において、前記プリチャージ回路は、前記電源電圧を用いて前記ビットラインをプリチャージする第１プリチャージ回路と、前記昇圧電圧を用いて前記ビットラインをプリチャージする第２プリチャージ回路とを含む。

本発明に係る相変化メモリ装置の読み出し方法では、メモリセルに接続されたビットラインをディスチャージする段階と、電源電圧を用いて前記ビットラインをプリチャージした後に、昇圧電圧を用いて前記ビットラインをプリチャージする段階と、前記昇圧電圧を用いて前記ビットラインに読み出し電流を提供する段階と、前記昇圧電圧を用いて前記ビットラインの電圧をセンシングし、前記メモリセルに保持されたデータを読み出す段階とを含む。

本発明に係る相変化メモリ装置の他の一面は、メモリセル、プリチャージ回路、バイアス回路、センスアンプ、及び昇圧回路を含む。前記メモリセルは、相変化物質及びダイオードを含み、ビットラインに接続されている。前記プリチャージ回路はプリチャージ電圧を用いて前記ビットラインをプリチャージする。前記バイアス回路は前記プリチャージ電圧より高い昇圧電圧を用いて前記ビットラインに読み出し電流を提供する。前記センスアンプは、前記昇圧電圧を用いて前記ビットラインの電圧と基準電圧とを比較し、前記メモリセルに保持されたデータを読み出す。そして昇圧回路電源電圧を用いて前記プリチャージ電圧または前記昇圧電圧を発生する。実施形態において、前記プリチャージ電圧は前記電源電圧または前記基準電圧である。

本発明に係る相変化メモリ装置読み出し方法の他の一面は、メモリセルに接続されたビットラインをディスチャージする段階と、プリチャージ電圧を用いて前記ビットラインをプリチャージする段階と、前記プリチャージ電圧より高い昇圧電圧を用いて前記ビットラインに読み出し電流を提供する段階と、前記昇圧電圧を用いて前記ビットラインの電圧をセンシングし、前記メモリセルに保持されたデータを読み出す段階とを含む。

本発明に係る相変化メモリ装置及びそれの読み出し方法によれば、プリチャージ動作の時に昇圧回路の負担を減らすことができ、且つセンシング動作の時にセンスアンプのセンシングマージンを十分に確保することができるため安定した読み出し動作を実行することができる。

以下、本発明が属する技術分野における通常の知識を持った者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の実施形態を添付図面を参照して説明する。

図４は本発明の実施形態に係る相変化メモリ装置を示すブロック図である。図４を参照すれば、相変化メモリ装置１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、ビットライン選択回路１３０、ディスチャージ回路１３５、１３６、クランピング回路１４０、プリチャージ回路１５０、バイアス回路１６０、センスアンプ１７０、制御ユニット１８０、及び昇圧回路２００を含む。

メモリセルアレイ１１０は、複数のメモリセルで構成されている。複数のメモリセルは、複数のワードラインＷＬ０〜ＷＬｎ及び複数のビットラインＢＬ０〜ＢＬｍに接続されている。それぞれのメモリセルは、記憶素子（ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ）と選択素子（ｓｅｌｅｃｔ ｅｌｅｍｅｎｔ）とを含んで構成されている。記憶素子は相変化物質ＧＳＴを含み、選択素子はダイオードＤを含んで構成されている。

ここで、ダイオードＤに代えてＮＭＯＳトランジスタ（図１参照）ＮＴが用いられても良い。一般的に、相変化メモリ装置１００は、メモリセルをリセット状態またはセット状態にプログラムするためにメモリセルにリセット電流またはセット電流を供給する。リセット電流は、セット電流より大きい電流値を有する。したがって、ＮＭＯＳトランジスタ（図１参照）１２を選択素子として用いる場合に、より効率的なリセットプログラムのために、ＮＭＯＳトランジスタＮＴの閾値電圧をセンスアンプ１７０で用いられるＭＯＳトランジスタの閾値電圧より小さくすることが望ましい。

アドレスデコーダ１２０は、外部から入力されたアドレスＡＤＤＲをデコーディングし、ワードライン及びビットラインを選択する。アドレスＡＤＤＲは、ワードラインＷＬ０〜ＷＬｎを選択するための行アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ;ＲＡ）と、ビットラインＢＬ０〜ＢＬｍを選択するための列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ;ＣＡ）とを含む。図４では、複数のワードラインＷＬ０〜ＷＬｎの中からワードラインＷＬ１が選択され、複数のビットラインＢＬ０〜ＢＬｍの中からビットラインＢＬｍが選択されたことを示す。ワードラインＷＬ１とビットラインＢＬｍによって一つのメモリセル１１１が選択される。

ビットライン選択回路１３０は、アドレスデコーダ１２０から提供される選択信号（Ｙｉ;ｉ＝０〜ｍ）に応答してビットラインを選択する。ビットライン選択回路１３０は、複数のＮＭＯＳトランジスタＹＴ０〜ＹＴｍを含む。複数のＮＭＯＳトランジスタＹＴ０〜ＹＴｍは、ビットラインＢＬ０〜ＢＬｍとデータラインＤＬとを接続している。例えば、選択信号Ｙｍがイネーブルされる時、ビットラインＢＬｍとデータラインＤＬとが互いに電気的に接続される。

第１ディスチャージ回路１３５は、データラインＤＬと接地端子との間に接続されており、データラインＤＬをディスチャージする。第２ディスチャージ回路１３６は、センシングノードＮＳＡと接地端子との間に接続されており、センシングノードＮＳＡをディスチャージする。図４を参照すれば、第１ディスチャージ回路１３５は、データラインＤＬと接地端子との間に電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）を形成するＮＭＯＳトランジスタＮｄｉｓで構成されており、ディスチャージ信号ＰＤＩＳに応答してデータラインＤＬをディスチャージする。同様に、第２ディスチャージ回路１３６は、ディスチャージ信号ＰＤＩＳに応答してセンシングノードＮＳＡをディスチャージする。ディスチャージ信号ＰＤＩＳは、制御ユニット１８０から提供される。

クランピング回路１４０は、読み出し動作の時にデータラインＤＬを所定の電圧レベルにクランピングする。これは、選択されたビットラインＢＬｍの電圧レベルが相変化物質ＧＳＴの閾値電圧を超過しないようにするためである。言い換えれば、相変化物質ＧＳＴの両端間の電圧が相変化物質ＧＳＴの閾値電圧を超過しないようにするためである。例えば、ダイオードＤの閾値電圧が０．５Ｖであり、相変化物質ＧＳＴの閾値電圧が１Ｖと仮定すれば、ビットラインＢＬｍの電圧は１．５Ｖより小さい値（例えば、約１Ｖ）にクランピングされる。

図４を参照すれば、クランピング回路１４０は、センシングノードＮＳＡとデータラインＤＬとの間に電流通路を形成するＮＭＯＳトランジスタＮｃｍｐで構成されており、クランプ信号ＣＬＭＰに応答してデータラインＤＬの電圧レベルをクランピングする。例えば、ＮＭＯＳトランジスタＮｃｍｐの閾値電圧が１Ｖであり、クランプ信号ＣＬＭＰが２Ｖと仮定すれば、データラインＤＬは約１Ｖにクランピングされる。この時、選択されたビットラインＢＬｍの電圧レベルも約１Ｖにクランピングされる。クランプ信号ＣＬＭＰは制御ユニット１８０から提供され、読み出し動作の時に一定のレベルの直流ＤＣ電圧値を有する。

プリチャージ回路１５０は、センシングノードＮＳＡを電源電圧ＶＣＣにプリチャージした後に、昇圧電圧ＶＳＡにプリチャージする。この時、選択されたビットラインＢＬｍは、クランピング電圧（例えば、１Ｖ）にプリチャージされる。図４を参照すれば、プリチャージ回路１５０は、第１及び第２プリチャージ回路１５１、１５２を含む。第１プリチャージ回路１５１は、第１プリチャージ信号ｎＰＣＨ１に応答してセンシングノードＮＳＡを電源電圧ＶＣＣにプリチャージし、第２プリチャージ回路１５２は、第２プリチャージ信号ｎＰＣＨ２に応答してセンシングノードＮＳＡを昇圧電圧ＶＳＡにプリチャージする。第１及び第２プリチャージ信号ｎＰＣＨ１、ｎＰＣＨ２は、制御ユニット１８０から提供される。

第１プリチャージ回路１５１は、第１電源端子とセンシングノードＮＳＡとの間に接続されており、第１電源端子を通じて電源電圧ＶＣＣが入力され、第１プリチャージ信号ｎＰＣＨ１に応答してセンシングノードＮＳＡを電源電圧ＶＣＣにプリチャージする。図４を参照すれば、第１プリチャージ回路１５１は、ＰＭＯＳトランジスタＰｐｒｅで構成されている。第１プリチャージ回路１５１のＰＭＯＳトランジスタＰｐｒｅは、第１プリチャージ信号ｎＰＣＨ１が入力されるゲート、電源電圧ＶＣＣが入力されるソース、センシングノードＮＳＡに接続されたドレイン、及び昇圧電圧ＶＳＡが入力されるバルク（図示しない）を有する。

第２プリチャージ回路１５２は、第２電源端子とセンシングノードＮＳＡとの間に接続されており、第２電源端子を通じて昇圧電圧ＶＳＡが入力され、第２プリチャージ信号ｎＰＣＨ２に応答してセンシングノードＮＳＡを昇圧電圧ＶＳＡにプリチャージする。図４を参照すれば、第２プリチャージ回路１５２は、ＰＭＯＳトランジスタＰｐｒｅで構成されている。第２プリチャージ回路１５２のＰＭＯＳトランジスタＰｐｒｅは、第２プリチャージ信号ｎＰＣＨ２が入力されるゲート、昇圧電圧ＶＳＡが入力されるソース、センシングノードＮＳＡに接続されたドレイン、及び昇圧電圧ＶＳＡが入力されるバルク（図示しない）を有する。

もし、プリチャージ回路１５０が昇圧電圧ＶＳＡのみを用いてプリチャージすると仮定すれば、昇圧回路２００は、バースト読み出し動作（ｂｕｒｓｔ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）の時に多数のビットラインＢＬをプリチャージしなければならないことから、多大な負担を有するようになる。また、プリチャージ動作の時にそれぞれのビットラインＢＬｍは大きいローディング（負荷）を有することから、昇圧回路２００はさらに多い負担を有するようになる。

プリチャージ回路１５０は、プリチャージ動作の時に昇圧回路２００のこのような負担を減らすため、二つの段階のプリチャージ動作を実行する。すなわち、第１プリチャージ動作の時には、プリチャージ回路１５０は、電源電圧ＶＣＣを使用して選択されたビットラインＢＬｍをプリチャージする。この時、第１プリチャージ回路１５１は、外部から提供される電源電圧ＶＣＣを用いてプリチャージ動作を実行する。次に、第２プリチャージ動作の時には、プリチャージ回路１５０は、昇圧電圧ＶＳＡを用いて、選択されたビットラインＢＬｍをプリチャージする。この時、第２プリチャージ回路１５２は、昇圧回路２００から提供される昇圧電圧ＶＳＡを用いてプリチャージ動作を実行する。

上述したように、プリチャージ回路１５０は、第２プリチャージ動作の時にセンシングノードＮＳＡを電源電圧ＶＣＣから昇圧電圧ＶＳＡにプリチャージする。昇圧回路２００は、第２プリチャージ動作の時だけにプリチャージ回路１５０に昇圧電圧ＶＳＡを提供する。したがって、本発明の望ましい実施形態の相変化メモリ装置１００は、プリチャージ動作の時における昇圧回路２００の負担を減らし、センシング動作の時にセンスアンプ１７０のセンシングマージンを十分に確保することができる。これは図５でより詳細に説明する。

バイアス回路１６０は、電源端子とセンシングノードＮＳＡとの間に接続されており、選択されたビットラインＢＬｍに読み出し電流（ｒｅａｄ ｃｕｒｒｅｎｔ）を供給する。図４を参照すれば、バイアス回路１６０には、電源端子を通じて昇圧電圧ＶＳＡが入力される。バイアス回路１６０は、直列接続された二つのＰＭＯＳトランジスタＰｂｉａｓ１、Ｐｂｉａｓ２で構成されうる。

第１ＰＭＯＳトランジスタＰｂｉａｓ１は、電源端子と第２ＰＭＯＳトランジスタＰｂｉａｓ２との間に接続されており、第１バイアス信号ＰＢＩＡＳによって制御される。第２ＰＭＯＳトランジスタＰｂｉａｓ２は、第１ＰＭＯＳトランジスタＰｂｉａｓ１とセンシングノードＮＳＡとの間に接続されており、第２バイアス信号ＢＩＡＳによって制御される。ここで、第２バイアス信号ＢＩＡＳは、制御ユニット１８０から提供され、読み出し動作の時に決められた直流ＤＣ電圧値を有する。バイアス回路１６０は、第１バイアス信号ＰＢＩＡＳがローレベル状態である時、選択されたビットラインＢＬｍに読み出し電流を供給する。

センスアンプ１７０は、読み出し動作の時にセンシングノードＮＳＡの電圧を基準電圧Ｖｒｅｆと比較し、比較結果値ＳＡＯを出力する。ここで、基準電圧Ｖｒｅｆは基準電圧発生回路（図示しない）から提供される。センスアンプ１７０は昇圧電圧ＶＳＡを用いてセンシング動作を実行する。センスアンプ１７０には、センシング動作の時に制御ユニット１８０から制御信号ｎＰＳＡ、ＰＭＵＸが入力される。センスアンプ１７０の構成及び動作は図６及び図７を参照して詳細に説明する。

制御ユニット１８０は、外部から提供されたコマンドＣＭＤに応答して、制御信号ＰＤＩＳ、ＣＬＭＰ、ＰＢＩＡＳ、ＢＩＡＳ、ｎＰＣＨ１、ｎＰＣＨ２、ｎＰＳＡ、ＰＭＵＸ、ＥＮ＿ＰＵＭＰを出力する。ここで、ポンプイネーブル信号ＥＮ＿ＰＵＭＰは、昇圧回路２００に提供される。制御ユニット１８０から出力される制御信号に対する説明は、図５及び図７を参照して詳細に説明する。

昇圧回路２００は、ポンプ回路２１０及び検出回路２２０を含む。ポンプ回路２１０は、電荷ポンピング（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）動作を通じて電源電圧ＶＣＣを昇圧する。検出回路２２０は、ポンプ回路２１０の出力ノードが昇圧電圧ＶＳＡに到逹したか否かを感知する。出力ノードが昇圧電圧ＶＳＡに到逹すれば、検出回路２２０はポンプ回路２１０をディセーブル（Ｄｉｓａｂｌｅ）する。一方、出力ノードが昇圧電圧ＶＳＡに到逹しなかったら、検出回路２２０はポンプ回路２１０をイネーブル（Ｅｎａｂｌｅ）する。昇圧電圧ＶＳＡは、バイアス回路１５０、プリチャージ回路１６０、及びセンスアンプ１７０などに提供される。

図５は図４に示した相変化メモリ装置１００の動作を説明するためのタイミング図である。図５を参照すれば、相変化メモリ装置１００の読み出し動作（Ｒｅａｄ Ｏｐｅｒａｔｉｏｎ）は、ディスチャージ区間（"Ｄｉｓｃｈａｒｇｅ"）Ｔ０、第１プリチャージ区間（"Ｐｒｅｃｈａｒｇｅ１"）Ｔ１（ａ）、第２プリチャージ区間（"Ｐｒｅｃｈａｒｇｅ２"）Ｔ１（ｂ）、センシング区間（"Ｓｅｎｓｉｎｇ"）Ｔ２、及びディスチャージ区間（"Ｄｉｓｃｈａｒｇｅ"）Ｔ３に分けられる。説明の便宜のために、メモリセル１１１に対する読み出し動作を説明する。

ディスチャージ区間Ｔ０において、データラインＤＬ及びセンシングノードＮＳＡは接地レベルにディスチャージされる。図５を参照すれば、選択信号Ｙｍがローレベル状態にあるので、ビットラインＢＬｍとデータラインＤＬは電気的に遮断（ｄｉｓｃｏｎｎｅｃｔ）される。そして、ディスチャージ信号ＰＤＩＳはハイレベルなので、データラインＤＬ及びセンシングノードＮＳＡは接地レベルにディスチャージされる。また、第１バイアス信号ＰＢＩＡＳはハイレベルなので、バイアス回路１６０の第１ＰＭＯＳトランジスタＰｂｉａｓ１はターンオフ状態を維持する。図５において、ビットラインＢＬｍが接地レベルにある理由は、ビットラインＢＬｍ上に設けられているビットラインディスチャージ回路（図示しない）によってビットラインＢＬｍがディスチャージされるからである。

第１プリチャージ区間Ｔ１（ａ）において、センシングノードＮＳＡは電源電圧ＶＣＣにプリチャージされ、ビットラインＢＬｍはクランピング電圧（例えば、１Ｖ）に向けて上昇する。図５を参照すれば、選択信号Ｙｍはハイレベルになり、ディスチャージ信号ＰＤＩＳはローレベルになり、第１プリチャージ信号ｎＰＣＨ１はローレベルになる。選択信号Ｙｍがハイレベルになれば、ビットラインＢＬｍとデータラインＤＬは電気的に接続される。ディスチャージ信号ＰＤＩＳがローレベルになれば、ディスチャージ回路１３５、１３６のＮＭＯＳトランジスタＮｄｉｓはターンオフされる。第１プリチャージ信号ｎＰＣＨ１がローレベルになれば、センシングノードＮＳＡは電源電圧ＶＣＣにプリチャージされる。センシングノードＮＳＡが電源電圧ＶＣＣにプリチャージされれば、ビットラインＢＬｍはクランピング電圧１Ｖに向けて上昇する。

第２プリチャージ区間Ｔ１（ｂ）において、第２プリチャージ信号ｎＰＣＨ２はローレベルになる。第２プリチャージ信号ｎＰＣＨ２がローレベルになれば、センシングノードＮＳＡは昇圧電圧ＶＳＡにプリチャージされる。センシングノードＮＳＡが昇圧電圧ＶＳＡにプリチャージされれば、ビットラインＢＬｍはクランピング電圧１Ｖまで上昇する。

センシング区間Ｔ２において、ワードラインＷＬ１はローレベルになる。ワードラインＷＬ１がローレベルになれば、メモリセル１１１の状態に応じてセンシングノードＮＳＡの電圧レベルが変わる。また、センシング区間Ｔ２において、第１バイアス信号ＰＢＩＡＳはローレベルになる。第１バイアス信号ＰＢＩＡＳがローレベルになれば、読み出し電流がバイアス回路１６０を通じてメモリセル１１１に提供される。

メモリセル１１１がリセット状態またはデータ‘１’を保持していれば、センシングノードＮＳＡの電圧レベルは昇圧電圧ＶＳＡを維持する。センシングノードＮＳＡが昇圧電圧ＶＳＡを維持する理由は、バイアス回路１６０を通じて読み出し電流が供給されるからである。メモリセル１１１がセット状態またはデータ'０'を保持していれば、センシングノードＮＳＡの電圧レベルは昇圧電圧ＶＳＡから１Ｖに低下する。ここで、センシングノードＮＳＡの電圧レベルは、ダイオードＤの閾値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）のために接地レベルＧＮＤまでは低下せず、１Ｖまで低下する。Ｔ２区間ではセンスアンプ１７０のセンシング動作が実行される。センスアンプ１７０のセンシング動作は図６及び図７を参照して詳細に説明する。

ディスチャージ区間Ｔ３において、ワードラインＷＬ１はハイレベルになり、選択信号Ｙｍはローレベルになり、ディスチャージ信号ＰＤＩＳはハイレベルになる。選択信号Ｙｍがローレベルになれば、ビットラインＢＬｍとデータラインＤＬは電気的に遮断（ｄｉｓｃｏｎｎｅｃｔ）される。ディスチャージ信号ＰＤＩＳがハイレベルになれば、センシングノードＮＳＡは接地レベルになる。

従来の相変化メモリ装置によれば、センシングノードＮＳＡのセンシングマージンはＶＣＣ−１Ｖに過ぎない。電源電圧ＶＣＣが１．５Ｖ以下に低くなれば、センシングマージンは０．５Ｖ以下に低くなる。これは相変化メモリ装置の読み出し動作特性を低下させる主原因になっている。しかし、図５に示したように本発明の望ましい実施形態の相変化メモリ装置１００によれば、センシングノードＮＳＡのセンシングマージンはＶＳＡ−１Ｖなので、十分なセンシングマージンを確保することができ、安定した読み出し動作を実行することができる。

また、本発明の望ましい実施形態の相変化メモリ装置１００によれば、電源電圧ＶＣＣと昇圧電圧ＶＳＡとを用いて２回のプリチャージ動作を実行しているため、プリチャージ動作の時に昇圧回路２００の負担が大きく減る。

図６は図４に示したセンスアンプを示す回路図である。センスアンプ１７０は、センシングノードＮＳＡの電圧を基準電圧Ｖｒｅｆと比較し、センシング結果値ＳＡＯを出力する。センスアンプ１７０に昇圧電圧ＶＳＡが提供され、制御信号ｎＰＳＡ、ＰＭＵＸに応答してセンシング動作を実行する。図６を参照すれば、センスアンプ１７０は、センシング部３１０、ラッチ部３２０、及びダミーラッチ部３３０を含む。

センシング部３１０は、複数のＰＭＯＳトランジスタＰ１〜Ｐ３及び複数のＮＭＯＳトランジスタＮ１〜Ｎ５を含む。センシング部３１０は、差動増幅器（Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）３１１と等化器（Ｅｑｕａｌｉｚｅｒ）３１２とを含む。差動増幅器３１１に昇圧電圧ＶＳＡが提供され、センシングノードＮＳＡの電圧と基準電圧Ｖｒｅｆとの間の差を感知増幅する。等化器３１２は、制御信号ｎＰＳＡに応答して差動増幅器３１１の出力ノードＮａ、Ｎｂを等化する。

差動増幅器３１１は、第１乃至第２ＮＭＯＳトランジスタＮ１、Ｎ２及び第１乃至第３ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３で構成されている。第１ＮＭＯＳトランジスタＮ１は、センシングノードＮＳＡの電圧に応答して第１ノードＮａと接地との間に電流通路を形成する。第２ＮＭＯＳトランジスタＮ２は、基準電圧Ｖｒｅｆに応答して、第２ノードＮｂと接地との間に電流通路を形成する。第１ＰＭＯＳトランジスタＰ１は、第２ノードＮｂの電圧に応答して第３ノードＮｃと第１ノードＮａとの間に電流通路を形成する。第２ＰＭＯＳトランジスタＰ２は、第１ノードＮａの電圧に応答して第３ノードＮｃと第２ノードＮｂとの間に電流通路を形成する。第３ＰＭＯＳトランジスタＰ３は、制御信号ｎＰＳＡに応答して電源端子と第３ノードＮｃとの間に電流通路を形成する。第３ＰＭＯＳトランジスタＰ３に電源端子を通じて昇圧電圧ＶＳＡが提供される。

等化器３１２は、第３乃至第５ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５で構成されている。第３ＮＭＯＳトランジスタＮ３は、第１ノードＮａと接地との間に接続されている。第４ＮＭＯＳトランジスタＮ４は、第２ノードＮｂと接地との間に接続されている。第５ＮＭＯＳトランジスタＮ５は、第１ノードＮａと第２ノードＮｂとの間に接続されている。第３乃至第５ＮＭＯＳトランジスタＮ３〜Ｎ５は、制御信号ｎＰＳＡに応答して同時にオンまたはオフされる。

ラッチ部３２０は、センシングブ３１０の第１ノードＮａに接続されており、制御信号ＰＭＵＸに応答してセンシング結果ＳＡＯを出力する。ラッチ部３２０は、反転回路３２１及びラッチ回路３２２を含む。反転回路３２１は、第１ノードＮａと第４ノードＮｄとの間に接続されており、制御信号ＰＭＵＸに応答して動作する。反転回路３２１は、第６及び第７ＰＭＯＳトランジスタＰ６、Ｐ７、第６及び第７ＮＭＯＳトランジスタＮ６、Ｎ７、第１インバーターＩＮ１を含む。制御信号ＰＭＵＸがハイレベルである時、反転回路３２１は第１ノードＮａの電圧レベルを反転する。ラッチ回路３２２は第２及び第３インバータＩＮ２、ＩＮ３を含む。

ダミーラッチ部３３０は、センシングブ３１０の第２ノードＮｂに接続されている。ダミーラッチ部３３０は、第８ＰＭＯＳトランジスタＰ８と第８ＮＭＯＳトランジスタＮ８とを含む。第８ＰＭＯＳトランジスタＰ８のソースとドレインは互いに接続されており、ゲートは第２ノードＮｂに接続されている。第８ＰＭＯＳトランジスタＰ８にはソース端子を通じて電源電圧ＶＣＣが提供される。第８ＮＭＯＳトランジスタＮ８のソースとドレインは互いに接続されており、ゲートは第２ノードＮｂに接続されている。第８ＮＭＯＳトランジスタＮ８のソース端子は接地端子に接続されている。ここで、第８ＰＭＯＳトランジスタＰ８のドレインと第８ＮＭＯＳトランジスタＮ８のドレインは互いに遮断（ｄｉｓｃｏｎｎｅｃｔ）されていることに注目しなければならない。ダミーラッチ部３３０は、第１ノードＮａから見える負荷と第２ノードＮｂから見える負荷とを同一にするために設けられる。

図７は図６に示したセンスアンプの動作を説明するためのタイミング図である。図７では、図５のセンシング区間Ｔ２でのセンスアンプ１７０の動作がより詳細に説明される。図７における（ａ）のセンシングノードＮＳＡの電圧レベルは、図５における（ｉ）のセンシングノードＮＳＡの電圧レベルと同一である。

第２プリチャージ区間Ｔ１（ｂ）において、第１制御信号ｎＰＳＡは昇圧電圧ＶＳＡ状態であり、第２制御信号ＰＭＵＸはローレベル状態にある。第１制御信号ｎＰＳＡが昇圧電圧ＶＳＡなので、第１及び第２ノードＮａ、Ｎｂは接地レベル状態にある。

第１センシング区間Ｔ２（ａ）において、センシングノードＮＳＡの電圧レベルはメモリセル１１１の状態によって変わる。センシングノードＮＳＡは、メモリセル１１１がリセット状態であれば昇圧電圧ＶＳＡを維持し、メモリセル１１１がセット状態であれば、１Ｖに低下する。

第２センシング区間Ｔ２（ｂ）において、第１制御信号ｎＰＳＡが接地電圧ＧＮＤになる。図６を参照すれば、第３ＰＭＯＳトランジスタＰ３はターンオンされ、第３乃至第５ＮＭＯＳトランジスタＮ３〜Ｎ５はターンオフされる。この時、センシング部３１０は、センシングノードＮＳＡの電圧と基準電圧Ｖｒｅｆとの差を比較してセンシング動作を実行する。センシングノードＮＳＡの電圧が基準電圧Ｖｒｅｆより高ければ、第１ノードＮａは接地電圧になる。センシングノードＮＳＡの電圧が基準電圧Ｖｒｅｆより低ければ、第１ノードＮａは昇圧電圧ＶＳＡになる。すなわち、メモリセル１１１がリセット状態であれば、第１ノードＮａは接地電圧になり、セット状態であれば、第１ノードＮａは昇圧電圧ＶＳＡになる。

第３センシング区間Ｔ２（ｃ）において、第２制御信号ＰＭＵＸはイネーブルされる。第２制御信号ＰＭＵＸがハイレベルになれば、ラッチ部３２０は、第１ノードＮａの電圧レベルを反転し、その結果ＳＡＯを出力する。図７を参照すれば、センスアンプ１７０の出力ノードＳＡＯは、第２センシング区間Ｔ２（ｂ）まで以前の状態（ｐｒｅｖｉｏｕｓ ｓｔａｔｅ）にある。第３センシング区間Ｔ２（ｃ）において、センスアンプ１７０の出力ノードは、制御信号ＰＭＵＸに応答して電源電圧ＶＣＣまたは接地電圧ＧＮＤになる。すなわち、第１ノードＮａが昇圧電圧ＶＳＡレベルであれば、出力電圧ＳＡＯは接地電圧ＧＮＤになる。第１ノードＮａが接地電圧ＧＮＤレベルであれば、出力電圧ＳＡＯは電源電圧ＶＣＣになる。

ディスチャージ区間Ｔ３において、第１制御信号ｎＰＳＡは昇圧電圧ＶＳＡになり、第２制御信号ＰＭＵＸは接地電圧になる。図６を参照すれば、センシング部３１０の第３ＰＭＯＳトランジスタＰ３はターンオフされ、第３乃至第５ＮＭＯＳトランジスタＮ３〜Ｎ５はターンオンされる。この時、第１及び第２ノードＮａ、Ｎｂは接地電圧ＧＮＤになる。この時、ラッチ回路３２２は出力ノードの電圧レベルをラッチする。

図８は本発明に係る相変化メモリ装置の第２実施形態を示すブロック図である。図８を参照すれば、相変化メモリ装置４００は、メモリセルアレイ４１０、アドレスデコーダ４２０、ビットライン選択回路４３０、ディスチャージ回路４３５、４３６、クランピング回路４４０、プリチャージ回路４５０、バイアス回路４６０、センスアンプ４７０、制御ユニット４８０、及び昇圧回路５００を含む。図８に示した相変化メモリ装置４００は、プリチャージ回路４５０以外の構成は図４に示した構成と同一の動作原理を有する。

プリチャージ回路４５０は、センスアンプ４７０のセンシング動作の前に、センシングノードＮＳＡをプリチャージ電圧ＶＰＲＥにプリチャージする。この時、選択されたビットラインＢＬｍは、クランピング電圧（例えば、１Ｖ）にプリチャージされる。プリチャージ回路４５０は、電源端子とセンシングノードＮＳＡとの間に接続されており、電源端子を通じてプリチャージ電圧ＶＰＲＥが提供され、プリチャージ信号ｎＰＣＨに応答してセンシングノードＮＳＡをプリチャージ電圧ＶＰＲＥにプリチャージする。プリチャージ信号ｎＰＣＨは制御ユニット４８０から提供される。

図８を参照すれば、プリチャージ回路４５０は、ＰＭＯＳトランジスタＰｐｒｅで構成されている。ＰＭＯＳトランジスタＰｐｒｅは、プリチャージ信号ｎＰＣＨが入力されるゲート、プリチャージ電圧ＶＰＲＥが提供されるソース、センシングノードＮＳＡに接続されたドレイン、及び昇圧電圧ＶＳＡが提供されるバルク（図示しない）を有する。

プリチャージ電圧ＶＰＲＥは昇圧回路５００で生成される。プリチャージ電圧ＶＰＲＥは、バイアス回路４６０及びセンスアンプ４７０に提供される昇圧電圧ＶＳＡと独立して生成され、昇圧電圧ＶＳＡより低い電圧値を有する。プリチャージ電圧ＶＰＲＥを昇圧電圧ＶＳＡより低くする理由は昇圧回路５００の負担を減らすためである。

ここで、プリチャージ回路４５０が昇圧電圧ＶＳＡを用いてプリチャージすると仮定すれば、昇圧回路５００は、ビットラインＢＬをプリチャージするための昇圧電圧ＶＳＡを生成しなければならない。しかし、ビットラインＢＬは大きいローディング（ｌｏａｄｉｎｇ）を有しているため、プリチャージ動作の時に昇圧回路５００が昇圧電圧ＶＳＡを生成しようとすると、大きな負担を有するようになる。

プリチャージ回路４５０は、プリチャージ動作の時に昇圧回路５００のこのような負担を減らすため、昇圧電圧ＶＳＡに代えてプリチャージ電圧ＶＰＲＥを用いて、選択されたビットラインＢＬｍをプリチャージする。ここで、プリチャージ回路４５０は、例えば、外部から提供される電源電圧ＶＣＣをプリチャージ電圧ＶＰＲＥとして用いてもよいし、センスアンプ４７０に提供される基準電圧Ｖｒｅｆをプリチャージ電圧ＶＰＲＥとして用いてもよい。

プリチャージ電圧ＶＰＲＥを昇圧電圧ＶＳＡより低く設定する場合、センシング動作の時にセンシングノードＮＳＡの電圧レベルが従来と異なることになる。すなわち、メモリセル４１１がリセット状態であれば、センシングノードＮＳＡはプリチャージ電圧ＶＰＲＥから昇圧電圧ＶＳＡに上昇する。そして、メモリセル４１１がセット状態であれば、センシングノードＮＳＡはプリチャージ電圧ＶＰＲＥから１Ｖに低下する。これはプリチャージ動作の時に昇圧回路５００の負担を減らし、かつセンシング動作の時にセンシングマージンを十分に確保することができることを意味する。これは図９でより詳細に説明する。

図９は図８に示した相変化メモリ装置４００の動作を説明するためのタイミング図である。図９を参照すれば、相変化メモリ装置４００の読み出し動作（Ｒｅａｄ Ｏｐｅｒａｔｉｏｎ）は、ディスチャージ区間Ｔ０、プリチャージ区間Ｔ１、センシング区間Ｔ２、及びディスチャージ区間Ｔ３に分けられる。ここで、ディスチャージ区間Ｔ０、Ｔ３は図５の説明と同様である。

プリチャージ区間Ｔ１において、センシングノードＮＳＡはプリチャージ電圧ＶＰＲＥにプリチャージされ、ビットラインＢＬｍはクランピング電圧１Ｖにプリチャージされる。図９を参照すれば、選択信号Ｙｍはハイレベルになり、ディスチャージ信号ＰＤＩＳはローレベルになり、プリチャージ信号ｎＰＣＨはローレベルになる。選択信号Ｙｍがハイレベルになれば、ビットラインＢＬｍとデータラインＤＬは電気的に接続される。ディスチャージ信号ＰＤＩＳがローレベルになれば、ディスチャージ回路４３５、４３６のＮＭＯＳトランジスタＮｄｉｓはターンオフされる。プリチャージ信号ｎＰＣＨがローレベルになれば、センシングノードＮＳＡはプリチャージ電圧ＶＰＲＥにプリチャージされる。センシングノードＮＳＡがプリチャージ電圧ＶＰＲＥにプリチャージされれば、ビットラインＢＬｍはクランピング電圧１Ｖまで上昇する。

センシング区間Ｔ２において、ワードラインＷＬ１はローレベルになる。ワードラインＷＬ１がローレベルになれば、メモリセル１１１の状態に応じてセンシングノードＮＳＡの電圧レベルが変わる。また、センシング区間Ｔ２において、第１バイアス信号ＰＢＩＡＳはローレベルになる。第１バイアス信号ＰＢＩＡＳがローレベルになれば、読み出し電流がバイアス回路４６０を通じてメモリセル４１１に提供される。

メモリセル４１１がリセット状態またはデータ'１'を保持していれば、センシングノードＮＳＡの電圧レベルはプリチャージ電圧ＶＰＲＥから昇圧電圧ＶＳＡに上昇する。センシングノードＮＳＡが昇圧電圧ＶＳＡに上昇する理由は、バイアス回路４６０を通じて読み出し電流が供給されるからである。メモリセル４１１がセット状態またはデータ‘０’を保持していれば、センシングノードＮＳＡの電圧レベルはプリチャージ電圧ＶＰＲＥから１Ｖに低下する。ここで、センシングノードＮＳＡの電圧レベルは、ダイオードＤの閾値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）のために接地レベルＧＮＤまでは低下せず、１Ｖまで低下する。Ｔ２区間では、センスアンプ４７０のセンシング動作が実行される。

図１０は図８に示したセンスアンプの動作を示すタイミング図である。第１センシング区間Ｔ２（ａ）において、センシングノードＮＳＡの電圧レベルはメモリセル４１１の状態に応じて変わる。センシングノードＮＳＡは、メモリセル４１１がリセット状態であれば昇圧電圧ＶＳＡに上昇し、メモリセル４１１がセット状態であれば１Ｖに低下する。その他センシング動作は図７に説明と同様である。

従来の相変化メモリ装置によれば、センシングノードＮＳＡのセンシングマージンはＶＣＣ−１Ｖに過ぎない。電源電圧ＶＣＣが１．５Ｖ以下に低くなれば、センシングマージンは０．５Ｖ以下に低くなる。これは相変化メモリ装置の読み出し動作特性を低下させる主原因になっている。しかし、図９に示したように本発明に係る相変化メモリ装置４００によれば、センシングノードＮＳＡのセンシングマージンはＶＳＡ−１Ｖなので、十分なセンシングマージンを確保することができ、安定した読み出し動作を実行することができる。

また、本発明の望ましい実施形態の相変化メモリ装置４００によれば、昇圧電圧ＶＳＡより低いプリチャージ電圧ＶＰＲＥを用いてビットラインをプリチャージすることから、プリチャージ動作の時に昇圧回路５００の負担を大きく減らすことができる。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度において様々な変形が可能である。したがって、本発明の範囲は、上述した実施形態に限定されるものではなく、特許請求の範囲、更には、この発明の特許請求の範囲と均等なものなどによって決められなければならない。

相変化メモリ装置のメモリセルを示す図である。 相変化メモリ装置のさらに他のメモリセルを示す図である。 相変化物質の特性を説明するためのグラフである。 本発明に係る相変化メモリ装置の第１実施形態を示すブロック図である。 図４に示した相変化メモリ装置の動作を説明するためのタイミング図である。 図４に示したセンスアンプを示す回路図である。 図６に示したセンスアンプの動作を説明するためのタイミング図である。 本発明に係る相変化メモリ装置の第２実施形態を示すブロック図である。 図８に示した相変化メモリ装置の動作を説明するためのタイミング図である。 図８に示したセンスアンプの動作を説明するためのタイミング図である。

符号の説明

１００，４００ 相変化メモリ装置
１１０，４１０ メモリセルアレイ
１２０，４２０ アドレスデコーダ
１３０，４３０ ビットライン選択回路
１３５，１３６，４３５，４３６ ディスチャージ回路
１４０，４４０ クランピング回路
１５０，４５０ バイアス回路
１６０，４６０ プリチャージ回路
１７０，４７０ センスアンプ
１８０，４８０ 制御ユニット
２００，５００ 昇圧回路

Claims (22)

1. ビットラインに接続されたメモリセルと、
   電源電圧を用いて昇圧電圧を発生する昇圧回路と、
   前記電源電圧を用いて前記ビットラインをプリチャージした後に、前記昇圧電圧を用いて前記ビットラインをプリチャージするプリチャージ回路と、
   前記昇圧電圧を用いて前記ビットラインに読み出し電流を提供するバイアス回路と、
   前記昇圧電圧を用いて前記ビットラインの電圧レベルをセンシングするセンスアンプとを含むことを特徴とする相変化メモリ装置。
2. 前記メモリセルは、
   相変化物質を有する記憶素子と、
   前記メモリセルを選択するための選択素子とを含み、
   前記選択素子は前記記憶素子とワードラインとの間に接続されるダイオードであることを特徴とする請求項１に記載の相変化メモリ装置。
3. 前記昇圧回路は、
   前記電源電圧を昇圧するポンプ回路と、
   前記ポンプ回路の出力電圧のレベルを検出して前記ポンプ回路の昇圧動作を制御する検出回路とを含むことを特徴とする請求項１に記載の相変化メモリ装置。
4. 前記プリチャージ回路は、
   前記電源電圧を用いて前記ビットラインをプリチャージする第１プリチャージ回路と、
   前記昇圧電圧を用いて前記ビットラインをプリチャージする第２プリチャージ回路とを含むことを特徴とする請求項１に記載の相変化メモリ装置。
5. 前記センスアンプは、前記ビットラインの電圧を基準電圧と比較し、前記メモリセルに保持されたデータを読み出すことを特徴とする請求項１に記載の相変化メモリ装置。
6. 前記ビットラインとセンシングノードとの間に接続されており、前記ビットラインの電圧をクランピングするクランピング回路をさらに含み、
   前記センシングノードに前記プリチャージ回路及び前記バイアス回路が接続されていることを特徴とする請求項１に記載の相変化メモリ装置。
7. 前記プリチャージ回路は、
   第１電源端子と前記センシングノードとの間に接続されており、前記第１電源端子を通じて前記電源電圧が提供され、第１プリチャージ信号に応答して前記センシングノードを前記電源電圧にプリチャージする第１プリチャージ回路と、
   第２電源端子と前記センシングノードとの間に接続されており、前記第２電源端子を通じて前記昇圧電圧が提供され、第２プリチャージ信号に応答して前記センシングノードを前記昇圧電圧にプリチャージする第２プリチャージ回路とを含むことを特徴とする請求項６に記載の相変化メモリ装置。
8. 前記第１プリチャージ回路は、前記第１電源端子と前記センシングノードとの間に接続されており、前記第１プリチャージ信号によって制御されるＰＭＯＳトランジスタであり、
   前記第２プリチャージ回路は、前記第２電源端子と前記センシングノードとの間に接続されており、前記第２プリチャージ信号によって制御されるＰＭＯＳトランジスタであることを特徴とする請求項７に記載の相変化メモリ装置。
9. 相変化メモリ装置の読み出し方法において、
   メモリセルに接続されたビットラインをディスチャージする段階と、
   電源電圧を用いて前記ビットラインをプリチャージした後に、昇圧電圧を用いて前記ビットラインをプリチャージする段階と、
   前記昇圧電圧を用いて前記ビットラインに読み出し電流を提供する段階と、
   前記昇圧電圧を用いて前記ビットラインの電圧をセンシングし、前記メモリセルに保持されたデータを読み出す段階とを含むことを特徴とする読み出し方法。
10. 前記メモリセルは、
    相変化物質を有する記憶素子と、
    前記メモリセルを選択するための選択素子とを含み、
    前記選択素子は前記記憶素子とワードラインとの間に接続されるダイオードであることを特徴とする請求項９に記載の読み出し方法。
11. ビットラインに接続されたメモリセルと、
    プリチャージ電圧を用いて前記ビットラインをプリチャージするプリチャージ回路と、
    前記プリチャージ電圧より高い昇圧電圧を用いて前記ビットラインに読み出し電流を提供するバイアス回路と、
    前記昇圧電圧を用いて前記ビットラインの電圧レベルをセンシングするセンスアンプと、
    電源電圧を用いて前記プリチャージ電圧または前記昇圧電圧を発生する昇圧回路とを含むことを特徴とする相変化メモリ装置。
12. 前記メモリセルは、
    相変化物質を有する記憶素子と、
    前記メモリセルを選択するための選択素子とを含み、
    前記選択素子は前記記憶素子とワードラインとの間に接続されたダイオードであることを特徴とする請求項１１に記載の相変化メモリ装置。
13. 前記プリチャージ電圧は前記電源電圧であることを特徴とする請求項１１に記載の相変化メモリ装置。
14. 前記センスアンプは、前記ビットラインの電圧を基準電圧と比較し、前記メモリセルに保持されたデータを読み出すことを特徴とする請求項１１に記載の相変化メモリ装置。
15. 前記プリチャージ電圧は前記基準電圧であることを特徴とする請求項１４に記載の相変化メモリ装置。
16. 前記ビットラインとセンシングノードとの間に接続されており、前記ビットラインの電圧をクランピングするクランピング回路をさらに含み、
    前記センシングノードには前記プリチャージ回路及び前記バイアス回路が接続されることを特徴とする請求項１１に記載の相変化メモリ装置。
17. 前記プリチャージ回路は電源端子と前記センシングノードとの間に接続されており、前記電源端子を通じて前記プリチャージ電圧が提供され、プリチャージ動作の時に前記センシングノードを前記プリチャージ電圧にプリチャージすることを特徴とする請求項１６に記載の相変化メモリ装置。
18. 前記プリチャージ回路は、前記電源端子に接続されたソース、前記センシングノードに接続されたドレイン、プリチャージ信号が入力されるゲート、及び前記昇圧電圧が提供されるバルクを有するＰＭＯＳトランジスタであることを特徴とする請求項１７に記載の相変化メモリ装置。
19. 相変化メモリ装置の読み出し方法において、
    メモリセルに接続されたビットラインをディスチャージする段階と、
    プリチャージ電圧を用いて前記ビットラインをプリチャージする段階と、
    前記プリチャージ電圧より高い昇圧電圧を用いて前記ビットラインに読み出し電流を提供する段階と、
    前記昇圧電圧を用いて前記ビットラインの電圧をセンシングし、前記メモリセルに保持されたデータを読み出す段階とを含むことを特徴とする読み出し方法。
20. 前記メモリセルは、
    相変化物質を有する記憶素子と、
    前記記憶素子とワードラインとの間に接続されたダイオードを含むことを特徴とする請求項１９に記載の読み出し方法。
21. 前記プリチャージ段階において、前記ビットラインは前記ダイオードの閾値電圧にクランピングされることを特徴とする請求項２０に記載の読み出し方法。
22. 前記プリチャージ電圧は電源電圧であることを特徴とする請求項１９に記載の読み出し方法。

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