KR100707305B1 - 상 변화 메모리 장치 및 그것의 읽기 방법 - Google Patents

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조우영
김두응
최병길
노유환
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삼성전자주식회사
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Abstract

본 발명은 상 변화 메모리 장치 및 그것의 읽기 방법에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 메모리 셀, 프리차지 회로, 바이어스 회로, 센스 앰프, 그리고 승압 회로를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 프리차지 회로는 프리차지 전압을 사용하여 상기 비트 라인을 프리차지한다. 상기 바이어스 회로는 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고 상기 메모리 셀에 저장된 데이터를 읽어낸다. 그리고 승압 회로 전원 전압을 사용하여 상기 프리차지 전압 또는 상기 승압 전압을 발생한다. 본 발명에 따른 상 변화 메모리 장치에 의하면, 프리차지 동작 시에 승압 회로의 부담을 줄일 수 있고, 센싱 동작 시에 센싱 마진을 충분히 확보할 수 있다.

Description

상 변화 메모리 장치 및 그것의 읽기 방법{PHASE CHANGE MEMORY DEVICE AND READ METHOD THEREOF}
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다.
도 3은 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 4는 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 상 변화 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4에 도시된 센스 앰프를 보여주는 회로도이다.
도 7은 도 6에 도시된 센스 앰프의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 장치의 적용 예를 보여주는 휴대용 전자 시스템의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
100; 상 변화 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 비트 라인 선택회로
135, 136; 디스차지 회로 140; 클램핑 회로
150; 바이어스 회로 160; 프리차지 회로
170; 센스 앰프 180; 제어 유닛
200; 승압 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 상 변화 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그 외에 DRAM의 커패시터를 불 휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다.
기억 소자(11)는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다. 도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 상 변화 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 3을 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한 다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.
도 1 내지 도 3에서 설명한 메모리 셀을 갖는 상 변화 메모리 장치는 읽기 동작 시에 외부에서 전원 전압(VCC)을 입력받아 비트 라인(BL)을 프리차지 하거나 비트 라인(BL)에 읽기 전류를 공급한다. 일반적으로 상 변화 메모리 장치는 읽기 동작을 수행하기 위해 프리차지 회로, 바이어스 회로, 센스 앰프를 포함한다. 프리차지 회로는 전원 전압(VCC)을 사용하여 비트 라인(BL)을 프리차지한다. 바이어스 회로는 전원 전압(VCC)을 사용하여 비트 라인(BL)에 읽기 전류를 공급한다. 센스 앰프는 전원 전압(VCC)을 사용하여 센싱 노드의 전압과 기준 전압을 비교하고, 메모리 셀에 저장된 데이터를 읽어낸다.
그러나 상 변화 메모리 장치에 제공되는 전원 전압(VCC)이 일정 전압(예를 들면, 1.5V) 이하로 낮아지면서, 읽기 동작 시에 센스 앰프의 센싱 마진(Sensing Margin)이 줄어드는 문제점이 있다. 여기에서, 센싱 마진은 메모리 셀이 리셋 상태일 때와 셋 상태일 때의 센싱 노드의 전압 차이를 의미한다. 예를 들어, 전원 전압(VCC)이 약 1.5V라고 가정하자. 메모리 셀(도 1 참조, 10)이 리셋 상태이면 센싱 노드는 약 1.5V를 유지하고, 메모리 셀(10)이 셋 상태이면 센싱 노드는 전원 전압(VCC)에서 접지 레벨로 떨어진다. 이는 메모리 셀(10)의 선택 소자(12)가 NMOS 트랜지스터(NT)인 경우이다.
그러나 메모리 셀(도 2 참조, 20)의 선택 소자(22)가 다이오드(D)인 경우 에, 메모리 셀(20)이 리셋 상태이면 센싱 노드는 약 1.5V를 유지하지만, 메모리 셀(10)이 셋 상태이면 센싱 노드는 다이오드(D)의 문턱 전압까지 떨어진다. 이러한 이유로 인해, 다이오드(D)를 선택 소자로 사용하는 상 변화 메모리 장치의 센싱 마진은 다이오드(D)의 문턱 전압만큼 감소하게 된다. 제조공정 등의 이유로 다이오드(D)의 문턱 전압이 높아지면, 센싱 마진은 더욱 떨어지게 된다.
따라서, 다이오드(D)를 선택 소자로 사용하는 상 변화 메모리 장치는, NMOS 트랜지스터(NT)를 선택 소자로 사용하는 상 변화 메모리 장치에 비해, 읽기 동작 시에 다이오드(D)의 문턱 전압만큼 센싱 노드의 전압을 더 높게 해야 한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 승압 회로를 구비하여 센싱 마진을 충분히 확보할 수 있는 상 변화 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 다른 목적은 프리차지 동작 시에 승압 회로의 부담을 줄이고, 센싱 동작 시에 센싱 마진을 충분히 확보할 수 있는 상 변화 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명에 따른 상 변화 메모리 장치는 메모리 셀, 프리차지 회로, 바이어스 회로, 센스 앰프, 그리고 승압 회로를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 프리차지 회로는 프리차지 전압을 사용하여 상기 비트 라인을 프리차지한다. 상기 바이어스 회로는 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어낸다. 그리고 승압 회로 전원 전압을 사용하여 상기 프리차지 전압 또는 상기 승압 전압을 발생한다. 실시예로서, 상기 프리차지 전압은 상기 전원 전압 또는 상기 기준 전압이다.
본 발명에 따른 상 변화 메모리 장치의 다른 일면은 메모리 셀, 클램핑 회로, 프리차지 회로, 바이어스 회로, 센스 앰프, 그리고 승압 회로를 포함한다. 상기 메모리 셀은 상 변화 물질 및 다이오드를 포함하고, 비트 라인에 연결된다. 상기 클램핑 회로는 상기 비트 라인과 센싱 노드 사이에 연결되며, 상기 비트 라인의 전압을 클램핑 전압으로 클램핑한다. 상기 프리차지 회로는 상기 센싱 노드에 연결되며, 프리차지 전압을 사용하여 상기 비트 라인을 프리차지한다. 상기 바이어스 회로는 상기 센싱 노드에 연결되며, 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공한다. 상기 센스 앰프는 상기 승압 전압을 사용하여 상기 비트 라인의 전압과 기준 전압을 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어낸다. 그리고 상기 승압 회로는 전원 전압을 입력받고, 상기 프리차지 전압 또는 상기 승압 전압을 발생한다.
실시예로서, 상기 프리차지 전압은 외부에서 제공되는 전원 전압 또는 상기 기준 전압이다.
다른 실시예로서, 상기 프리차지 회로는 전원 단자와 상기 센싱 노드 사이에 연결되고, 상기 전원 단자를 통해 상기 프리차지 전압을 입력받으며, 프리차지 동작 시에 상기 센싱 노드를 상기 프리차지 전압으로 프리차지한다. 상기 프리차지 회로는 상기 전원 단자에 연결된 소오스, 상기 센싱 노드에 연결된 드레인, 프리차지 신호를 입력받는 게이트, 그리고 상기 승압 전압을 입력받는 벌크를 갖는 PMOS 트랜지스터이다.
본 발명에 따른 상 변화 메모리 장치의 읽기 방법은 메모리 셀에 연결된 비트 라인을 디스차지하는 단계; 프리차지 전압을 사용하여 상기 비트 라인을 프리차지하는 단계; 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공하는 단계; 및 상기 승압 전압을 사용하여 상기 비트 라인의 전압을 센싱하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 단계를 포함한다.
실시예로서, 상기 프리차지 단계에서 상기 비트 라인은 상기 다이오드의 문턱 전압으로 클램핑된다. 그리고 상기 프리차지 전압은 전원 전압이다.
또한, 상 변화 메모리 장치의 읽기 방법의 다른 일면에 있어서, 상기 상 변화 메모리 장치는 비트 라인에 연결된 메모리 셀; 상기 비트 라인과 센싱 노드 사이에 연결되며, 상기 비트 라인의 전압을 소정의 레벨로 클램핑하는 클램핑 회로; 및 상기 센싱 노드의 전압을 센싱하는 센스 앰프를 포함한다. 그리고 상기 상 변화 메모리 장치의 읽기 방법은 상기 비트 라인을 디스차지하는 단계; 프리차지 전압을 사용하여 상기 센싱 노드를 프리차지하는 단계; 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 센싱 노드에 읽기 전류를 제공하는 단계; 및 상기 승압 전압을 사용하여 상기 센싱 노드의 전압을 기준 전압과 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 단계를 포함한다.
실시예로서, 상기 메모리 셀은 상기 상 변화 물질을 갖는 기억 소자; 및 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드를 포함한다. 그리고 상기 프리차지 전압은 전원 전압 또는 상기 기준 전압이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택회로(130), 디스차지 회로(135, 136), 클램핑 회로(140), 프리차지 회로(150), 바이어스 회로(160), 센스 앰프(170), 제어 유닛(180), 그리고 승압 회로(200)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀로 구성된다. 복수의 메모리 셀은 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)에 연결되어 있다. 각각의 메모리 셀은 기억 소자(memory element)와 선택 소자(select element)로 구성된다. 기억 소자는 상 변화 물질(GST)을 포함하고, 선택 소자는 다이오드(D)로 구성되어 있다.
여기에서, 다이오드(D) 대신에 NMOS 트랜지스터(도 1 참조, NT)가 사용될 수도 있다. 일반적으로 상 변화 메모리 장치(100)는 메모리 셀을 리셋 상태 또는 셋 상태로 프로그램하기 위해서 메모리 셀에 리셋 전류 또는 셋 전류를 공급한다. 리셋 전류는 셋 전류보다 더 큰 전류 값을 필요로 한다. 따라서, NMOS 트랜지스터( 도 1 참조, 12)를 선택 소자로 사용하는 경우에, 보다 효율적인 리셋 프로그램을 위해 NMOS 트랜지스터(NT)의 문턱 전압이 센스 앰프(170)에서 사용되는 MOS 트랜지스터의 문턱 전압보다 작게 구현하는 것이 바람직하다.
어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코딩하고, 워드 라인 및 비트 라인을 선택한다. 어드레스(ADDR)는 워드 라인(WL0~WLn)을 선택하기 위한 행 어드레스(Row Address; RA)와 비트 라인(BL0~BLm)을 선택하기 위한 열 어드레스(Column Address; CA)로 구분된다. 도 4에서는, 복수의 워드 라인(WL0~WLn) 중에서 워드 라인 WL1이 선택되고, 복수의 비트 라인(BL0~BLm) 중에서 비트 라인 BLm이 선택된 것을 보여주고 있다. 워드 라인 WL1과 비트 라인 BLm에 의해 하나의 메모리 셀(111)이 선택된다.
비트 라인 선택회로(130)는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi; i=0~m)에 응답하여 비트 라인을 선택한다. 비트 라인 선택회로(130)는 복수의 NMOS 트랜지스터(YT0~YTm)를 포함한다. 복수의 NMOS 트랜지스터(YT0~YTm)는 비트 라인(BL0~BLm)과 데이터 라인(DL)을 연결한다. 예를 들어, 선택 신호 Ym이 인에이블 될 때, 비트 라인 BLm과 데이터 라인 DL은 서로 전기적으로 연결된다.
제 1 디스차지 회로(135)는 데이터 라인(DL)과 접지 단자 사이에 연결되며, 데이터 라인(DL)을 디스차지한다. 제 2 디스차지 회로(136)는 센싱 노드(NSA)와 접지 단자 사이에 연결되며, 센싱 노드(NSA)를 디스차지한다. 도 4를 참조하면, 제 1 디스차지 회로(135)는 데이터 라인(DL)과 접지 단자 사이에 전류 통로(current path)를 형성하는 NMOS 트랜지스터(Ndis)로 구성되며, 디스차지 신호(PDIS)에 응답 하여 데이터 라인(DL)을 디스차지 한다. 마찬가지로, 제 2 디스차지 회로(136)는 디스차지 신호(PDIS)에 응답하여 센싱 노드(NSA)를 디스차지한다. 디스차지 신호(PDIS)는 제어 유닛(180)으로부터 제공된다.
클램핑 회로(140)는 읽기 동작 시에 데이터 라인(DL)을 소정의 전압 레벨로 클램핑한다. 이는 선택된 비트 라인(BLm)의 전압 레벨이 상 변화 물질(GST)의 문턱 전압을 넘지 않도록 하기 위함이다. 다시 말하면, 상 변화 물질(GST) 양단 사이의 전압이 상 변화 물질(GST)의 문턱 전압을 넘지 않도록 하기 위함이다. 예를 들면, 다이오드(D)의 문턱 전압이 0.5V이고 상 변화 물질(GST)의 문턱 전압이 1V라고 가정하면, 비트 라인(BLm)의 전압은 1.5V보다 작은 값(예를 들면, 약 1V)으로 클램핑된다.
도 4를 참조하면, 클램핑 회로(140)는 센싱 노드(NSA)와 데이터 라인(DL) 사이에 전류 통로를 형성하는 NMOS 트랜지스터(Ncmp)로 구성되며, 클램프 신호(CLMP)에 응답하여 데이터 라인(DL)의 전압 레벨을 클램핑한다. 예를 들어, NMOS 트랜지스터(Ncmp)의 문턱 전압은 1V이고 클램프 신호(CLMP)는 2V라고 가정하면, 데이터 라인(DL)은 약 1V로 클램핑된다. 이때 선택된 비트 라인(BLm)의 전압 레벨도 약 1V로 클램핑된다. 클램프 신호(CLMP)는 제어 유닛(180)으로부터 제공되며, 읽기 동작 시에 일정한 레벨의 직류(DC) 전압 값을 갖는다.
프리차지 회로(150)는 센스 앰프(170)의 센싱 동작 전에, 센싱 노드(NSA)를 프리차지 전압(VPRE)으로 프리차지한다. 이때 선택된 비트 라인(BLm)은 클램핑 전압(예를 들면, 1V)으로 프리차지된다. 프리차지 회로(150)는 전원 단자와 센싱 노 드(NSA) 사이에 연결되고, 전원 단자를 통해 프리차지 전압(VPRE)을 입력받으며, 프리차지 신호(nPCH)에 응답하여 센싱 노드(NSA)를 프리차지 전압(VPRE)으로 프리차지한다. 프리차지 신호(nPCH)는 제어 유닛(180)으로부터 제공된다.
도 4를 참조하면, 프리차지 회로(150)는 PMOS 트랜지스터(Ppre)로 구성된다. PMOS 트랜지스터(Ppre)는 프리차지 신호(nPCH)를 입력받는 게이트, 프리차지 전압(VPRE)을 입력받는 소오스, 센싱 노드(NSA)에 연결된 드레인, 그리고 승압 전압(VSA)을 입력받는 벌크(도시되지 않음)를 갖는다.
프리차지 전압(VPRE)은 승압 회로(200)에서 생성된다. 프리차지 전압(VPRE)은 바이어스 회로(160) 및 센스 앰프(170)에 제공될 승압 전압(VSA)과 독립하여 생성되며, 승압 전압(VSA)보다 낮은 전압 값을 갖는다. 프리차지 전압(VPRE)을 승압 전압(VSA)보다 낮게 하는 이유는 승압 회로(200)의 부담을 줄이기 위함이다.
만약, 프리차지 회로(150)가 승압 전압(VSA)을 사용하여 프리차지 한다고 가정하면, 승압 회로(200)는 비트 라인(BL)을 프리차지 위한 승압 전압(VSA)을 생성해야 한다. 그러나 비트 라인(BL)은 큰 로딩(loading)을 갖기 때문에, 프리차지 동작 시에 승압 회로(200)가 승압 전압(VSA)을 생성하려고 할 때, 많은 부담을 갖게 된다.
프리차지 회로(150)는 프리차지 동작 시에 승압 회로(200)의 이러한 부담을 줄이기 위해, 승압 전압(VSA) 대신에 프리차지 전압(VPRE)을 사용하여, 선택된 비트 라인(BLm)을 프리차지한다. 여기에서, 프리차지 회로(150)는 외부에서 제공되는 전원 전압(VCC)을 프리차지 전압(VPRE)으로 사용거나 센스 앰프(150)에 제공되는 기준 전압(Vref)을 프리차지 전압(VPRE)으로 사용할 수 있다.
프리차지 전압(VPRE)을 승압 전압(VSA)보다 낮게 설정할 경우, 센싱 동작 시에 센싱 노드(NSA)의 전압 레벨은 종래와 달라진다. 즉, 메모리 셀(111)이 리셋 상태이면, 센싱 노드(NSA)는 프리차지 전압(VPRE)에서 승압 전압(VSA)으로 상승한다. 그리고 메모리 셀(111)이 셋 상태이면, 센싱 노드(NSA)는 프리차지 전압(VPRE)에서 1V로 하강한다. 이것은 프리차지 동작 시에 승압 회로(200)의 부담을 줄이면서, 센싱 동작 시에 센싱 마진을 충분히 확보할 수 있음을 의미한다. 이는 도 5에서 좀 더 상세하게 설명된다.
바이어스 회로(160)는 전원 단자와 센싱 노드(NSA) 사이에 연결되며, 선택된 비트 라인(BLm)으로 읽기 전류(read current)를 공급한다. 도 4를 참조하면, 바이어스 회로(160)는 전원 단자를 통해 승압 전압(VSA)을 입력받는다. 바이어스 회로(160)는 직렬 연결된 2개의 PMOS 트랜지스터(Pbias1, Pbias2)로 구성된다.
제 1 PMOS 트랜지스터(Pbias1)는 전원 단자와 제 2 PMOS 트랜지스터(Pbias2) 사이에 연결되며, 제 1 바이어스 신호(PBIAS)에 의해 제어된다. 여기에서, 제 1 바이어스 신호(PBIAS)는 제어 유닛(180)으로부터 제공된다. 제 2 PMOS 트랜지스터(Pbias2)는 제 1 PMOS 트랜지스터(Pbias1)와 센싱 노드(NSA) 사이에 연결되며, 제 2 바이어스 신호(BIAS)에 의해 제어된다. 여기에서, 제 2 바이어스 신호(BIAS)는 제어 유닛(180)으로부터 제공되며, 읽기 동작 시에 정해진 직류(DC) 전압 값을 갖는다. 바이어스 회로(160)는 제 1 바이어스 신호(PBIAS)가 로우 레벨 상태일 때, 선택된 비트 라인(BLm)으로 읽기 전류를 공급한다.
센스 앰프(170)는 읽기 동작 시에 센싱 노드(NSA)의 전압을 기준 전압(Vref)과 비교하고, 비교 결과 값(SAO)을 출력한다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)로부터 제공된다. 센스 앰프(170)는 승압 전압(VSA)을 사용하여 센싱 동작을 수행한다. 센스 앰프(170)는 센싱 동작 시에 제어 유닛(180)으로부터 제어신호(nPSA, PMUX)를 입력받는다. 센스 앰프(170)의 구성 및 동작은 도 6 및 도 7을 참조하여 상세히 설명된다.
제어 유닛(180)은 외부에서 제공된 커맨드(CMD)에 응답하여 제어 신호들 (PDIS, CLMP, PBIAS, BIAS, nPCH, nPSA, PMUX, EN_PUMP)을 출력한다. 여기에서, 펌프 인에이블신호(EN_PUMP)는 승압 회로(200)에 제공된다. 제어 유닛(180)에서 출력되는 제어 신호에 대한 설명은 도 5 및 도 7을 참조하여 상세히 설명된다.
승압 회로(200)는 전하 펌핑(charge pumping) 동작을 통해 전원 전압(VCC)을 승압하고, 프리차지 전압(VPRE) 또는 승압 전압(VSA)을 발생한다. 승압 회로(200)는 프리차지 회로(150)에 프리차지 전압(VPRE)을 제공하고, 바이어스 회로(160) 및 센스 앰프(170)에 승압 전압(VSA)을 제공한다.
도 5는 도 4에 도시된 상 변화 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다. 도 5를 참조하여, 상 변화 메모리 장치(100)의 읽기 동작(Read Operation)은 디스차지 구간(T0), 프리차지 구간(T1), 센싱 구간(T2), 그리고 디스차지 구간(T3)으로 나누어진다. 설명의 편의를 위해, 메모리 셀(111)에 대한 읽기 동작이 설명된다.
디스차지 구간(T0)에서, 데이터 라인(DL) 및 센싱 노드(NSA)는 접지 레벨로 디스차지된다. 도 5를 참조하면, 선택 신호(Ym)가 로우 레벨 상태에 있으므로, 비트 라인(BLm)과 데이터 라인(DL)은 전기적으로 차단(disconnect)된다. 그리고 디스차지 신호(PDIS)가 하이 레벨이므로, 데이터 라인(DL) 및 센싱 노드(NSA)는 접지 레벨로 디스차지된다. 또한, 제 1 바이어스 신호(PBIAS)가 하이 레벨이므로, 바이어스 회로(160)의 제 1 PMOS 트랜지스터(Pbias1)는 턴 오프 상태에 있게 된다. 도 5에서, 비트 라인(BLm)이 접지 레벨에 있는 이유는 비트 라인(BLm) 상에 설치되어 있는 비트 라인 디스차지 회로(도시되지 않음)에 의해 비트 라인(BLm)이 디스차지되기 때문이다.
프리차지 구간(T1)에서, 센싱 노드(NSA)는 프리차지 전압(VPRE)으로 프리차지되고, 비트 라인(BLm)은 클램핑 전압(1V)으로 프리차지된다. 도 5를 참조하면, 선택 신호(Ym)는 하이 레벨로 되고, 디스차지 신호(PDIS)는 로우 레벨로 되며, 프리차지 신호(nPCH)는 로우 레벨로 된다. 선택 신호(Ym)가 하이 레벨로 되면, 비트 라인(BLm)과 데이터 라인(DL)은 전기적으로 연결된다. 디스차지 신호(PDIS)가 로우 레벨로 되면, 디스차지 회로(135, 136)의 NMOS 트랜지스터(Ndis)는 턴 오프 된다. 프리차지 신호(nPCH)가 로우 레벨로 되면, 센싱 노드(NSA)는 프리차지 전압(VPRE)으로 프리차지 된다. 센싱 노드(NSA)가 프리차지전압(VPRE)으로 프리차지되면, 비트 라인(BLm)은 클램핑 전압(1V)까지 상승한다.
센싱 구간(T2)에서, 워드 라인(WL1)은 로우 레벨로 된다. 워드 라인(WL1)이 로우 레벨로 되면, 메모리 셀(111)의 상태에 따라 센싱 노드(NSA)의 전압 레벨이 달라진다. 또한, 센싱 구간(T2)에서, 제 1 바이어스 신호(PBIAS)는 로우 레벨이 된 다. 제 1 바이어스 신호(PBIAS)가 로우 레벨로 되면, 읽기 전류가 바이어스 회로(160)를 통해 메모리 셀(111)로 제공된다.
메모리 셀(111)이 리셋 상태 또는 데이터 '1'을 저장하고 있으면, 센싱 노드(NSA)의 전압 레벨은 프리차지 전압(VPRE)에서 승압 전압(VSA)으로 상승한다. 센싱 노드(NSA)가 승압 전압(VSA)으로 상승하는 이유는 바이어스 회로(160)를 통해 읽기 전류가 공급되기 때문이다. 메모리 셀(111)이 셋 상태 또는 데이터 '0'을 저장하고 있으면, 센싱 노드(NSA)의 전압 레벨은 프리차지 전압(VPRE)에서 1V로 하강한다. 여기에서, 센싱 노드(NSA)의 전압 레벨은 다이오드(D)의 문턱 전압(Threshold Voltage)으로 인하여 접지 레벨(GND)까지 떨어지지 않고, 1V로 하강한다. T2 구간에서는 센스 앰프(170)의 센싱 동작이 수행된다. 센스 앰프(170)의 센싱 동작은 도 6 및 도 7을 참조하여 상세히 설명된다.
디스차지 구간(T3)에서, 워드 라인(WL1)은 하이 레벨로 되고, 선택 신호(Ym)는 로우 레벨로 되고, 디스차지 신호(PDIS)는 하이 레벨로 된다. 선택 신호(Ym)가 로우 레벨로 되면, 비트 라인(BLm)과 데이터 라인(DL)은 전기적으로 차단(disconnect)된다. 디스차지 신호(PDIS)가 하이 레벨로 되면, 센싱 노드(NSA)는 접지 레벨로 된다.
종래의 상 변화 메모리 장치에 의하면, 센싱 노드(NSA)의 센싱 마진은 (VCC-1V)에 불과하다. 전원 전압(VCC)이 1.5V 이하로 낮아지면, 센싱 마진은 0.5V 이하로 낮아지게 된다. 이것은 상 변화 메모리 장치의 읽기 동작 특성을 떨어뜨리는 주요 원인이 된다. 그러나 도 5에서 볼 수 있듯이 본 발명에 따른 상 변화 메모 리 장치(100)에 의하면, 센싱 노드(NSA)의 센싱 마진은 (VSA-1V)이므로 충분한 센싱 마진을 확보할 수 있고, 안정적인 읽기 동작을 수행할 수 있다.
또한, 본 발명에 따른 상 변화 메모리 장치(100)에 의하면, 승압 전압(VSA)보다 낮은 프리차지 전압(VPRE)하여 비트 라인을 프리차지 하기 때문에, 프리차지 동작 시에 승압 회로(200)의 부담을 크게 줄일 수 있다.
도 6은 도 4에 도시된 센스 앰프를 보여주는 회로도이다. 센스 앰프(170)는 센싱 노드(NSA)의 전압을 기준 전압(Vref)과 비교하고, 센싱 결과 값(SAO)을 출력한다. 센스 앰프(170)는 승압 전압(VSA)을 입력받으며, 제어 신호(nPSA, PMUX)에 응답하여 센싱 동작을 수행한다. 도 6을 참조하면, 센스 앰프(170)는 센싱부(310), 래치부(320), 그리고 더미 래치부(330)를 포함한다.
센싱부(310)는 복수의 PMOS 트랜지스터(P1~P3) 및 복수의 NMOS 트랜지스터(N1~N5)를 포함한다. 센싱부(310)는 차동 증폭기(Differential Amplifier)(311)와 등화기(Equalizer)(312)를 포함한다. 차동 증폭기(311)는 승압 전압(VSA)을 입력받고, 센싱 노드(NSA)의 전압과 기준 전압(Vref) 사이의 차이를 감지 증폭한다. 등화기(312)는 제어 신호(nPSA)에 응답하여 차동 증폭기(311)의 출력 노드(Na, Nb)를 등화한다.
차동 증폭기(311)는 제 1 내지 제 2 NMOS 트랜지스터(N1, N2) 및 제 1 내지 제 3 PMOS 트랜지스터(P1, P2, P3)로 구성된다. 제 1 NMOS 트랜지스터(N1)는 센싱 노드(NSA)의 전압에 응답하여 제 1 노드(Na)와 접지 사이에 전류 통로를 형성한다. 제 2 NMOS 트랜지스터(N2)는 기준 전압(Vref)에 응답하여 제 2 노드(Nb)와 접지 사 이에 전류 통로를 형성한다. 제 1 PMOS 트랜지스터(P1)는 제 2 노드(Nb)의 전압에 응답하여 제 3 노드(Nc)와 제 1 노드(Na) 사이에 전류 통로를 형성한다. 제 2 PMOS 트랜지스터(P2)는 제 1 노드(Na)의 전압에 응답하여 제 3 노드(Nc)와 제 2 노드(Nb) 사이에 전류 통로를 형성한다. 제 3 PMOS 트랜지스터(P3)는 제어 신호(nPSA)에 응답하여 전원 단자와 제 3 노드(Nc) 사이에 전류 통로를 형성한다. 제 3 PMOS 트랜지스터(P3)는 전원 단자를 통해 승압 전압(VSA)을 입력받는다.
등화기(312)는 제 3 내지 제 5 NMOS 트랜지스터(N3, N4, N5)로 구성된다. 제 3 NMOS 트랜지스터(N3)는 제 1 노드(Na)와 접지 사이에 연결되어 있다. 제 4 NMOS 트랜지스터(N4)는 제 2 노드(Nb)와 접지 사이에 연결되어 있다. 제 5 NMOS 트랜지스터(N5)는 제 1 노드(Na)와 제 2 노드(Nb) 사이에 연결되어 있다. 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 제어 신호(nPSA)에 응답하여 동시에 온(on) 또는 오프(off) 된다.
래치부(320)는 센싱부(310)의 제 1 노드(Na)에 연결되며, 제어 신호(PMUX)에 응답하여 센싱 결과(SAO)를 출력한다. 래치부(320)는 반전 회로(321) 및 래치 회로(322)를 포함한다. 반전 회로(321)는 제 1 노드(Na)와 제 4 노드(Nd) 사이에 연결되며, 제어 신호(PMUX)에 응답하여 동작한다. 반전 회로(321)는 제 6 및 제 7 PMOS 트랜지스터(P6, P7), 제 6 및 제 7 NMOS 트랜지스터(N6, N7), 제 1 인버터(IN1)를 포함한다. 제어 신호(PMUX)가 하이 레벨일 때, 반전 회로(321)는 제 1 노드(Na)의 전압 레벨을 반전한다. 래치 회로(322)는 제 2 및 제 3 인버터(IN2, IN3)를 포함한다.
더미 래치부(330)는 센싱부(310)의 제 2 노드(Nb)에 연결되어 있다. 더미 래치부(330)는 제 8 PMOS 트랜지스터(P8)와 제 8 NMOS 트랜지스터(N8)를 포함한다. 제 8 PMOS 트랜지스터(P8)의 소오스와 드레인은 서로 연결되며, 게이트는 제 2 노드(Nb)에 연결되어 있다. 제 8 PMOS 트랜지스터(P8)는 소오스 단자를 통해 전원 전압(VCC)을 입력받는다. 제 8 NMOS 트랜지스터(N8)의 소오스와 드레인은 서로 연결되며, 게이트는 제 2 노드(Nb)에 연결되어 있다. 제 8 NMOS 트랜지스터(N8)의 소오스 단자는 접지 단자에 연결되어 있다. 여기에서, 제 8 PMOS 트랜지스터(P8)의 드레인과 제 8 NMOS 트랜지스터(N8)의 드레인은 서로 차단(disconnect)되어 있음에 주목하여야 한다. 더미 래치부(330)는 제 1 노드(Na) 및 제 2 노드(Nb)에서 바라보는 로딩을 동일하게 하기 위하여 설치된다.
도 7은 도 6에 도시된 센스 앰프의 동작을 설명하기 위한 타이밍도이다. 도 7에서는 도 5의 센싱 구간(T2)에서의 센스 앰프(170)의 동작이 보다 상세하게 설명된다. 도 7(a)의 센싱 노드(NSA)의 전압 레벨은 도 5(g)의 센싱 노드(NSA)의 전압 레벨과 동일하다.
프리차지 구간(T1)에서, 제 1 제어 신호(nPSA)는 승압 전압(VSA) 상태이고, 제 2 제어 신호(PMUX)는 로우 레벨 상태에 있다. 제 1 제어 신호(nPSA)가 승압 전압(VSA)이므로, 제 1 및 제 2 노드(Na, Nb)는 접지 레벨 상태에 있다.
제 1 센싱 구간(T2(a))에서, 센싱 노드(NSA)의 전압 레벨은 메모리 셀(111)의 상태에 따라 달라진다. 센싱 노드(NSA)는 메모리 셀(111)이 리셋 상태이면 승압 전압(VSA)으로 상승하고, 메모리 셀(111)이 셋 상태이면 1V로 하강한다.
제 2 센싱 구간(T2(b))에서, 제 1 제어 신호(nPSA)가 접지 전압(GND)으로 된다. 도 6을 참조하면, 제 3 PMOS 트랜지스터(P3)는 턴 온 되고, 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 턴 오프 된다. 이때 센싱부(310)는 센싱 노드(NSA)의 전압과 기준 전압(Vref)의 차이를 비교하여 센싱 동작을 수행한다. 센싱 노드(NSA)의 전압이 기준 전압(Vref)보다 높으면, 제 1 노드(Na)는 접지 전압으로 된다. 센싱 노드(NSA)의 전압이 기준 전압(Vref)보다 낮으면, 제 1 노드(Na)는 승압 전압(VSA)으로 된다. 즉, 메모리 셀(111)이 리셋 상태이면 제 1 노드(Na)는 접지 전압으로 되고, 셋 상태이면 제 1 노드(Na)는 승압 전압(VSA)으로 된다.
제 3 센싱 구간(T2(c))에서, 제 2 제어 신호(PMUX)는 인에이블된다. 제 2 제어 신호(PMUX)가 하이 레벨로 되면, 래치부(320)는 제 1 노드(Na)의 전압 레벨을 반전하고, 그 결과(SAO)를 출력한다. 도 7을 참조하면 센스 앰프(170)의 출력 노드는 제 2 센싱 구간(T2(b))까지 이전 상태(previous state)에 있다. 제 3 센싱 구간(T2(c))에서, 센스 앰프(170)의 출력 노드는 제어 신호(PMUX)에 응답하여 전원 전압(VCC) 또는 접지 전압(GND)으로 된다. 즉, 제 1 노드(Na)가 승압 전압(VSA) 레벨이면, 출력 전압(SAO)은 접지 전압(GND)으로 된다. 제 1 노드(Na)가 접지 전압(GND) 레벨이면, 출력 전압(SAO)은 전원 전압(VCC)으로 된다.
디스차지 구간(T3)에서, 제 1 제어 신호(nPSA)는 승압 전압(VSA)으로 되고, 제 2 제어 신호(PMUX)는 접지 전압으로 된다. 도 6을 참조하면, 센싱부(310)의 제 3 PMOS 트랜지스터(P3)는 턴 오프 되고, 제 3 내지 제 5 NMOS 트랜지스터(N3~N5)는 턴 온 된다. 이때, 제 1 및 제 2 노드(Na, Nb)는 접지 전압(GND)으로 된다. 이때, 래치 회로(322)는 출력 노드의 전압 레벨을 래치한다.
도 8은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자의 적용 예를 보인 휴대용 전자 시스템의 블록도이다. 버스 라인(L3)을 통하여 마이크로 프로세서(500)와 연결된 상 변화 메모리 장치(100)는 휴대용 전자시스템의 메인 메모리로서 기능한다. 배터리(400)는 전원 라인(L4)을 통해 마이크로 프로세서(500), 입출력 장치(600), 그리고 상 변화 메모리 장치(100)에 전원을 공급한다. 수신 데이터가 라인(L1)을 통하여 입출력 장치(600)에 제공되는 경우에 마이크로 프로세서(500)는 라인(L2)을 통해 수신 데이터를 입력받아 처리한 후, 버스 라인(L3)을 통해 상 변화 메모리 장치(100)에 수신 또는 처리된 데이터를 인가한다. 상 변화 메모리 장치(100)는 버스 라인(L3)을 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 마이크로 프로세서(500)에 의해 읽혀지고 입출력 장치(600)를 통해 외부로 출력된다.
배터리(400)의 전원이 전원 라인(L4)에 공급되지 않는 경우에도 상 변화 메모리 장치(100)의 메모리 셀에 저장된 데이터는 상 변화 물질의 특성에 기인하여 소멸하지 않는다. 이는 상 변화 메모리 장치(100)가 디램(DRAM)과는 달리 불 휘발성 메모리이기 때문이다. 이외에도 상 변화 메모리 장치(100)는 다른 메모리 장치에 비해 동작 속도가 빠르고, 전력 소비가 적다는 장점이 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 상 변화 메모리 장치 및 그것의 읽기 방법에 의하면, 프리차지 동작 시에 승압 회로의 부담을 줄일 수 있고, 센싱 동작 시에 센스 앰프의 센싱 마진을 충분히 확보할 수 있기 때문에 안정적인 읽기 동작을 수행할 수 있다.

Claims (20)

  1. 비트 라인에 연결된 메모리 셀;
    상기 비트 라인과 센싱 노드 사이에 연결되며, 상기 비트 라인의 전압을 클램핑하는 클램핑 회로;
    센싱 노드에 연결되며, 프리차지 전압을 사용하여 상기 비트 라인을 프리차지하는 프리차지 회로;
    상기 센싱 노드에 연결되며, 읽기동작시 상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공하는 바이어스 회로;
    상기 승압 전압을 사용하여 상기 센싱 노드의 전압을 기준 전압과 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 센스 앰프; 및
    전원 전압을 사용하여 상기 프리차지 전압 또는 상기 승압 전압을 발생하는 승압 회로를 포함하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은,
    상 변화 물질을 갖는 기억 소자; 및
    상기 메모리 셀을 선택하기 위한 선택 소자를 포함하되,
    상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프리차지 전압은 상기 전원 전압인 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 센스 앰프는 상기 비트 라인의 전압을 기준 전압과 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프리차지 전압은 상기 기준 전압인 것을 특징으로 하는 상 변화 메모리 장치.
  6. 삭제
  7. 삭제
  8. 제 2 항에 있어서,
    상기 클램핑 회로는 상기 비트 라인을 상기 다이오드의 문턱 전압으로 클램핑하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제 2 항에 있어서,
    상기 프리차지 회로는 전원 단자와 상기 센싱 노드 사이에 연결되고, 상기 전원 단자를 통해 상기 프리차지 전압을 입력받으며, 프리차지 동작 시에 상기 센싱 노드를 상기 프리차지 전압으로 프리차지하는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 프리차지 회로는 상기 전원 단자에 연결된 소오스, 상기 센싱 노드에 연결된 드레인, 프리차지 신호를 입력받는 게이트, 그리고 상기 승압 전압을 입력받는 벌크를 갖는 PMOS 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  13. 상 변화 메모리 장치의 읽기 방법에 있어서:
    메모리 셀에 연결된 비트 라인을 디스차지하는 단계;
    프리차지 전압을 사용하여 상기 비트 라인을 프리차지하는 단계;
    상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 비트 라인에 읽기 전류를 제공하는 단계; 및
    상기 승압 전압을 사용하여 상기 비트 라인의 전압을 센싱하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 단계를 포함하는 읽기 방법.
  14. 제 13 항에 있어서,
    상기 메모리 셀은,
    상기 상 변화 물질을 갖는 기억 소자; 및
    상기 기억 소자와 워드 라인 사이에 연결되는 다이오드를 포함하는 것을 특징으로 하는 읽기 방법.
  15. 제 14 항에 있어서,
    상기 프리차지 단계에서, 상기 비트 라인은 상기 다이오드의 문턱 전압으로 클램핑되는 것을 특징으로 하는 읽기 방법.
  16. 제 13 항에 있어서,
    상기 프리차지 전압은 전원 전압인 것을 특징으로 하는 읽기 방법.
  17. 상 변화 메모리 장치의 읽기 방법에 있어서:
    상기 상 변화 메모리 장치는
    비트 라인에 연결된 메모리 셀;
    상기 비트 라인과 센싱 노드 사이에 연결되며, 상기 비트 라인의 전압을 클램핑하는 클램핑 회로; 및
    상기 센싱 노드의 전압을 센싱하는 센스 앰프를 포함하고,
    상기 상 변화 메모리 장치의 읽기 방법은
    상기 비트 라인을 디스차지하는 단계;
    프리차지 전압을 사용하여 상기 센싱 노드를 프리차지하는 단계;
    상기 프리차지 전압보다 높은 승압 전압을 사용하여 상기 센싱 노드에 읽기 전류를 제공하는 단계; 및
    상기 승압 전압을 사용하여 상기 센싱 노드의 전압을 기준 전압과 비교하고, 상기 메모리 셀에 저장된 데이터를 읽어내는 단계를 포함하는 읽기 방법.
  18. 제 17 항에 있어서,
    상기 메모리 셀은,
    상기 상 변화 물질을 갖는 기억 소자; 및
    상기 기억 소자와 워드 라인 사이에 연결되는 다이오드를 포함하는 것을 특징으로 하는 읽기 방법.
  19. 제 17 항에 있어서,
    상기 프리차지 전압은 전원 전압인 것을 특징으로 하는 읽기 방법.
  20. 제 17 항에 있어서,
    상기 프리차지 전압은 상기 기준 전압인 것을 특징으로 하는 읽기 방법.
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