KR20050029013A - 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법 - Google Patents

반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법 Download PDF

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Abstract

본 발명은 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법에 관한 것으로, 본 발명에 의한 데이터 리드 회로는, 메모리 셀 어레이를 갖는 반도체 메모리에서의 데이터 리드 회로에 있어서: 인가되는 어드레스 신호에 응답하여, 상기 메모리 셀 어레이내의 단위 셀을 선택하는 선택부; 상기 단위 셀이 연결된 비트라인과 센싱 노드간에 연결되고, 클램핑 제어신호에 응답하여 상기 선택된 단위 셀의 비트라인에 일정 레벨의 클램프 전압을 공급하는 클램핑부; 프리차아지 모드 동안에 인가되는 제1상태의 제어신호에 응답하여 상기 센싱 노드를 일정 레벨의 전압으로 프리차아지시키고, 데이터 센싱 동작 모드 동안에 인가되는 제2상태의 제어신호에 응답하여 상기 선택된 단위 셀에 연결된 비트라인의 전류감소분 만큼을 상기 센싱 노드를 통해 보상하기 위한 프리차아지부; 및 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 상기 선택된 단위 셀에 저장된 데이터를 센싱하는 센스 앰프부를 구비함을 특징으로 한다. 본 발명에 따르면, 데이터 센싱 시에 오 동작을 방지 또는 최소화할 수 있으며, 데이터 센싱 속도의 향상에 기인하여 고속 동작의 구현이 보다 유리해진다.

Description

반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법{Data read circuits for use in semiconductor memory and method therefore}
본 발명은 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법에 관한 것으로, 더욱 구체적으로는 하나의 액세스 트랜지스터와 하나의 가변 저항체의 단위 셀이 복수 개로 배열된 메모리 셀 어레이에서의 데이터를 리드(READ) 하는 경우에, 단위 셀의 내부로 흐르는 전류를 보상하기 위하여 바이어스 전류 공급부가 구비된 데이터 리드 회로 및 데이터 리드 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저 전력화 추세에 맞추어, 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 상 변환(phase change) 물질을 이용한 PRAM(Phase change Random Access Memory)을 개발하고 있다. PRAM은 온도 변화에 따라 상(phase)이 변환됨으로 인하여 저항이 변화하는 GexSbyTez(이하'GST')와 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리(non-volatile memory) 소자이다.
도 1에 도시된 바와 같이, PRAM의 단위 셀은 하나의 트랜지스터(M1)와 하나의 가변 저항체로 구성되며, 상기 가변 저항체는 상부전극(12)과, 상기 상부 전극(12)의 하부와 하부전극(10)에 연결된 하부전극 콘택(16)의 상부간에 위치하는 상 변화막(14) 및 하부전극(10)으로 구성되며, 상기 상 변화막(14)은 온도에 따라 저항이 변화하는 물질, 즉 GST로 구성된다.
PRAM은 상 변화막(14)의 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태로 바뀌는 것을 이용한 것으로, 비정질 상태의 저항치는 고 저항 상태가 되고 결정화 상태의 저항치는 저 저항 상태가 된다. 따라서, 상기 상 변화막(14)이 결정화 상태에서 비정질화 상태로 바뀌는 경우를 '리셋(RESET)'이라고 정의하면, 상기 상 변화막(14)이 비정질화 상태에서 결정화 상태로 바뀌는 경우는 '셋(SET)'으로 정의할 수 있게 된다.
상기 상 변화막(14)의 온도를 변환시키는 수단은 레이저빔을 이용하는 방법이 있고, 히터(heater)에 전류를 가하여 발생하는 주울(joule) 열을 이용하는 방법이 있다. 상기 전류를 이용하는 방법은, 히터에 가해지는 전류 량 및 전류의 인가 시간에 따라 히터의 온도 및 가열 시간이 달라지므로, 이것을 이용하여 상기 상 변화막(14)을 결정화 또는 비정질화시킨다. 이로써, 정보를 저장할 수 있는 메모리 소자로서의 메카니즘(mechanism)을 가지게 되는 것이다.
도 2에서는 상기 PRAM를 구성하는 단위 셀의 등가회로도를 나타낸 것이다. 도 2에 도시된 바와 같이, 워드라인(WL)에 N형 트랜지스터(M1)의 게이트가 연결되어 있고, 상기 가변 저항체(C)의 상부전극은 비트라인(BL)과 연결되며, 하부전극은 액세스 트랜지스터(M1)의 드레인에 연결된다. 또한, 상기 트랜지스터(M1)의 소오스는 접지되어 있다. 여기서, 상기 가변 저항체(C)는 상기 액세스 트랜지스터(M1)의 소오스 상부전극이 연결되고 하부전극은 접지되어 구성되어질 수도 있다.
도 3에서는 PRAM에서의 리드(READ) 및 라이트(WRITE)동작을 구체적으로 설명하기 위해서, 상 변화막의 시간과 온도에 따른 변화를 도시한 그래프가 나타나 있다. 우선, PRAM에서의 라이트(WRITE) 동작을 설명하면 다음과 같다. 상기 그래프(1)에서와 같이, 상기 상 변화막을 용융점(melting temperature, Tm)이상으로 가열한 뒤 특정시간(t1)안에 급속히 냉각시키면, 상기 상 변화막이 비정질화 상태로 변화하여 고 저항 상태를 가지게 된다. 이때 이러한 상태를, 리셋(RESET) 상태 또는 데이터 "1"이라고 정의한다. 한편, 상기 그래프(2)에서와 같이, 상기 상 변화막을, 상기 용융점(Tm)보다는 낮고 결정화 온도(crystallization temperature, Tx)보다는 높은 온도로 가열하여 일정시간(t2)을 경과한 후 냉각을 시키면, 상 변화막은 결정화 상태로 변화하여 저 저항 상태를 지니게 된다. 이때 이러한 상태를, 셋(SET)상태 또는 데이터 "0" 이라고 정의한다.
다음으로, 리드(READ)동작을 설명하면 다음과 같다. 상기 리드 동작은 비트라인과 워드라인을 인에이블(enable)하여, 특정 메모리 셀을 선택한 후, 외부에서 전류를 인가하면 상 변화막의 저항에 의존적인 셀 관통 전류가 발생된다. 상기 리드 동작은 기준 전류와 비교하여 선택된 셀의 비트라인을 통한 전류 변화를 감지하는 전류 센스 앰프를 구동시키거나, 기준전압과 비교하여 비트라인의 전압 변화를 감지하는 전압 센스 앰프를 구동시킴으로써, 데이터 "1" 및 데이터 "0"을 구분하게 된다.
도 4는 PRAM의 단위 셀 내부의 상 변화막의 전류 대 전압의 특성곡선을 나타낸 것이다. 도 4에서 도시된 바와 같이, 그래프(SET)는 셋(SET) 상태일 경우의 전류와 전압에 따른 상 변화막의 저항치를 나타내고, 그래프(RESET)는 리셋(RESET) 상태일 경우의 전류와 전압에 따른 상 변화막의 저항치를 나타낸다. 도 4에서 도시된 바와 같이, 리드 영역(A)은 셋(SET) 상태와 리셋(RESET) 상태의 저항 차가 큰 영역, 즉 상 변화막의 임계전압(Vth) 영역 안에서만 이루어지게 된다. 대략적으로, 상 변화막의 임계전압은 1.2v 정도로 설정된다. 통상적으로, 비트라인 레벨이 상기 리드영역(A)의 레벨보다 높기 때문에, 리드 동작은 상기 비트라인 레벨을 소정의 레벨로 클램핑하여 리드 동작을 수행하게 된다.
도 5는 종래 기술에 의한 데이터 리드 회로의 회로도가 나타나 있고, 도 6은 도 5에 의한 데이터 리드 회로의 동작 타이밍도가 나타나 있다. 이하에서는 도 6을 참조하여 도 5의 동작이 설명될 것이다.
도 5에 도시된 바와 같이, 종래 기술에 의한 데이터 리드 회로는, 프리차아지 제어신호를 게이트로 수신하고, 소오스가 전원전압에 연결되며, 드레인이 센스앰프(VSA)의 입력단 및 클램핑용 트랜지스터(MN1)의 드레인에 연결되는 프리차아지용 P형 트랜지스터(MP1)와, 상기 프리차아지용 트랜지스터(MP1)의 드레인 및 센스앰프(VSA)의 입력단에 드레인이 연결되고, 셀렉터 트랜지스터(MN2)의 드레인에 소오스가 연결되며, 게이트에 클램핑 제어신호를 수신하는 클램핑용 N형 트랜지스터(MN1)와, 드레인이 상기 클랭핑용 트랜지스터(MN1)의 소오스에 연결되고, 소오스가 단위 셀의 비트라인(BL)에 연결되며, 게이트로 셀렉트 신호를 수신하는 N형 셀렉터 트랜지스터(MN2)와, 단위 셀의 비트라인(BL)이 상기 셀렉터 트랜지스터(MN2)의 소오스와 연결되고, 워드라인 어드레스 신호(VWL)을 단위 셀의 액세스 트랜지스터의 게이트로 수신하는 단위 셀을 구비하여 형성된다.
상기 데이터 리드 회로는 메모리 셀 어레이 내의 단위 셀에서 데이터를 리드하기 위하여 다음과 같은 동작을 행한다. 도 6에 도시된 바와 같이, 리드 명령 신호(READ)가 인가되기 전에는 프리차아지용 트랜지스터(MP1)가 턴 온 되어 센싱 노드(VDL)를 전원전압(VCC)으로 프리차아지시킨다. 어드레스 신호 (VWL,VY)에 의해 단위 셀이 선택되고, 리드(READ) 명령 신호가 인가되면, 프리차아지 제어신호(VPRE)가 '로우(Low)'에서 '하이(High)'로 천이한다. 상기 프리차아지 제어신호(VPRE)가 '로우'에서 '하이'로 천이되면 프리차아지 트랜지스터(MP1)이 턴 오프 된다. 따라서, 상기 프리차아지용 트랜지스터(MP1)에 의해서 센싱 노드(VDL)를 전원전압으로 프리차아지시키던 동작이 정지된다. 이와 동시에, 클램프용 트랜지스터(MN1)의 게이트에 일정한 직류 레벨을 갖는 클램프 제어신호(VCMP)가 인가된다. 상기 클램프 제어신호(VCMP)에 의해, 상 변화막의 임계전압(Vth)을 넘지 않는 범위 내에서, 리드 동작에 적합하도록 일정한 레벨로 비트라인(BL) 레벨을 클램핑한다. 이에 따라 공급된 전류는 단위 셀 내부의 상 변화막을 통하여 흐르게 된다. 즉 상 변화막에 의존적인 관통전류(ICELL)가 흐르게 된다. 상기 관통전류(ICELL)는 단위 셀의 상태, 즉 셋 상태 또는 리셋 상태에 따라 다른 양의 전류가 흐르게 된다. 단위 셀 내부의 상 변화막이 리셋 상태라면, 단위 셀은 고 저항 값을 가지게 되어 일정한 레벨의 비트라인(BL)으로부터 적은 양의 관통전류(ICELL)가 흐르게 되며, 반대로 셋 상태라면 단위 셀은 저 저항 값을 가지게 되어 상대적으로 다량의 관통전류(ICELL)가 발생하게 된다. 이에 따라 센스 앰프(VSA)의 입력단인 센싱 노드(VDL)도 상이한 레벨을 가지게 된다. 상기 센스 앰프(VSA)는 입력단(VDL)의 레벨과 기준전압(VREF)을 대비하여 상기 단위 셀의 상태가 '하이' 상태인지,'로우'상태인지 여부를 판별하게 된다. 상기 센스 앰프(VSA)의 입력단인 센싱 노드(VDL)의 전압이 기준전압(VREF)보다 높으면 '하이'로 판정되어 출력되며, 센싱 노드(VDL)의 전압이 기준전압(VREF)보다 낮으면 '로우'로 판정되어 출력된다.
상기한 종래 기술에 의한 반도체 메모리에서의 데이터 리드 회로는, 센싱 노드가 전원 전압으로 프리차아지 된 후에 프리차아지 트랜지스터(MP1)가 턴 오프되고, 데이터 리드 동작이 개시되면, 리드 동작에 의해서 상기 센싱 노드(VDL)의 전하가 단위 셀의 관통전류(ICELL)로 소모된다. 단위 셀의 상태가 '셋' 상태, 즉 저 저항 상태를 가질 경우에는 문제가 없으나, 단위 셀의 상태가 '리셋' 상태, 즉 고 저항 상태를 가질 경우에는 상기 센싱 노드(VDL)의 전압이 전원전압의 레벨(VCC)을 유지하지 못하고, 도 6에 도시된 바와 같이 감소되게 되어, 오 동작 유발 가능성이 존재하며, 고속 동작에 적합하지 않다는 문제점이 있다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 데이터 센싱 동작 모드 동안, 센스앰프의 오 동작을 방지 또는 최소화 할 수 있는 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 고속 동작에 유리한 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리에서의 데이터 리드 회로는: 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수 개로 구비하는 메모리 셀 어레이를 갖는 반도체 메모리에서의 데이터 리드 회로에 있어서: 인가되는 어드레스 신호에 응답하여, 상기 메모리 셀 어레이내의 단위 셀을 선택하는 선택부와; 상기 단위 셀이 연결된 비트라인과 센싱 노드간에 연결되고, 클램핑 제어신호에 응답하여 상기 선택된 단위 셀의 비트라인에 일정 레벨의 클램프 전압을 공급하는 클램핑부와; 프리차아지 모드 동안에 인가되는 제1상태의 제어신호에 응답하여 상기 센싱 노드를 일정 레벨의 전압으로 프리차아지시키고, 데이터 센싱 동작 모드 동안에 인가되는 제2상태의 제어신호에 응답하여 상기 선택된 단위 셀에 연결된 비트라인의 전류감소분 만큼을 상기 센싱 노드를 통해 보상하기 위한 프리차아지부; 및 상기 프리차아지부에 인가되는 상기 제어신호가 제2상태일 때, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 상기 선택된 단위 셀에 저장된 데이터를 센싱하는 센스 앰프부를 구비함을 특징으로 한다.
바람직하게는, 상기 프리차아지부가 피형 모오스 트랜지스터로 이루어진 경우에, 상기 제2상태의 제어신호는 상기 제1상태의 제어신호보다 높은 레벨을 가지며, 상기 프리차아지부에 인가되는 제2상태의 제어신호의 레벨은 상기 피형 모오스 트랜지스터가 미약하게 턴 온 될 정도의 전압 즉, 상기 트랜지스터의 문턱전압에 근접한 전압 레벨이 될 수 있다. 또한, 상기 프리차아지부는, 프리차아지 모드 동안에 제1상태의 제어신호를 갖고 센싱 동작 모드 동안에는 제2상태의 제어신호를 갖는 하나의 제어신호에 의해 동작되는 트랜지스터로 구성되거나, 프리차아지 모드 동안에 제1상태를 갖는 독립적인 제어신호에 응답하며 상기 센싱노드와 전원전압간에 연결된 프리차아지용 트랜지스터와, 센싱 동작 모드 동안에 제2상태를 갖는 독립적인 제어신호에 응답하며 상기 센싱 노드를 공유하는 보상용 트랜지스터로 구성될 수 있다. 상기 프리차아지부의 제어신호는 펄스 형태일 수 있으며, 상기 제2상태는 소정의 직류 레벨일 수 있다. 그리고 상기 클램핑 제어신호는 소정의 직류 레벨 또는 펄스 형태를 가질 수 있으며, 상기 센스 앰프부는 전압 센스 앰프 또는 전류 센스 앰프로 구성될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 반도체 메모리 장치에서의 데이터 센싱 노드 제어방법은, 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수개로 구비하는 메모리 셀 어레이와, 상기 메모리 셀에 저장된 데이터를 센싱하는 센스 앰프와, 상기 센스 앰프의 센싱 노드와 전원전압간에 연결된 트랜지스터를 구비하는 반도체 메모리 장치에 있어서 상기 센싱 노드를 제어하기 위한 방법에 있어서: 상기 트랜지스터를 프리차아지 모드 및 센싱 동작 모드에 무관하게 턴 오프 시킴 없이 턴 온 상태로 계속 동작되도록 함에 의해 상기 센싱 노드가 상기 트랜지스터로부터 제공되는 전원을 항상 공급받도록 하는 것을 특징으로 한다.
바람직하게는, 상기 트랜지스터는, 프리차아지 모드 동안에는 상기 센스 앰프의 센싱 노드를 일정 레벨로 프리차아지시키고, 데이터 센싱 동작 모드 동안에는 단위 셀에 연결된 비트라인의 전류감소분 만큼을 보상하는 바이어스 전류를 상기 센싱 노드에 공급하도록 동작됨을 특징으로 하며, 상기 제어신호는 펄스 형태 일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 반도체 메모리에서의 데이터 리드 방법은, 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수개로 구비하는 메모리 셀 어레이를 가지는 반도체 메모리에서의 데이터를 리드하는 방법에 있어서: 인가되는 제1상태의 제어신호의 응답하여, 센싱 노드를 일정레벨로 프리차아지시키는 단계와; 인가되는 어드레스 신호에 응답하여, 상기 메모리 셀 어레이에서 소정의 단위 셀을 선택하는 단계와; 상기 프리차아지 종료와 동시에 인가되는 클램핑 제어신호에 응답하여, 상기 선택된 단위 셀의 비트라인의 레벨을, 미리 설정된 임의의 클램프 레벨로 클램핑하고, 프리차아지 종료와 동시에 인가되는 제2상태의 제어신호에 응답하여, 상기 선택된 단위 셀에 연결된 비트라인의 전류 감소분만큼을 보상하기 위해, 바이어스 전류를 센싱 노드에 공급하는 단계; 및 상기 센싱 노드 레벨과 기준레벨을 비교함에 의해, 상기 선택된 셀의 데이터를 센싱하여 출력하는 단계를 포함함을 특징으로 한다.
바람직하게는, 상기 제1상태 및 제2상태의 제어신호에 응답하는 트랜지스터가 P형 모오스 트랜지스터로 이루어진 경우에, 상기 제2상태의 제어신호는 상기 제1상태의 제어신호보다 높은 레벨을 가지며, 상기 제2상태의 레벨은 상기 트랜지스터가 미약하게 턴 온 될 정도의 문턱전압에 근접한 전압레벨이 된다.
상기한 데이터 리드 회로 및 데이터 리드 방법에 의하면, 데이터 센싱시에 오 동작을 방지 또는 최소화하고, 데이터 센싱 속도의 향상에 기인하여 고속 동작의 구현이 보다 유리해진다.
이하에서는 본 발명의 바람직한 실시 예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 7 내지 도 12를 참조로 설명되어질 것이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리에서의 데이터 리드 회로의 회로도를 나타낸 것이다, 도 8에서는 도 7의 데이터 리드 회로의 각 노드 및 인가되는 신호들의 동작 타이밍이 나타나 있다. 또한, 도 9는 도 7의 메모리 셀 어레이에서의 데이터 리드 회로도이다.
도 7 및 도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 데이터 리드 회로는, 프리차아지부(100), 클램핑부(110), 선택부(130), 메모리 셀 어레이(도 9의 140) 및 센스 앰프부(120)로 구성되어 진다.
상기 프리차아지부(100)는, 인가되는 제어신호(VCTRL)를 게이트로 수신하고, 전원전압에 소오스가 연결되며, 클램핑부(110)의 클램핑 트랜지스터(MN101)의 드레인 및 센스 앰프부(120)의 입력단인 센싱 노드(VDL)와 드레인이 연결되는 P형 컨트롤 트랜지스터(MP101)로 구성되어, 프리 차아지 모드 동안에는 센싱노드(VDL)를 전원전압으로 프리차아지 하고, 센싱 동작 모드 동안에는 상기 센싱 노드(VDL)를 보상하는 기능을 수행한다.
상기 클램핑부는, 클램핑 제어신호(VCMP)를 게이트로 수신하고, 상기 센싱 노드(VDL) 및 상기 프리차아지부(100)의 컨트롤 트랜지스터(MP101)의 드레인에 드레인이 연결되며, 선택부(130)의 컬럼(column) 어드레스 신호(VY)를 수신하는 트랜지스터(MN102)의 드레인에 소오스가 연결되는 N형 클램핑 트랜지스터(MN101)로 구성되어, 비트라인 레벨이 리드 동작 수행에 적합한 소정 레벨로 클램핑되도록 한다.
상기 선택부(130)는 컬럼 어드레스신호(VY)를 게이트로 수신하고, 상기 클램핑 트랜지스터(MN101)의 소오스에 드레인이 연결되며, 단위 셀(140a)의 비트라인(BL)에 소오스가 연결되는 컬럼 어드레스 신호(VY)수신용 트랜지스터(MN102)와 워드라인워드라인 어드레스 신호(VWL)으로 구성되어 메모리 셀 어레이(도 9의 140)에서 특정 단위 셀(140a)을 선택하게 된다.
상기 메모리 셀 어레이(도 9의 140)는, 상기 워드라인에 게이트가 연결되고, 가변 저항체의 하부전극에 드레인이 연결되며, 소오스가 접지되는 하나의 액세스 트랜지스터와 하부전극이 상기 액세스 트랜지스터의 드레인과 연결되고, 상부전극이 비트라인(BL)과 연결되는 가변 저항체로 구성되는 단위 셀(140a)을 복수 개로 구비하여 구성된다. 또한, 상기 가변 저항체는 상기 액세스 트랜지스터의 소오스에 상부전극이 연결되고 하부전극은 접지되어 구성되어질 수도 있다.
상기 센스 앰프부(120)는 센싱 노드(VDL)의 레벨과 기준레벨(VREF)을 입력으로 수신하여, 기준레벨(VREF)과 대비하여 단위 셀(140a)의 레벨 상태가 '하이' 인지 '로우'인지 여부를 판별하는 센스 앰프(VSA)를 구비하여 구성된다. 상기 센스 앰프는 이미 발생된 기준전류에 대비하여 선택된 단위 셀(140a)의 비트라인을 통한 전류변화를 감지하는 전류센스앰프 또는 이미 발생된 기준전압에 대비하여 전압변화를 감지하는 전압센스 앰프로 구성되어 질 수도 있다.
상기한 바와 같이 구성된 데이터 리드 회로는, 종래의 데이터 리드 회로에 비해, 이하에서 설명되는 바와 같이 오 동작을 예방할 수 있고 고속 동작에 적합하다. 이하에서는 도 8을 참조하여 도 7 및 도 9의 데이터 리드 회로의 동작이 설명될 것이다.
도 8에 도시된 바와 같이, 우선 리드 명령 신호(READ)가 인가되기 전에는, 프리차이지 모드로써 프리차아지부의 제1상태의 제어신호(VCTRL)가 '로우' 상태를 유지하므로 프리차아지부(100)의 컨트롤 트랜지스터(MP101)는 턴 온되어 있는 상태로 센싱 노드(VDL)를 전원전압으로 프리차아지한다. 리드 명령 신호(READ)가 인가되면 센싱 동작 모드로 전환되어, 선택부(130)에서 데이터를 센싱하기 위하여 메모리 셀 어레이(도 9의 140) 내의 단위 셀(140a)을 선택한다. 컬럼 어드레스 신호(VY) 및 워드라인 로우 어드레스 신호(VWL)가 인가되어 선택부(130)의 컬럼 어드레스 신호(VY)에 응답하는 셀렉터 트랜지스터(MN102)가 턴 온 되고, 로우 어드레스 신호(VWL)를 수신하는 단위 셀(140a)을 구성하는 액세스 트랜지스터가 턴 온 되어 단위 셀(140a)이 선택된다.
리드 명령 신호(READ)가 인가되면, 이와 동시에 프리차아지부(100)의 펄스 형태의 제어신호(VCTRL)는 컨트롤 트랜지스터(MP101)의 문턱전압에 근접한 레벨로 상승되어 제2상태의 제어신호가 된다. 상기 문턱전압에 근접한 레벨의 제2상태의 제어신호(VCTRL)에 응답하여, 상기 컨트롤 트랜지스터(MP101)는 계속 턴 온 된 상태로 유지되며, 상기 센싱 노드(VDL)의 프리차아지를 종료하고, 센싱 노드(VDL)에 바이어스 전류를 인가하게 된다. 상기 바이어스 전류를 상기 센싱 노드(VDL)에 인가함에 의하여, 상기 선택된 단위 셀(140a)이 '리셋' 상태일 경우에, 단위 셀(140a) 내부에 흐르는 관통전류에 의해 감소되는 비트라인(BL)의 전류 감소분만큼을 보상하게 된다. 또한, 리드 명령 신호(READ)가 인가됨과 동시에 상기 클램핑부(110)의 클램핑 트랜지스터(MN101)의 게이트에 펄스 형태의 클램핑 제어신호(VCMP)가 인가되는데, 상기 클램핑 제어신호(VCMP)는 소정의 직류 레벨을 갖는 제어신호가 인가될 수도 있다. 이렇게 인가된 클램핑 제어신호(VCMP)에 의해서, 상기 단위 셀(140a)의 가변 저항체 내부에 존재하는 상 변화막의 임계전압을 넘지 않는 범위 내에서 비트라인 레벨(BL node)을 클램핑하게 된다. 상기 비트라인의 노드 레벨(BL node)을 소정의 레벨로 클램핑함에 의하여 리드영역(도 4의 A)내에서 안정된 리드 동작을 진행할 수 있다. 상기의 클램핑되는 비트라인(BL)의 노드 레벨(BL node)은, 가변 저항체 내부의 상 변화막의 임계전압(Vth)을 넘지 않는 범위 내에서 클램핑되는데, 상기 클램핑 제어신호(VCMP)에서 클램핑 트랜지스터(MN101)의 문턱전압을 뺀 만큼의 레벨을 가지게 된다. 상기 상 변화막의 임계전압이 1.2V 정도라고 가정할 때, 0.5 내지 1.0V 정도로 클램핑된다. 리드 동작시 발생하는 단위 셀(140a) 관통전류(ICELL)는 상기 단위 셀(140a)의 상 변화막의 저항에 의존적인 전류 흐름을 지니게 된다. 이에 따라 공급되는 전류흐름에 의해서 단위 셀(140a)의 액세스 트랜지스터를 통하여 관통전류(ICELL)가 발생하고, 셀의 상태에 따라 센스 앰프부의 입력단(VDL)은 상이한 레벨을 가지게 된다. 이때 단위 셀(140a) 내부로 흘러가는 관통 전류(ICELL)량은 단위 셀(140a)의 상태가 '리셋' 상태일 경우에는 고 저항에 기인하여 적은 양의 관통전류(ICELL)가 흐르게 되고, 센싱 노드(VDL)는 기준레벨(VREF)과 대비할 경우에 상대적으로 '하이' 레벨을 유지하게 된다. 이와 반대로, 단위 셀(140a)의 상태가 '셋' 상태일 경우에는, 단위 셀(140a)의 저항이 저 저항이 됨으로 인하여,'리셋' 상태일 경우와 비교하여 상대적으로 많은 관통전류(ICELL)가 흐르게 되고, 상기 센싱 노드(VDL)의 레벨은 기준레벨(VREF)과 대비될 경우에 상대적으로 '로우' 레벨을 유지하게 된다.
센스 앰프부(120)에서는 이미 발생된 기준전류에 대비하여 전압변화를 감지하는 전압 센스 앰프(VSA)를 구동시킴에 의해 센싱 노드(VDL)의 레벨과 기준레벨(VREF)을 비교하여, 단위 셀(140a)의 데이터 상태가 '리셋' 또는 '셋'여부를 판단하게 된다. 기준레벨(VREF)은 보통 전원전압의 1/2 정도로 발생하게 되며, 상기 센싱 노드(VDL)의 레벨 상태가 기준레벨보다 높을 경우에는 '리셋'으로 판정되고, 상기 센싱 노드(VDL)의 레벨 상태가 기준전압보다 낮을 경우에는 '셋'으로 판정되게 된다. 상기의 데이터 리드 회로는 단위 셀(140a)의 상태가 '리셋' 상태일 경우에, 프리차아지부(100)에서 발생되는 바이어스 전류에 의해 단위 셀(140a)의 내부로 흐르는 관통전류(ICELL)를 보상해주게 된다. 따라서, 도 8에서 도시된 바와 같이, 센싱 노드(VDL)의 레벨이 일정하게 유지되게 된다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리에서의 데이터 리드 회로의 회로도를 나타낸 것이다, 도 11은 도 10의 데이터 리드 회로의 각 노드 및 인가되는 신호의 동작 타이밍이 나타나 있다. 또한 도 12는 도 10의 메모리 셀 어레이에서의 데이터 리드 회로도이다. 도 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 데이터 리드 회로는, 프리차아지부(200), 클램핑부(210), 선택부(230), 메모리 셀 어레이(도 12의 240) 및 센스 앰프부(220)로 구성되어 진다.
상기 프리차아지부(200)는, 인가되는 프리차아지 제어신호(VPRE)를 게이트로 수신하고, 전원전압에 소오스가 연결되며, 클램핑부(210)의 클램핑 트랜지스터(MN201)의 드레인 및 센스 앰프부(220)의 입력단인 센싱 노드(VDL)와 드레인이 연결되는 P형 프리차아지용 트랜지스터(MP201)와, 인가되는 보상용 제어신호(VCOM)를 게이트로 수신하고, 전원전압에 소오스가 연결되며, 클램핑부(210)의 클램핑 트랜지스터(MN201)의 드레인 및 센스 앰프부(120)의 입력단인 센싱 노드(VDL)와 드레인이 연결되는 P형 보상용 트랜지스터(MP202)로 구성되어, 프리 차아지 모드 동안에 제1상태의 제어신호(VPRE)에 응답하는 프리차아지용 트랜지스터(MP201)에 의해 센싱노드(VDL)를 전원전압으로 프리차아지 하는 기능을 수행하고, 센싱 동작 모드 동안에는 제2상태의 제어신호(VCOM)에 응답하는 보상용 트랜지스터(MP202)에 의해 센싱 노드(VDL)의 레벨 저하를 방지하는 기능을 수행한다.
상기 클램핑부(210)는, 클램핑 제어신호(VCMP)를 게이트로 수신하고, 상기 센싱 노드(VDL) 및 상기 프리차아지부(200)의 프리차아지용 트랜지스터(MP201)의 드레인 및 보상용 트랜지스터(MP202)의 드레인에 드레인이 연결되며, 선택부(230)의 컬럼(column) 어드레스 신호(VY)를 수신하는 트랜지스터(MN202)의 드레인에 소오스가 연결되는 N형 클램핑 트랜지스터(MN201)로 구성되어, 비트라인 레벨이 리드 동작 수행에 적합한 소정 레벨로 클램핑되도록 한다.
상기 선택부(230)는 컬럼 어드레스신호(VY)를 게이트로 수신하고, 상기 클램핑 트랜지스터(MN201)의 소오스에 드레인이 연결되며, 단위 셀(240a)의 비트라인(BL)에 소오스가 연결되는 컬럼 어드레스 신호(VY)수신용 트랜지스터(MN202)와 워드라인 로우 어드레스 신호(VWL)에 응답하는 액세스 트랜지스터를 구비하는 메모리 셀 어레이(도 12의 240)의 특정 단위 셀(240a)을 선택하게 된다.
상기 메모리 셀 어레이(도 12의 240)는, 워드라인에 게이트가 연결되고, 가변 저항체의 하부전극에 드레인이 연결되며, 소오스가 접지되는 하나의 액세스 트랜지스터와 하부전극이 상기 액세스 트랜지스터의 드레인과 연결되고, 상부전극이 비트라인(BL)과 연결되는 가변 저항체로 구성되는 단위 셀(240a)을 복수 개로 구비하여 구성된다. 또한, 상기 가변 저항체는 상기 액세스 트랜지스터의 소오스에 상부전극이 연결되고 하부전극은 접지되어 구성되어질 수도 있다.
상기 센스 앰프부(220)는 센싱노드(VDL)의 레벨과 기준레벨(VREF)을 입력으로 수신하여, 기준레벨(VREF)과 대비하여 단위셀(240a)의 레벨 상태가 '하이' 인지 '로우'인지 여부를 판별하는 센스 앰프(VSA)를 구비하여 구성된다. 상기 센스 앰프(VSA)는 이미 발생된 기준전류에 대비하여 선택된 단위 셀(240a)의 비트라인(BL)을 통한 전류변화를 감지하는 전류센스앰프 또는 이미 발생된 기준전압에 대비하여 전압변화를 감지하는 전압센스 앰프로 구성되어 질 수도 있다.
상기한 바와 같이 구성된 데이터 리드 회로는, 종래의 데이터 리드 회로에 비해, 이하에서 설명되는 바와 같이 오 동작을 예방할 수 있고 고속 동작에 적합하다. 이하에서는 도 11을 참조하여 도 10 및 도 12의 데이터 리드 회로의 동작이 설명될 것이다.
도 11에 도시된 바와 같이, 우선 리드 명령 신호(READ)가 인가되기 전에는, 프리차이지 모드로써, 프리차아지부의 제1상태의 제어신호(VPRE)가 '로우' 상태를 유지하므로 프리차아지부(200)의 프리차아지용 트랜지스터(MP201)는 턴 온 되어 있는 상태로 센싱 노드(VDL)를 전원전압으로 프리차아지한다. 리드 명령 신호(READ)가 인가되면 센싱 동작 모드로 전환되어, 선택부(230)에서 데이터를 센싱하기 위하여 메모리 셀 어레이 내(도 12의 240)의 단위 셀(240a)을 선택한다. 컬럼 어드레스 신호(VY) 및 로우 어드레스 신호(VWL)가 인가되어 선택부(230)의 컬럼 어드레스 신호(VY)에 응답하는 셀렉터 트랜지스터(MN202)가 턴 온 되고, 로우 어드레스 신호(VWL)에 응답하는 단위 셀(240a)의 액세스 트랜지스터가 턴 온 되어 단위 셀(240a)이 선택된다.
리드 명령 신호(READ)가 인가되면, 이와 동시에 프리차아지부(200)의 제1상태의 제어신호(VPRE)는 '로우' 에서 '하이'로 변환되고, 상기 프리차아지용 트랜지스터(MP201)은 턴 오프 되어 센싱 노드(VDL)의 프리차아지를 종료하게 된다. 상기 프리차이지 모드 종료 후 센싱 동작모드 동안에는, 보상용 트랜지스터(MP201)의 문턱전압에 근접한 레벨로 인가되는 제2상태의 제어신호(VCOM)에 의해서 상기 보상용 트랜지스터(MP202)가 턴 온 되어 상기 센싱 노드(VDL)에 바이어스 전류를 인가하게 된다. 상기 바이어스 전류를 상기 센싱 노드(VDL)에 인가함에 의하여, 상기 선택된 단위 셀(240a)이 '리셋' 상태일 경우에, 단위 셀(240a) 내부에 흐르는 관통전류(ICELL)에 의해 감소되는 비트라인(BL)의 전류 감소분만큼을 상기 바이어스 전류가 보상하게 된다. 상기 프리차아지 제어신호(VPRE)는 펄스 형태를 가지며, 상기 제2상태의 제어신호(VCOM)는 상기 보상용 트랜지스터(MP202)의 문턱전압에 근접하는 소정의 직류 레벨을 가지나, 펄스형태로 인가될 수도 있다, 또한, 상기 리드 명령 신호(READ)가 인가됨과 동시에, 상기 클램핑부(210)의 클램핑 트랜지스터(MN201)의 게이트에 일정한 직류 레벨을 갖는 클램핑 제어신호(VCMP)가 인가되는데, 이렇게 인가된 클램핑 제어신호(VCMP)에 의해서, 상기 단위 셀(240a)의 가변 저항체 내부에 존재하는 상 변화막의 임계전압을 넘지 않는 범위 내에서 비트라인 레벨을 클램핑하게 된다. 상기 비트라인 레벨(BL node)을 소정의 레벨로 클램핑함에 의하여 리드영역(도 4의 A)내에서 안정된 센싱 동작을 진행할 수 있다. 상기의 클램핑되는 비트라인(BL) 레벨(BL node)은, 가변 저항체 내부의 상 변화막의 임계전압(Vth)을 넘지 않는 범위 내에서 클램핑되는데, 상기 클램핑 제어신호(VCMP)에서 클램핑 트랜지스터(MN201)의 문턱전압을 뺀 만큼의 레벨을 가지게 된다. 상기 상 변화막의 임계전압이 1.2V 정도라고 가정할 때, 0.5 내지 1.0 V 정도로 클램핑된다. 리드 동작 시 발생하는 단위 셀(240a) 관통 전류(ICELL)는 상기 단위 셀(240a)의 상 변화막의 저항에 의존적인 전류 흐름을 지니게 된다. 상기 클램핑 제어신호(VCMP)는 소정의 직류레벨을 가지도록 인가되는데, 상기 리드 명령신호(READ)와 동시에 펄스 형태로 인가될 수도 있다. 상기 상변화막의 저항에 의존하여 공급되는 전류흐름에 의해서, 단위 셀(240a)의 액세스 트랜지스터를 통하여 관통 전류(ICELL)가 발생하고 단위 셀(240a)의 상태에 따라 센스 앰프부(220)의 입력단인 센싱 노드(VDL)는 상이한 레벨을 가지게 된다. 이때 단위 셀(240a) 내부로 흘러가는 관통 전류량(ICELL)은 상기 단위 셀(240a)의 상태가 '리셋' 상태일 경우에는 고 저항에 기인하여 적은 양의 관통전류가 흐르게 되고, 센싱 노드(VDL)는 기준레벨(VREF)과 대비할 경우에 상대적으로 하이 레벨을 유지하게 된다. 이와 반대로, 단위 셀(240a)의 상태가 '셋' 상태일 경우에는, 단위 셀(240a)의 저항이 저 저항이 됨으로 인하여,'리셋' 상태일 경우와 비교하여 상대적으로 많은 관통전류가 흐르게 되고, 상기 센싱 노드(VDL)의 레벨은 기준레벨(VREF)과 대비할 경우에 로우 레벨을 유지하게 된다.
센스 앰프부(220)에서는 이미 발생된 기준전류에 대비하여 전압변화를 감지하는 전압 센스 앰프(VSA)를 구동시킴에 의해 센싱 노드(VDL)의 레벨과 기준레벨(VREF)을 비교하여, 단위 셀(240a)의 데이터 상태가 '리셋' 또는 '셋'여부를 판단하게 된다. 기준레벨(VREF)은 보통 전원전압의 1/2 정도로 발생하게 되며, 상기 센싱 노드(VDL)의 레벨 상태가 기준레벨(VREF)보다 높을 경우에는 '리셋'으로 판정되고, 상기 센싱 노드(VDL)의 레벨 상태가 기준전압보다 낮을 경우에는 '셋'으로 판정되게 된다. 상기의 데이터 리드 회로는 단위 셀(240a)의 상태가 '리셋' 상태일 경우에, 프리차아지부(200)에서 발생되는 바이어스 전류에 의해 단위 셀(240a)의 내부로 흐르는 관통전류(ICELL)를 보상해주게 된다. 따라서, 센싱 노드(VDL)의 레벨이 일정하게 유지되게 된다.
상기한 본 발명에 의한 반도체 메모리에서의 데이터 리드 회로 및 그에 따른 데이터 리드 방법은, PRAM에 적용되기 위한 것이나, MRAM(Magnetic Random Access Memory)에도 적용될 수 있으며, 기타 FLASH 메모리에도 적용될 수 있을 것이다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 단위 셀 내부에 흐르는 관통전류를 보상하기 위한 바이어스 전류를 인가함에 의해, 데이터 센싱 시에 오 동작을 방지 또는 최소화 할 수 있고, 데이터 센싱 속도의 향상에 기인하여 고속 동작의 구현이 보다 유리해진다.
도 1은 가변 저항체 내부의 상 변화막 변화를 도시한 개략도
도 2는 PRAM 단위 셀의 등가회로도
도 3은 상 변화막의 시간과 온도에 따른 변화를 도시한 그래프
도 4는 PRAM의 단위 셀 내부의 상 변화막의 전류 대 전압의 특성곡선
도 5는 종래 기술에 따른 데이터 리드 회로도
도 6은 도 5의 데이터 리드 회로의 각 노드 및 인가신호의 동작 타이밍도
도 7은 본 발명의 일 실시예에 따른 데이터 리드 회로도
도 8은 도 7의 데이터 리드 회로의 각 노드 및 인가신호의 동작 타이밍도
도 9는 도 7의 메모리 셀 어레이에서의 데이터 리드 회로도
도 10은 본 발명의 다른 실시예에 따른 데이터 리드 회로도
도 11은 도 10의 데이터 리드 회로의 각 노드 및 인가신호의 동작 타이밍도
도 12는 도 10의 메모리 셀 어레이에서의 데이터 리드 회로도
*도면의 주요 부분에 대한 부호의 설명*
VCTRL : 프리차아지부 제어신호 VCMP : 클램핑 제어신호
VY : 컬럼 어드레스 신호 VWL : 로우 어드레스 신호
VDL ; 센싱 노드 BL : 비트라인
VREF : 기준레벨 VSA : 센스 앰프
100 : 프리차아지부 110 : 클램핑부
120 : 센스 앰프부 130 : 선택부
140 : 메모리 셀 어레이 140a: 단위 셀
ICELL : 관통전류

Claims (15)

  1. 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수 개로 구비하는 메모리 셀 어레이를 갖는 반도체 메모리에서의 데이터 리드 회로에 있어서:
    인가되는 어드레스 신호에 응답하여, 상기 메모리 셀 어레이내의 단위 셀을 선택하는 선택부;
    상기 단위 셀이 연결된 비트라인과 센싱 노드간에 연결되고, 클램핑 제어신호에 응답하여 상기 선택된 단위 셀의 비트라인에 일정 레벨의 클램프 전압을 공급하는 클램핑부;
    프리차아지 모드 동안에 인가되는 제1상태의 제어신호에 응답하여 상기 센싱 노드를 일정 레벨의 전압으로 프리차아지시키고, 데이터 센싱 동작 모드 동안에 인가되는 제2상태의 제어신호에 응답하여 상기 선택된 단위 셀에 연결된 비트라인의 전류감소분 만큼을 상기 센싱 노드를 통해 보상하기 위한 프리차아지부; 및
    상기 프리차아지부에 제2상태의 제어신호가 인가 될 때, 상기 센싱 노드의 레벨과 기준 레벨을 비교하여 상기 선택된 단위 셀에 저장된 데이터를 센싱하는 센스 앰프부를 구비함을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  2. 제1항에 있어서,
    상기 프리차아지부가 피형 모오스 트랜지스터로 이루어진 경우에, 상기 제2상태의 제어신호는 상기 제1상태의 제어신호보다 높은 레벨을 가짐을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  3. 제2항에 있어서,
    상기 프리차아지부에 인가되는 제2상태의 제어신호의 레벨은 상기 피형 모오스 트랜지스터가 미약하게 턴 온 될 정도의 문턱전압에 근접한 전압레벨임을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  4. 제3항에 있어서,
    상기 프리차아지부는, 프리차아지 모드 동안에 제1상태의 제어신호를 갖고 센싱 동작 모드 동안에는 제2상태의 제어신호를 갖는 하나의 제어신호에 의해 동작되는 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  5. 제3항에 있어서,
    상기 프리차아지부는, 프리차아지 모드 동안에 제1상태를 갖는 독립적인 제어신호에 응답하며 상기 센싱노드와 전원전압간에 연결된 프리차아지용 트랜지스터와, 센싱 동작 모드 동안에 제2상태를 갖는 독립적인 제어신호에 응답하며 상기 센싱 노드를 공유하는 보상용 트랜지스터를 가짐을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  6. 제4항 또는 제5항에 있어서,
    상기 프리차아지부의 제어신호는 펄스 형태임을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  7. 제4항 또는 제5항에 있어서,
    상기 보상용 트랜지스터에 인가되는 제어신호는 소정의 직류 레벨을 가짐을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  8. 제4항 또는 제5항에 있어서,
    상기 클램핑 제어신호는 소정의 직류 레벨 또는 펄스 형태를 가짐을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로
  9. 제4항 또는 제5항에 있어서,
    상기 센스 앰프부는 전압 센스 앰프 또는 전류 센스 앰프로 구성됨을 특징으로 하는 반도체 메모리에서의 데이터 리드 회로.
  10. 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수개로 구비하는 메모리 셀 어레이와, 상기 메모리 셀에 저장된 데이터를 센싱하는 센스 앰프와, 상기 센스 앰프의 센싱 노드와 전원전압간에 연결된 트랜지스터를 구비하는 반도체 메모리 장치에 있어서 상기 센싱 노드를 제어하기 위한 방법에 있어서:
    상기 트랜지스터를, 프리차아지 모드 및 센싱 동작 모드에 무관하게 턴 오프 시킴 없이, 턴 온 상태로 계속 동작되도록 함에 의해 상기 센싱 노드가 상기 트랜지스터로부터 제공되는 전원을 항상 공급받도록 하는 것을 특징으로 하는 반도체 메모리 장치에서의 데이터 센싱 노드 제어 방법.
  11. 제10항에 있어서,
    상기 트랜지스터는, 프리차아지 모드 동안에는 상기 센스 앰프의 센싱 노드를 일정 레벨로 프리차아지시키고, 데이터 센싱 동작 모드 동안에는 단위 셀에 연결된 비트라인의 전류감소분 만큼을 보상하는 바이어스 전류를 상기 센싱 노드에 공급하도록 동작됨을 특징으로 하는 반도체 메모리 장치에서의 데이터 센싱 노드 제어방법.
  12. 제10항에 있어서,
    상기 제어신호는 펄스 형태임을 특징으로 하는 반도체 메모리 장치에서의 데이터 센싱 노드 제어방법.
  13. 하나의 액세스 트랜지스터와 하나의 가변 저항체로 구성되는 단위 셀을 복수개로 구비하는 메모리 셀 어레이를 가지는 반도체 메모리에서의 데이터를 리드하는 방법에 있어서:
    인가되는 제1상태의 제어신호의 응답하여, 센싱 노드를 일정 레벨로 프리차아지시키는 단계;
    인가되는 어드레스 신호에 응답하여, 상기 메모리 셀 어레이에서 소정의 단위 셀을 선택하는 단계;
    상기 프리차아지 종료와 동시에 인가되는 클램핑 제어신호에 응답하여, 상기 선택된 단위 셀의 비트라인의 레벨을, 미리 설정된 임의의 클램프 레벨로 클램핑하고, 프리차아지 종료와 동시에 인가되는 제2상태의 제어신호에 응답하여, 상기 선택된 단위 셀에 연결된 비트라인의 전류 감소분만큼을 보상하기 위해, 바이어스 전류를 센싱 노드에 공급하는 단계; 및
    상기 센싱 노드 레벨과 기준레벨을 비교함에 의해, 상기 선택된 셀의 데이터를 센싱하여 출력하는 단계를 포함함을 특징으로 하는 반도체 메모리에서의 데이터 리드 방법.
  14. 제13항에 있어서,
    상기 제1상태 및 제2상태의 제어신호에 응답하는 트랜지스터가 P형 모오스 트랜지스터로 이루어진 경우에, 상기 제2상태의 제어신호는 상기 제1상태의 제어신호보다 높은 레벨을 가짐을 특징으로 하는 반도체 메모리에서의 데이터 리드 방법.
  15. 제14항에 있어서,
    상기 제2상태의 레벨은 상기 트랜지스터가 미약하게 턴 온 될 정도의 문턱전압에 근접한 전압레벨임을 특징으로 하는 반도체 메모리에서의 데이터 리드 방법.
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