DE102008021093A1 - Mehrpegelzellen-Phasenänderungsspeicher mit Vor-Leseoperations-Widerstandsdriftausgleich, Speichersysteme mit solchen Speichern und Verfahren zum Lesen von Speichern - Google Patents

Mehrpegelzellen-Phasenänderungsspeicher mit Vor-Leseoperations-Widerstandsdriftausgleich, Speichersysteme mit solchen Speichern und Verfahren zum Lesen von Speichern Download PDF

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Gi-Tae Jeong
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Abstract

Ein Speicher (200) weist eine Mehrzahl von Speicherzellen (210) auf, wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, wobei der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert und jede Speicherzelle mit einer Leitung (DL) des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen. Eine Modifikationsschaltung (240, 250, 260, 280, 290) modifiziert den Widerstand einer Speicherzelle der Mehrzahl von Speicherzellen (210), die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität gemäß 35 USC 119 der koreanischen Patentanmeldung Nr. 2007-42046 , die am 30. April 2007 eingereicht wurde, deren Inhalt hierin in seiner Gesamtheit durch Bezugnahme aufgenommen ist.
  • Diese Anmeldung ist verwandt mit der US-Anmeldung mit der Seriennummer (unser Aktenzeichen: SAM-1116) mit dem Titel „Multiple-Level Cell Phase-Change Memory Devices Having Controlled Resistance Drift Parameter, Memory Systems Employing Such Devices, and Method of Reading Memory Devices" von Chang-Wook Jeong et al. und mit der vorliegenden Anmeldung gemeinschaftlich innegehabt, wobei deren Inhalt hierin durch Bezugnahme aufgenommen ist.
  • Diese Anmeldung ist verwandt mit der US-Anmeldung mit der Seriennummer (unser Aktenzeichen: SAM-1117) mit dem Titel „Multiple-Level Cell Phase-Change Memory Devices Having Post-Programming Operation Resistance Drift Saturation, Memory Systems Employing Such Devices, and Method of Reading Memory Devices" von Chang-Wook Jeong et al. und mit der vorliegenden Anmeldung gemeinschaftlich innegehabt, wobei deren Inhalt hierin durch Bezugnahme aufgenommen ist.
  • HINTERGRUND DER ERFINDUNG
  • Auf einen Phasenänderungsspeicher oder einen Phasenänderungs-Direktzugriffsspeicher (engl.: Phase-change random access memory; PRAM), auf den hierin Bezug genommen ist, wird in der Technik ebenfalls als einen Ovonic-Unified-Memory- (OUM) Speicher Bezug genommen. Die OUM-Zelle basiert auf einem Volumen einer Chalkogenidlegierung, die, nachdem sie aufgeheizt und abgekühlt wurde, eine von zwei stabilen, jedoch programmierbaren, Phasen annimmt: kristallin oder amorph. Der Widerstand der ersten Phase, d. h. der kristallinen Phase, ist relativ niedrig, und der Widerstand der zweiten Phase, d. h. der amorphen Phase, ist relativ hoch. Eine Programmierung des Zustands der Zelle zu einer logischen Eins (1) oder Null (0) hängt von der Phase des programmierbaren Volumens ab und wird durch Messen des Widerstands desselben bestimmt. Auf den kristallinen oder leitfähigen Zustand wird gewöhnlich als den „Einstell"- oder „0"-Zustand Bezug genommen; und auf den amorphen oder resistiven nicht leitfähigen Zustand wird gewöhnlich als den „Neueinstell"- oder „1"-Zustand Bezug genommen.
  • Um das programmierbare Volumen amorph zu machen, wird es durch einen resistiven Heizer auf oberhalb seines Schmelzpunkts aufgeheizt. Um das programmierbare Volumen kristallin zu machen, wird es für eine kurze Zeitdauer, z. B. 50 ns, auf unmittelbar unterhalb seines Schmelzpunkts aufgeheizt, so dass sich die Atome an ihren Kristallorten anordnen. Das Volumen kühlt sich rasch zu dem stabilen amorphen oder dem stabilen kristallinen Zustand ab, wenn der Heizer ausgeschaltet wird. Auf diese Art und Weise werden Daten durch eine Programmierung der Zelle zu entweder dem kristallinen oder dem amorphen Zustand in die Zelle geschrieben. Ein Lesen der programmierten Zelle wird durch einen Abtastverstärker durchgeführt, der den Widerstand der programmierten Zelle misst.
  • Der Schlüssel zu dem Phasenänderungsspeicher ist das Chalkogenidmaterial. Die Vorrichtung umfasst herkömmlicherweise eine Legierung aus Germanium (Ge), Antimon (Sb) und Tellurium (Te), auf die für gewöhnlich als eine GST-Legierung Bezug genommen wird. Das Material ist aufgrund seiner Fähigkeit, rasch zwischen den stabilen amorphen und kristallinen Phasen zu schalten, wenn es aufgeheizt und abgekühlt wird, von besonderem Nutzen für eine Aufnahme in einem Speicher.
  • Eine Speicherzelle, die ein Chalkogenidmaterial aufgenommen hat, umfasst typischerweise eine obere Elektrode, eine strukturierte Schicht oder ein Volumen des Chalkogenidmaterials und eine untere Elektrode, die als ein resistives Heizelement dient. 1 ist ein schematisches Diagramm, das eine Speicherzelle 10 darstellt, die das programmierbare Chalkogenidmaterial verwendet. Die Zelle 10 umfasst eine leitfähige obere Elektrode 12, die über dem programmierbaren Phasenänderungs-Chalkogenidmaterial 14 gebildet ist. Ein leitfähiger Bodenelektrodenkontakt (engl.: bottom electrode contact; BEC) 16 ist unter dem programmierbaren Material 14 gebildet. Der Bodenelektrodenkontakt (BEC) ist aus einem Material mit einer höheren Resistivität, wie Ti-AlN, TiN und Ähnlichem, gebildet, so dass er durch Erzeugen von Hitze, wenn ein Strom durch den BEC fließt, als ein resistiver Heizer arbeitet. Ein Zugriffstransistor 20 (siehe 2A und 2B) ist zum Steuern des Flusses eines Stroms durch die Zelle 10 mit dem Bodenelektrodenkontakt 16 verbunden. Das Gate des Zugriffstransistors 20 ist für gewöhnlich mit einer Wortleitung WL des Speichers, der die Zelle 10 aufgenommen hat, verbunden.
  • 2A und 2B sind schematische Diagramme, die die Zelle 10 in jedem der zwei programmierten Zustände darstellen. In 2A ist die Zelle 10 in dem leitfähigen Einstell- oder „0"-Zustand gezeigt. In diesem Zustand befindet sich ein Abschnitt des programmierbaren Materials 14, der in Kontakt mit dem BEC ist, in dem kristallinen Zustand. In 2B ist die Zelle 10 in dem resistiven Neueinstell- oder „1"-Zustand gezeigt. In diesem Zustand befindet sich ein Abschnitt des programmierbaren Materials 14, der in Kontakt mit dem BEC ist, in dem amorphen Zustand.
  • 3 ist ein schematisches Diagramm, das die elektrische Konfiguration der Zelle 10 schematisch darstellt. Eine Wortleitung WL steuert den Fluss eines Stroms durch die Zelle 10 bei dem Gate eines Zugriffstransistors 20. Der resultierende Strom, der durch die Zelle 10 fließt, IZELLE, und eine Aktivierung der Bit-Leitung, die mit der oberen Elektrode 12 der Zelle 10 verbunden ist, dient zum Programmieren des Zustands der Zelle 10 während einer Schreib- oder Programmieroperation und dient als ein Parameter zum Lesen des Zustands der Zelle 10 während einer Lese- oder Abtastoperation.
  • 4 ist ein Zeitdiagramm, das ein Programmieren einer Speicherzelle, die ein Volumen eines programmierbaren Chalkogenidmaterials umfasst, zum Beispiel von dem Typ, der im Vorhergehenden in Verbindung mit 1 bis 3 dargestellt und beschrieben ist, darstellt. Das Zeitdiagramm von 4 ist eine grafische Darstellung der Temperatur hinsichtlich der Zeit, die die Programmierpulse einer Hitze, die bei einer herkömmlichen Vorrichtung zum Programmieren des Materials zu dem Einstell-(kristallinen) Zustand und dem Neueinstell-(amorphen) Zustand verwendet werden, darstellt. Die Kurve, die mit 22 bezeichnet ist, stellt die Zeit-Temperatur-Beziehung für den Neueinstell-Puls, d. h. den Temperaturpuls, der verwendet wird, um das Material zu dem Neueinstell-(amorphen) Zustand zu programmieren, dar; und die Kurve, die mit 24 bezeichnet ist, stellt die Zeit-Temperatur-Beziehung für den Einstell-Puls, d. h. den Temperaturpuls, der verwendet wird, um das Material zu dem Einstell-(kristallinen) Zustand zu programmieren, dar.
  • Bezug nehmend auf die Kurve, die in 4 mit 22 bezeichnet ist, wird, um das programmierbare Volumen eines Chalkogenidmaterials zu der amorphen Phase (dem Neueinstell-Zustand) zu programmieren, die Chalkogenidlegierung durch einen resistiven Heizer auf eine Temperatur oberhalb ihres Schmelzpunkts (Tm) aufgeheizt. Der Heizpuls wird für eine relativ kurze Zeitdauer, z. B. einige Nanosekunden, angelegt. Die Legierung kühlt sich, wenn der Heizer ausgeschaltet wird, über eine Zeitdauer T1, auf die als eine Abkühldauer Bezug genommen wird, rasch auf eine Temperatur, die unter der Kristallisationstemperatur Tc des Volumens liegt, ab. Nach der Abschreckdauer befindet sich das Volumen eines Chalkogenidmaterials in einem stabilen amorphen Zustand.
  • Bezug nehmend auf die Kurve, die in 4 mit 24 bezeichnet ist, wird, um das programmierbare Volumen zu der kristallinen Phase (dem Einstell-Zustand) zu programmieren, die Legierung durch den resistiven Heizer auf eine Temperatur unterhalb ihres Schmelzpunkts Tm erhitzt, zum Beispiel auf eine Temperatur zwischen der Kristallisationstemperatur Tc und der Schmelztemperatur Tm des Materials. Die Temperatur wird für eine Zeitdauer T2, die relativ länger als die Zeitdauer T1 ist, aufrecht erhalten, um zu erlauben, dass Abschnitte der Legierung kristallisieren, das heißt, um zu erlauben, dass sich die Atome in dem Material in ihrer kristallinen Struktur anordnen. Die Legierung kühlt sich, wenn der Heizer ausgeschaltet wird, rasch auf eine Temperatur ab, die unter der Kristallisationstemperatur Tc des Volumens liegt. Nachdem die Kristallisation erreicht ist, wird der Einstell-Heizpuls entfernt, und das Material kühlt sich auf einen stabilen kristallinen Zustand ab.
  • Die Herstellung von PRAM-Vorrichtungen mit mehreren programmierbaren Zuständen wurde erforscht. Währen die vorhergehenden Beispiele zum Beispiel PRAM-Zellen mit zwei Zuständen, nämlich amorph (Neueinstell-) und kristallin (Einstell-), zeigen, haben Andere mit PRAM-Zellen experimentiert, die mehrere sogenannte „Hybrid"- oder „Zwischen"-Zustände zwischen den amorphen und kristallinen „End"-Zuständen aufweisen. In den Zwischenzuständen ist das programmierbare Volumen teilweise amorph und teilweise kristallin, und durch Steuern der relativen Prozentsätze von amorphen und kristallinen Volumina eines programmierbaren Materials kann der resultierende Widerstand der Zelle gesteuert werden. Auf diese Art und Weise kann man sagen, dass jede resultierende PRAM-Zelle mehrere programmierbare Zustände oder mehrere Pegel aufweist, von denen jeder einem eindeutigen Widerstandswert entspricht. Forschung auf dem Gebiet von Mehrpegel-PRAMs ist von Itri et al. durchgeführt worden, in „Analysis of Phase-transformation dynamics and estimation of amorphous-chalgogenide fraction in Phase-change memories", IEEE 42nd Annual International Reliability Physics Symposium, Phoenix, 2004, Seiten 209–215, deren Inhalt hierin durch Bezugnahme aufgenommen ist.
  • Andere haben bestimmt, dass der Widerstandswert eines programmierten Chalkogenidvolumens mit der Zeit variieren kann. Siehe zum Beispiel Pirovano et al., „Low-Field Amorphous State Restistance and Threshold Voltage Drift in Chalcogenide Materials", IEEE Transactions an Electron Devices, Band 51, Nr. 5, Mai 2004, Seiten 714–719, deren Inhalt hierin durch Bezugnahme aufgenommen ist. Die resultierende „Widerstandsdrift" ist besonders in dem amorphen Zustand einer Zweipegel-PRAM-Zelle von Bedeutung und in den teilweise amorphen Zwischenzuständen und dem vollständig amorphen Zustand der Mehrpegel-PRAM-Zelle.
  • Bei einem Versuch, eine Widerstandsdrift zu steuern, haben Andere das Verhalten einer Widerstandsdriftdynamik untersucht. Siehe zum Beispiel Ielmini et al., „Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase-Change Memories", IEEE Transactions an Electron Devices, Band 54, Nr. 2, Februar 2007, Seiten 308–315, deren Inhalt hierin durch Bezugnahme aufgenommen ist. Die Widerstanddrift bleibt jedoch ein schwierig zu bewältigendes Problem, besonders bei Mehrpegel-PRAM-Vorrichtungen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ausführungsbeispiele der vorliegenden Erfindung sind auf Mehrpegelzellen-Phasenänderungsspeicher, Speichersysteme mit solchen Speichern und Verfahren zum Lesen von Speichern gerichtet, wobei eine Widerstandsdrift eines Speichers, der für ein Lesen ausgewählt ist, durch Modifizieren des Widerstands der Zelle unmittelbar bevor sie gelesen wird gesteuert wird, um den Widerstand der Zelle vor der Leseoperation nahe zu dem Anfangswiderstand zurückzubringen. Bei einem Ausführungsbeispiel wird ein Heizenergiepuls innerhalb etwa 100 ns vor der Leseoperation an die Zelle angelegt. Solch ein Aufheizen der Zelle unmittelbar vor einem Lesen gleicht den Widerstandspegel der Zelle auf nahe bei dem Vor-Drift-Widerstandswert aus. Bei einem anderen Ausführungsbeispiel ist die Zelle eine Mehrpegelspeicherzelle.
  • Bei einem Aspekt weist ein Speicher Folgendes auf: eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, wobei der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert und jede Speicherzelle mit einer Leitung des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen. Eine Modifikationsschaltung modifiziert den Widerstand einer Speicherzelle der Mehrzahl von Speicherzellen, die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen.
  • Bei einem Ausführungsbeispiel weist das Speicherzellenmaterial ein Chalkogenidmaterial auf.
  • Bei einem anderen Ausführungsbeispiel weist jede Speicherzelle ferner ein Heizelement auf, das in einer thermischen Verbindung mit dem entsprechenden Speicherzellenmaterial der Speicherzelle steht, wobei das Heizelement den Programmierstrom empfängt, um die entsprechende Speicherzelle aufzuheizen, so dass das Speicherzellenmaterial den Anfangswiderstand hat.
  • Bei einem anderen Ausführungsbeispiel weist das Heizelement eine Elektrode auf, die in Kontakt mit dem entsprechenden Speicherzellenmaterial ist, wobei das Heizelement ein resistives Material aufweist, das Hitze erzeugt, wenn ein Strom durch das Heizelement fließt.
  • Bei einem anderen Ausführungsbeispiel wird jede Speicherzelle durch die Programmieroperation programmiert, um einen von einer Mehrzahl von Zuständen einzunehmen, wobei jeder Zustand einen Bereich von Widerständen umfasst, die unabhängig von benachbarten Widerstandsbereichen benachbarter Zustände sind, wobei die Speicherzelle durch die Programmieroperation programmiert wird, um mehr als zwei Zustände einzunehmen.
  • Bei einem anderen Ausführungsbeispiel entspricht ein niedriger Zustand der Mehrzahl von Zuständen einem Zustand mit einem niedrigsten Bereich von Widerständen, ein hoher Zustand der Mehrzahl von Zuständen entspricht einem Zustand mit ei nem höchsten Bereich von Widerständen und mindestens ein Zwischenzustand der Mehrzahl von Zuständen entspricht mindestens einem Zustand mit einem Bereich von Widerständen, die größer als der niedrigste Bereich von Widerständen des niedrigen Zustands und geringer als der höchste Bereich von Widerständen des hohen Zustands sind.
  • Bei einem anderen Ausführungsbeispiel modifiziert die Modifikationsschaltung den Widerstand der Speicherzelle durch Anlegen eines Energiepulses an die Leitung vor einer Leseoperation der Speicherzelle, wobei die Modifikationsschaltung den Energiepuls anlegt, wenn die Speicherzelle durch die Programmieroperation zu dem Zwischenzustand programmiert wird, und die Modifikationsschaltung den Energiepuls nicht anlegt, wenn die Speicherzelle durch die Programmieroperation zu dem niedrigen Zustand oder zu dem hohen Zustand programmiert wird.
  • Bei einem anderen Ausführungsbeispiel weist die Leitung eine Bit-Leitung auf, wobei die Modifikationsschaltung den Widerstand der Speicherzelle durch Anlegen eines Energiepulses an die Bit-Leitung vor einer Leseoperation der Speicherzelle modifiziert.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Abtastverstärkerschaltung, die mit der Bit-Leitung gekoppelt ist, angelegt.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Steuerungsschaltung des Speichers erzeugt und durch einen Klemmtransistor der Abtastverstärkerschaltung aktiviert.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Schreib-Ansteuerungsschaltung, die mit der Bit-Leitung gekoppelt ist, angelegt.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Steuerungsschaltung des Speichers erzeugt und durch eine Verknüpfungsschaltung in der Schreib-Ansteuerungsschaltung aktiviert.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls während einer Vorladeoperation der Speicherzelle an die Bit-Leitung angelegt, wobei die Bit-Leitung vor dem Anlegen des Energiepulses vorgeladen wird.
  • Bei einem anderen Aspekt weist ein Verfahren zum Lesen eines Speichers, wobei der Speicher eine Mehrzahl von Speicherzellen aufweist, wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert und jede Speicherzelle mit einer Leitung des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen, folgende Schritte auf: Modifizieren des Widerstands einer Speicherzelle, die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen; und Durchführen einer Leseoperation der Speicherzelle.
  • Bei einem Ausführungsbeispiel weist das Speicherzellenmaterial ein Chalkogenidmaterial auf.
  • Bei einem anderen Ausführungsbeispiel weist jede Speicherzelle ferner ein Heizelement auf, das in einer thermischen Verbindung mit dem entsprechenden Speicherzellenmaterial der Speicherzelle steht, und das Verfahren weist ferner ein Anlegen des Programmierstroms an das Heizelement, um die entsprechende Speicherzelle aufzuheizen, so dass das Speicherzellenmaterial den Anfangswiderstand hat, auf.
  • Bei einem anderen Ausführungsbeispiel wird jede Speicherzelle durch die Programmieroperation programmiert, um einen von einer Mehrzahl von Zuständen einzunehmen, wobei jeder Zustand einen Bereich von Widerständen umfasst, die unabhängig von benachbarten Widerstandsbereichen benachbarter Zustände sind, wobei der Anfangswiderstand einer Speicherzelle nach der Programmieroperation einen Anfangszustand einnimmt, und wobei ein Modifizieren des Widerstands einer Speicherzelle, die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation nahe zu dem Anfangswiderstand zurückzubringen, den Widerstand der Speicherzelle zu einem Widerstand innerhalb eines Bereichs von Widerständen, der dem Anfangszustand entspricht, zurückbringt.
  • Bei einem anderen Ausführungsbeispiel wird die Speicherzelle durch die Programmieroperation programmiert, um mehr als zwei Zustände einzunehmen.
  • Bei einem anderen Ausführungsbeispiel entspricht ein niedriger Zustand der Mehrzahl von Zuständen einem Zustand mit einem niedrigsten Bereich von Widerständen, ein hoher Zustand der Mehrzahl von Zuständen entspricht einem Zustand mit einem höchsten Bereich von Widerständen, und mindestens ein Zwischenzustand der Mehrzahl von Zuständen entspricht mindestens einem Zustand mit einem Bereich von Widerständen, die größer als der niedrigste Bereich von Widerständen des niedrigen Zustands und geringer als der höchste Bereich von Widerständen des hohen Zustands sind.
  • Bei einem anderen Ausführungsbeispiel wird ein Modifizieren des Widerstands der Speicherzelle durchgeführt, wenn die Speicherzelle durch die Programmieroperation zu dem Zwischenzustand programmiert wird, und es wird nicht durchgeführt, wenn die Speicherzelle durch die Programmieroperation zu dem niedrigen Zustand oder zu dem hohen Zustand programmiert wird.
  • Bei einem anderen Ausführungsbeispiel weist das Modifizieren des Widerstands ein Modifizieren des Widerstands der Speicherzelle durch Anlegen eines Energiepulses an eine Bit-Leitung des Speichers, die mit der Speicherzelle verbunden ist, vor einer Leseoperation der Speicherzelle auf.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls innerhalb etwa 100 ns vor einem Anlegen des Lesestroms zum Durchführen der Leseoperation der Speicherzelle angelegt.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls während einer Vorladeoperation der Speicherzelle an die Bit-Leitung angelegt, wobei die Bit-Leitung vor dem Anlegen des Energiepulses vorgeladen wird.
  • Bei einem anderen Aspekt weist ein Verfahren zum Lesen einer Speichervorrichtung, wobei die Speichervorrichtung eine Mehrzahl von Speicherzellen aufweist, wobei jede Speicherzelle ein Chalkogenidmaterial aufweist, das einen Anfangs-Defektzustand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, der Defektzustand der der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangs-Defektzustand variiert und jede Speicherzelle mit einer Leitung des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Defektzustand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Defektzustand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen, ein Modifizieren des Defektzustands einer Speicherzelle, die für eine Leseoperation ausgewählt ist, um den Defektzustand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangs-Defektzustands zurückzubringen; und ein Durchführen einer Leseoperation der Speicherzelle auf.
  • Bei einem anderen Aspekt weist eine elektronische Vorrichtung ein Speichersystem auf, wobei das Speichersystem Folgendes aufweist: eine Speichersteuerung, die angeordnet ist, um sich mit einem Datenbus, bei dem Datensignale übertragen werden, zu verbinden; und einen Speicher, der mit der Speichersteuerung verbunden ist, der die Datensignale speichert und wiedergewinnt. Der Speicher weist Folgendes auf: eine Mehrzahl von Speicherzellen, wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert und jede Speicherzelle mit einer Leitung des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen. Eine Modifikationsschaltung modifiziert den Widerstand einer Speicherzelle der Mehrzahl von Speicherzellen, die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen.
  • Bei einem Ausführungsbeispiel weist das Speicherzellenmaterial ein Chalkogenidmaterial auf.
  • Bei einem anderen Ausführungsbeispiel weist jede Speicherzelle ferner ein Heizelement auf, das in einer thermischen Verbindung mit dem entsprechenden Speicherzellenmaterial der Speicherzelle steht, wobei das Heizelement den Programmierstrom empfängt, um die entsprechende Speicherzelle aufzuheizen, so dass das Speicherzellenmaterial den Anfangswiderstand hat.
  • Bei einem anderen Ausführungsbeispiel weist das Heizelement eine Elektrode auf, die in Kontakt mit dem entsprechenden Speicherzellenmaterial ist, wobei das Heizelement ein resistives Material aufweist, das Hitze erzeugt, wenn ein Strom durch das Heizelement fließt.
  • Bei einem anderen Ausführungsbeispiel wird jede Speicherzelle durch die Programmieroperation programmiert, um einen von einer Mehrzahl von Zuständen einzu nehmen, wobei jeder Zustand einen Bereich von Widerständen umfasst, die unabhängig von benachbarten Widerstandsbereichen benachbarter Zustände sind, wobei die Speicherzelle durch die Programmieroperation programmiert wird, um mehr als zwei Zustände einzunehmen.
  • Bei einem anderen Ausführungsbeispiel entspricht ein niedriger Zustand der Mehrzahl von Zuständen einem Zustand mit einem niedrigsten Bereich von Widerständen, ein hoher Zustand der Mehrzahl von Zuständen entspricht einem Zustand mit einem höchsten Bereich von Widerständen, und mindestens ein Zwischenzustand der Mehrzahl von Zuständen entspricht mindestens einem Zustand mit einem Bereich von Widerständen, die größer als der niedrigste Bereich von Widerständen des niedrigen Zustands und geringer als der höchste Bereich von Widerständen des hohen Zustands sind.
  • Bei einem anderen Ausführungsbeispiel modifiziert die Modifikationsschaltung den Widerstand der Speicherzelle durch Anlegen eines Energiepulses an die Leitung vor einer Leseoperation der Speicherzelle, wobei die Modifikationsschaltung den Energiepuls anlegt, wenn die Speicherzelle durch die Programmieroperation zu dem Zwischenzustand programmiert wird, und die Modifikationsschaltung den Energiepuls nicht anlegt, wenn die Speicherzelle durch die Programmieroperation zu dem niedrigen Zustand oder zu dem hohen Zustand programmiert wird.
  • Bei einem anderen Ausführungsbeispiel weist die Leitung eine Bit-Leitung auf, wobei die Modifikationsschaltung den Widerstand der Speicherzelle durch Anlegen eines Energiepulses an die Bit-Leitung vor einer Leseoperation der Speicherzelle modifiziert.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Abtastverstärkerschaltung, die mit der Bit-Leitung gekoppelt ist, angelegt.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Steuerungsschaltung des Speichers erzeugt und durch einen Klemmtransistor der Abtastverstärkerschaltung aktiviert.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Schreib-Ansteuerungsschaltung, die mit der Bit-Leitung gekoppelt ist, angelegt.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls durch eine Steuerungsschaltung des Speichers erzeugt und durch eine Verknüpfungsschaltung in der Schreib-Ansteuerungsschaltung aktiviert.
  • Bei einem anderen Ausführungsbeispiel wird der Energiepuls während einer Vorladeoperation der Speicherzelle an die Bit-Leitung angelegt, wobei die Bit-Leitung vor dem Anlegen des Energiepulses vorgeladen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorhergehenden sowie weitere Aufgaben, Merkmale und Vorteile der Ausführungsbeispiele der Erfindung werden anhand der genaueren Beschreibung bevorzugter Ausführungsbeispiele der Erfindung, wie in den beigefügten Zeichnungen, in denen gleiche Bezugszeichen in den unterschiedlichen Ansichten auf die gleichen Teile Bezug nehmen, dargestellt, offensichtlich werden. Die Zeichnungen sind nicht notwendigerweise maßstabgetreu, stattdessen wird Wert auf ein Darstellen der Prinzipien der Erfindung gelegt. Es zeigen:
  • 1 ein schematisches Diagramm, das eine herkömmliche Speicherzelle mit einem programmierbaren Chalkogenidmaterial darstellt;
  • 2A und 2B schematische Diagramme, die die herkömmliche Speicherzelle in jedem von zwei programmierten Zuständen darstellen;
  • 3 ein äquivalentes Schaltungsdiagramm der herkömmlichen Speicherzelle von 1, 2A und 2B;
  • 4 ein Zeitdiagramm, das eine Programmierung einer Speicherzelle, die ein programmierbares Chalkogenidmaterial umfasst, darstellt;
  • 5A ein schematisches Diagramm des Aufteilens von Widerstandswerten auf zwei verschiedene Zustände für eine Zweipegelzelle;
  • 5B ein schematisches Diagramm des Aufteilens von Widerstandswerten auf mehrere verschiedene Zustände für eine Mehrpegelzelle, in diesem Fall für eine Vierpegelzelle; und
  • 5C ein schematisches Diagramm des Aufteilens von Widerstandswerten auf mehrere verschiedene Zustände für die Mehrpegelzelle von 5B, das die Auswirkungen einer Widerstandsdrift darstellt;
  • 6A, 6B und 6C die Wirkung der Bewältigung einer Widerstandsdrift vor einer Leseoperation in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung;
  • 7 ein Blockdiagramm eines Speichers mit einem PRAM-Zellen-Array, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 8A ein schematisches Schaltungsdiagramm eines Ausführungsbeispiels des Abtastverstärkers des Speichers von 7 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 8B ein Zeitdiagramm, das den Betrieb des Abtastverstärkers von 8A darstellt, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 9 ein Blockdiagramm eines Ausführungsbeispiels der Steuerungslogikschaltung des Speichers von 7 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 10 ein Blockdiagramm, das die Verbindung von sowohl dem Abtastverstärker als auch der Schreib-Ansteuerungsschaltung mit der Datenleitung des Speichers darstellt;
  • 11A ein schematisches Schaltungsdiagramm eines Ausführungsbeispiels der Schreib-Ansteuerungsschaltung des Speichers von 7 in Übereinstimmung mit einem anderen Ausführungsbeispiel der vorliegenden Erfindung;
  • 11B ein Zeitdiagramm, das den Betrieb der Schreib-Ansteuerungsschaltung und der Abtastverstärkerschaltung von 10 und 11A darstellt, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 12 ein Blockdiagramm einer elektronischen Vorrichtung mit einem PRAM-Zellen-Array, das eine Mehrzahl von programmierbaren Mehrpegel-Phasenänderungsspeicherzellen enthält, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Ausführungsbeispiele der vorliegenden Erfindung werden nun im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen, in denen bevorzugte Ausführungsbeispiele der Erfindung gezeigt sind, vollständiger beschrieben. Diese Erfindung kann jedoch in unterschiedlichen Formen ausgeführt werden und soll nicht als auf die Ausführungsbeispiele, die hierin dargelegt sind, begrenzt aufgefasst werden. Gleiche Zahlen beziehen sich in der Beschreibung auf gleiche Elemente.
  • Es ist offensichtlich, dass, wenngleich die Ausdrücke erste(r;s), zweite(r;s) und so weiter hierin verwendet werden, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Ausdrücke begrenzt sein sollen. Diese Ausdrücke werden verwendet, um ein Element von einem anderen zu unterscheiden. Zum Beispiel könnte ein erstes Element als ein zweites Element bezeichnet werden, und auf ähnliche Weise könnte ein zweites Element als ein erstes Element bezeichnet werden, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Wie hierin verwendet umfasst der Ausdruck „und/oder" eine beliebige sowie sämtliche Kombinationen eines oder mehrerer der zugehörigen aufgeführten Gegenstände.
  • Es ist offensichtlich, dass, wenn auf ein Element als „auf" oder „verbunden" oder „gekoppelt" mit einem anderen Element Bezug genommen wird, dasselbe direkt auf oder verbunden oder gekoppelt mit dem anderen Element sein kann, oder dass dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind, wenn auf ein Element als „direkt auf" oder „direkt verbunden" oder „direkt gekoppelt" mit einem anderen Element Bezug genommen wird, keine dazwischenliegenden Elemente vorhanden. Andere Worte, die verwendet werden, um die Beziehung zwischen Elementen zu beschreiben, sollen auf eine gleiche Weise interpretiert werden (z. B. „zwischen" gegenüber „direkt zwischen", „benachbart" gegenüber „direkt benachbart" und so weiter). Wenn hierin auf ein Element als sich „über" einem anderen Element befindend Bezug genommen wird, kann es sich über oder unter dem anderen Element befinden und entweder direkt mit dem anderen Element gekoppelt sein oder dazwischenliegende Ele mente können vorhanden sein oder die Elemente können durch einen Leerraum oder einen Zwischenraum voneinander beabstandet sein.
  • Die Terminologie, die hierin verwendet wird, dient dem Zweck eines Beschreibens bestimmter Ausführungsbeispiele und ist nicht beabsichtigt, um die Erfindung zu begrenzen. Wie hierin verwendet, sind die Singularformen „ein/eine" und „der/die/das" beabsichtigt, um ebenfalls die Pluralformen zu umfassen, es sei denn, der Zusammenhang zeigt deutlich Anderweitiges an. Es ist ferner offensichtlich, dass die Ausdrücke „aufweisen", „aufweisend", „umfassen" und/oder „umfassend", wenn sie hierin verwendet werden, das Vorhandensein genannter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, jedoch nicht das Vorhandensein oder Hinzufügen von einem oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben ausschließen.
  • 5A ist ein schematisches Diagramm des Aufteilens von Widerstandswerten auf zwei verschiedene Zustände für eine Zweipegel-Phasenänderungsspeicherzelle; 5B ist ein schematisches Diagramm des Aufteilens von Widerstandswerten auf mehrere verschiedene Zustände für eine Mehrpegel-Phasenänderungsspeicherzelle, in diesem Fall für eine Vierpegelzelle; und 5C ist ein schematisches Diagramm des Aufteilens von Widerstandswerten auf mehrere verschiedene Zustände für die Mehrpegel-Phasenänderungsspeicherzelle von 5B, das die Auswirkungen einer Widerstandsdrift darstellt.
  • Bezug nehmend auf 5A sind die Zustände einer Standard-Zweipegel-Phasenänderungsspeicherzelle abgebildet. Auf solche Zweipegelzellen wird in der Technik als „Einpegel"-Zellen Bezug genommen. Nach einer Programmierung der Zelle kann eine Verteilung von resultierenden Widerstandswerten in einen von zwei Zuständen „0" und „1" fallen. Alle Widerstandswerte der programmierten Zelle, die in den Bereich einer ersten Verteilungskurve 32A fallen, werden als ein „0"-Zustand bestimmt, und alle Widerstandswerte der programmierten Zelle, die in den Bereich einer zweiten Verteilungs kurve 32B fallen, werden als ein „1"-Zustand bestimmt. In diesem Fall sind die Widerstandswerte, die den ersten und zweiten Verteilungskurven 32A, 32B entsprechen, ohne weiteres durch einen Grenzwiderstandswert 34 separierbar; das heißt, wenn der bestimmte Widerstandswert geringer als der Grenzwert 34 ist, wird er als dem „0"-Zustand entsprechend betrachtet, und wenn der bestimmte Widerstandswert größer als der Grenzwert 34 ist, wird er als dem „1"-Zustand entsprechend betrachtet.
  • Bezug nehmend auf 5B sind die Zustände einer Vierpegel-Phasenänderungsspeicherzelle abgebildet. Nach einer Programmierung der Zelle können resultierende Widerstandswerte in einen von vier Zuständen „00", „01", „10" und „11" fallen. Auf die „00"- und „11"-Zustände wird hierin als „Endzustände" Bezug genommen, da sie Widerstandswerten bei dem unteren und dem oberen Ende des Bereichs von Widerstandswerten entsprechen. Der „00"-Endzustand entspricht dem kristallinen Zustand der Zelle, und der „11"-Endzustand entspricht dem amorphen Zustand der Zelle. Die „01"- und „10"-Zustände entsprechen teilweise amorphen Zwischenzuständen der Zelle, wobei der „01"-Zustand der Zelle entspricht, die programmiert ist, um relativ weniger amorphes Material aufzuweisen, und der „10"-Zustand der Zelle entspricht, die programmiert ist, um relativ mehr amorphes Material aufzuweisen. Mehrpegelzellen sind für eine Systemintegration von Vorteil, da mehr als zwei Zustände in einer einzigen Zelle programmiert werden können. Während die „00"- und „11"-Zustände hierin jeweils als „kristallinen" und „amorphen" Zuständen entsprechend bezeichnet werden, entsprechen solche Endzustände der Vorrichtung nicht notwendigerweise „vollständig kristallinen" und „vollständig amorphen" Zuständen, bei denen das Volumen eines programmierbaren Materials vollständig kristallin oder vollständig amorph ist. Vielmehr können solche Endzustände genauso Zuständen entsprechen, die teilweise kristallin und teilweise amorph sind, wie bei den Zwischenzuständen, wobei der „00"-Endzustand hauptsächlich kristallin ist, das heißt, mehr kristallines Material als die anderen Zustände enthält, und der „11"-Endzustand hauptsächlich amorph ist, das heißt, mehr amorphes Material als die anderen Zustände enthält.
  • Alle Widerstandswerte der programmierten Zelle, die in den Bereich einer ersten Verteilungskurve 36A fallen, werden als ein „00"-Zustand bestimmt, alle Widerstandswerte der programmierten Zelle, die in den Bereich einer zweiten Verteilungskurve 36B fallen, werden als ein „01"-Zustand bestimmt, alle Widerstandswerte der programmierten Zelle, die in den Bereich einer dritten Verteilungskurve 36C fallen, werden als ein „10"-Zustand bestimmt, und alle Widerstandswerte der programmierten Zelle, die in den Bereich einer vierten Verteilungskurve 36D fallen, werden als ein „11"-Zustand bestimmt. In diesem Fall werden die Widerstandswerte, die den ersten und vierten Verteilungskurven 36A, 36D entsprechen, die zu den Endzuständen „00" und „11" gehören, ohne weiteres durch entsprechende Grenzwiderstandswerte 38A, 38C von benachbarten Verteilungskurven 36B, 36C separiert. Wenn zum Beispiel der bestimmte Widerstandswert geringer als der Grenzwert 38A ist, wird er als dem „00"-Zustand entsprechend betrachtet, und wenn der bestimmte Widerstandswert größer als der Grenzwert 38C ist, wird er als dem „11"-Zustand entsprechend betrachtet. Die Widerstandswerte der zweiten und dritten Verteilungskurven 36B, 36C, die zu den Zwischenzuständen „01" und „10" gehören, sind jedoch gegenüber dem Widerstandsdriftphänomen viel empfindlicher. Diese erhöhte Empfindlichkeit ist in 5C dargestellt.
  • Bezug nehmend auf 5C sind die Auswirkungen einer Widerstandsdrift auf die Verteilungskurven 36A, 36B, 36C, 36D, die den vier Zuständen „00", „01", „10", „11" entsprechen, ersichtlich. Nach einer Zeitdauer driften die Widerstandswerte, die der Vor-Drift-Verteilungskurve 36A entsprechen, aufgrund des Übergangs instabiler Defekte in dem chemischen Gitter des programmierbaren Volumens zu stabileren Defekten, was verursacht, dass sich die Kurve zu einer Nach-Drift-Verteilungskurve 36A' verschiebt. Auf ähnliche Weise driften die Widerstandswerte, die der Vor-Drift-Verteilungskurve 36B entsprechen, was verursacht, dass sich die Kurve zu einer Nach-Drift-Verteilungskurve 36B' verschiebt; die Widerstandswerte, die der Vor-Drift-Verteilungskurve 36C entsprechen, driften, was verursacht, dass sich die Kurve zu einer Nach-Drift-Verteilungskurve 36C' verschiebt; und die Widerstandswerte, die der Vor-Drift-Verteilungskurve 36D entsprechen, driften, was verursacht, dass sich die Kurve zu einer Nach-Drift-Verteilungskurve 36D' verschiebt.
  • In 5C ist ersichtlich, dass die Nach-Drift-Verteilungskurve 36A' bezüglich ihrer Vor-Drift-Verteilungskurve 36A eine relativ geringe Menge gedriftet ist. Dies liegt daran, dass die Widerstandswerte, die zu der ersten Verteilungskurve 36A gehören, ein Resultat des programmierbaren Volumens sind, das relativ mehr kristallisiertes Material enthält oder vollständig aus demselben gebildet ist. Da das Gitter eines kristallisierten Materials relativ weniger instabile Defekte als ein entsprechendes Gitter eines amorphen Materials enthält, wird das kristallisierte Material eine relativ geringere Widerstandsdrift erfahren. Aus 5C ist ebenfalls ersichtlich, dass die zweite, die dritte und die vierte Nach-Drift-Verteilungskurve 36B', 36C', 36D' bezüglich ihrer Vor-Drift-Verteilungskurven 36B, 36C, 36D um eine relativ große Menge gedriftet sind. Die Menge einer Widerstandsdrift erhöht sich allgemein gemeinsam mit einem erhöhten amorphen Gehalt des programmierten Volumens des Materials.
  • In dem Fall der Zweipegelzelle (siehe 5A) kann eine Widerstandsdrift leichter bewältigt werden, da die Widerstandswerte, die den zwei Zuständen „0" und „1" entsprechen, durch Auswahl eines geeigneten Grenzwiderstandswertes 34 so eingestellt werden können, dass sie im Wesentlichen separiert voneinander sind, so dass selbst nach dem Auftreten einer wesentlichen Widerstandsdrift über lange Zeitdauern der resultierende Nach-Drift-Widerstandswert des amorphen Zustands „1" immer noch über dem Grenzwiderstandswert 34 liegt, und der resultierende Nach-Drift-Widerstandswert des kristallinen Zustands „0" immer noch unter dem Grenzwiderstandswert 34 liegt. Da lediglich zwei Zustände benötigt werden, ist eine Widerstandsdrift bei der Standard-Zweipegelzelle keine Hauptsorge.
  • In dem Fall der Mehrpegelzelle mit Zuständen wie denen, die in 5B und 5C abgebildet sind, ist eine Bewältigung einer Widerstandsdrift von Bedeutung. Für die „00"- und „11"-Endzustände kann eine Widerstandsdrift ohne weiteres durch ein Einstellen geeigneter Grenzwerte 38A, 38C bewältigt werden. Wenn zum Beispiel ein Grenzwert 38A ausgewählt wird, um die Widerstandswerte, die der ersten Verteilungskurve 36A entsprechen, von der bekannt ist, dass sie gegenüber einer Widerstandsdrift weniger empfindlich ist, klar zu definieren, dann kann eine Bewältigung einer Widerstandsdrift für den Endzustand „00" ohne weiteres bewältigt werden. Auf ähnliche Weise können, wenn ein Grenzwert 38C ausgewählt wird, um den höchsten der vorhergesagten resultierenden Nach-Drift-Widerstandswerte, die der dritten Verteilungskurve 36C' entsprechen, erheblich zu überschreiten, dann alle resultierenden Widerstandswerte, die höher als dieser Grenzwert 38C sind, als dem Endzustand „11" entsprechend bestimmt werden, unabhängig von der Menge einer Widerstandsdrift, die von Widerstandswerten, die zu der vierten Nach-Drift-Verteilungskurve 36D' gehören, erfahren wird.
  • Für die „01" und „10"-Zwischenzustände ist jedoch bei diesem Beispiel eine Bewältigung der Widerstandsdrift erforderlich. Zum Beispiel resultiert eine Widerstandsdrift der zweiten Vor-Drift-Verteilungskurve 36B darin, dass die zweite Nach-Drift-Verteilungskurve 36B' den vordefinierten Grenzwert 38B, der die zweiten und dritten Zwischenzustände „01" und „10" separiert, überschreitet. Auf ähnliche Weise resultiert eine Widerstandsdrift der dritten Vor-Drift-Verteilungskurve 36C darin, dass die dritte Nach-Drift-Verteilungskurve 36C' den vorbestimmten Grenzwert 38C, der den dritten Zustand, nämlich Zwischenzustände „01", und den vierten Zustand, nämlich einen Endzustand „11", separiert, überschreitet. Ohne eine ordnungsgemäße Bewältigung des Widerstandsdriftphänomens ist ersichtlich, dass während einer nachfolgenden Leseoperation der Speicherzelle nicht ordnungsgemäße Zustandsbestimmungen auftreten können.
  • Der Mechanismus hinter dem Widerstandsdriftphänomen ist in der Veröffentlichung von Pirovano et al., die im Vorhergehenden zitiert ist, wohlbeschrieben. Eine Widerstandsdrift tritt aufgrund des Vorhandenseins bestimmter Defektstrukturen in der chemischen Matrix des programmierbaren Chalkogenidvolumens bei einer Programmierung naturgemäß auf. Mit der Zeit gehen die Defekte, die anfangs instabil sind (wie instabile C3 0-Strukturen, wobei C das Chalkogenidatom darstellt), zu stabileren Strukturen (wie relativ stabilen C3 +- und C1 –-Strukturen) über, gemäß der chemischen Beziehung: 2C3 0 → C3 + + C1 – (1)
  • Die Dichte an instabilen Defekten hat eine direkte Auswirkung auf den Widerstand des programmierbaren Volumens; daher variiert der resultierende Widerstand des programmierbaren Volumens des Materials. Solche instabilen Defekte sind in dem kristallisierten Zustand weniger häufig, d. h. sie haben eine niedrigere Dichte, was der Grund dafür ist, dass eine Widerstandsdrift für eine Vorrichtung, die zu dem kristallisierten Zustand programmiert ist, von geringerer Bedeutung ist als für eine Vorrichtung, die einen Prozentsatz eines amorphen Materials aufweist.
  • Ausführungsbeispiele der vorliegenden Erfindung, die Mehrpegelzellen-Phasenänderungsspeicher, Speichersysteme mit solchen Speichern und Verfahren zum Lesen von Speichern umfassen, bewältigen eine Widerstandsdrift einer Speicherzelle, die zum Lesen ausgewählt ist, durch Modifizieren des Widerstands der Zelle unmittelbar vor der Leseoperation, um den Widerstand der Zelle unmittelbar vor der Leseoperation in die Nähe des Anfangswiderstands, das heißt, in die Nähe des anfangs programmierten Widerstands, zurückzubringen. Dies arbeitet, um die Dichte der instabilen Defekte in dem Material in die Nähe des Nach-Programmier-, Vor-Drift-Werts zurückzubringen. Bei einem Ausführungsbeispiel wird ein Energiepuls innerhalb von etwa 100 ns vor der Leseoperation an die Zelle angelegt, um die Zelle aufzuheizen, um solch einen Ausgleich der Widerstandswerte zu erreichen.
  • Die Auswirkung des Bewältigens einer Widerstandsdrift auf diese Art und Weise ist in 6A–6C gezeigt, die dem Vierpegelzellen-Beispiel, das im Vorhergehenden in 5B und 5C dargestellt ist, entsprechen. Bezug nehmend auf 6A sind die möglichen Zustände der Zelle unmittelbar nach einer Programmierung der Zelle dargestellt. Erste bis vierte Zustände „00", „01", „10" und „11" sind möglich, wobei jeder der vier Zustände einer jeweiligen ersten bis vierten Verteilungskurve 36A, 36B, 36C, 36D von Widerstandswerten entspricht. Die Zustände sind wie im Vorhergehenden beschrieben durch Widerstandsgrenzwerte 38A, 38B, 38C separiert. Zu dieser Zeit, unmittelbar nach einer Programmierung, enthält das chemische Gitter des programmierbaren Volumens eine relativ hohe Konzentration an instabilen Defekten. Aus diesem Grund kann das programmierbare Volumen als einen ersten metastabilen Zustand einnehmend betrachtet werden.
  • Bezug nehmend auf 6B kann mit der Zeit eine natürliche Widerstandsdrift als ein Resultat des Übergangs instabiler Defekte zu stabileren Defekten auftreten, wie im Vorhergehenden beschrieben, so dass die zweite, die dritte und die vierte Vor-Drift-Verteilungskurve 36B, 36C, 36D zu zweiten, dritten und vierten Nach-Drift-Verteilungskurven 36B', 36C', 36D' verschoben werden können, was zu den Problemen führt, die im Vorhergehenden beschrieben sind. Während dieser Zeit kann das programmierbare Volumen als einen stabilen Zustand einnehmend betrachtet werden.
  • Bezug nehmend auf 6C wird, um die Widerstandsdrift zu kompensieren, unmittelbar vor der Leseoperation ein elektrischer Puls an die Zelle angelegt, um an das Volumen eines programmierbaren Materials in der Zelle eine Energie anzulegen. Der resultierende Puls arbeitet, um die Zelle auf annähernd ihren Anfangswiderstandswert auszugleichen. Zum Beispiel werden die zweiten, dritten und vierten Nach-Drift-Widerstandsverteilungskurven 36B', 36C' 36D' unmittelbar zu niedrigeren Widerstandswerten verschoben, die ausgeglichenen zweiten, dritten und vierten Widerstandsverteilungskurven 40B, 40C, 40D entsprechen. Auf ähnliche Weise kann, in dem Maße, in dem die erste Vor-Drift-Widerstandsverteilungskurve 36A einer Widerstandsdrift unterzogen wurde, dieselbe ebenfalls zu einer ausgeglichenen ersten Widerstandsverteilungskurve 40A, die näher an dem Anfangswert derselben liegt, zurückgebracht werden. Die resultierenden ersten, zweiten, dritten und vierten Verteilungskurven 40A, 40B, 40C, 40D sind zwischen den ursprünglich definierten Widerstandsgrenzwerten 38A, 38B, 38C wohl definiert, so dass eine Leseoperation der Zelle zuverlässige Resultate erreichen wird. Der Puls kann arbeiten, um die Zahl von stabilen Defekten zu reduzieren, um zu verursachen, dass viele oder alle derselben zu ihrem ursprünglichen Nach-Programmier-Zustand zurückkehren, so dass die Dichte an stabilen Defekten reduziert wird und die Dichte an instabilen Defekten erhöht wird. Zu dieser Zeit, unmittelbar vor einer Leseoperation, kann das programmierbare Volumen als einen zweiten metastabilen Zustand einnehmend betrachtet werden.
  • Bei bestimmten Ausführungsbeispielen wird ein Liefern des elektrischen Pulses zu der Mehrpegel-Speicherzelle, um einen Widerstandsausgleich zu verursachen, durch eine Schaltung durchgeführt, die mit einer Bit-Leitung der Zelle verbunden ist. Bei einem exemplarischen Ausführungsbeispiel wird diese Operation durch eine Leseschaltung oder einen Abtastverstärker, der mit der Bit-Leitung der Speicherzelle verbunden ist, durchgeführt. Bei einem anderen Beispiel wird die Operation durch eine Schreib-Ansteuerungsschaltung, die mit einer Bit-Leitung der Speicherzelle verbunden ist, durchgeführt. Andere Konfigurationen zum Liefern eines elektrischen Pulses zu der Speicherzelle unmittelbar vor einer Leseoperation sind ebenfalls auf die Prinzipien der Ausführungsbeispiele der vorliegenden Erfindung anwendbar.
  • 7 ist ein Blockdiagramm eines Speichers 200 mit einem PRAM-Zellen-Array 210, das eine Mehrzahl von programmierbaren Mehrpegel-Phasenänderungsspeicherzellen enthält, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Das PRAM-Zellen-Array umfasst eine X-Auswahlschaltung 220 und eine Y-Auswahlschaltung 230 in Übereinstimmung mit Standard-Speicherkonfigurationen. Die X-Auswahlschaltung 220, auf die ebenfalls als ein Zeilen-Decodierer Bezug genommen wird, empfängt ein Zeilenadresse-ZA-Signal, und die Y-Auswahlschaltung, auf die ebenfalls als Spalten-Decodierer Bezug genommen wird, empfängt ein Spaltenadresse-SA-Signal.
  • Bezug nehmend auf 7 umfasst ein Phasenänderungsspeicher 200 gemäß dem vorliegenden Ausführungsbeispiel ein Speicherzellen-Array 210, das N-Bit-Daten (wobei N 2 oder mehr ist) speichert. Eine Mehrzahl von Speicherzellen sind in dem Speicherzellen-Array 210 in Zeilen (zum Beispiel entlang Wortleitungen) und Spalten (zum Beispiel entlang Bit-Leitungen) angeordnet. Jede Speicherzelle kann aus einem Schaltelement und einem Widerstandselement bestehen. Ein Schaltelement kann aus verschiedenen Elementen, wie MOS-Transistoren, Dioden und Ähnlichem, gebildet sein. Ein Widerstandselement kann konfiguriert sein, um einen Phasenänderungsfilm zu umfassen, der das im Vorhergehenden beschriebene GST-Material umfasst. Jede Speicher zelle kann eine beschreibbare Speicherzelle sein. Exemplarische Widerstandselemente sind in den US-Patenten Nr. 6,928,022 , Nr. 6,967,865 und Nr. 6,982,913 offenbart, deren Inhalt hierin durch Bezugnahme in seiner Gesamtheit aufgenommen ist.
  • Weiterhin Bezug nehmend auf 7 ist eine Zeilenauswahlschaltung 220 konfiguriert, um eine der Zeilen (oder Wortleitungen) ansprechend auf ein Zeilenadresse-ZA-Signal auszuwählen, und eine Spaltenauswahlschaltung 230 ist konfiguriert, um bestimmte Spalten (oder Bit-Leitungen) ansprechend auf ein Spaltenadresse-SA-Signal auszuwählen. Eine Steuerungslogik 240 ist konfiguriert, um den gesamten Betrieb des Mehrpegel-Phasenänderungsspeichers 200 ansprechend auf einen externen Lese/Schreib-Befehl zu steuern. Eine Hochspannungserzeugerschaltung 250 wird durch die Steuerungslogik 240 gesteuert und ist konfiguriert, um eine Hochspannung zu erzeugen, die für die Zeilen- und Spaltenauswahlschaltungen 220 und 230, eine Abtastverstärkerschaltung 260 und eine Schreib-Ansteuerungsschaltung 280 verwendet wird. Die Hochspannungserzeugerschaltung 250 kann zum Beispiel unter Verwendung einer Ladungspumpe implementiert sein. Für Fachleute ist offensichtlich, dass eine Implementierung der Hochspannungserzeugerschaltung 250 nicht auf die Ausführungsbeispiele, die hierin beschrieben sind, begrenzt ist.
  • Die Abtastverstärkerschaltung 260 wird durch die Steuerungslogik 240 gesteuert und ist konfiguriert, um Zellendaten über Spalten (oder Bit-Leitungen), die durch die Spaltenauswahlschaltung 230 ausgewählt werden, abzutasten. Die abgetasteten Daten SAAUS können über eine Daten-Eingangs/Ausgangs-Pufferschaltung 270 extern ausgegeben werden. Die Abtastverstärkerschaltung 260 ist mit einem Datenbus DL verbunden und konfiguriert, um bei einer Leseoperation dem Datenbus DL einen Abtaststrom I_ABTAST zuzuführen. Die Schreib-Ansteuerungsschaltung 280 wird durch die Steuerungslogik 240 gesteuert und ist konfiguriert, um der Datenleitung DL gemäß Daten, die durch die Eingangs/Ausgangs-Pufferschaltung 270 geliefert werden, einen Schreibstrom zuzuführen. Eine Vorspannungserzeugerschaltung 290 wird durch die Steuerungslogik 240 gesteuert und ist konfiguriert, um Vorspannungen zu erzeugen, die der Abtastverstärkerschaltung 260 und der Schreib-Ansteuerungsschaltung 280 zuzuführen sind.
  • In Übereinstimmung mit den Mehrpegel-Phasenänderungsspeicher-Ausführungsbeispielen der vorliegenden Erfindung kann insbesondere die Steuerungslogik 240 die Abtastverstärkerschaltung 260 und/oder die Schreib-Ansteuerungsschaltung 280 steuern, um vor einer Abtastoperation ausgewählten Speicherzellen einen Ausgleichsstrompuls zuzuführen, um einen Lesefehler aufgrund einer Widerstandsdrift zu verhindern. Bei exemplarischen Ausführungsbeispielen kann die Menge des Ausgleichsstroms derart bestimmt sein, dass die Anfangswiderstandswerte jeweiliger Datenzustände nach einem Zuführen des Ausgleichsstrompulses ausgeglichen sind. Ein Widerstandswert eines Widerstandselements in jeder der ausgewählten Speicherzellen kann durch Zuführen des Ausgleichstroms zu den ausgewählten Speicherzellen unmittelbar vor einer Leseoperation der Zellen zu seinem Anfangswiderstandswert (d. h. einem Widerstandswert, der anfangs bestimmt wird, wenn die Zelle programmiert wird, oder einem Widerstandswert, bevor eine Widerstandsdrift auftritt) ausgeglichen werden. Auf diese Operation wird hierin als eine „Ausgleichsoperation" Bezug genommen. Nach einer solchen Ausgleichsoperation ist es möglich, Mehrpegeldaten von ausgewählten Speicherzellen durch Zuführen eines Abtaststroms zu den ausgewählten Speicherzellen präzise abzutasten.
  • 8A ist ein schematisches Schaltungsdiagramm eines Ausführungsbeispiels des Abtastverstärkers SA 260 des Speichers von 7 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Aus 8A ist ersichtlich, dass jede Speicherzelle in einer Spalte des PRAM-Zellen-Arrays 210 mit einer gemeinsamen Bit-Leitung BL verbunden ist, die wiederum durch die Y-Auswahlschaltung 230 selektiv mit einer Datenleitung DL des Speichers 200 gekoppelt ist.
  • Ein Klemmtransistor 263, in diesem Beispiel ein NMOS-Transistor, ist zwischen der Datenleitung DL und einem Abtastknoten NSA eines Abtastverstärkers 264 verbunden. Ein Gate des Klemmtransistors 263 empfängt ein Klemmsteuerungssignal VCLP. Der Klemmtransistor 263 arbeitet, um zu verursachen, dass die Datenleitung DL und die verbundene Bit-Leitung BL einen Spannungspegel haben, der für eine Leseoperation der Speicherzelle geeignet ist.
  • Der Abtastverstärker 264 vergleicht die Spannung des Abtastknotens NSA mit einer Bezugsspannung Vref, um dem Datenpuffer 270 das Ausgangssignal SAAUS zu liefern.
  • Ein Vorladetransistor 265, in diesem Fall ein PMOS-Transistor, ist zwischen dem Vorladespannungspegel Vpre und dem Abtastknoten NSA verbunden. Ein Gate des Vorladetransistors 265 ist mit einem Vorladesteuerungssignal nPRE verbunden, um den Abtastknoten NSA während eines Vorlademodus auf den Vorladespannungspegel Vpre vorzuladen.
  • Wenngleich in 8A lediglich eine einzige Abtastverstärkerschaltung, die einer einzigen Bit-Leitung entspricht, dargestellt ist, ist für Fachleute offensichtlich, dass zusätzliche Abtastverstärkerschaltungen weiter vorgesehen sind, um der Bit-Organisation der Vorrichtung zu entsprechen. Zum Beispiel können in einem Fall, dass eine Bit-Organisation für die Vorrichtung ×8 ist, acht Abtastverstärkerschaltungen eingesetzt sein. In dem Fall, dass eine Bit-Organisation für die Vorrichtung ×16 ist, können sechzehn Abtastverstärkerschaltungen eingesetzt sein. Die Zahl von Abtastverstärkerschaltungen, die erforderlich sind, ist jedoch nicht notwendigerweise gleich der Bit-Organisationszahl der Vorrichtung.
  • Bezug nehmend auf 8A umfasst bei diesem Beispiel eine Abtastverstärkerschaltung 260 gemäß der vorliegenden Erfindung PMOS-Transistoren 261, 262 und 265, NMOS-Transistoren 263, 266 und 267 und einen Abtastverstärker 264. Die PMOS-Transistoren 261 und 262 sind zwischen einem Energieversorgungsanschluss 268 und einem Abtastknoten NSA bei dem Eingangsanschluss des Abtastverstärkers 264 in Reihe verbunden. Eine Energieversorgungsspannung VCC oder eine Spannung VSA, die größer als VCC ist, kann an dem Energieversorgungsanschluss 268 angelegt sein. Dabei kann die VSA-Spannung eine Spannung sein, die um eine Schwellenspannung einer Diode höher als eine Energieversorgungsspannung ist; für Fachleute ist jedoch offensichtlich, dass die VSA-Spannung nicht notwendigerweise auf diese Art und Weise begrenzt ist. Der PMOS-Transistor 261 wird ansprechend auf ein Steuerungssignal nPBIAS, das eine Abtastdauer anzeigt, Ein/Aus geschaltet, und der PMOS-Transistor 262 wird ansprechend auf eine Vorspannung VBIASi (i = 1~3) Ein/Aus geschaltet. Das Steuerungssignal nPBIAS kann von der Steuerungslogik 240 von 7 geliefert werden, und die Vorspannung VBIASi kann von der Vorspannungserzeugerschaltung 290 von 7 geliefert werden.
  • Der NMOS-Klemmtransistor 263 ist zwischen dem Abtastknoten NAS und der Spaltenauswahlschaltung 230 (oder der Datenleitung DL) verbunden und wird durch ein Klemmsteuerungssignal oder eine Klemmspannung VCLP gesteuert, um die Spannung der Bit-Leitung BL zu begrenzen oder den Strom, der an die Bit-Leitung BL angelegt ist, zu begrenzen. Die Klemmspannung VCLP arbeitet, um die Spannung einer Bit-Leitung auf einem Pegel aufrecht zu erhalten, der unter einer Schwellenspannung, bei der der Neueinstell-Zustand des entsprechenden Phasenänderungsmaterialvolumens geändert werden kann, liegt, und um während einer Ausgleichsdauer einer Bit-Leitung den Ausgleichsstrompuls, der zum Beispiel einen größeren Betrag als der Abtaststrom hat, zuzuführen. Der Abtastverstärker 264 tastet über die Spaltenauswahlschaltung 230 ab, ob eine Spannung, die an einer Bit-Leitung BL vorhanden ist, niedriger oder höher als eine Bezugsspannung VREF ist, und gibt das abgetastete Resultat zu der Daten-Eingangs/Ausgangs-Pufferschaltung 270 aus.
  • Bei einem Beispiel kann der Abtastverstärker 264 konfiguriert sein, um abzutasten, ob eine Speicherzelle programmiert ist, um einen von zwei Zuständen einzunehmen. Alternativ kann der Abtastverstärker 264 konfiguriert sein, um abzutasten, ob eine Speicherzelle programmiert ist, um einen von mehreren (mehr als zwei) Zuständen einzunehmen. Für Fachleute ist offensichtlich, dass die Struktur des Abtastverstärkers 264 geeignet konfiguriert werden kann, um in Übereinstimmung mit der Zahl von programmierbaren Zuständen bei einer Mehrpegel-PRAM-Konfiguration abzutasten.
  • Der PMOS-Vorladetransistor 265 ist zwischen einer Vorladespannung VPRE und dem Abtastknoten NSA verbunden und wird ansprechend auf ein Vorladungssteuerungssignal nPRE, das zum Beispiel durch die Steuerungslogik 240 von 7 erzeugt wird, gesteuert. Der NMOS-Transistor 266 ist zwischen einer Spaltenauswahlschaltung 230, d. h. der Datenleitung DL, und einer Massespannung verbunden und wird ansprechend auf ein Steuerungssignal PDIS, das zum Beispiel durch die Steuerungslogik 240 von 7 erzeugt wird, gesteuert. Der NMOS-Transistor 267 ist zwischen dem Abtastknoten NSA und einer Massespannung verbunden und wird ansprechend auf das Steuerungssignal PDIS gesteuert. Die PMOS-Transistoren 261 und 262 können einen Abtaststrom-Zuführteil bilden, der dem Abtastknoten NSA, das heißt einer Bit-Leitung BL, während der Abtastdauer die Menge eines Stroms, die durch die Vorspannung VBIASi oder den Abtaststrom I_ABTAST bestimmt wird, zuführt. Der Abtaststrom I_ABTAST kann einer Speicherzelle während der Abtastdauer über eine Bit-Leitung zugeführt werden. Der PMOS-Transistor 265 kann einen Vorladestrom-Zuführteil bilden, der der Signalleitung NSA während einer Vorladedauer einen Vorladestrom zuführt. Das Klemmsteuerungssignal VCLP, das an den NMOS-Klemmtransistor 263 angelegt ist, kann erste und zweite Klemmspannungen bilden, um einer Bit-Leitung vor einer Abtastoperation einen Vorladestrom und einen Ausgleichsstrom zuzuführen. Die erste Klemmspannung ist niedriger als die zweite Klemmspannung und höher als eine Massespannung und wird im Folgenden genauer beschrieben.
  • Es ist bestimmt worden, dass ein Anlegen des Ausgleichspulses bei dem Klemmsteuerungssignal VCLP vorzugsweise eingestellt wird, um eine Dauer von etwa 10 ns – 10 μs und eine Amplitude von etwa Vth –0,3 Volt bis etwa Vth +0,1 Volt zu haben, wobei Vth als die Schwellenspannung einer Mehrpegel-Speicherzelle mit dem Endzustand, der dem höchsten Widerstandswert entspricht, zum Beispiel dem Endzustand „11" bei dem Beispiel von 6 im Vorhergehenden, bestimmt ist. Im Allgemeinen ist GND < V1 < V2 < Vth. Zusätzlich ist bestimmt worden, dass für ein wirksames Lesen der Speicherzelle nach einem Ausgleich der Widerstandsdrift das Anlegen des Ausgleichspulses der Leseoperation um nicht mehr als 100 ns vorhergehen sollte.
  • 9 ist ein detailliertes Blockdiagramm der Steuerungslogikschaltung 240 von 7 im Vorhergehenden, die eine Klemmspannungserzeugungsschaltung 241 umfasst, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Bezug nehmend auf 9 kann eine Klemmspannungserzeugungsschaltung 241 einen Pulserzeuger 241a und einen Pegelverschieber 241b umfassen. Der Pulserzeuger 241a ist konfiguriert, um ansprechend auf ein Wortleitungsaktivierungssignal ein Pulssignal zu erzeugen. Der Pegelverschieber 241b arbeitet antwortend auf eine Ausgabe des Pulserzeugers 241a und ihm wird ein erster Klemmspannungspegel V1 und ein zweiter Klemmspannungspegel V2 zugeführt. Bei einem Ausführungsbeispiel gibt der Pegelverschieber 241b ein Klemmsteuerungssignal VCLP mit dem ersten Klemmspannungspegel V1 aus, wenn eine Ausgabe des Pulserzeugers 241a einen niedrigen Pegel hat, und er gibt ein Klemmsteuerungssignal VCLP mit dem zweiten Klemmspannungspegel V2 aus, wenn eine Ausgabe des Pulserzeugers 241a einen hohen Pegel hat. Das Klemmsteuerungssignal VCLP kann an ein Gate des NMOS-Klemmtransistors der Abtastverstärkerschaltung 260 von 8A angelegt werden, in Übereinstimmung mit dem Betrieb, der in 8B dargestellt ist. Dieses Beispiel stellt lediglich einen Mechanismus zum Anlegen eines geeigneten Pulssignals an den NMOS-Klemmtransistor 263 des Abtastverstärkers 260 dar. Andere geeignete Mechanismen können genauso auf die Prinzipien der vorliegenden Offenbarung angewendet werden.
  • 8B ist ein Zeitdiagramm, das den Betrieb des Abtastverstärkers 260 von 8A während einer Leseoperation in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
  • Vor einem Beschreiben einer Leseoperation sei bemerkt, dass eine Abtastoperation, die im Folgenden beschrieben ist, ein einziges Mal oder mehrere Male ausgeführt werden kann, abhängig von der Art und Weise eines Codierens der mehreren Zustände. In Übereinstimmung mit Ausführungsbeispielen der Erfindung kann eine Ausgleichsoperation vor einer ersten Abtastoperation ein einziges Mal durchgeführt werden, unabhängig von der Zahl von Abtastoperationen, die durchzuführen sind. Alternativ kann eine Ausgleichsoperation vor jeder Abtastoperation durchgeführt werden. Für eine Zweckmäßigkeit einer Beschreibung wird eine Leseoperation eines Mehrpegel-Phasenänderungsspeichers als eine einzige Ausgleichsoperation vor einer einzigen Abtastoperation aufweisend beschrieben.
  • Eine Leseoperation eines Mehrpegel-Phasenänderungsspeichers gemäß Ausführungsbeispielen der vorliegenden Erfindung kann eine Vorladedauer und eine Abtastdauer umfassen. Bevor eine Bit-Leitung/ein Abtastkonten BL/NSA vorgeladen wird, das heißt, vor einer Vorladedauer, haben Steuerungssignale PDIS und nPBIAS einen hohen Pegel und ein Steuerungssignal nPRE hat einen niedrigen Pegel. Zu dieser Zeit weist eine Klemmspannung VCLP eine erste Klemmspannung V1 (z. B. 2,2 V) auf. Mit dieser Vorspannbedingung sind Transistoren 261, 263 und 265 einer Abtastverstärkerschaltung 260 ausgeschaltet, während Transistoren 263, 266 und 267 der Abtastverstärkerschaltung eingeschaltet sind. Dies bedeutet, dass die Datenleitung DL und der Abtastknoten NSA zu einer Massespannung entladen werden.
  • Nach dem Einleiten einer Leseoperation einer Speicherzelle der Vorrichtung wird eine Vorladedauer eingeleitet, um die Bit-Leitung BL, die Datenleitung DL und den Abtastknoten NSA auf einen geeigneten Spannungspegel für eine Leseoperation vorzuladen. Dies wird durch Aktivieren des Vorladesteuerungssignals nPRE (bei diesem Beispiel durch einen Übergang von „H" zu „L") eingeleitet. Während der Vorladedauer haben die Steuerungssignale nPRE und PDIS einen niedrigen Pegel, und das Steuerungssignal nPBIAS hat einen hohen Pegel. Die Bit-Leitung BL ist durch einen Schalter 230 mit der Datenleitung DL verbunden, wenn das Spaltenauswahlsignal YA aktiviert ist. Zu dieser Zeit befindet sich das Klemmsteuerungssignal VCLP bei einem ersten Klemmspannungspegel V1 (z. B. 2,2 V), der größer als ein Massespannungspegel ist, so dass der Klemmtransistor 263 aktiviert ist. Unter dieser Vorspannbedingung werden die Datenleitung DL, die verbundene Bit-Leitung BL und der Abtastknoten NSA während der Vorladedauer auf die gleiche Weise auf einen geeigneten Spannungspegel vorgeladen. Bei diesem Beispiel können sie auf eine Vorladespannung VPRE, die gleich einer Bezugsspannung VREF ist, die an den Abtastverstärker angelegt ist, vorgeladen werden.
  • Während der Vorladedauer wird eine Wortleitung WL aktiviert und eine Ausgleichsdauer zum Ausgleichen des Widerstandspegels in dem programmierbaren Volumen der entsprechenden Speicherzelle wird eingeleitet, um eine Widerstandsdrift in der Speicherzelle zu kompensieren. Während dieser Ausgleichsdauer wird das Klemmsteuerungssignal VCLP für eine Zeitdauer auf einen zweiten Klemmspannungspegel V2 (z. B. 3,0 V) gepulst. Auf ein solches Pulsen des Klemmsteuerungssignals VCLP wird hierin als einen „Ausgleichspuls" Bezug genommen. Bei einem Ausführungsbeispiel ist der zweite Klemmspannungspegel V2 größer als der erste Klemmspannungspegel V1 und weist eine ausreichende Spannung und eine ausreichende Zeitdauer auf, um zu verursachen, dass ein ausreichender Strom über den NMOS-Klemmtransistor 263 durch die Speicherzelle fließt, um einen Ausgleich des Widerstandspegels der Zelle auf ihren Vor-Drift-Pegel zu verursachen. Zur gleichen Zeit weist der zweite Klemmspannungspegel V2 keine Amplitude auf, die groß genug ist, und die Dauer desselben ist nicht ausreichend, um zu verursachen, dass genug Strom fließt, um eine Phasenänderung in dem programmierbaren Volumen der Speicherzelle zu induzieren. Das Vorladesteuerungssignal nPRE bleibt während der Ausgleichsdauer aktiviert.
  • Nach der Ausgleichsdauer wird eine Abtastdauer eingeleitet. Nachdem die Klemmspannung VCLP von der zweiten Klemmspannung V2 zu der ersten Klemmspannung V1 erniedrigt ist, wie in 8B dargestellt, geht das Steuerungssignal nPRE von einem niedrigen Pegel zu einem hohen Pegel über, und das Steuerungssignal nPBIAS geht von einem hohen Pegel zu einem niedrigen Pegel über. Zu dieser Zeit wird eine geeignete Vorspannung VBIASi dem PMOS-Transistor 262 zugeführt. Unter dieser Bedingung wird ein Abtaststrom, der über die PMOS-Transistoren 261 und 262 fließt, einer Bit-Leitung BL über den NMOS-Klemmtransistor 263 und die Spaltenauswahlschaltung 230 zugeführt. Zu dieser Zeit kann, wie in 8B dargestellt, die Spannung der Bit-Leitung/des Abtastknotens BL/NSA geändert werden, um größer oder geringer als eine Bezugsspannung VREF zu sein, in Übereinstimmung mit dem programmierten Zustand der Speicherzelle. Eine Spannungsvariation des Abtastknotens NSA wird über den Abtastverstärker 264 abgetastet. Abgetastete Daten SAAUS werden zu der Daten- Eingangs/Ausgangs-Pufferschaltung 270 geliefert, um dadurch die Abtastoperation abzuschließen.
  • Bei einem anderen Beispiel wird die Widerstandsdrift-Ausgleichsoperation durch eine Schreib-Ansteuerungsschaltung, die mit einer Bit-Leitung der Speicherzelle verbunden ist, durchgeführt. Bezug nehmend auf 10 und unter Bezugnahme auf 7 sind in Übereinstimmung mit Standard-Speicherkonfigurationen sowohl ein Abtastverstärker SA 260 als auch eine Schreib-Ansteuerungsschaltung WD 280 mit der Datenleitung DL des Speichers 200 verbunden. Bei dem Ausführungsbeispiel, das im Vorhergehenden in Verbindung mit 8A, 8B und 9 beschrieben ist, sind die Abtastverstärkerschaltung 260 und die zugehörige Klemmspannungserzeugungsschaltung 241 verantwortlich für das Erzeugen des Ausgleichspulssignals, um einen Ausgleich einer Widerstandsdrift zu bewirken. Bei dem vorliegenden Ausführungsbeispiel von 10 ist die Abtastverstärkerschaltung 260 auf herkömmliche Weise in Betrieb und die Schreib-Ansteuerungsschaltung WD ist verantwortlich für das Erzeugen des Ausgleichspulssignals. Die Schreib-Ansteuerungsschaltung 280' ist modifiziert, um diese zusätzliche Verantwortlichkeit aufzunehmen.
  • 11A ist ein schematisches Schaltungsdiagramm eines Ausführungsbeispiels der Schreib-Ansteuerungsschaltung WD 280' des Speichers von 7 in Übereinstimmung mit einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Aus 10 und 11A ist ersichtlich, dass jede Speicherzelle in einer Spalte des PRAM-Zellen-Arrays 210 mit einer gemeinsamen Bit-Leitung BL verbunden ist, die wiederum durch die Y-Auswahlschaltung 230 mit der Datenleitung DL des Speichers 200 gekoppelt ist.
  • Bezug nehmend auf 11A kann die Schreib-Ansteuerungsschaltung 280' eine Treibersteuerung 281, einen Auswahlteil 282, einen PMOS-Transistor 283, der als ein Hochzieh-Treiber arbeitet, einen NMOS-Transistor 284, der als ein Herunterzieh-Treiber arbeitet, und einen NMOS-Transistor 285 umfassen. Ein exemplarisches Ausführungsbeispiel der Treibersteuerung 281 ist in dem US-Patent Nr. 7,012,834 offenbart, dessen Inhalt hierin durch Bezugnahme aufgenommen ist, und eine detaillierte Be schreibung desselben wird daher weggelassen. Insbesondere wird in dem Fall des vorliegenden Ausführungsbeispiels während einer Leseoperation der Hochzieh-Treiber 283 nicht durch ein Treibersignal von der Treibersteuerung 281 gesteuert, wie es während einer Schreiboperation der Fall wäre, sondern vielmehr durch ein Treibersignal, das über den Auswahlteil 282 übermittelt wird. Der Auswahlteil 282 empfängt ein Ausgleichssteuerungssignal nRCV und gibt das Ausgleichssteuerungssignal nRCV über den NMOS-Transistor 285 in Übereinstimmung mit einem Modus eines Betriebs selektiv zu den Anzieh- und Herunterzieh-Treibern 283 und 284 aus. Dabei ist das Ausgleichssteuerungssignal nRCV ein gepulstes Signal, das in Übereinstimmung mit einer Widerstandsdrift-Ausgleichsoperation konfiguriert wird, und es kann zum Beispiel durch die Steuerungslogik 240, die in 5 dargestellt ist, zugeführt werden.
  • Weiterhin Bezug nehmend auf 11A kann der Auswahlteil 282 einen Treiber 282a und einen Schalter 282b umfassen. Der Schalter 282b verbindet ansprechend auf ein Betriebsmodussignal RM einen Ausgang des Treibers 282a mit Gates der Anzieh- und Herunterzieh-Transistoren 283 und 284. In diesem Fall ist der Schalter 282b aktiviert, wenn das Betriebsmodussignal RM eine Leseoperation anzeigt, und er ist deaktiviert, wenn das Betriebsmodussignal RM eine Schreiboperation anzeigt. Der Treiber 282a treibt die Anzieh- und Herunterzieh-Transistoren 283 und 284 über den Schalter 282b ansprechend auf das Ausgleichssteuerungssignal nRCV. Wenn zum Beispiel das Ausgleichssteuerungssignal nRCV einen niedrigen Pegel hat, ist der Anzieh-Transistor 283 ausgeschaltet und der Herunterzieh-Transistor 284 ist eingeschaltet. Andererseits, wenn das Ausgleichssteuerungssignal nRCV einen hohen Pegel hat, ist der Anzieh-Transistor 283 eingeschaltet und der Herunterzieh-Transistor 284 ist ausgeschaltet. Dabei kann die Anzieh/Herunterzieh-Ansteuerungskapazität des Treibers 282a eingestellt sein, um größer als die eines PMOS-Transistors TR7 und eines Wechselrichters INV1 der Treibersteuerung 281 zu sein.
  • Wie bei dem im Vorhergehenden beschriebenen Ausführungsbeispiel kann der aktive Puls des Ausgleichssteuerungssignals nRCV eingestellt sein, um eine Dauer von etwa 10 ns bis 10 μs und eine Amplitude von etwa Vth –0,3 Volt bis etwa Vth +0,1 Volt zu haben, wobei Vth als die Schwellenspannung einer Mehrpegelspeicherzelle mit dem Endzustand, der dem höchsten Widerstandswert entspricht, zum Beispiel dem Endzustand „11" bei dem Beispiel von 6 im Vorhergehenden, bestimmt ist.
  • Auf diese Art und Weise ist die Schreib-Ansteuerungsschaltung 280' konfiguriert, um mit einer Datenleitung DL verbunden zu sein, um während einer Schreiboperation normale Schreib-Ansteuerungsdienste durchzuführen, sie ist jedoch mit der Datenleitung DL ebenfalls zum Zwecke eines Zuführens des Ausgleichssteuerungssignals nRCV während einer Leseoperation verbunden. Für Fachleute ist offensichtlich, dass eine elektrische Verbindung zwischen einer Datenleitung und einer Schreib-Ansteuerungsschaltung nicht auf die Konfiguration, die im Vorhergehenden beschrieben ist, begrenzt ist, und dass andere Konfigurationen zum Verbinden der Schreib-Ansteuerungsschaltung 280' mit der Datenleitung DL während einer Leseoperation zum Zwecke eines Zuführens des Ausgleichssteuerungssignals nRCV als ein Pulssignal zum Wiederherstellen der Widerstandsdrift des programmierbaren Volumens genauso auf die Ausführungsbeispiele der vorliegenden Offenbarung anwendbar sind.
  • 11B ist ein Zeitdiagramm, das den Betrieb des Abtastverstärkers 260 und der Schreib-Ansteuerungsschaltung von 10 und 11A während einer Leseoperation darstellt. Wie im Vorhergehenden beschrieben, wird bei der Einleitung einer Leseoperation einer Speicherzelle der Vorrichtung eine Vorladedauer eingeleitet, um den Abtastknoten NSA auf einen geeigneten Spannungspegel für eine Leseoperation vorzuladen. Dies wird durch Aktivieren des Vorladesteuerungssignals nPRE eingeleitet. Zu dieser Zeit befindet sich das Klemmsteuerungssignal VCLP bei einem ersten Klemmspannungspegel V1, der größer als ein Massespannungspegel ist, so dass der Klemmtransistor 263 aktiviert ist. Das Klemmsteuerungssignal VCLP bleibt während der Dauer der Leseoperation bei diesem ersten Klemmspannungspegel V1. Als ein Resultat werden die Datenleitung DL und die verbundene Bit-Leitung BL während der Vorladedauer auf gleiche Weise auf den geeigneten Spannungspegel vorgeladen.
  • Nach der Vorladedauer wird eine Wortleitung WL aktiviert und eine Ausgleichsdauer zum Ausgleichen des Widerstandspegels in dem programmierbaren Volumen der entsprechenden Speicherzelle wird eingeleitet, um eine Widerstandsdrift in der Speicherzelle zu kompensieren. Während dieser Ausgleichsdauer wird das Ausgleichssteuerungssignal nRCV für eine Zeitdauer auf einen niedrigen Spannungspegel gepulst. Auf solch ein Pulsen des Ausgleichssteuerungssignals nRCV ist hierin als ein „Ausgleichspuls" Bezug genommen. Das Steuerungssignal nRCV wird über einen Auswahlteil 282 einer Schreib-Ansteuerungsschaltung 280' an den Hochzieh-Treiber 283 von 11A angelegt. Das heißt, ein Ausgleichsstrompuls wird über den Hochzieh-Treiber 283 einer ausgewählten Bit-Leitung BL zugeführt. Wenn der Ausgleichsstrom über den Hochzieh-Treiber 283 einer ausgewählten Bit-Leitung BL zugeführt wird, kann der Widerstandspegel des entsprechenden Widerstandselements der Speicherzelle auf einen Anfangswiderstandswert ausgeglichen werden. Nachdem der Ausgleichsstrompuls einer ausgewählten Bit-Leitung eine gegebene Zeit lang zugeführt ist, kehrt das Steuerungssignal nRCV von dem niedrigen Pegel zu dem hohen Pegel zurück, was den Hochzieh-Treiber 283 deaktiviert, um ausgeschaltet zu werden, und die Ausgleichsoperation ist abgeschlossen.
  • Nach der Ausgleichsdauer wird eine Abtastdauer eingeleitet, und ein normaler Betrieb des Abtastverstärkers zum Bestimmen des Widerstands des programmierbaren Volumens in der Speicherzelle, und daher des Zustands der Speicherzelle, folgt.
  • 12 ist ein Blockdiagramm einer elektronischen Vorrichtung 100 mit einem Halbleiter-PRAM-Zellen-Array, das eine Mehrzahl von programmierbaren Mehrpegel-Phasenänderungsspeicherzellen enthält, in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Bei verschiedenen Beispielen kann die elektronische Vorrichtung 100 als eine drahtlose Kommunikationsvorrichtung, d. h. ein PDA, ein Laptop-Computer, ein mobiler Computer, ein Netz-Tablett, ein mobiles Telefon, ein digitaler Musikspieler oder eine Vorrichtung, die konfiguriert ist, um in einer drahtlosen Umgebung Informationen zu übertragen und/oder zu empfangen, verwendet sein. Die elektronische Vorrichtung 100 kann eine Eingabe/Ausgabe-Vorrichtung 120, einen Speicher 130, eine drahtlose Schnittstelle 140 und eine Steuerung 110, die über einen Bus 150 kommunizieren, umfassen. Die Steuerung 110 weist zum Beispiel mindestens entweder einen Mikroprozessor, einen digitalen Signalprozessor oder eine Mikroprozessorsteuerung auf. Die Eingabe/Ausgabe-Vorrichtung 120 kann zum Beispiel einen Tastenblock, ein Keyboard und eine Anzeigeeinheit umfassen. Der Speicher 130 kann verwendet sein, um Befehle, die durch die Steuerung 110 ausgeführt werden, zu speichern, oder er kann verwendet sein, um Benutzerdaten zu speichern. Der Speicher 130 kann ferner verschiedene Arten von Speichern aufweisen. Die elektronische Vorrichtung 100 kann eine drahtlose Schnittstelle 140 verwenden, um Daten von einem drahtlosen Kommunikationsnetz zu empfangen oder Daten zu dem Netz zu übertragen, zum Beispiel durch HF-Signale. Die drahtlose Schnittstelle 140 kann zum Beispiel eine Antenne, drahtlose Sendeempfänger und eine andere notwendige Ausstattung zum drahtlosen Kommunizieren umfassen. Elektronische Vorrichtungen 100 gemäß der vorliegenden Erfindung können als ein Kommunikationsschnittstellenprotokoll, wie Kommunikationssysteme der dritten Generation, d. h. CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, verwendet werden.
  • Bei exemplarischen Ausführungsbeispielen kann das programmierbare Volumen einer Speicherzelle ein Chalkogenidmaterial aufweisen, das zum Beispiel aus Te, Se, S, einer Kombination derselben oder einer Legierung derselben besteht. Alternativ kann das Chalkogenidmaterial aus einem Material bestehen, das durch Hinzufügen einer Verunreinigung (z. B. Bi, Sr, Si, C, N, O, etc.) zu Te, Se, S, einer Kombination derselben oder einer Legierung derselben erhalten wird. Alternativ kann das Chalkogenidmaterial aus einem Material bestehen, das aus einer Gruppe von Ge, Sb, Sn, As, Si, Pb, Te, Se, S, einer Kombination derselben und einer Legierung derselben ausgewählt ist. Alternativ kann das Chalkogenidmaterial aus einem Material bestehen, das durch Hinzufügen einer Verunreinigung (z. B. Bi, Sr, Si, C, N, O, etc.) zu einem ausgewählten aus einer Gruppe von Ge, Sb, Sn, As, Si, Pb, Te, Se, S, einer Kombination derselben und einer Legierung derselben erhalten wird.
  • Während die Erfindung besonders unter Bezugnahmen auf bevorzugte Ausführungsbeispiele derselben gezeigt und beschrieben worden ist, ist für Fachleute offensichtlich, dass verschiedene Änderungen der Form und von Details daran vorgenommen werden können, ohne den Geist und den Schutzbereich der Erfindung, wie er durch die angehängten Ansprüche definiert ist, zu verlassen.
  • Während zum Beispiel die im Vorhergehenden beschriebenen Ausführungsbeispiele Mehrpegelzellen abbilden, die mit zwei oder vier Zuständen pro Zelle betreibbar sind, sind andere Zahlen von Zuständen denkbar und genauso auf die Prinzipien der vorliegenden Offenbarung anwendbar. Zum Beispiel kann eine Zelle Mehrpegelzustände mit einer Zahl, die ein Vielfaches von zwei ist, wie 4, 8, 16, 32, etc. Zustände, aufweisen. Ferner kann eine Zelle andere Zahlen von Zuständen, die keine Vielfachen von zwei sind, wie 3, 5, 6, 7, etc. Zustände, aufweisen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 2007-42046 [0001]
    • - US 6928022 [0092]
    • - US 6967865 [0092]
    • - US 6982913 [0092]
    • - US 7012834 [0115]
  • Zitierte Nicht-Patentliteratur
    • - „Multiple-Level Cell Phase-Change Memory Devices Having Controlled Resistance Drift Parameter, Memory Systems Employing Such Devices, and Method of Reading Memory Devices" von Chang-Wook Jeong et al. [0002]
    • - „Multiple-Level Cell Phase-Change Memory Devices Having Post-Programming Operation Resistance Drift Saturation, Memory Systems Employing Such Devices, and Method of Reading Memory Devices" von Chang-Wook Jeong et al. [0003]
    • - Itri et al. [0013]
    • - „Analysis of Phase-transformation dynamics and estimation of amorphous-chalgogenide fraction in Phase-change memories", IEEE 42nd Annual International Reliability Physics Symposium, Phoenix, 2004, Seiten 209–215 [0013]
    • - Pirovano et al., „Low-Field Amorphous State Restistance and Threshold Voltage Drift in Chalcogenide Materials", IEEE Transactions an Electron Devices, Band 51, Nr. 5, Mai 2004, Seiten 714–719 [0014]
    • - Ielmini et al., „Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase-Change Memories", IEEE Transactions an Electron Devices, Band 54, Nr. 2, Februar 2007, Seiten 308–315 [0015]
    • - Pirovano et al., [0084]

Claims (22)

  1. Speicher (200), mit: einer Mehrzahl von Speicherzellen (210), wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, wobei der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert, und wobei jede Speicherzelle mit einer Leitung (DL) des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen; und einer Modifikationsschaltung (240, 250, 260, 280, 290; 260, 280'), die den Widerstand einer Speicherzelle der Mehrzahl von Speicherzellen (210), die für eine Leseoperation ausgewählt ist, modifiziert, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen.
  2. Speicher (200) nach Anspruch 1, bei dem das Speicherzellenmaterial ein Chalkogenidmaterial aufweist.
  3. Speicher (200) nach Anspruch 1, bei dem jede Speicherzelle durch die Programmieroperation programmiert wird, um einen von einer Mehrzahl von Zuständen (00, 01, 10, 11) einzunehmen, wobei jeder Zustand einen Bereich von Widerständen (36A–36D, 36A'–36D', 40A–40D) umfasst, die unabhängig von benachbarten Widerstandsbereichen benachbarter Zustände sind, wobei die Speicherzelle durch die Programmieroperation programmiert wird, um mehr als zwei Zustände einzunehmen.
  4. Speicher (200) nach Anspruch 3, bei dem ein niedriger Zustand (00) der Mehrzahl von Zuständen (00, 01, 10, 11) einem Zustand mit einem niedrigsten Bereich von Widerständen (36A, 36A', 40A) entspricht, ein hoher Zustand (11) der Mehrzahl von Zuständen (00, 01, 10, 11) einem Zustand mit einem höchsten Bereich von Widerständen (36D, 36D', 40D) entspricht, und mindestens ein Zwischenzustand (01, 10) der Mehrzahl von Zuständen (00, 01, 10, 11) mindestens einem Zustand mit einem Bereich von Widerständen (36B–36C, 36B'–36C', 40B–40C), die größer als der niedrigste Bereich von Widerständen (36A, 36A', 40A) des niedrigen Zustands (00) und geringer als der höchste Bereich von Widerständen (36D, 36D', 40D) des hohen Zustands (11) sind, entspricht.
  5. Speicher (200) nach Anspruch 4, bei dem die Modifikationsschaltung (240, 250, 260, 280, 290; 260, 280') den Widerstand der Speicherzelle durch Anlegen eines Energiepulses an die Leitung (DL) vor einer Leseoperation der Speicherzelle modifiziert, und bei dem die Modifikationsschaltung (240, 250, 260, 280, 290; 260, 280') den Energiepuls anlegt, wenn die Speicherzelle durch die Programmieroperation zu dem Zwischenzustand (01, 10) programmiert wird, und die Modifikationsschaltung (240, 250, 260, 280, 290; 260, 280') den Energiepuls nicht anlegt, wenn die Speicherzelle durch die Programmieroperation zu dem niedrigen Zustand (00) oder zu dem hohen Zustand (11) programmiert wird.
  6. Speicher (200) nach Anspruch 1, bei dem die Leitung eine Bit-Leitung (BL) aufweist, und bei dem die Modifikationsschaltung (240, 250, 260, 280, 290; 260, 280') den Widerstand der Speicherzelle durch Anlegen eines Energiepulses an die Bit-Leitung (BL) vor einer Leseoperation der Speicherzelle modifiziert.
  7. Speicher (200) nach Anspruch 6, bei dem der Energiepuls durch eine Abtastverstärkerschaltung (260), die mit der Bit-Leitung (BL) gekoppelt ist, angelegt wird.
  8. Speicher (200) nach Anspruch 7, bei dem der Energiepuls durch eine Steuerungsschaltung (240) des Speichers erzeugt wird und durch einen Klemmtransistor (263) der Abtastverstärkerschaltung (260) aktiviert wird.
  9. Speicher (200) nach Anspruch 6, bei dem der Energiepuls durch eine Schreib-Ansteuerungsschaltung (280'), die mit der Bit-Leitung (BL) gekoppelt ist, angelegt wird.
  10. Speicher (200) nach Anspruch 9, bei dem der Energiepuls durch eine Steuerungsschaltung (240) des Speichers erzeugt wird und durch eine Verknüpfungsschal tung (281, 282, 283, 284, 285) in der Schreib-Ansteuerungsschaltung (280') aktiviert wird.
  11. Speicher (200) nach Anspruch 6, bei dem der Energiepuls während einer Vorladeoperation der Speicherzelle an die Bit-Leitung (BL) angelegt wird, wobei die Bit-Leitung (BL) vor einem Anlegen des Energiepulses vorgeladen wird.
  12. Verfahren zum Lesen eines Speichers (200), wobei der Speicher (200) eine Mehrzahl von Speicherzellen (210) aufweist, wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert und jede Speicherzelle mit einer Leitung (DL) des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen, mit folgenden Schritten: Modifizieren des Widerstands einer Speicherzelle, die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen; und Durchführen einer Leseoperation der Speicherzelle.
  13. Verfahren nach Anspruch 12, bei dem das Speicherzellenmaterial ein Chalkogenidmaterial aufweist.
  14. Verfahren nach Anspruch 12, bei dem jede Speicherzelle durch die Programmieroperation programmiert wird, um einen von einer Mehrzahl von Zuständen (00, 01, 10, 11) einzunehmen, wobei jeder Zustand einen Bereich von Widerständen (36A–36D, 36A'–36D', 40A–40D) umfasst, die unabhängig von benachbarten Widerstandsbereichen benachbarter Zustände sind, wobei der Anfangswiderstand einer Speicherzelle nach einer Programmieroperation einen Anfangszustand einnimmt, und wobei das Modifizieren des Widerstands einer Speicherzelle, die für eine Leseoperation ausgewählt ist, um den Widerstand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangswiderstands zurückzubringen, den Widerstand der Speicherzelle zu einem Widerstand innerhalb eines Bereichs von Widerständen (40A–40D), der dem Anfangszustand entspricht, zurückbringt.
  15. Verfahren nach Anspruch 14, bei dem die Speicherzelle durch die Programmieroperation programmiert wird, um mehr als zwei Zustände einzunehmen.
  16. Verfahren nach Anspruch 15, bei dem ein niedriger Zustand (00) der Mehrzahl von Zuständen (00, 01, 10, 11) einem Zustand mit einem niedrigsten Bereich von Widerständen (36A, 36A', 40A) entspricht, ein hoher Zustand (11) der Mehrzahl von Zuständen (00, 01, 10, 11) einem Zustand mit einem höchsten Bereich von Widerständen (36D, 36D', 40D) entspricht, und mindestens ein Zwischenzustand (01, 10) der Mehrzahl von Zuständen (00, 01, 10, 11) mindestens einem Zustand mit einem Bereich von Widerständen (36B–36C, 36B'–36C', 40B–40C), die größer als der niedrigste Bereich von Widerständen (36A, 36A', 40A) des niedrigen Zustands (00) und geringer als der höchste Bereich von Widerständen (36D, 36D', 40D) des hohen Zustands (11) sind, entspricht.
  17. Verfahren nach Anspruch 16, bei dem das Modifizieren des Widerstands der Speicherzelle durchgeführt wird, wenn die Speicherzelle durch die Programmieroperation zu dem Zwischenzustand (01, 10) programmiert wird, und nicht durchgeführt wird, wenn die Speicherzelle durch die Programmieroperation zu dem niedrigen Zustand (00) oder dem hohen Zustand (11) programmiert wird.
  18. Verfahren nach Anspruch 12, bei dem das Modifizieren des Widerstands ein Modifizieren des Widerstands der Speicherzelle durch ein Anlegen eines Energiepulses an eine Bit-Leitung (BL) des Speichers (200), die mit der Speicherzelle verbunden ist, vor einer Leseoperation der Speicherzelle aufweist.
  19. Verfahren nach Anspruch 18, bei dem der Energiepuls innerhalb von etwa 100 ns vor dem Anlegen des Lesestroms zum Durchführen der Leseoperation der Speicherzelle angelegt wird.
  20. Verfahren nach Anspruch8, bei dem der Energiepuls während einer Vorladeoperation der Speicherzelle an die Bit-Leitung (BL) angelegt wird, wobei die Bit-Leitung (BL) vor einem Anlegen des Energiepulses vorgeladen wird.
  21. Verfahren zum Lesen eines Speichers (200), wobei der Speicher (200) eine Mehrzahl von Speicherzellen (210) aufweist, wobei jede Speicherzelle ein Chalkogenidmaterial aufweist, das einen Anfangs-Defektzustand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, der Defektzustand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangs-Defektzustand variiert und jede Speicherzelle mit einer Leitung (DL) des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Defektzustand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Defektzustand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen, mit folgenden Schritten: Modifizieren des Defektzustands einer Speicherzelle, die für eine Leseoperation ausgewählt ist, um den Defektzustand derselben vor einer Leseoperation der Speicherzelle in die Nähe des Anfangs-Defektzustands zurückzubringen; und Durchführen einer Leseoperation der Speicherzelle.
  22. Elektronische Vorrichtung (100) mit einem Speichersystem (110, 130, 150), wobei das Speichersystem (110, 130, 150) folgende Merkmale aufweist: eine Speichersteuerung (110), die angeordnet ist, um sich mit einem Datenbus (150), bei dem Datensignale übertragen werden, zu verbinden; und einen Speicher (130), der mit der Speichersteuerung (110) verbunden ist, der die Datensignale speichert und wiedergewinnt, wobei der Speicher (130) folgende Merkmale aufweist: eine Mehrzahl von Speicherzellen (210), wobei jede Speicherzelle ein Speicherzellenmaterial aufweist, das einen Anfangswiderstand hat, der ansprechend auf einen angelegten Programmierstrom bei einer Programmieroperation bestimmt wird, wobei der Widerstand der Speicherzelle über eine Zeitdauer, die der Programmieroperation folgt, von dem Anfangswiderstand variiert, und wobei jede Speicherzelle mit einer Leitung (DL) des Speichers verbunden ist, die verwendet wird, um den Programmierstrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei der Programmieroperation zu programmieren, und die verwendet wird, um einen Lesestrom anzulegen, um den Widerstand der entsprechenden Speicherzelle bei einer Leseoperation zu lesen; und eine Modifikationsschaltung (240, 250, 260, 280, 290; 260, 280'), die den Widerstand einer Speicherzelle der Mehrzahl von Speicherzellen (210), die für eine Leseoperation ausgewählt ist, vor einer Leseoperation der Speicherzelle modifiziert, um den Widerstand derselben in die Nähe des Anfangswiderstands zurückzubringen.
DE200810021093 2007-04-30 2008-04-28 Mehrpegelzellen-Phasenänderungsspeicher mit Vor-Leseoperations-Widerstandsdriftausgleich, Speichersysteme mit solchen Speichern und Verfahren zum Lesen von Speichern Withdrawn DE102008021093A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018124002B4 (de) 2017-11-02 2024-02-22 Samsung Electronics Co., Ltd. Speichervorrichtung

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6928022B2 (en) 2003-11-27 2005-08-09 Samsung Electronics Co., Ltd. Write driver circuit in phase change memory device and method for applying write current
US6967865B2 (en) 2003-04-04 2005-11-22 Samsung Electronics Co., Ltd. Low-current and high-speed phase-change memory devices and methods of driving the same
US6982913B2 (en) 2003-09-19 2006-01-03 Samsung Electronics, Co., Ltd. Data read circuit for use in a semiconductor memory and a memory thereof
US7012834B2 (en) 2003-06-03 2006-03-14 Samsung Electronics Co., Ltd. Writing driver circuit of phase-change memory
KR20070042046A (ko) 2005-10-17 2007-04-20 이양수 마그넷 플라이휠과 진동축 기어방식을 이용한 발전 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967865B2 (en) 2003-04-04 2005-11-22 Samsung Electronics Co., Ltd. Low-current and high-speed phase-change memory devices and methods of driving the same
US7012834B2 (en) 2003-06-03 2006-03-14 Samsung Electronics Co., Ltd. Writing driver circuit of phase-change memory
US6982913B2 (en) 2003-09-19 2006-01-03 Samsung Electronics, Co., Ltd. Data read circuit for use in a semiconductor memory and a memory thereof
US6928022B2 (en) 2003-11-27 2005-08-09 Samsung Electronics Co., Ltd. Write driver circuit in phase change memory device and method for applying write current
KR20070042046A (ko) 2005-10-17 2007-04-20 이양수 마그넷 플라이휠과 진동축 기어방식을 이용한 발전 시스템

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
"Multiple-Level Cell Phase-Change Memory Devices Having Controlled Resistance Drift Parameter, Memory Systems Employing Such Devices, and Method of Reading Memory Devices" von Chang-Wook Jeong et al.
"Multiple-Level Cell Phase-Change Memory Devices Having Post-Programming Operation Resistance Drift Saturation, Memory Systems Employing Such Devices, and Method of Reading Memory Devices" von Chang-Wook Jeong et al.
Ielmini et al., "Recovery and Drift Dynamics of Resistance and Threshold Voltages in Phase-Change Memories", IEEE Transactions an Electron Devices, Band 54, Nr. 2, Februar 2007, Seiten 308-315
Itri et al. "Analysis of Phase-transformation dynamics and estimation of amorphous-chalgogenide fraction in Phase-change memories", IEEE 42nd Annual International Reliability Physics Symposium, Phoenix, 2004, Seiten 209-215
Pirovano et al., "Low-Field Amorphous State Restistance and Threshold Voltage Drift in Chalcogenide Materials", IEEE Transactions an Electron Devices, Band 51, Nr. 5, Mai 2004, Seiten 714-719

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018124002B4 (de) 2017-11-02 2024-02-22 Samsung Electronics Co., Ltd. Speichervorrichtung

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