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Die
Erfindung bezieht sich auf ein Phasenänderungsspeicherbauelement
mit einer Mehrzahl von Speicherzellenblöcken und einer Mehrzahl von
Wortleitungstreibern bzw. Wortleitungstreiberblöcken.
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Ein
Phasenänderungsspeicher
mit wahlfreiem Zugriff (PRAM), auch als ovonischer vereinigter Speicher
(OUM) bezeichnet, weist ein Phasenänderungsmaterial auf, wie eine
Chalcogenidlegierung, die unter Einfluss von Wärme stabil zwischen einem kristallinen
und einem amorphen Zustand wechseln kann. Ein derartiger PRAM ist
beispielsweise in den Patentschriften
US
6.487.113 und
US 6.480.438 offenbart.
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Das
Phasenänderungsmaterial
des PRAM zeigt in seinem kristallinen Zustand einen relativ niedrigen
elektrischen Widerstand und in seinem amorphen Zustand einen relativ
hohen elektrischen Widerstand. Üblicherweise
wird der niederohmige, kristalline Zustand als Setzzustand und als
logisch „0” bezeichnet,
während
der hochohmige, amorphe Zustand als Rücksetzzustand und als logisch „1” bezeichnet
wird.
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Die
Ausdrücke „kristallin” und „amorph” sind im
Zusammenhang mit Phasenänderungsmaterialen relativ
zu sehen, d. h. der Fachmann versteht unter dem „kristallinen Zustand”, dass
das Phasenänderungsmaterial
einer Phasenänderungsspeicherzelle eine
stärker
geordnete kristalline Struktur aufweist als im amorphen Zustand.
Dabei braucht das Phasenänderungsmaterial
der Phasenänderungsspeicherzelle
in seinem kristallinen Zustand nicht vollständig kristallin zu sein, und
genauso braucht es in seinem amorphen Zustand nicht vollständig amorph zu
sein.
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Im
Allgemeinen wird das Phasenänderungsmaterial
eines PRAM dadurch in seinen amorphen Zustand zurückgesetzt,
dass es für
eine relativ kurze Zeitspanne über
seinen Schmelzpunkt hinaus erwärmt
wird. Andererseits wird das Phasenänderungsmaterial dadurch in
seinem kristallinen Zustand versetzt, dass es für eine längere Zeitspanne unterhalb
seines Schmelzpunkts gehalten wird.
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Die
Geschwindigkeit und Stabilität
des Phasenänderungsverhaltens
des Phasenänderungsmaterials
sind entscheidend für
das Leistungsvermögen des
PRAM. Wie oben erwähnt,
hat sich für
Chalcogenidlegierungen herausgestellt, dass sie geeignete Phasenänderungseigenschaften
aufweisen, und insbesondere zeigt eine Verbindung mit Germanium (Ge),
Antimon (Sb) und Tellur (Te), wie Ge2Sb2Te5 bzw. GST, einen
stabilen und schnellen Übergang zwischen
dem amorphen und dem kristallinen Zustand.
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Die 1A und 1B veranschaulichen eine
Speicherzelle 10 in einem Setzzustand bzw. einem Rücksetzzustand,
und 2 zeigt ein Ersatzschaltbild für die Speicherzelle 10 der 1A und 1B.
Wie daraus ersichtlich, beinhaltet die Speicherzelle 10 ein
resistives Phasenänderungselement 11 und
eine Diode D, die seriell zwischen eine Bitleitung BL und eine Wortleitung
WL eingeschleift sind. Die hier gezeigte Struk tur des Phasenänderungselements 11 ist
lediglich beispielhaft, alternativ sind auch andere Strukturen realisierbar.
Ebenso sind die in den 1A, 1B und 2 gezeigten
Anordnungen lediglich beispielhaft, wobei alternativ andere Konfigurationen
möglich
sind. Beispielsweise kann die Speicherzelle 10 alternativ
das resistive Phasenänderungselement 11 und
einen Transistor in Reihe zwischen der Bitleitung BL und einem Referenzpotential
beinhalten, wobei der Transistor mit einem Gate an die Wortleitung
WL angeschlossen ist.
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Wie
in den 1A und 1B veranschaulicht,
weist das resistive Phasenänderungselement 11 eine
obere Elektrode 12 auf, die auf einem Phasenänderungsmaterial 14 gebildet
ist. Im gezeigten Beispiel ist die obere Elektrode 12 mit
einer Bitleitung BL eines nicht weiter gezeigten PRAM-Speicherfeldes elektrisch
verbunden. Ein leitfähiger
unterer Elektrodenkontakt (BEC) 16 ist zwischen dem Phasenänderungsmaterial 14 und
einer leitfähigen
unteren Elektrode 18 gebildet. Die Diode D ist elektrisch zwischen
die untere Elektrode 18 und die Wortleitung WL des nicht
weiter gezeigten PRAM-Speicherzellenfeldes eingeschleift. Speziell
ist in diesem Ausführungsbeispiel
ein n-leitender Übergangsbereich
der Diode D mit der Wortleitung WL verbunden, während ein p-leitender Übergangsbereich
der Diode D über das
resistive Phasenänderungselement 11 mit
der Bitleitung BL verbunden ist.
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Wie
gesagt, zeigt 1A das Phasenänderungsmaterial 14 in
seinem kristallinen Zustand, d. h. die Speicherzelle 10 befindet
sich in ihrem niederohmigen Setzzustand bzw. logischen 0-Zustand.
Im Zustand von 1B ist ein Teil des Phasenänderungsmaterials 14 im
amorphen Zustand, was bedeutet, dass sich die Speicherzelle 10 in
ihrem hochohmigen Rücksetzzustand
bzw. logischen 1-Zustand befindet.
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Der
Setz- und der Rücksetzzustand
der Speicherzelle 10 der 1A und 1B wird
durch Steuern der Stärke
und Dauer eines Stromflusses durch den BEC 16 eingestellt.
Speziell wird die Speicherzelle 10, wie aus 2 ersichtlich,
durch Anlegen eines niedrigen Spannungspegels an die Wortleitung
WL aktiviert. Bei Aktivierung kann das Phasenänderungselement abhängig von
der Spannung auf der Bitleitung BL programmiert werden. Spezieller
wird die Spannung auf der Bitleitung BL durch Bereitstellen eines
Programmierstroms gesteuert, der den BEC 16 dazu veranlasst,
als Widerstandsheizer zu fungieren, um das Phasenänderungsmaterial 14 selektiv
in seinen Setz- bzw. Rücksetzzustand
zu programmieren.
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3 veranschaulicht
eine Kernstruktur eines herkömmlichen
Phasenänderungsspeicherbauelements 300 mit
Speicherzellenblöcken
CBLK11, CBLK12, ..., CBLKn1, CBLKn2, ..., die jeweilige Speicherzellen
C11 bis C1n beinhalten, Wortleitungstreiberblöcken WDU11, WDU12, ..., WDUn1,
WDUn2, ..., die jeweilige Wortleitungen WL11, WL12, ..., der Speicherzellenblöcke CBLK11,
CBLK12, ..., CBLKn1, CBLKn2, ... treiben, und Bitleitungsauswahlblöcken YPASS11,
YPASS12, YPASSn1, YPASSn2, ..., von denen jeder Bitleitungen BL11
bis BL1n eines zugehörigen
Speicherzellenblocks CBLK11, CBLK12, ..., CBLKn1, CBLKn2, ... auswählt. Des
weiteren sind in 3 Blockbereiche dargestellt,
die einen Spaltendecoder YDEC, eine Abtastverstärkungsschaltung SA und einen
Schreibtreiber WD beinhalten können.
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Die
Betriebsweise des Phasenänderungsspeicherbauelements 300 wird
stellvertretend unter Bezugnahme auf den Speicherzellenfeldblock CBLK11
kurz erläutert.
Die übrigen
Speicherzellenblöcke
CBLK12, ..., CBLKn1, CBLKn2, ..., weisen entsprechende Funktionalitäten auf.
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Der
Wortleitungstreiberblock WDU11 beinhaltet eine Mehrzahl von Wortleitungstreiberschaltungen
WDC11, die auf ein erstes und zweites Auswahlsignal Si, Ai ansprechen,
um die zugehörigen Wortleitungen
WL11 zu treiben. Der Bitleitungsauswahlblock YPASS11 beinhaltet
eine Mehr zahl von Bitleitungsauswahlschaltungen BCD11 bis BCD1n zum
Auswählen
der entsprechenden Bitleitungen BL11 bis BL1n. Im gezeigten Beispiel
sind die Bitleitungsauswahlschaltungen BCD11 bis BCD1n durch Transistoren
gebildet, die in Reaktion auf Bitleitungsauswahlsignale Y11 bis
Y1n leitend bzw. sperrend geschaltet werden.
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Um
Daten in einer ausgewählten
Speicherzelle C11 zu speichern, wird die Bitleitungsauswahlschaltung
BDC11 des Bitleitungsauswahlblocks YPASS11 in Reaktion auf das Bitleitungsauswahlsignal
Y11 aktiviert. Dadurch wird der ausgewählten Bitleitung BL11 ein von
einer nicht gezeigten globalen Bitleitung gelieferter Strom zugeführt. Die
Spannung der von der Wortleitungstreiberschaltung WDC11 ausgewählten Wortleitung
WL11 fällt
auf eine Massespannung, und dadurch wird von den mit der ausgewählten Bitleitung
BL11 verbundenen Speicherzellen die mit der Wortleitung WL11 verbundene
Speicherzelle C11 mit einem Strom beaufschlagt.
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Der
Strom ändert
den Zustand des Phasenänderungsmaterials
GST der Speicherzelle C11 und fließt über die Diode D und die Wortleitung
WL11 zur Wortleitungstreiberschaltung WDC11. Im gezeigten Beispiel
fungiert die Wortleitungstreiberschaltung WDC11 als logische NAND-Schaltung,
die das erste Auswahlsignal Si und das zweite Auswahlsignal Ai empfängt. Die
beiden Auswahlsignale Si, Ai können Signale
sein, die durch Decodieren eines nicht gezeigten Adresssignals zum
Auswählen
einer Wortleitung erhalten werden. Wenn beide Auswahlsignale Si,
Ai auf hohem Pegel sind, wird die zugehörige Wortleitung WL11 ausgewählt. Hingegen
wird die betreffende Wortleitung WL11 nicht ausgewählt, wenn wenigstens
eines der beiden Auswahlsignale Si, Ai auf niedrigem Pegel liegt.
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Die
logische NAND-Funktion der Wortleitungstreiberschaltung WDC11 wird
durch die Kombination eines UND-Bauelements und eines Inverters implementiert.
In einer solchen Wortleitungstreiberschaltung WDC11 mit einem Inverter
werden typischerweise ein PMOS-Transistor und ein NMOS-Transistor
zusammen angeordnet. Um dabei Latch-up-Probleme für diese
Transistoren zu vermeiden, muss ein Isolationsgebiet zwischen dem PMOS-Transistor
und dem NMOS-Transistor angeordnet werden, das größer ist
als die Auslegung gemäß einer
minimalen Designregel erfordert. Dieses Isolationsgebiet erhöht die Abmessung
der Wortleitungstreiberschaltung und dementsprechend die Gesamtabmessung
des Kernbereichs des Phasenänderungsspeicherbauelements.
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In
dem Lehrbuch K. Itoh, VLSI Memory Chip Design, Springer-Verlag,
2001, S. 131–174
sind DRAM-Speicherbauelementstrukturen offenbart, bei denen das
jeweilige Speicherfeld in Teilfelder unterteilt ist und Wortleitungstreiber
vorgesehen sind, die in Subwortleitungstreiber aufgeteilt sind,
welche jeweils eine Vorlade- und eine Entladeeinheit in Form je
eines ansteuerbaren Transistors aufweisen, mit dem eine zugehörige Subwortleitung
wahlweise an eine Versorgungsspannung oder an eine Massespannung
ankoppelbar ist. Die Subwortleitungstreiber sind zwischen benachbarten
Teilfeldern angeordnet.
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Die
Offenlegungsschrift
US
2005/0128799 A1 offenbart ein Phasenänderungsspeicherbauelement
mit einer in Hauptwortleitungen und Subwortleitungen aufgeteilten
Wortleitungsstruktur, wobei zugehörige Subwortleitungstreiber
entlang einer Seite des zugeordneten Speicherzellenfeldbereichs
angeordnet sind.
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Der
Erfindung liegt als technisches Problem die Bereitstellung eines
Phasenänderungsspeicherbauelements
der eingangs genannten Art zugrunde, das sich mit vergleichsweise
geringer Abmessung seines Kernbereichs realisierten lässt.
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Die
Erfindung löst
dieses Problem durch die Bereitstellung eines Phasenänderungsspeicherbauelements
mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen
der Erfindung sind in den Unteransprüchen angegeben.
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Das
erfindungsgemäße Phasenänderungsspeicherbauelement
lässt sich
mit einem Wortleitungstreiberlayout ausführen, das verglichen mit den oben
erwähnten
herkömmlichen
Auslegungen eine Verringerung der Abmessung eines Kernbereichs des
Speicherbauelements erlaubt.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt, in denen zeigen:
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1A und 1B schematische
Darstellungen einer herkömmlichen
Phasenänderungsspeicherzelle
in einem kristallinen bzw. amorphen Zustand,
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2 ein
Ersatzschaltbild für
die Phasenänderungsspeicherzelle
der 1A und 1B,
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3 ein
Blockdiagramm einer Kernstruktur eines herkömmlichen Phasenänderungsspeicherbauelements
und
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4 ein
Blockdiagramm einer Kernstruktur eines erfindungsgemäßen Phasenänderungsspeicherbauelements.
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Ein
in 4 dargestelltes Phasenänderungsspeicherbauelement 400 gemäß der Erfindung beinhaltet
eine Mehrzahl von Speicherzellenblöcken CBLK11, ..., CBLKn1, CBLKn2,
... in einer matrixförmigen
Anordnung. Zum leichteren Verständnis
sind identische oder funktionell äquivalente Elemente des erfindungsgemäßen Speicherbauelements 400 mit gleichen
Bezugszeichen versehen wie beim herkömmlichen Speicherbauelement 300 von 3.
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Eine
Mehrzahl von Bitleitungsauswahlblöcken YPASS11, YPASS12, ...,
YPASSn1, YPASSn2, ... und eine Mehrzahl von Wortleitungstreiberblöcken WDU11,
WDU12, ..., WDUn1, WDUn2, ... sind benachbart zu einem jeweils zugehörigen der
Speicherzellenblöcke
CBLK11, CBLK12, CBLKn1, CBLKn2, ... angeordnet.
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Jeder
der Speicherzellenblöcke
CBLK11, CBLK12, ..., CBLKn1, CBLKn2, ... beinhaltet in diesem erfindungsgemäßen Ausführungsbeispiel
eine Mehrzahl von lokalen Bitleitungen BL1 bis BLn, die jeweils
mit einer globalen Bitleitung GBL1 bis GBLn verbunden sind. Mit
jeder der lokalen Bitleitungen BL1 bis BLn ist eine Mehrzahl von
Phasenände rungsspeicherzellen
C verbunden, von denen jede ein Phasenänderungselement und eine dazu
seriell geschaltete Diode zwischen einer Bitleitung, wie BL1, und
einer Wortleitung, wie WL1, umfasst. Das Phasenänderungsmaterial des Phasenänderungselements
kann z. B. Germanium (Ge), Antimon (Sb) und/oder Tellur (Te) beinhalten.
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Folglich
teilen sich beim erfindungsgemäßen Phasenänderungsspeicherbauelement 400 mehrere Speicherzellenblöcke eine
Wortleitung, wie in 4 explizit anhand der Wortleitung
WL1 illustriert. Speziell teilen sich in 4 die Speicherzellenblöcke CBLK11,
CBLK12, CBLK13 und CBLK14 die Wortleitung WL1, während sich in nicht näher gezeigter
Weise die Speicherzellenblöcke
CBLKn1, CBLKn2, CBLKn3 und CBLKn4 eine andere Wortleitung teilen. Im übrigen weisen
die Speicherzellenblöcke CBLKn1,
CBLKn2, CBLKn3 und CBLKn4 die gleiche Struktur auf wie die Speicherzellenblöcke CBLK11, CBLK12,
CBLK13 und CBLK14 und funktionieren auch in gleicher Weise.
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Da
sich beim Phasenänderungsspeicherbauelement 400 von 4 die
Speicherzellenblöcke CBLK11,
CBLK12, CBLK13 und CBLK14 die Wortleitung WL1 teilen, können alle
Speicherzellenblöcke CBLK11,
CBLK12, CBLK13 und CBLK14, welche sich die Wortleitung WL1 teilen,
gleichzeitig Daten empfangen oder abgeben. Dies bedeutet, dass eine oder
mehrere Bitleitungen von allen oder einem Teil der Speicherzellenblöcke CBLK11,
CBLK12, CBLK13 und CBLK14 ausgewählt
werden können, wenn
die Wortleitung WL1 ausgewählt
wird. Dementsprechend kann ein gleichzeitiges Lesen oder Schreiben
von Daten bezüglich
den Speicherzellen C ausgeführt
werden, die zwischen die Wortleitung WL1 und die Bitleitungen eingeschleift
sind, die von den Speicherzellenblöcken CBLK11, CBLK12, CBLK13
und CBLK14 ausgewählt
werden.
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Jeder
der Wortleitungstreiberblöcke
WDU11, WDU12, ..., WDUn1, WDUn2, ... ist zwischen jeweils zwei Speicherzellenblöcken angeordnet, wie
zwischen den Blöcken
CBLK11 und CBLK12, zwischen den Blöcken CBLK12 und CBLK13, zwischen
den Blöcken
CBLK13 und CBLK14, zwischen den Blöcken CBLKn1 und CBLKn2, zwischen
den Blöcken CBLKn2
und CBLKn3 und zwischen den Blöcken CBLKn3
und CBLKn4.
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Jeder
der Wortleitungstreiberblöcke
WDU11, WDU12, ..., WDUn1, WDUn2, ... beinhaltet eine Vorladeeinheit
PR oder eine Entladeeinheit DS zum Vorladen bzw. Entladen von durch
jeweils zugeordnete der Speicherzellenblocke CBLK11, CBLK12, ..., CBLKn1,
CBLKn2, ... gemeinsam genutzten Wortleitungen. Eine Wortleitungstreiberschaltung
des Phasenänderungsspeicherbauelements 400 beinhaltet eine
Vorladeeinheit PR und eine Entladeeinheit DS. Die Vorladeeinheiten
PR und die Entladeeinheiten DS sind z. B. zum Treiben der Wortleitung
WL1 alternierend zwischen den betreffenden Speicherzellenblöcken CBLK11,
CBLK12, CBLK13 und CBLK14 angeordnet, wie aus 4 ersichtlich.
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Die
Vorladeeinheiten PR und die Entladeeinheiten DS können jeweils
unter Verwendung von MOS-Transistoren realisiert sein. Beispielsweise kann
die jeweilige Vorladeeinheit PR durch einen PMOS-Transistor gebildet
sein, von dem ein erster Anschluss mit einer Speisespannung VDD
und ein zweiter Anschluss mit der Wortleitung WL1 verbunden sind
und an dessen Gate ein Auswahlsignal S_WL angelegt wird. Die jeweilige
Entladeeinheit DS kann beispielsweise durch einen NMOS-Transistor gebildet
sein, von dem ein erster Anschluss mit der Wortleitung WL1 und ein
zweiter Anschluss mit einer Massespannung VSS verbunden sind und
an dessen Gate das Auswahlsignal S_WL angelegt wird.
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Im
Gegensatz zum herkömmlichen
Phasenänderungsspeicherbauelement 300 von 3 ist beim
erfindungsgemäßen Phasenänderungsspeicherbauelement 400 von 4 ein
jeweiliger Speicherzellenblock zwischen einer Vorladeeinheit PR
und einer Entladeeinheit DS angeordnet, wobei die Vorladeeinheit
PR und die Entladeeinheit DS zusammen eine Wortleitungstreiberschaltung
bilden. Dadurch ist es möglich,
die von Isolationsgebieten zwischen PMOS-Transistoren und NMOS-Transistoren der
herkömmlichen
Wortleitungstreiberschaltung benötigte
Fläche
zu reduzieren.
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Eine
Mehrzahl von mit der Wortleitung WL1 verbundenen Vorladeeinheiten
PR arbeiten gleichzeitig in Reaktion auf das Auswahlsignal S_WL. Ebenso
arbeiten mehrere mit der Wortleitung WL1 verbundene Entladeeinheiten
DS gleichzeitig in Reaktion auf das Auswahlsignal S_WL. Wie aus 4 ersichtlich,
werden die Auswahlsignale S_WL durch Decodierblöcke DCD1 bis DCDn erzeugt.
Jeder Decodierblock DCD1 bis DCDn umfasst eine Mehrzahl von Decodiereinheiten
zur Erzeugung der Auswahlsignale S_WL, um korrespondierende Wortleitungen WL
auszuwählen.
So erzeugt eine Decodiereinheit AD1 im Decodierblock DCD1 das Auswahlsignal S_WL
in Reaktion auf decodierte Signale Ai und Aj eines nicht weiter
gezeigten Adresssignals zum Auswählen
von Speicherblöcken
und Wortleitungen. Im Beispiel von 4 beinhaltet
die Decodiereinheit AD1 ein NAND-Element und einen Inverter. Alternativ
sind andere Realisierungen der Decodiereinheit AD1 im Rahmen der
Erfindung möglich.
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Wenn
das Auswahlsignal S_WL auf einem hohem Pegel liegt, sind die Entladeeinheiten
DS leitend geschaltet, und die Vorladeeinheiten PR sind sperrend
geschaltet. Dementsprechend wird die Wortleitung WL1 geerdet. Wenn
das Auswahlsignal S_WL auf einem niedrigen Pegel liegt, sind die
Entladeeinheiten DS sperrend geschaltet, und die Vorladeeinheiten
PR sind leitend geschaltet. Dementsprechend wird die Wortleitung
WL mit der Speisespannung VDD versorgt.
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Die
Speicherzellenblöcke
CBLK11, CBLK12, CB13 und CB14, die sich die Wortleitung WL1 teilen, nutzen
eine gemeinsame, nicht gezeigte Übertragungsleitung, über die
das Auswahlsignal S_WL übertragen wird.
Die Übertragungsleitung
und die Wortleitung WL1 sind vorzugsweise in verschiedenen Schichten
bez. Ebenen des Aufbaus des Phasenänderungsspeicherbauelements
angeordnet.
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Im
gezeigten Ausführungsbeispiel
umfassen die Phasenänderungsspeicherzellen
des Phasenänderungsspeicherbauelements
ein Phasenänderungsmaterial
aus Ge, Sb und/oder Te. Alternativ sind auch andere Phasenübergangsmaterialien
im Rahmen der Erfindung verwendbar.
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Wie
oben erläutert,
ist es erfindungsgemäß möglich, in
einem Phasenänderungsspeicherbauelement
durch Separieren einer Vorladeeinheit und einer Entladeeinheit,
die eine Wortleitungstreiberschaltung bilden, die Entwurfsgröße zu reduzieren,
die Anzahl von Zellen, die gleichzeitig in jedem Speicherzellenblock
ausgewählt
werden können,
und den Stromverbrauch für
den jeweiligen Speicherzellenblock zu verringern.