KR101317754B1 - 상 변화 메모리 장치 - Google Patents

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KR101317754B1
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Abstract

상 변화 메모리 장치가 개시된다. 본 발명의 제1 실시예에 따른 상 변화 메모리장치는 복수개의 글로벌 비트 라인들을 구비하는 메모리 셀 어레이를 구비한다. 상기 글로벌 비트 라인들은 각각, 대응되는 제1 디스차아지 신호에 응답하여, 연결된 글로벌 비트 라인을 디스차아지하는 제1 디스차아지 수단을 복수개 구비한다. 본 발명에 따른 상 변화 메모리 장치는, 글로벌 비트 라인 및/또는 로컬 비트 라인의 양단 및/또는 중앙에 디스차아지 트랜지스터들을 구비함으로써, 비트 라인의 디스차아지 동작에 소요되는 디스차아지 시간을 줄이면서도, 정확한 디스차아지 동작을 수행할 수 있는 장점이 있다.

Description

상 변화 메모리 장치{Phase-change Random Access Memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 상 변화 메모리 장치에 관한 것이다.
PRAM(Phase-change Random Access Memory)은 온도 변화에 대응되는 상 변화에 따라 저항이 변화되는 GST(Ge-Sb-Te)와 같은 물질(이하, 상 변화 물질이라 한다)을 이용하여 데이터를 저장하는 비휘발성 메모리이다. PRAM은 DRAM의 모든 장점과 더불어, 비휘발성 및 저전력소비 특성을 가지므로, 차세대 메모리로 인식되고 있다.
도 1은 상 변화 메모리 장치의 단위 셀(C)에 대한 등가 회로도이다.
도 2는 도 1의 상 변화 물질(GST)을 포함하는 기억 소자(ME)의 단면도이다.
도 1 및 도 2를 참조하면, 상 변화 메모리 장치의 단위 셀(C)의 기억 소자와 P-N 다이오드(D)를 구비한다. 비트 라인(BL)에는 상 변화 물질(GST)이 연결되고 상 변화 물질(GST)은 다이오드(D)의 P-정션(Junction)에, 워드 라인(WL)은 N-정션(Junction)에 연결된다. 다만, 상 변화 메모리 장치는 도 1에 도시된 다이오드(D)가 아닌, 상 변화 물질(GST)에 연결되는 트랜지스터(미도시)를 구비할 수도 있다.
기억 소자(ME)는 상 변화 물질(GST)을 구비한다. 상 변화 메모리 장치의 셀(C)의 상 변화 물질(Ge-Sb-Te)은 온도 및 가열시간에 따라 상 변화 물질을 결정화하거나 비결정화시킴으로써 정보를 저장한다. 상 변화 물질의 상 변화를 위해서 일반적으로 900℃이상의 고온이 필요하며, 이는 상 변화 메모리 셀에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
기억 소자(ME)의 하부 전극(BEC)으로 상기와 같이 생성된 전류가 공급되면, 이에 대응하여 상 변화 물질(GST)의 하부 전극(BEC)과의 접촉 부위인 PGM의 부피 및 상태가 달라진다. 이러한 PGM의 변화는 상 변화 물질(GST)의 결정 상태를 결정한다.
도 3은 도 1 및 도 2의 상 변화 물질(GST)의 특성을 나타내는 그래프이다. 이때, 도 3의 도면 부호 "CON1"은 상 변화 물질이 비결정화 상태로 되기 위한 조건을 나타내며, "CON0"은 결정화 상태로 되기 위한 조건을 나타낸다. 도 1 내지 도 3을 참조하여, 상 변화 메모리 장치에서의 기입 동작 및 독출 동작을 설명한다.
먼저, 기입 동작을 살펴본다. 정보 "1"을 저장하기 위하여, 상 변화 물질(GST)을 용융점(Melting Temperature)(TMP2) 이상으로 가열한 뒤(t1) 급속히 냉각시키면, 상 변화 물질(GST)이 비결정화(Amorphous) 상태로 되다. 이러한 비결정화 상태가 정보 "1"로 정의된다. 이 상태를 리셋(Reset) 상태라고도 한다.
정보 "0"을 저장하기 위해서는, 상 변화 물질을 결정화 온도(Crystallization Temperature)(TMP1) 이상으로 가열하여 일정 시간 동안 유지한 뒤(t2) 서서히 냉각시킨다. 이때, 상 변화 물질이 결정화 상태로 되는데, 이러한 상태가 정보 "0"으로 정의된다. 이를 셋(Set) 상태라고도 한다.
다음으로 독출 동작을 살펴본다. 대응되는 비트 라인(BL)과 워드 라인(WL)의 선택에 의해 독출하고자 하는 메모리 셀(C)이 선택된다. 선택된 메모리 셀(C)로 독출 전류를 공급하여, 상 변화 물질(GST)의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
이렇듯, 상 변화 메모리 장치는, 상 변화 물질의 상태에 대응되는 정보를 저장 및 독출한다. 그런데, 전술한 바와 같이, 상 변화 메모리 장치는 기입 및 독출 동작을 수행하기 위해 비트 라인에 전류가 공급되고, 이는 뒤따르는 기입 및 독출 동작에 영향을 줄 수 있다.
예를 들어, 제1 비트 라인과 연결되는 제1 셀에 정보 "1"을 기입하는 동작을 수행하였다고 하자. 이를 위해, 제1 비트 라인에 소정의 전류가 공급될 것이다. 그런데, 제1 셀에 대한 정보 "1"의 기입 동작이 종료되었음에도 불구하고 제1 비트 라인에 원하지 않은 전압이 걸려있을 수 있다. 이는, 뒤따르는 제1 셀에 대한 다른 기입 동작을 부정확하게 할 수 있을 뿐더러, 제1 셀이 아닌 다른 셀에 대한 기입 및 독출 동작시에도 제1 셀이 기입 또는 독출되는 오류가 발생할 수 있다.
이와 같은 문제를 해결하기 위해, 상 변화 반도체 메모리 장치는 기입 및 독출 동작을 수행하기 전에, 기입 및 독출 동작을 하고자 하는 셀에 연결된 비트 라인 등을 디스차아지(discharge)하는 과정을 수행한다.
그러나, 상 변화 메모리 장치의 용량이 증가함에 따라, 비트 라인들의 길이 가 길어진다. 따라서, 디스차아지 동작시 비트 라인의 기생 저항 및 기생 캡 또한 증가하게 된다. 이러한 현상은 디스차아지 동작에 소요되는 디스차아지 시간을 늘릴 뿐 아니라, 정확한 디스차아지 동작의 수행에 방해가 된다.
본 발명이 이루고자하는 기술적 과제는 비트 라인의 디스차아지 동작에 소요되는 디스차아지 시간을 줄이면서도, 정확한 디스차아지 동작을 수행할 수 있도록 디스차아지 트랜지스터들이 배치되는 상 변화 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 상 변화 메모리장치는 복수개의 글로벌 비트 라인들을 구비하는 메모리 셀 어레이를 구비한다. 상기 글로벌 비트 라인들은 각각, 대응되는 제1 디스차아지 신호에 응답하여, 연결된 글로벌 비트 라인을 디스차아지하는 제1 디스차아지 수단을 복수개 구비한다.
바람직하게는, 상기 제1 디스차아지 수단은 대응되는 글로벌 비트 라인의 양단에 위치할 수 있다. 이때, 상기 제1 디스차아지 수단은 상기 제1 디스차아지 신호에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터일 수 있다.
바람직하게는, 상기 상 변화 메모리 장치는, 제1 선택 신호에 응답하여 대응되는 글로벌 비트 라인을 활성화하는 제1 선택 수단들을 더 구비할 수 있다. 이때, 상기 제1 디스차아지 신호는 상기 제1 선택 신호에 동기되어 활성화될 수 있다. 상기 선택 수단은, 상기 제1 선택 신호에 의해 게이팅되는 모스 트랜지스터일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 따른 상 변화 메 모리 장치는 복수개의 섹터들 및 복수개의 글로벌 비트 라인들을 구비하는 메모리 셀 어레이를 구비한다. 상기 글로벌 비트 라인들은 각각, 상기 섹터들을 제1 내지 제m(m은 2 이상의 자연수) 섹터라 할 때, 제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치하고 대응되는 제1 디스차아지 신호에 응답하여, 연결된 글로벌 비트 라인을 디스차아지하는 제1 디스차아지 수단을 구비한다.
바람직하게는, 상기 제x 섹터는 m이 2의 배수인 경우, 제m/2 섹터일 수 있다. 다만, m이 2의 배수가 아닌 경우, 제(m±1)/2 섹터일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제3 실시예에 따른 상 변화 메모리 장치는 복수개의 로컬 비트 라인들을 포함하는 메모리 셀 어레이를 구비한다. 상기 로컬 비트 라인들은 각각, 대응되는 제2 디스차아지 신호에 응답하여, 연결된 로컬 비트 라인을 디스차아지하는 제2 디스차아지 수단을 복수개 구비한다.
바람직하게는, 상기 제2 디스차아지 수단은 대응되는 로컬 비트 라인의 양단에 위치할 수 있다. 이때, 상기 제2 디스차아지 수단은 상기 제2 디스차아지 신호에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터일 수 있다.
바람직하게는, 상기 상 변화 메모리 장치는 제2 선택 신호에 응답하여 대응되는 로컬 비트 라인을 활성화하는 제2 선택 수단들을 더 구비할 수 있다. 이때, 상기 제2 디스차아지 신호는 상기 제2 선택 신호에 동기되어 활성화될 수 있다. 또한, 상기 선택 수단들은 상기 제2 선택 신호에 의해 게이팅되는 모스 트랜지스터일 수 있다.
바람직하게는, 상기 선택 수단들은 각각, 대응되는 로컬 비트 라인의 일 단 에 위치할 수 있다. 반면, 상기 선택 수단들은 각각, 대응되는 로컬 비트 라인의 양단에 위치할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제4 실시예에 따른 상 변화 메모리 장치는 복수개의 로컬 비트 라인들을 포함하는 메모리 셀 어레이를 구비한다. 상기 로컬 비트 라인들은 각각, 임의의 로컬 비트 라인들에 연결되는 셀들 중 인접하여 위치하는 셀들의 집합을 서브 셀 어레이라 하고, 상기 서브 셀 어레이들을 제1 내지 제m(m은 2 이상의 자연수) 서브 셀 어레이라 할 때, 제x(i는 m보다 작은 자연수) 서브 셀 어레이 및 제x+1 서브 셀 어레이 사이에 위치하고 대응되는 제2 디스차아지 신호에 응답하여, 연결된 로컬 비트 라인을 디스차아지하는 제2 디스차아지 수단을 구비한다.
바람직하게는, 상기 제x 서브 셀 어레이는, m이 2의 배수인 경우 제m/2 서브 셀 어레이이고, m이 2의 배수가 아닌 경우, 제(m±1)/2 서브 셀 어레이일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제5 실시예에 따른 상 변화 메모리 장치는 복수개의 글로벌 비트 라인들 및 대응되는 글로벌 비트 라인과 연결되는 로컬 비트 라인들을 포함하는 메모리 셀 어레이를 구비한다. 상기 글로벌 비트 라인들은 각각 대응되는 제1 디스차아지 신호에 응답하여 연결된 글로벌 비트 라인을 디스차아지하는 제1 디스차아지 수단을 구비하고, 상기 로컬 비트 라인들은 각각 대응되는 제2 디스차아지 신호에 응답하여 연결된 로컬 비트 라인을 디스차아지하는 제2 디스차아지 수단을 구비한다.
바람직하게는, 상기 제1 디스차아지 수단은 대응되는 글로벌 비트 라인에 복 수개로 구비되거나, 상기 섹터들을 제1 내지 제m(m은 2 이상의 자연수) 섹터라 할 때, 제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치할 수 있다.
바람직하게는, 상기 제2 디스차아지 수단은 대응되는 로컬 비트 라인에 복수개로 구비되거나, 임의의 로컬 비트 라인들에 연결되는 셀들 중 인접하여 위치하는 셀들의 집합 서브 셀 어레이라 하고 상기 서브 셀 어레이들을 제1 내지 제m(m은 2 이상의 자연수) 서브 셀 어레이라 할 때, 제x(i는 m보다 작은 자연수) 서브 셀 어레이 및 제x+1 서브 셀 어레이 사이에 위치할 수 있다.
본 발명에 따른 상 변화 메모리 장치는, 글로벌 비트 라인 및/또는 로컬 비트 라인의 양단 및/또는 중앙에 디스차아지 트랜지스터들을 구비함으로써, 비트 라인의 디스차아지 동작에 소요되는 디스차아지 시간을 줄이면서도, 정확한 디스차아지 동작을 수행할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 상 변화 메모리 장치의 메모리 셀 어레이를 자세히 나타내는 회로도 이다. 도 4는 하나의 뱅크(BANK1)에 대하여 도시하고 있으나, 상 변화 메모리 장치는 도 4의 뱅크를 복수개 구비할 수 있다.
도 4를 참조하면, 뱅크(BANK1)는 복수개의 섹터들(SEC1 ~ SECm)과 글로벌 비트 라인들(GBL11 ~ GBL1i) 및 로컬 비트 라인들(LBL1 ~ LBLj)을 구비한다. 글로벌 비트 라인들(GBL11 ~ GBL1i) 각각은 복수개의 로컬 비트 라인들(LBL1 ~ LBLj)과 연결된다.
이때, 각각의 글로벌 비트 라인(GBL11 ~ GBL1i)은 대응되는 글로벌 비트 라인 선택 트랜지스터(GN11 ~ GN1i)와 연결되고, 각각의 로컬 비트 라인(LBL1 ~ LBLj)은 로컬 비트 라인 선택 트랜지스터(LN1 ~ LNj)와 연결된다. 따라서, 기입 또는 독출하고자 하는 셀은 그 셀에 대응되는 글로벌 비트 라인 트랜지스터 및 로컬 비트 라인 트랜지스터를 턴-온시킴으로써 선택될 수 있다. 물론, 그 셀에 대응되는 워드 라인(미도시)에도 특정 전압이 인가되어야 할 것이다.
이때, 도 5에 도시된 바와 같이, 각각의 센스 앰프 데이터 라인(SDL11, SDL1n)은 복수개의 글로벌 비트 라인들(GBL11 ~ GBL1i)과 연결될 수 있다. 센스 앰프 데이터 라인은 하나의 센스 앰프(미도시)가 센싱을 담당하는 데이터 라인을 말한다.
이 경우, 하나의 센스 앰프는 대응되는 센스 앰프 데이터 라인에 연결되는 복수개의 글로벌 비트 라인들의 비트 라인 센싱을 담당한다. 다만, 센스 앰프가 하나의 글로벌 비트 라인에 대한 센싱을 담당하는 경우, 별도의 센스 앰프 데이터 라인은 구비되지 아니할 수 있다.
또한, 각각의 로컬 비트 라인(LBL1 ~ LBLj)은 셀들(미도시)과 연결된다. 이때, 임의의 로컬 비트 라인에 연결되는 셀들의 집합을 서브 셀 어레이라 할 수 있다. 예를 들어, 제1 센스 앰프 데이터 라인(SDL11)의 제1 글로벌 비트 라인(GBL1)에 연결되는 로컬 비트 라인들(LBL1 ~ LBLj) 중 제1 섹터(SEC1)에 위치하는 로컬 비트 라인들에 연결되는 셀들(미도시)의 집합을 제1 서브 셀 어레이라 할 수 있다.
이하의 본 발명의 실시예에 따른 상 변화 메모리 장치를 설명함에 있어, 본 발명의 실시예에 따른 상 변화 메모리 장치들의 메모리 셀 어레이는 도 4의 메모리 셀 어레이(또는 뱅크)와 동일하거나 유사한 구조를 갖는 것을 전제한다. 다만, 전술한 바와 같이, 센스 앰프 데이터 라인의 유무는 달리할 수 있다. 또한, 후술되는 바와 같이, 각 로컬 비트 라인은 로컬 비트 라인 선택 트랜지스터를 하나가 아닌 복수개 구비할 수 있는 점도 달리할 수 있다.
이하에서는 설명의 편의를 위해, 글로벌 비트 라인 선택 신호 및 로컬 비트 라인 선택 신호를 각각, 제1 선택 신호 및 제2 선택 신호라 한다. 또한, 글로벌 비트 라인 선택 트랜지스터 및 로컬 비트 라인 선택 트랜지스터를 각각, 제1 선택 수단 및 제2 선택 수단 또는 제1 선택 트랜지스터 및 제2 선택 트랜지스터라 한다.
도 5는 본 발명의 제1 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 상 변화 메모리 장치(500)의 글로벌 비트 라인(GBLi)은 대응되는 제1 디스차아지 신호(XGDCi)에 응답하여, 연결된 글로벌 비트 라인(GBLi)을 디스차아지하는 제1 디스차아지 수단(GDTi1, GDTi2)을 복수개 구비한다. 도시되지는 아니하였으나, 도 5의 제j 글로벌 비트 라인(GBLj)은 제i 글로벌 비트 라인(GBLi)과 동일한 구조를 가질 수 있다.
본 발명의 제1 실시예에 따른 상 변화 메모리 장치(500)는 특히, 도 5에 도시된 바와 같이, 대응되는 글로벌 비트 라인의 양단에 위치하는 두 개의 제1 디스차아지 수단들(GDTi1, GDTi2)을 구비할 수 있다. 이때, 제1 디스차아지 수단들(GDTi1, GDTi2)은 제1 디스차아지 신호(XGDCi)에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터(GDTi1, GDTi2)일 수 있다. 도 5는 특히, 앤모스 트랜지스터의 제1 디스차아지 수단을 도시한다.
바람직하게는, 상 변화 메모리 장치(500)는 제1 선택 수단(GTi)을 더 구비할 수 있다. 제1 선택 수단(GTi)은 제1 선택 신호(GYi)에 응답하여 대응되는 글로벌 비트 라인(GBLi)을 활성화한다. 도 5에 도시된 바와 같이, 제1 선택 수단(GTi)은 제1 선택 신호(GYi)에 의해 게이팅되는 앤모스 트랜지스터(GTi)일 수 있다.
이때, 제1 디스차아지 신호(XGDCi)는 제1 선택 신호(GYi)에 동기되어 활성화될 수 있다. 즉, 제i 글로벌 비트 라인(GBLi)이 활성화되는 경우, 제i 글로벌 비트 라인(GBLi)에 대한 디스차아지 동작이 수행될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 상 변화 메모리 장치(600)의 글로벌 비트 라인(GBLi, GBLj)의 제1 디스차아지 수단(GDTi)은, 임의의 섹터들 사이에 위치할 수 있다. 즉, 복수개의 글로벌 비트 라인들(GBLi, GBLj)에 의해 공유 되는 섹터들을 제1 내지 제m(m은 2 이상의 자연수) 섹터(SEC1 ~ SECm)라 할 때, 제1 디스차아지 수단(GDTi)은 제x(i는 m보다 작은 자연수) 섹터(SECx) 및 제x+1 섹터(SECx+1) 사이에 위치할 수 있다. 제1 디스차아지 수단(GDTi)은 도 5에서 설명된 바와 같이, 제1 디스차아지 신호(XGDCi)에 게이팅되어, 대응되는 글로벌 비트 라인(GBLi)을 디스차아지하는 앤모스 트랜지스터(GDTi)일 수 있다.
바람직하게는, 제1 디스차아지 수단(GDTi)은 연결된 글로벌 비트 라인(GBLi)의 중앙에 위치할 수 있다. 즉, m이 2의 배수인 경우, x가 m/2인 제x 섹터와 제x+1 섹터 사이에 위치할 수 있다. 다만, m이 2의 배수가 아닌 경우, x가 (m±1)/2인 제x 섹터와 제x+1 섹터 사이에 위치할 수 있다.
그 밖의 도 6의 본 발명의 제2 실시예에 따른 상 변화 메모리 장치(600)의 동작 및 구조는 도 5의 상 변화 메모리 장치와 동일 또는 유사하므로, 더 자세한 설명은 생략한다.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 7 및 도 8을 참조하면, 본 발명의 제3 실시예에 따른 상 변화 메모리 장치(700, 800)의 로컬 비트 라인(LBL1 ~ LBLn)은, 대응되는 제2 디스차아지 신호(XLDC1 ~ XLDCn)에 응답하여 연결된 로컬 비트 라인(LBL1 ~ LBLn)을 디스차아지하는 제2 디스차아지 수단(LDT11, LDT12, LDTn1, LDTn2)을 복수개 구비한다. 본 발명의 제3 실시예에 따른 상 변화 메모리 장치(700, 800)는 특히, 도 7 및 도 8에 도시된 바와 같이, 대응되는 로컬 비트 라인의 양단에 위치하는 두 개의 제2 디스 차아지 수단들을 구비할 수 있다.
이때, 제2 디스차아지 수단들(LDT11, LDT12, LDTn1, LDTn2)은 대응되는 제2 디스차아지 신호(XLDC1 ~ XLDCn)에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터일 수 있다. 도 7 및 도 8은 특히, 앤모스 트랜지스터의 제2 디스차아지 수단들을 도시한다.
바람직하게는, 상 변화 메모리 장치(700, 800)는 제2 선택 수단(LT1 ~ LTn)을 더 구비할 수 있다. 다만, 도 7의 상 변화 메모리 장치(700)와 같이 제2 선택 수단(LT1 ~ LTn)이 대응되는 로컬 비트 라인(LBL1 ~ LBLn)의 일 단에 하나 구비되거나, 도 8의 상 변화 메모리 장치(800)와 같이 제2 선택 수단(LT1 ~ LTn)이 대응되는 로컬 비트 라인(LBL1 ~ LBLn)의 양 단에 두 개 구비될 수 있다.
제2 선택 수단(LT1 ~ LTn)은 제2 선택 신호(LY1 ~ LYn)에 응답하여 대응되는 로컬 비트 라인(LBL1 ~ LBLn)을 활성화한다. 도 7 및 도 8에 도시된 바와 같이, 제2 선택 수단은 제2 선택 신호에 의해 게이팅되는 앤모스 트랜지스터일 수 있다.
이때, 제2 디스차아지 신호(XLDC1 ~ XLDCn)는 제2 선택 신호(LYi ~ LYn)에 동기되어 활성화될 수 있다. 즉, 제1 로컬 비트 라인(LBL1)이 활성화되는 경우, 제1 로컬 비트 라인(LBL1)에 대한 디스차아지 동작이 수행될 수 있다.
도 9는 본 발명의 제4 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 상 변화 메모리 장치(900)의 로컬 비트 라인(LBL1 ~ LBLn)의 제2 디스차아지 수단(LDT1 ~ LDTn)은, 임의의 서브 셀 어레이들 사이에 위치할 수 있다. 이때, 서브 셀 어레이란, 임의의 로컬 비트 라인들에 연결되는 셀들 중 인접하여 위치하는 셀들의 집합을 의미할 수 있다.
즉, 서브 셀 어레이들을 제1 내지 제m(m은 2 이상의 자연수) 서브 셀 어레이라 할 때, 제2 디스차아지 수단(LDT1 ~ LDTn)은 제x(i는 m보다 작은 자연수) 서브 셀 어레이 및 제x+1 서브 셀 어레이 사이에 위치할 수 있다. 도 9는 특히, 두 개의 서브 셀 어레이(SCA1, SCA2)들이 구비되어, 제2 디스차아지 수단(LDT1 ~ LDTn)이 제1 서브 셀 어레이(SCA1) 및 제2 서브 셀 어레이(SCA2)의 사이에 위치하는 실시예를 도시한다. 이때, 제1 서브 셀 어레이(SCA1) 및 제2 서브 셀 어레이(SCA2)의 크기는 도 7 및 도 8의 서브 셀 어레이(SCA)의 1/2일 수 있다.
그 밖의 도 9의 본 발명의 제4 실시예에 따른 상 변화 메모리 장치(900)의 동작 및 구조는 도 7 및 도 8의 상 변화 메모리 장치(700, 800)와 동일 또는 유사하므로, 더 자세한 설명은 생략한다.
도 10은 본 발명의 제5 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 10을 참조하면, 본 발명의 제5 실시예에 따른 상 변화 메모리 장치(1000)의 글로벌 비트 라인들은 도 5 및/또는 도 6의 글로벌 비트 라인들과 같이 제1 디스차아지 수단을 양단에 구비하거나, 중앙에 구비한다. 또한, 본 발명의 제5 실시예에 따른 상 변화 메모리 장치(1000)의 로컬 비트 라인들은 도 7, 도 8 및/또는 도 9의 로컬 비트 라인들과 같이 제2 디스차아지 수단을 양단에 구비하거나, 중앙에 구비한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따른 상 변화 메모리 장치들은 연결된 글로벌 비트 라인 및/또는 로컬 비트 라인의 양단 및/또는 중앙에 디스차아지 트랜지스터들을 구비함으로써, 비트 라인의 디스차아지 동작에 소요되는 디스차아지 시간을 줄이면서도, 정확한 디스차아지 동작을 수행할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블럭도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 전술한 상 변화 메모리 장치의 실시예들 중 하나의 상 변화 메모리 장치(500, 600, 700, 800, 900)와 이를 제어하는 메모리 제어기(100)를 구비한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 더욱 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 상 변화 메모리 장치의 단위 셀에 대한 등가 회로도이다.
도 2는 도 1의 상 변화 물질을 포함하는 기억 소자의 단면도이다.
도 3은 도 1 및 도 2의 상 변화 물질의 특성을 나타내는 그래프이다.
도 4는 상 변화 메모리 장치의 메모리 셀 어레이를 자세히 나타내는 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 9는 본 발명의 제4 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 10은 본 발명의 제5 실시예에 따른 상 변화 메모리 장치를 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블럭도이다.
**도면의 주요부분에 대한 부호의 설명**
GBL : 글로벌 비트 라인
LBL : 로컬 비트 라인
SDL : 센스 앰프 데이터 라인
GY : 제1 선택 신호
LY : 제2 선택 신호
GT : 제1 선택 수단
LT : 제2 선택 수단
BANK : 뱅크
SEC : 섹터
SCA : 서브 셀 어레이
XGDC : 제1 디스차아지 신호
XLDC : 제2 디스차아지 신호
GDT : 제1 디스차아지 수단
LDT : 제2 디스차아지 수단

Claims (25)

  1. 복수개의 글로벌 비트 라인들을 포함하는 메모리 셀 어레이를 구비하는 상 변화 메모리 장치에 있어서,
    상기 글로벌 비트 라인들은 각각, 다수의 제1 디스차아지 수단 중 대응되는 제1 디스차아지 수단과 연결되고,
    상기 다수의 제1 디스차아지 수단은 각각, 대응되는 제1 디스차아지 신호에 응답하여, 연결된 글로벌 비트 라인을 디스차아지 하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 디스차아지 수단은,
    대응되는 글로벌 비트 라인의 양단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 디스차아지 수단은,
    상기 제1 디스차아지 신호에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제1 항에 있어서, 상기 상 변화 메모리 장치는,
    제1 선택 신호에 응답하여 대응되는 글로벌 비트 라인을 활성화하는 제1 선택 수단들을 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 디스차아지 신호는,
    상기 제1 선택 신호에 동기되어 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제4 항에 있어서, 상기 선택 수단은,
    상기 제1 선택 신호에 의해 게이팅되는 모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  7. 복수개의 섹터들 및 복수개의 글로벌 비트 라인들을 포함하는 메모리 셀 어레이를 구비하는 상 변화 메모리 장치에 있어서,
    상기 섹터들을 제1 내지 제m(m은 2 이상의 자연수) 섹터라 할 때,
    상기 글로벌 비트 라인들은 각각,
    제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치하고 대응되는 제1 디스차아지 신호에 응답하여, 연결된 글로벌 비트 라인을 디스차아지 하는 제1 디스차아지 수단을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7 항에 있어서, 상기 제x 섹터는,
    m이 2의 배수인 경우, 제m/2 섹터이고,
    m이 2의 배수가 아닌 경우, 제(m±1)/2 섹터인 것을 특징으로 하는 상 변화 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7 항에 있어서, 상기 제1 디스차아지 수단은,
    상기 제1 디스차아지 신호에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  10. 복수개의 로컬 비트 라인들을 포함하는 메모리 셀 어레이를 구비하는 상 변화 메모리 장치에 있어서,
    상기 로컬 비트 라인들은 각각,
    대응되는 제2 디스차아지 신호에 응답하여, 연결된 로컬 비트 라인을 디스차아지하는 제2 디스차아지 수단을 복수개 구비하고,
    상기 제2 디스차아지 수단은,
    대응되는 로컬 비트 라인의 양단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 삭제
  12. 제10 항에 있어서, 상기 제2 디스차아지 수단은,
    상기 제2 디스차아지 신호에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제10 항에 있어서, 상기 상 변화 메모리 장치는,
    제2 선택 신호에 응답하여 대응되는 로컬 비트 라인을 활성화하는 제2 선택 수단들을 더 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제13 항에 있어서, 상기 제2 디스차아지 신호는,
    상기 제2 선택 신호에 동기되어 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제13 항에 있어서, 상기 선택 수단들은 각각,
    대응되는 로컬 비트 라인의 일 단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제13 항에 있어서, 상기 선택 수단들은 각각,
    대응되는 로컬 비트 라인의 양단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 제13 항에 있어서, 상기 선택 수단들은,
    상기 제2 선택 신호에 의해 게이팅되는 모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  18. 복수개의 로컬 비트 라인들을 포함하는 메모리 셀 어레이를 구비하는 상 변화 메모리 장치에 있어서,
    임의의 로컬 비트 라인들에 연결되는 셀들 중 인접하여 위치하는 셀들의 집합을 서브 셀 어레이라 하고, 상기 서브 셀 어레이들을 제1 내지 제m(m은 2 이상의 자연수) 서브 셀 어레이라 할 때,
    상기 로컬 비트 라인들은 각각,
    제x(i는 m보다 작은 자연수) 서브 셀 어레이 및 제x+1 서브 셀 어레이 사이에 위치하고 대응되는 제2 디스차아지 신호에 응답하여, 연결된 로컬 비트 라인을 디스차아지하는 제2 디스차아지 수단을 구비하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18 항에 있어서, 상기 제x 서브 셀 어레이는,
    m이 2의 배수인 경우, 제m/2 서브 셀 어레이이고,
    m이 2의 배수가 아닌 경우, 제(m±1)/2 서브 셀 어레이인 것을 특징으로 하는 상 변화 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제18 항에 있어서, 상기 제2 디스차아지 수단은,
    상기 제2 디스차아지 신호에 의해 게이팅되고, 일 단이 접지 전압과 연결되는 모스 트랜지스터인 것을 특징으로 하는 상 변화 메모리 장치.
  21. 복수개의 글로벌 비트 라인들 및 대응되는 글로벌 비트 라인과 연결되는 로컬 비트 라인들을 포함하는 메모리 셀 어레이를 구비하는 상 변화 메모리 장치에 있어서,
    상기 글로벌 비트 라인들은 각각,
    대응되는 제1 디스차아지 신호에 응답하여, 연결된 글로벌 비트 라인을 디스차아지하는 제1 디스차아지 수단을 구비하고,
    상기 로컬 비트 라인들은 각각,
    대응되는 제2 디스차아지 신호에 응답하여, 연결된 로컬 비트 라인을 디스차아지하는 제2 디스차아지 수단을 구비하되,
    상기 제1 디스차아지 수단은,
    대응되는 글로벌 비트 라인에 복수개로 구비되거나,
    상기 메모리 셀 어레이의 섹터들을 제1 내지 제m(m은 2 이상의 자연수) 섹터라 할 때, 제x(i는 m보다 작은 자연수) 섹터 및 제x+1 섹터 사이에 위치하고,
    상기 제2 디스차아지 수단은,
    대응되는 로컬 비트 라인에 복수개로 구비되거나,
    임의의 로컬 비트 라인들에 연결되는 셀들 중 인접하여 위치하는 셀들의 집합을 서브 셀 어레이라 하고 상기 서브 셀 어레이들을 제1 내지 제m(m은 2 이상의 자연수) 서브 셀 어레이라 할 때, 제x(i는 m보다 작은 자연수) 서브 셀 어레이 및 제x+1 서브 셀 어레이 사이에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 제21 항에 있어서,
    상기 제1 디스차아지 수단은 대응되는 글로벌 비트 라인의 양단에 위치하고,
    상기 제2 디스차아지 수단은 대응되는 로컬 비트 라인의 양단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  23. 제21 항에 있어서,
    상기 제1 디스차아지 수단은,
    대응되는 글로벌 비트 라인의 양단에 위치하고,
    상기 제2 디스차아지 수단은,
    m이 2의 배수인 경우 x가 m/2인 제x 서브 셀 어레이와 제x+1 서브 셀 어레이 사이에 위치하고, m이 2의 배수가 아닌 경우 x가 (m±1)/2인 제x 서브 셀 어레이와 제x+1 서브 셀 어레이 사이에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  24. 제21 항에 있어서,
    상기 제1 디스차아지 수단은,
    m이 2의 배수인 경우 x가 m/2인 제x 섹터와 제x+1 섹터 사이에 위치하고, m이 2의 배수가 아닌 경우 x가 (m±1)/2인 제x 섹터와 제x+1 섹터 사이에 위치하고,
    상기 제2 디스차아지 수단은,
    대응되는 로컬 비트 라인의 양단에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
  25. 제21 항에 있어서,
    상기 제1 디스차아지 수단은,
    m이 2의 배수인 경우 x가 m/2인 제x 섹터와 제x+1 섹터 사이에 위치하고, m이 2의 배수가 아닌 경우 x가 (m±1)/2인 제x 섹터와 제x+1 섹터 사이에 위치하고,
    상기 제2 디스차아지 수단은,
    m이 2의 배수인 경우 x가 m/2인 제x 서브 셀 어레이와 제x+1 서브 셀 어레이 사이에 위치하고, m이 2의 배수가 아닌 경우 x가 (m±1)/2인 제x 서브 셀 어레이와 제x+1 서브 셀 어레이 사이에 위치하는 것을 특징으로 하는 상 변화 메모리 장치.
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