KR100887135B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로, 센스앰프의 데이터 페이지 사이즈가 로오 데이터 버퍼보다 적을 경우 로오 데이터 버퍼를 효율적으로 구동할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하고, 비트라인과 워드라인이 교차하는 영역에 형성된 상 변화 저항 셀을 포함하는 뱅크와, 비트라인과 연결되어 복수개의 컬럼 선택신호에 의해 제어되는 복수개의 컬럼 스위치와, 복수개의 컬럼 스위치를 통해 뱅크로부터 인가되는 데이터를 센싱 및 증폭하는 센스앰프와, 뱅크 어드레스에 따라 센스앰프로부터 인가된 데이터를 선택적으로 출력하는 뱅크 선택수단과, 복수개의 컬럼 선택신호의 활성화 여부에 따라 뱅크 선택수단으로부터 인가된 데이터를 선택적으로 출력하는 컬럼 선택수단, 및 컬럼 선택수단으로부터 인가된 데이터를 버퍼링하는 로오 데이터 버퍼를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 LPDDR 비휘발성 메모리에 관한 구성도.
도 5는 종래의 LPDDR 비휘발성 메모리에 관한 동작 흐름도.
도 6은 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 7은 본 발명에 따른 상 변화 메모리 장치에 관한 동작 흐름도.
도 8은 본 발명에 따른 상 변화 메모리 장치의 로오 데이터 버퍼 관련 구성도.
도 9는 도 8의 상 변화 메모리 장치의 뱅크 0에서 첫 번째 액티브 사이클을 설명하기 위한 도면.
도 10은 도 8의 상 변화 메모리 장치의 뱅크 0에서 두 번째 액티브 사이클을 설명하기 위한 도면.
도 11은 도 8의 상 변화 메모리 장치의 뱅크 0에서 m 번째 액티브 사이클을 설명하기 위한 도면.
도 12는 도 8의 상 변화 메모리 장치의 뱅크 3에서 첫 번째 액티브 사이클을 설명하기 위한 도면.
도 13은 도 8의 상 변화 메모리 장치의 뱅크 3에서 두 번째 액티브 사이클을 설명하기 위한 도면.
도 14는 도 8의 상 변화 메모리 장치의 뱅크 3에서 m 번째 액티브 사이클을 설명하기 위한 도면.
본 발명은 상 변화 메모리 장치에 관한 것으로, 로오 데이터 버퍼를 안정적이고 효율적으로 구동할 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변 화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용할 수도 있다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으 로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 제덱(Joint Electron Device Engineering Council; JEDEC)의 LPDDR(Low Power Double-Data-Rate) 비휘발성 메모리 규격에 정의되어 있는 어드레스 블록도 이다. 종래의 LPDDR 비휘발성 메모리는 3개의 위상(Phase)으로 어레이 어드레스를 공급한다.
먼저, 프리액티브(Preactive) 명령 구간 동안에 일부의 로오 어드레스 RA<N:0>가 어드레스 핀을 통해 입력된다. 그리고, 4개의 로오 어드레스 버퍼 RAB0~RAB3 중에서 뱅크 어드레스 BA0,BA1에 의해 선택된 하나의 로오 어드레스 버퍼 RAB를 통해 로오 어드레스 RA가 입력된다.
그리고, 액티브(Active) 명령 구간 동안에 4개의 로오 어드레스 버퍼 RAB0~RAB3 중에서 뱅크 어드레스 BA0,BA1에 의해 하나의 로오 어드레스 버퍼 RAB가 선택된다. 이에 따라, 선택된 하나의 로오 어드레스 버퍼 RAB에 저장된 로오 어드레스가 로오 어드레스 레지스터 RADD_R1에 저장된다. 그리고, 나머지 로오 어드레스 RA는 어드레스 핀을 통해 로오 어드레스 레지스터 RADD_R2에 저장된다.
이와 같이 2개의 로오 어드레스 레지스터 RADD_R1,RADD_R2에 의해 전체 로오 어드레스가 결정된다. 그리고, 로오 어드레스 레지스터 RADD_R1,RADD_R2에 저장된 로오 어드레스는 로오 디코더 RD를 통해 메모리 어레이(1)에 출력된다.
또한, 액티브 명령 구간 동안에 센스앰프 SA가 활성화된다. 그리고, 4개의 로오 데이터 버퍼 RDB0~RDB3 중에서 뱅크 어드레스 BA0,BA1에 의해 하나의 로오 데이터 버퍼 RDB가 선택된다. 이에 따라, 메모리 어레이(1)를 통해 센스앰프 SA에 의해 증폭된 데이터는 선택된 로오 데이터 버퍼 RDB에 전달된다.
한편, 리드(Read) 또는 라이트(Write) 명령 구간 동안에 4개의 로오 데이터 버퍼 RDB0~RDB3 중에서 뱅크 어드레스 BA0,BA1에 의해 하나의 로오 데이터 버퍼 RDB가 선택된다. 그리고, 어드레스 핀을 통해 컬럼 어드레스 CA<N:0>가 출력 스테이트 머신(Output State Machine;2)에 입력되어 리드 버스트(Read Burst)나 라이트 버스트(Write Burst)의 시작 워드(Word)를 선택하게 된다. 또한, 컬럼 어드레스 CA에 의해 선택된 데이터는 출력 핀 DQ을 통해 외부로 출력된다.
여기서, 프리액티브 명령 구간에서 이미 해당하는 로오 어드레스 RA가 해당하는 로오 어드레스 버퍼 RAB에 입력된 경우 프리 액티브 명령은 사용하지 않아도 된다. 그리고, 액티브 명령 구간에서 이미 해당하는 로오 데이터가 해당하는 로오 데이터 버퍼 RDB에 입력된 경우 액티브 명령은 사용하지 않아도 된다.
도 5는 종래의 LPDDR 비휘발성 메모리에 관한 동작 흐름도이다.
먼저, 프리액티브 명령이 인가되면(단계 S1), 로오 어드레스 버퍼 RAB가 동작하게 되어 입력된 로오 어드레스 RA를 버퍼링한다.(단계 S2) 이후에, 액티브 명령이 인가되면(단계 S3), 센스앰프 SA가 활성화되어 메모리 어레이(1)의 데이터를 증폭하게 된다.(단계 S4)
이에 따라, 페이지 사이즈가 N개 일 경우, N-비트의 데이터가 로오 데이터 버퍼 RDB에 인가된다.(단계 S5) 이어서, 로오 데이터 버퍼 RDB에 인가된 로오 어드레스 RA와 컬럼 어드레스 CA에 따라 리드 동작을 수행하게 된다.(단계 S6)
여기서, 센스앰프 SA의 데이터 페이지 사이즈와, 한 개의 로오 데이터 버퍼 RDB에 저장되는 데이터 페이지 사이즈가 같게 되면, 한 번의 액티브 동작에 의해 한 개의 로오 데이터 버퍼 RDB의 데이터를 모두 입력할 수 있게 된다.
그런데, 센스앰프 SA의 데이터 페이지 사이즈가 한 개의 로오 데이터 버퍼 RDB에 저장되는 데이터 페이지 사이즈가 적은 경우, 한 번의 액티브 동작에 의해 한 개의 로오 데이터 버퍼 RDB의 데이터를 모두 입력할 수 없게 된다.
이러한 종래의 상 변화 메모리 장치는 페이지 사이즈를 증가시키기 위해 로오 어드레스 버퍼 RAB의 사이즈를 변경해야 하고, 이에 따라 로오 데이터 버퍼 RDB의 사이즈가 변경되어야만 한다. 따라서, 페이지 사이즈를 변경할 경우 뱅크 코어의 구조를 변경해야 하는 문제점이 있다.
또한, 종래의 로오 데이터 버퍼 RDB의 크기는 한 뱅크(Bank)의 페이지 사이즈인 센스앰프 SA의 수로 결정된다. 즉, 종래의 상 변화 메모리 장치는 센스앰프 SA의 개수만으로 페이지 사이즈가 결정된다.
이에 따라, 한 개의 로오 데이터 버퍼 RDB의 동작이 종료되면 새로운 로오 데이터 버퍼 RDB를 동작시키기 위해 처음 단계로 진입하여 프리 액티브 동작(단계 S1), 로오 어드레스 버퍼 동작(단계 S2) 및 액티브 동작(단계 S3)의 과정을 다시 수행하게 된다. 따라서, 로오 데이터 버퍼 RDB의 동작시간이 많이 걸리게 되는 문제점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 센스앰프의 데이터 페이지 사이즈가 로오 데이터 버퍼보다 적을 경우 로오 데이터 버퍼를 안정적이고 효율적으로 구동할 수 있도록 하는데 그 목적이 있다.
둘째, 로오 데이터 버퍼를 뱅크별로 분리 처리하여 로오 데이터 버퍼의 동작시간을 줄일 수 있도록 하는데 그 목적이 있다.
본 발명의 상 변화 메모리 장치는, 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하고, 비트라인과 워드라인이 교차하는 영역에 형성된 상 변화 저항 셀을 포함하는 뱅크; 비트라인과 연결되어 복수개의 컬럼 선택신호에 의해 제어되는 복수개의 컬럼 스위치; 복수개의 컬럼 스위치를 통해 뱅크로부터 인가되는 데이터를 센싱 및 증폭하는 센스앰프; 뱅크 어드레스에 따라 센스앰프로부터 인가된 데이터를 선택적으로 출력하는 뱅크 선택수단; 복수개의 컬럼 선택신호의 활성화 여부에 따라 뱅크 선택수단으로부터 인가된 데이터를 선택적으로 출력하는 컬럼 선택수단; 및 컬럼 선택수단으로부터 인가된 데이터를 버퍼링하는 로오 데이터 버퍼를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 6은 본 발명에 따른 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
본 발명은 로오 방향으로 복수개의 비트라인 BL0~BL3이 구비된다. 그리고, 컬럼 방향으로 복수개의 워드라인 WL0~WL3이 구비된다. 그리고, 복수개의 비트라인 BL0~BL3과 복수개의 워드라인 WL0~WL3이 교차하는 영역에 상 변화 저항 셀을 포함한다. 상 변화 저항 셀의 각각의 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어지는 것이 바람직하다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 본 발명은 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋(Reset) 상태의 리드 전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
그리고, 복수개의 컬럼 스위치 CSW1~CSW4는 각각의 비트라인 BL0~BL3에 일대일 대응하여 연결된다. 복수개의 컬럼 스위치 CSW1~CSW4는 복수개의 컬럼 선택신호 CS1~CS4에 따라 비트라인 BL과 센스앰프 S/A 사이의 연결을 선택적으로 제어하게 된다.
센스앰프 S/A는 컬럼 스위치 CSW를 통해 비트라인 BL으로부터 인가되는 셀 데이터와 레퍼런스 라인을 통해 인가되는 기준전류를 비교하여 데이터 "1","0"을 구별한다. 여기서, 공유(Shared) 구조의 센스앰프 S/A는 복수개의 컬럼 스위치 CSW1~CSW4를 통해 복수개의 비트라인 BL0~BL3에 의해 공유된다.
이에 따라, 센스앰프 S/A가 활성화될 경우 복수개의 컬럼 스위치 CSW1~CSW4 중 하나의 스위치만 활성화된다. 즉, 복수개의 컬럼 스위치 CSW1~CSW4를 m 번의 순서대로 활성화시키게 되면 선택된 로오의 모든 셀 데이터를 센싱할 수 있게 된다.
도 7은 본 발명에 따른 상 변화 메모리 장치에 관한 동작 흐름도이다.
먼저, 프리액티브 명령이 인가되면(단계 S10), 로오 어드레스 버퍼 RAB가 동작하게 되어 입력된 로오 어드레스 RA를 버퍼링한다.(단계 S11) 이후에, 액티브 명령이 인가되면(단계 S12), 센스앰프 SA가 활성화되어 메모리 어레이의 데이터를 증폭하게 된다.(단계 S13)
이에 따라, 페이지 사이즈가 N개 일 경우, N-비트의 데이터가 로오 데이터 버퍼 RDB에 인가된다. 이때, 로오 데이터 버퍼 RDB의 페이지 사이즈가 센스앰프 S/A의 페이지 사이즈보다 m 배 크다면, 로오 데이터 버퍼 RDB의 페이지 사이즈는 m ×N이 된다. 따라서, 1번의 액티브 동작으로 로오 데이터 버퍼 RDB의 데이터를 전부 채울 수 없게 된다. 이에 따라, 복수개의 컬럼 선택신호 CS1~CS4의 순차적인 활성화에 따라 m 번의 반복적인 액티브 동작이 필요하게 된다.
이때, 로오 어드레스는 고정되어 있으며, 공유 구조의 센스앰프 S/A에서 컬럼 스위치 CSW의 활성화 순서를 차례로 조정하여 m×N 개의 데이터를 얻도록 한다.
즉, 공유 구조의 센스앰프 S/A가 활성화될 경우 복수개의 컬럼 스위치 CSW1~CSWm 중 하나의 스위치만 활성화된다. 즉, 복수개의 컬럼 스위치 CSW1~CSWm를 m 번의 순서대로 활성화시키게 되면 선택된 로오의 모든 셀 데이터를 센싱할 수 있게 된다. 이에 따라, 센스앰프 S/A가 활성화될 경우 복수개의 컬럼 스위치 CSW1~CSWm를 순차적으로 m 번 반복하여 활성화시키게 된다.(단계 S14)
이어서, 로오 데이터 버퍼 RDB가 동작하여 로오 데이터를 버퍼링하게 된다.(단계 S15) 즉, 컬럼 스위치 CSW의 변경을 통해 한 개의 로오 데이터 버퍼 RDB에서 페이지 사이즈를 증가시키도록 한다. 이후에, 로오 데이터 버퍼 RDB에 인가된 로오 어드레스 RA와 컬럼 어드레스 CA에 따라 리드 동작을 수행하게 된다.(단계 S16)
도 8은 본 발명에 따른 상 변화 메모리 장치의 로오 데이터 버퍼 관련 구성도이다.
본 발명은 복수개의 뱅크(10_0~10_3)와, 로오 디코더 RD와, 컬럼 스위치 CSW와, 센스앰프 S/A와, 뱅크 선택수단과, 복수개의 컬럼 선택수단 및 복수개의 로오 데이터 버퍼 RDB0~RDB3를 포함한다. 여기서, 뱅크 선택수단은 멀티플렉서(20)로 이루어지고, 컬럼 선택수단은 멀티플렉서(30_0~30_3)로 이루어지는 것이 바람직하다.
각각의 센스앰프 S/A에서 출력된 데이터는 뱅크 선택 멀티플렉서(20)에 출력된다. 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 의해 센스앰프 S/A의 출력 데이터를 멀티플렉싱하여 각각의 컬럼 선택 멀티플렉서(30_0~30_3)에 출력한다.
각각의 컬럼 선택 멀티플렉서(30)는 복수개의 컬럼 선택신호 CS1~CSm에 따라 뱅크 선택 멀티플렉서(20)의 출력을 멀티플렉싱하여 각각의 로오 데이터 버퍼 RDB0~RDB3에 출력한다. 컬럼 선택 멀티플렉서(30)는 복수개의 컬럼 선택신호 CS1~CSm에 따라 대응하는 각각의 로오 데이터 버퍼 RDB에 데이터를 전달하게 된다. 여기서, 컬럼 선택 멀티플렉서(30_0~30_3)는 뱅크(10_0~10_3)의 개수와 동일하게 구비되는 것이 바람직하다.
각각의 로오 데이터 버퍼 RDB0~RDB3는 m 개의 서브 로오 데이터 버퍼 S_RDB1~S_RDBm를 포함한다. 여기서, 하나의 센스앰프 S/A의 페이지 사이즈는 하나의 서브 로오 데이터 버퍼 S_RDB의 페이지 사이즈와 동일한 것이 바람직하다. 그리고, 복수개의 서브 로오 데이터 버퍼 S_RDB1~S_RDBm의 개수와 복수개의 컬럼 선택신호 CS1~CSm의 개수는 동일하며, 일대일 대응하여 활성화되는 것이 바람직하다.
도 9는 도 8의 상 변화 메모리 장치의 뱅크 0에서 첫 번째 액티브 사이클을 설명하기 위한 도면이다.
도 9는 4 개의 뱅크 중 뱅크 0가 선택되고, 복수개의 컬럼 선택신호 CS1~CSm 중 컬럼 선택신호 CS1가 인에이블된 경우 데이터 전달 경로를 나타낸다.
사선 처리된 화살표와 같이, 첫 번째 액티브 명령에 따라 뱅크 0의 데이터가 컬럼 스위치 CSW에 전달된다. 그리고, 컬럼 선택신호 CS1가 인에이블 되면 해당하는 컬럼 스위치 CSW1가 턴온되어 메모리 어레이(10_0)의 데이터가 센스앰프 S/A에 출력된다.
이후에, 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 따라 센스앰프 S/A의 데이터를 선택된 컬럼 선택 멀티플렉서(30_0)에 출력한다. 그리고, 컬럼 선택신호 CS1가 인에이블 되면, 컬럼 선택 멀티플렉서(30_0)는 뱅크 선택 멀티플렉서(20)로부터 인가된 데이터를 선택된 서브 로오 데이터 버퍼 S_RDB1에 출력한다. 이때, 하나의 서브 로오 데이터 버퍼 S_RDB1에 N 비트의 데이터가 입력된다.
도 10은 도 8의 상 변화 메모리 장치의 뱅크 0에서 두 번째 액티브 사이클을 설명하기 위한 도면이다.
도 10은 4 개의 뱅크 중 뱅크 0가 선택되고, 복수개의 컬럼 선택신호 CS1~CSm 중 컬럼 선택신호 CS2가 인에이블 된 경우 데이터 전달 경로를 나타낸다.
사선 처리된 화살표와 같이, 두 번째 액티브 명령에 따라 뱅크 0의 데이터가 컬럼 스위치 CSW에 전달된다. 그리고, 컬럼 선택신호 CS2가 인에이블 되면 해당하는 컬럼 스위치 CSW2가 턴온되어 메모리 어레이(10_0)의 데이터가 센스앰프 S/A에 출력된다.
이후에, 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 따라 센스앰프 S/A의 데이터를 선택된 컬럼 선택 멀티플렉서(30_0)에 출력한다. 그리고, 컬럼 선택신호 CS2가 인에이블 되면, 컬럼 선택 멀티플렉서(30_0)는 뱅크 선택 멀티플렉서(20)로부터 인가된 데이터를 선택된 서브 로오 데이터 버퍼 S_RDB2에 출력한다. 이때, 하나의 서브 로오 데이터 버퍼 S_RDB2에 N 비트의 데이터가 입력된다.
도 11은 도 8의 상 변화 메모리 장치의 뱅크 0에서 m 번째 액티브 사이클을 설명하기 위한 도면이다.
도 11은 4 개의 뱅크 중 뱅크 0가 선택되고, 복수개의 컬럼 선택신호 CS1~CSm 중 컬럼 선택신호 CSm가 인에이블 된 경우 데이터 전달 경로를 나타낸다.
사선 처리된 화살표와 같이, m 번째 액티브 명령에 따라 뱅크 0의 데이터가 컬럼 스위치 CSW에 전달된다. 그리고, 컬럼 선택신호 CSm가 인에이블 되면 해당하는 컬럼 스위치 CSWm가 턴온되어 메모리 어레이(10_0)의 데이터가 센스앰프 S/A에 출력된다.
이후에, 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 따라 센스앰프 S/A의 데이터를 선택된 컬럼 선택 멀티플렉서(30_0)에 출력한다. 그리고, 컬럼 선택신호 CSm가 인에이블 되면, 컬럼 선택 멀티플렉서(30_0)는 뱅크 선택 멀티플렉서(20)로부터 인가된 데이터를 선택된 서브 로오 데이터 버퍼 S_RDBm에 출력한다. 이때, 하나의 서브 로오 데이터 버퍼 S_RDBm에 N 비트의 데이터가 입력된다.
도 12는 도 8의 상 변화 메모리 장치의 뱅크 3에서 첫 번째 액티브 사이클을 설명하기 위한 도면이다.
도 12는 4 개의 뱅크 중 뱅크 3가 선택되고, 복수개의 컬럼 선택신호 CS1~CSm 중 컬럼 선택신호 CS1가 인에이블된 경우 데이터 전달 경로를 나타낸다.
사선 처리된 화살표와 같이, 첫 번째 액티브 명령에 따라 뱅크 3의 데이터가 컬럼 스위치 CSW에 전달된다. 그리고, 컬럼 선택신호 CS1가 인에이블 되면 해당하는 컬럼 스위치 CSW1가 턴온되어 메모리 어레이(10_3)의 데이터가 센스앰프 S/A에 출력된다.
이후에, 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 따라 센스앰프 S/A의 데이터를 선택된 컬럼 선택 멀티플렉서(30_3)에 출력한다. 그리고, 컬럼 선택신호 CS1가 인에이블 되면, 컬럼 선택 멀티플렉서(30_3)는 뱅크 선택 멀티플렉서(20)로부터 인가된 데이터를 선택된 서브 로오 데이터 버퍼 S_RDB1에 출력한다. 이때, 하나의 서브 로오 데이터 버퍼 S_RDB1에 N 비트의 데이터가 입력된다.
도 13은 도 8의 상 변화 메모리 장치의 뱅크 3에서 두 번째 액티브 사이클을 설명하기 위한 도면이다.
도 13은 4 개의 뱅크 중 뱅크 3가 선택되고, 복수개의 컬럼 선택신호 CS1~CSm 중 컬럼 선택신호 CS2가 인에이블 된 경우 데이터 전달 경로를 나타낸다.
사선 처리된 화살표와 같이, 두 번째 액티브 명령에 따라 뱅크 3의 데이터가 컬럼 스위치 CSW에 전달된다. 그리고, 컬럼 선택신호 CS2가 인에이블 되면 해당하는 컬럼 스위치 CSW2가 턴온되어 메모리 어레이(10_3)의 데이터가 센스앰프 S/A에 출력된다.
이후에, 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 따라 센스앰프 S/A의 데이터를 선택된 컬럼 선택 멀티플렉서(30_3)에 출력한다. 그리고, 컬럼 선택신호 CS2가 인에이블 되면, 컬럼 선택 멀티플렉서(30_0)는 뱅크 선택 멀티플렉 서(20)로부터 인가된 데이터를 선택된 서브 로오 데이터 버퍼 S_RDB2에 출력한다. 이때, 하나의 서브 로오 데이터 버퍼 S_RDB2에 N 비트의 데이터가 입력된다.
도 14는 도 8의 상 변화 메모리 장치의 뱅크 3에서 m 번째 액티브 사이클을 설명하기 위한 도면이다.
도 11은 4 개의 뱅크 중 뱅크 3가 선택되고, 복수개의 컬럼 선택신호 CS1~CSm 중 컬럼 선택신호 CSm가 인에이블 된 경우 데이터 전달 경로를 나타낸다.
사선 처리된 화살표와 같이, m 번째 액티브 명령에 따라 뱅크 3의 데이터가 컬럼 스위치 CSW에 전달된다. 그리고, 컬럼 선택신호 CSm가 인에이블 되면 해당하는 컬럼 스위치 CSWm가 턴온되어 메모리 어레이(10_3)의 데이터가 센스앰프 S/A에 출력된다.
이후에, 뱅크 선택 멀티플렉서(20)는 뱅크 어드레스 BA0,BA1에 따라 센스앰프 S/A의 데이터를 선택된 컬럼 선택 멀티플렉서(30_3)에 출력한다. 그리고, 컬럼 선택신호 CSm가 인에이블 되면, 컬럼 선택 멀티플렉서(30_3)는 뱅크 선택 멀티플렉서(20)로부터 인가된 데이터를 선택된 서브 로오 데이터 버퍼 S_RDBm에 출력한다. 이때, 하나의 서브 로오 데이터 버퍼 S_RDBm에 N 비트의 데이터가 입력된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
본 발명은 센스앰프의 데이터 페이지 사이즈가 로오 데이터 버퍼보다 적을 경우 로오 데이터 버퍼를 안정적이고 효율적으로 구동할 수 있도록 한다. 즉, 뱅크 코어의 구조를 변경하지 않고도 로오 데이터 버퍼의 적정 규격을 맞출 수 있도 록 한다.
또한, 로오 데이터 버퍼를 뱅크별로 분리 처리하여 로오 데이터 버퍼의 동작시간을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (14)

  1. 전류의 크기에 따라 변화되는 결정화 상태를 감지하여 저항의 변화에 대응하는 데이터를 저장하고, 비트라인과 워드라인이 교차하는 영역에 형성된 상 변화 저항 셀을 포함하는 복수 개의 뱅크;
    상기 비트라인과 연결되어 복수 개의 컬럼 선택신호에 의해 제어되는 복수 개의 컬럼 스위치;
    상기 복수 개의 컬럼 스위치를 통해 상기 복수 개의 뱅크로부터 인가되는 데이터를 각각 센싱 및 증폭하는 복수 개의 센스앰프;
    뱅크 어드레스에 따라 상기 복수 개의 센스앰프로부터 인가된 데이터를 선택적으로 출력하는 뱅크 선택수단;
    상기 복수 개의 컬럼 선택신호의 활성화 여부에 따라 상기 뱅크 선택수단으로부터 인가된 데이터를 선택적으로 출력하는 컬럼 선택수단; 및
    상기 컬럼 선택수단으로부터 인가된 데이터를 버퍼링하는 로오 데이터 버퍼를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 상기 복수 개의 센스앰프 각각은 상기 복수개의 컬럼 스위치에 의해 공유되는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 2항에 있어서, 상기 복수 개의 센스앰프 중 제 1 센스앰프가 활성화되면, 상기 제 1 센스앰프를 공유하는 복수 개의 컬럼 스위치 중 한 개만 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 로오 데이터 버퍼는 복수개의 서브 로오 데이터 버퍼를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4항에 있어서, 상기 복수개의 서브 로오 데이터 버퍼 각각은 N 비트의 데이터가 인가되는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5항에 있어서, 상기 컬럼 선택수단은
    상기 복수개의 컬럼 선택신호 중 하나의 컬럼 선택신호가 활성화되면, 상기 복수개의 서브 로오 데이터 버퍼 중 해당하는 하나의 서브 로오 데이터 버퍼를 선택하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 5항에 있어서, 상기 복수개의 서브 로오 데이터 버퍼는 상기 복수개의 컬럼 선택신호와 동일한 개수로 구비되는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 5항에 있어서, 상기 서브 로오 데이터 버퍼의 개수가 m 개일 경우, 상기 로오 데이터 버퍼의 페이지 사이즈는 m×N 으로 설정되는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 5항에 있어서, 상기 서브 로오 데이터 버퍼의 개수가 m 개일 경우, 상기 복수개의 컬럼 선택신호의 순차적인 활성화에 따라 m 번의 액티브 동작이 수행되는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 4항에 있어서, 상기 복수개의 서브 로오 데이터 버퍼는 상기 복수개의 컬럼 선택신호에 따라 순차적으로 활성화되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 4항에 있어서, 상기 복수 개의 센스앰프 각각의 페이지 사이즈와 하나의 서브 로오 데이터 버퍼의 페이지 사이즈가 동일한 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1항에 있어서, 상기 컬럼 선택수단은 상기 복수 개의 뱅크와 동일한 개수로 구비되는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 1항에 있어서, 상기 뱅크 선택수단은 멀티플렉서를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 1항에 있어서, 상기 컬럼 선택수단은 멀티플렉서를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
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