KR20150116270A - 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법 - Google Patents

비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법 Download PDF

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Abstract

비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법이 제공된다. 상기 비휘발성 메모리 장치는, 저항성 메모리 셀, 센싱 노드, 및 상기 센싱 노드에 연결되어, 상기 센싱 노드의 전압 레벨과 기준 전압 레벨의 차이, 또는 상기 센싱 노드의 전류 레벨과 기준 전류 레벨의 차이를 센싱하는 센스 앰프를 포함하되, 상기 저항성 메모리 셀에 저장된 데이터의 리드(read) 동작 중 리드 패일(read fail)이 발생한 경우에, 상기 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 저항성 메모리 셀에 흐르는 전류를 변경한 후, 리드 리트라이(read retry) 동작을 수행한다.

Description

비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법{Nonvolatile memory device and memory system including the same, and method for driving nonvolatile memory device}
본 발명은 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치(저항성 메모리 장치)에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory or PCM: Phase Change Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등이 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고, 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
한국공개특허 제2013-0084901호에는 플래시 메모리 시스템 및 플래시 메모리 시스템의 리드 방법에 관하여 개시되어 있다.
본 발명이 해결하고자 하는 기술적 과제는 저항성 메모리 소자를 포함하며, 리드 리트라이(read retry) 동작 속도를 개선하고, 리드 리트라이 동작에 따른 메모리의 리드 능력 감소를 최소화할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 저항성 메모리 소자를 포함하며, 리드 리트라이 동작 속도를 개선하고, 리드 리트라이 동작에 따른 메모리의 리드 능력 감소를 최소화할 수 있는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 저항성 메모리 셀, 센싱 노드, 및 상기 센싱 노드에 연결되어, 상기 센싱 노드의 전압 레벨과 기준 전압 레벨의 차이, 또는 상기 센싱 노드의 전류 레벨과 기준 전류 레벨의 차이를 센싱하는 센스 앰프를 포함하되, 상기 저항성 메모리 셀에 저장된 데이터의 리드(read) 동작 중 리드 패일(read fail)이 발생한 경우에, 상기 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 저항성 메모리 셀에 흐르는 전류를 변경한 후, 리드 리트라이(read retry) 동작을 수행한다.
본 발명의 몇몇의 실시예에서, 상기 저항성 메모리 셀과 상기 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하는 제1 클램핑부를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 클램핑 바이어스를 변경하여 상기 저항성 메모리 셀 양단의 전압 차이를 변경할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 기준 전류 레벨을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 저항성 메모리 셀에 흐르는 전류를 변경하여 상기 저항성 메모리 셀 양단의 전압을 변경한 후, 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 센싱 노드에 연결되어 상기 센스 앰프와 접속되는 커패시터와,
본 발명의 몇몇의 실시예에서, 상기 저항성 메모리 셀과 상기 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제2 클램핑 바이어스를 제공하는 제2 클램핑부를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 커패시터의 커패시터 용량을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 기준 전압 레벨을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 커패시터의 디스차징(discharging) 시작 시점으로부터 상기 저항성 메모리 셀에 저장된 데이터를 리드하는 시점까지의 센싱 시간을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 클램핑 바이어스를 변경하여 상기 저항성 메모리 셀 양단의 전압 차이를 변경할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 저항성 메모리 셀은, 멀티비트를 저장할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 저항성 메모리 셀은, PRAM 또는 ReRAM일 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 복수 개의 저항성 메모리 셀을 포함하는 메모리 셀 어레이, 상기 복수 개의 저항성 메모리 셀과 각각 연결되는 제1 내지 제n 센싱 노드, 및 상기 제1 내지 제n 센싱 노드에 연결되어, 상기 제1 내지 제n 센싱 노드 각각의 전압 레벨과 기준 전압 레벨의 차이, 또는 상기 제1 내지 제n 센싱 노드 각각의 전류 레벨과 기준 전류 레벨의 차이를 센싱하는 센스 앰프를 포함하되, 상기 n은 2이상의 자연수이고, 상기 복수 개의 저항성 메모리 셀에 저장된 데이터의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에, 상기 복수 개의 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경한 후, 리드 리트라이(read retry) 동작을 수행한다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 기준 전류 레벨을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경하여 상기 복수 개의 저항성 메모리 셀 양단의 전압을 변경한 후, 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 내지 제n 센싱 노드에 각각 연결되어 상기 센스 앰프와 접속되는 복수 개의 커패시터를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 복수 개의 커패시터의 커패시터 용량을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 기준 전압 레벨을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 복수 개의 커패시터의 디스차징 시작 시점으로부터 상기 복수 개의 저항성 메모리셀에 저장된 데이터를 리드하는 시점까지의 센싱 시간을 변경하여 수행될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 저항성 메모리 소자, 상기 저항성 메모리 소자 내부에 위치하고, 리드/라이트 동작을 수행하도록 제어하는 코어부, 및 상기 코어부에 리드 리트라이 동작 신호를 제공하는 로직부를 포함하되, 상기 로직부는, 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에 상기 리드 리트라이 동작 신호를 제공한다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은, 저항성 메모리 소자, 및 상기 저항성 메모리 소자에 리드 리트라이 동작 신호를 제공하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 상기 저항성 메모리 소자의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에 상기 리드 리트라이 동작 신호를 제공한다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 복수 개의 저항성 메모리 셀에 저장된 데이터의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값 발생 여부를 센싱하고, 상기 리드 패일 비트 값이 상기 임계값 이상인 경우에 리드 리트라이 동작을 수행하는 것을 포함하되, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경한 후 수행된다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 기준 전류 레벨을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경하여 상기 복수 개의 저항성 메모리 셀 양단의 전압을 변경한 후, 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 커패시터 용량을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 기준 전압 레벨을 변경하여 수행될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 상기 복수 개의 저항성 메모리 셀에 각각 커플링된 복수 개의 커패시터의 디스차징 시작 시점으로부터 상기 복수 개의 저항성 메모리셀에 저장된 데이터를 리드하는 시점까지의 센싱 시간을 변경하여 수행될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 5는 도 4의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 6은 도 4의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다.
도 8 내지 도 16은 저항성 메모리 장치의 셀 저항 산포 변화를 도시한 그래프들이다.
도 17은 기준 전류를 일정 시간 안에 5㎂ 변경시키기 위해 필요한 전류의 예를 나타낸 표이다.
도 18은 상승 방향으로 빠르게 반응하는 일반적인 전압 전달 회로를 예시적으로 나타낸 회로도이다.
도 19는 상승 방향과 하강 방향으로 빠르게 반응하는 전압 전달 회로를 예시적으로 나타낸 회로도이다.
도 20은 본 발명에 따른, 기준 전압 또는 기준 전류의 생성과 전달을 위한 회로의 개념적인 블록도이다.
도 21은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다.
도 22는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다.
도 23은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에서 셀 저항 산포를 예시적으로 나타낸 그래프이다.
도 24는 본 발명의 다른 실시예에 따른 메모리 시스템의 일부를 나타낸 블록도이다.
도 25는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 순차적으로 나타낸 흐름도이다.
도 26은 도 4의 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 27은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 28은 비휘발성 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 29는 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명하다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 본 발명이 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(BLK0~BLK7)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 도 1에서는, 메모리 블록(BLK0~BLK7)이 8개씩 배치된 경우를 예로 들었으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)는 2열의 메모리 뱅크(1_1~1_16)에 대응하도록 배치되어, 대응하는 메모리 뱅크(1_1~1_16)에서의 리드 및 라이트 동작을 한다.
도 1에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2열의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1열 또는 4열의 메모리 뱅크 등에 대응하도록 배치되어도 무방하다.
주변 회로 영역(3)에는 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부 등이 배치될 수 있다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 2를 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다.
예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다.
또는, 메모리 셀 어레이는 도 3에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다.
도 3에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 2에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1)은 메모리 컨트롤러(100; memory controller), 메모리 장치(200; memory device)를 포함한다.
메모리 컨트롤러(100)는 호스트의 요청에 응답하여 메모리 장치(200)를 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(100)는 메모리 장치(200)의 라이트(write), 리드(read), 리드 리트라이(read retry), 이레이즈(erase) 동작 등을 제어하도록 구성될 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
특히, 메모리 컨트롤러(100)는 메모리 장치(200)의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에, 메모리 장치(200)가 리드 리트라이 동작을 수행하도록 메모리 장치(200)로 리드 리트라이 동작 신호를 제공할 수 있다.
메모리 장치(200)는 복수의 메모리 셀을 포함하여 데이터를 저장하도록 구성될 수 있다. 특히, 메모리 장치(200)는 비휘발성 메모리 장치로 제공될 수 있다.
도 5는 도 4의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(100)는 호스트 인터페이스(110; host I/F), 프로세서(120; processor), 버퍼 메모리(130), 메모리 인터페이스(140; memory I/F) 등을 포함할 수 있다.
호스트 인터페이스(110)는 호스트와 인터페이싱 하도록 구성될 수 있다. 예를 들어, 호스트 인터페이스(110)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 포함하도록 구성될 수 있다.
프로세서(120)는 메모리 컨트롤러(100)의 제반 동작을 제어하도록 구성될 수 있다.
버퍼 메모리(130)는 메모리 장치(200)에 프로그램될 데이터를 호스트로부터 전달받아 임시 저장할 수 있다. 프로그램 동작시, 버퍼 메모리(130)에 임시 저장된 데이터는 메모리 장치(200)에 전달되어 프로그램될 수 있다.
버퍼 메모리(130)는 메모리 장치(200)로부터 독출된 데이터를 전달받아 임시 저장할 수도 있다. 예를 들어, 버퍼 메모리(130)는 RAM(Random Access Memory)으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
메모리 인터페이스(140)는 메모리 장치(200)와 인터페이싱 하도록 구성될 수 있다. 예를 들어, 메모리 인터페이스(140)는 낸드 인터페이스 프로토콜을 포함하도록 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 5에서는 명확하게 도시하지 않았으나, 메모리 컨트롤러(100)는 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 장치(200)로부터 독출된 데이터의 오류를 검출하고, 이를 정정하도록 구성될 수 있다.
오류 정정 블록은 메모리 컨트롤러(100)의 구성 요소로서 제공되거나, 메모리 장치(200)의 구성 요소로서 제공될 수 있다.
도 6은 도 4의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 6을 참조하면, 메모리 장치(200)는 제어 로직(210; control logic), 메모리 셀 영역(220; memory cell region), 페이지 버퍼(230; page buffer) 등을 포함할 수 있다.
제어 로직(210)은 메모리 장치(200)의 제반 동작을 제어하도록 구성될 수 있다.
메모리 셀 영역(220)은 데이터를 저장하는 저장 공간으로 제공된다. 본 발명의 몇몇 실시예들에서, 메모리 셀 영역(220)은 상변화 메모리 장치(PRAM: Phase change Random Access Memory or PCM: Phase Change Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등일 수 있다.
페이지 버퍼(230)는 제어 로직(210)의 요청에 응답하여 메모리 셀 영역(220)에 데이터를 라이트하거나, 메모리 셀 영역(220)으로부터 데이터를 리드할 수 있다.
페이지 버퍼(230)는 메모리 장치(200)의 프로그램 동작시에, 메모리 셀 영역(220)에 라이트 될 페이지 데이터를 임시 저장할 수 있다. 또는, 메모리 장치(200)의 리드 동작시, 페이지 버퍼(230)는 메모리 셀 영역(220)로부터 리드된 페이지 데이터를 임시 저장할 수도 있다.
본 발명의 몇몇 실시예들에서, 페이지 버퍼(230)에 저장되는 데이터는 낸드 플래시 메모리 장치와 호환되는 크기를 가질 수 있다. 예를 들어, 페이지 버퍼(230)에 저장된 데이터의 단위 크기는 4 KB일 수 있다.
이하에서는 본 발명의 몇몇 실시예들에 따른 메모리 장치(200)의 동작에 대하여 설명하기로 한다.
본 발명은 저항성 메모리 장치에서 라이트(write) 동작 후 시간의 경과에 따라 발생하는 메모리 셀 저항의 산포 변화를 보상하기 위해 리드 리트라이(read retry) 동작을 수행하는 방법에 관한 것이다.
그리고, 본 발명은 저항성 메모리 장치에서 리드 리트라이 동작을 수행하는 중에 리드 속도의 손실을 최소화하기 위해 기준 전압 레벨 또는 기준 전류 레벨을 변경하는 방법에 관한 것이다.
도 7은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는, 저항성 메모리 셀(MC), 클램핑부(V_CLAMP), 센싱 노드(SN), 센스 앰프(SA), 인에이블 신호 생성부(EN) 등을 포함한다.
저항성 메모리 셀(MC)은 예를 들어, 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM) 등일 수 있다.
도 7에 도시된 저항성 메모리 셀(MC)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀(MC)을 도시한 것이다. 여기에서, 저항성 메모리 셀(MC)이 PRAM인 경우에는, 저항성 메모리 셀(MC)은 상변화 물질을 구비하는 가변 저항 소자(R_GST)와, 가변 저항 소자(R_GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
억세스 소자(D)는 가변 저항 소자(R_GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다.
또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀(MC)이 RRAM인 경우에는, 가변 저항 소자(R_GST)는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다.
가변 저항 소자(R_GST) 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀(MC)을 관통하여 흐르는 셀 전류(I_CELL)의 전류 경로(current path)가 된다.
클램핑부(V_CLAMP)는 저항성 메모리 셀(MC)과 센싱 노드(SN) 사이에 연결되고, 저항성 메모리 셀(MC)에 클램핑 바이어스를 제공한다.
클램핑부(V_CLAMP)는 비트 라인의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 상변화 물질의 임계 전압(Vth) 이상의 레벨이 되면, 선택된 저항성 메모리 셀(MC)의 상변화 물질의 상이 변화할 수 있기 때문이다.
센스 앰프(SA)는 센싱 노드(SN)에 연결되고, 센싱 노드(SN)의 레벨 변화를 센싱한다. 센스 앰프(SA)는 센싱 노드(SN)의 전압 레벨과 기준 전압 레벨(V_REF)의 차이, 또는 센싱 노드(SN)의 전류 레벨과 기준 전류 레벨(I_REF)의 차이를 센싱한다.
구체적으로, 센스 앰프(SA)는 센싱 노드(SN)의 전압 레벨 또는 전류 레벨과, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 비교하여, 비교 결과를 출력한다. 따라서, 센스 앰프(SA)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
인에이블 신호 생성부(EN)는 리드 구간 동안 다수회 액티브되는 인에이블 신호(S_EN)를 생성하여, 센스 앰프(SA)를 제어할 수 있다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는, 리드 동작의 기준 전압(V_READ)과, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 이용하여 저항성 메모리 셀(MC)에 저장된 데이터를 판별한다.
즉, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC) 양단의 전압 차이를 변경하여 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 변경한 후, 리드 리트라이(read retry) 동작을 수행한다.
이 때, 클램핑부(V_CLAMP)가 저항성 메모리 셀(MC)에 제공하는 클램핑 바이어스를 변경하여, 저항성 메모리 셀(MC) 양단의 전압 차이를 변경할 수 있다.
위에서 설명한 것과 같이, 리드 리트라이 동작이 필요한 이유는 메모리 장치의 라이트(write) 동작이 이루어진 후 소정의 시간이 경과하면, 메모리 장치에 저장된 데이터의 셀 저항 산포가 변하는 특성 때문이다. 즉, 메모리 장치에 저장된 데이터의 셀 저항 산포가 변하는 것을 보상하기 위해 리드 리트라이 동작이 필요하다.
특히, 저항성 메모리 장치의 경우에, 빠른 리드 속도를 장점으로 갖는다. 리드 리트라이 동작을 적용하기 위해서는, 리드 동작에서 저항성 메모리 장치의 셀 저항 산포를 구분할 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 변경해줘야 하는데, 빠른 리드 속도를 유지하기 위해서 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 변경하도록 지속적으로 많은 전류 소모가 필요하다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는, 리드 리트라이 동작 중에 전류 소모를 최소화하기 위해서, 셀 저항 산포가 변하는 다수의 경우에 대해 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)가 SET 방향 또는 RESET 방향으로 변경되도록 미리 로직화될 수 있다.
기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)이 SET 방향 또는 RESET 방향으로 변경된다면, 각각 RESET 방향 또는 SET 방향으로 다시 변경된다면 초기의 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 회복할 수 있다.
셀 저항 산포가 변하는 다수의 경우에 대해서는, 도 8 내지 도 16을 참조하여 설명하기로 한다. 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는, 셀 저항 산포가 변하는 다수의 경우에 대해서 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 방향 또는 RESET 방향으로 이동시켜 리드 리트라이 동작을 수행한다.
도 8 내지 도 16은 저항성 메모리 장치의 셀 저항 산포 변화를 도시한 그래프들이다.
특히, 도 8 내지 도 10은 PRAM의 셀 저항 산포 변화를 도시한 그래프들이다.
도 8을 참조하면, RESET 드리프트(drift)에 대해 도시되어 있으며, 라이트 동작이 종료된 직후에 RESET 상태의 셀 저항이 증가하여, RESET 상태의 셀 저항 산포는 SET 방향으로 빠르게 이동한다. 따라서, 라이트 동작이 종료된 직후의 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 방향으로 이동시켜 리드 리트라이 동작을 수행한다.
도 9를 참조하면, SET 드리프트(drift)에 대해 도시되어 있으며, 라이트 동작이 종료되고 소정의 시간이 경과한 후에 SET 상태의 셀 저항이 증가하여, SET 상태의 셀 저항 산포는 RESET 방향으로 이동한다. 따라서, 라이트 동작이 종료되고 소정의 시간이 경과한 후에 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 RESET 방향으로 이동시켜 리드 리트라이 동작을 수행한다.
도 10을 참조하면, 외부 환경 변화(disturbance and retention)의 영향에 대해 도시되어 있으며, 외부 환경 변화에 따라 SET 상태 및 RESET 상태의 셀 저항 산포가 넓게(broad) 퍼진다. 따라서, 이러한 경우에 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 방향으로 이동시켜 리드 리트라이 동작을 수행한다.
도 11 내지 도 13은 ReRAM의 셀 저항 산포 변화를 도시한 그래프들이다.
도 11을 참조하면, 안정화(relaxation)에 대해 도시되어 있으며, 라이트 동작이 종료되고 소정의 시간이 경과한 후에 안정화를 위해 SET 상태의 셀 저항이 증가하여, SET 상태의 셀 저항 산포는 RESET 방향으로 이동한다. 따라서, 라이트 동작이 종료되고 소정의 시간이 경과한 후에 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 RESET 방향으로 이동시켜 리드 리트라이 동작을 수행한다.
도 12를 참조하면, 정체(retention)에 대해 도시되어 있으며, 라이트 동작이 종료되고 시간이 경과할수록 SET 상태 및 RESET 상태의 셀 저항이 모두 증가하여, SET 상태 및 RESET 상태의 셀 저항 산포는 모두 오른쪽 방향으로 이동한다. 따라서, 라이트 동작이 종료되고 소정의 시간이 경과한 후에 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 상태에서 RESET 상태로 향하는 방향(즉, 오른쪽 방향)으로 이동시켜 리드 리트라이 동작을 수행한다.
도 13을 참조하면, 내구성(endurance)에 대해 도시되어 있으며, 라이트 동작이 반복될수록 메모리 장치의 내구성 감소에 따라 SET 상태 및 RESET 상태의 셀 저항이 모두 변화하여, SET 상태의 셀 저항 산포는 RESET 방향으로 이동하고, RESET 상태의 셀 저항 산포는 SET 방향으로 이동한다. 따라서, 라이트 동작이 종료되고 소정의 시간이 경과한 후에 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하다. 이 때, SET 상태의 셀 저항 산포의 이동 속도에 비하여 RESET 상태의 셀 저항 산포의 이동 속도가 빠르기 때문에, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 방향으로 이동시켜 리드 리트라이 동작을 수행한다.
도 14 내지 도 16은 PRAM 및 ReRAM에 공통적으로 적용될 수 있는 셀 저항 산포 변화를 도시한 그래프들이다.
도 14를 참조하면, 온도(temperature)의 영향에 대해 도시되어 있으며, 메모리 장치의 온도가 낮아질수록 SET 상태 및 RESET 상태의 셀 저항이 모두 증가하여, SET 상태 및 RESET 상태의 셀 저항 산포는 모두 오른쪽 방향으로 이동한다. 따라서, 메모리 장치의 온도가 낮아진 경우에 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 상태에서 RESET 상태로 향하는 방향(즉, 오른쪽 방향)으로 이동시켜 리드 리트라이 동작을 수행한다.
도 15를 참조하면, 노이즈(noise)의 영향에 대해 도시되어 있으며, 바이어스 또는 파워의 노이즈(noise)의 영향으로 SET 상태 및 RESET 상태의 셀 저항 산포는 모두 오른쪽 방향으로 이동한다. 이 경우, 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 SET 상태에서 RESET 상태로 향하는 방향(즉, 오른쪽 방향)으로 이동시켜 리드 리트라이 동작을 수행한다.
도 16을 참조하면, 노이즈(noise)의 영향에 의한 다른 셀 저항 산포 변화에 대해 도시되어 있으며, 바이어스 또는 파워의 노이즈(noise)의 영향으로 SET 상태 및 RESET 상태의 셀 저항 산포는 모두 왼쪽 방향으로 이동한다. 이 경우, 메모리 장치에 대한 리드 동작은 리드 리트라이 동작이 필요하며, 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 RESET 상태에서 SET 상태로 향하는 방향(즉, 왼쪽 방향)으로 이동시켜 리드 리트라이 동작을 수행한다.
이상에서 설명한 다수의 경우에서, 셀 저항 산포 변화에 따라, PRAM 또는 ReRAM 등의 리드 리트라이 동작이 수행되는 방법이 변경된다.
구체적으로, PRAM에서 RESET 드리프트(drift)가 발생하는 경우를 예로 들어 추가적인 설명을 하기로 한다.
도 17은 기준 전류를 일정 시간 안에 5㎂ 변경시키기 위해 필요한 전류의 예를 나타낸 표이다. 도 18은 상승 방향으로 빠르게 반응하는 일반적인 전압 전달 회로를 예시적으로 나타낸 회로도이다. 도 19는 상승 방향과 하강 방향으로 빠르게 반응하는 전압 전달 회로를 예시적으로 나타낸 회로도이다. 도 20은 본 발명에 따른, 기준 전압 또는 기준 전류의 생성과 전달을 위한 회로의 개념적인 블록도이다.
도 17을 참조하면, 저항성 메모리 장치에서 빠른 리드 속도를 유지하기 위해서, 리드 리트라이 동작을 위한 기준 전압 레벨(V_REF) 또는 기준 전류 레벨(I_REF)을 변경하는데 많은 전류 소모가 필요함을 알 수 있다.
도 18과 같은 전압 전달 회로를 이용할 경우에는 도 17에 나타낸 전류 값을 항상 소모하게 되며, 도 19에 도시된 전압 전달 회로를 이용할 경우에는 회로의 안정성에 문제가 발생할 수 있다.
따라서, 도 20에 도시된 회로를 참조하면, 리드 리트라이 동작을 위해서 빠르게 동작하는 기준 전압(또는 기준 전류) 생성기를 구비하고, 셀 저항 산포의 이동 방향을 알 수 있는 신호를 받거나 생성하고, 기준 전압(또는 기준 전류)의 상승 방향 전달 회로나 하강 방향 전달 회로를 선택적으로 동작하도록 구성하면 빠른 리드 리트라이 동작 수행이 가능하다.
이하에서, 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치에 대해 설명하기로 한다.
도 21은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명한 부분과 실질적으로 동일한 것은 생략하기로 한다.
도 21을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치(2)는, 저항성 메모리 셀(MC), 센싱 노드(SN), 센스 앰프(SA), 인에이블 신호 생성부(EN) 등을 포함한다.
저항성 메모리 셀(MC), 센싱 노드(SN), 센스 앰프(SA), 인에이블 신호 생성부(EN) 각각에 대한 설명은 위에서 설명한 것과 실질적으로 동일하다.
여기에서는, 제2 실시예에 따른 비휘발성 메모리 장치(2)의 리드 리트라이 동작 방법에 대해 구체적으로 설명한다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 장치(2)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC) 양단의 전압을 고정하여 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 고정하고, 기준 전류 레벨(I_REF)을 변경하여 리드 리트라이 동작을 수행할 수 있다.
또는, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치(2)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 변경하여 저항성 메모리 셀(MC) 양단의 전압을 변경한 후, 리드 리트라이 동작을 수행할 수 있다.
도 22는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 예시적인 회로도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명한 부분과 실질적으로 동일한 것은 생략하기로 한다.
도 22를 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는, 저항성 메모리 셀(MC), 클램핑부(V_CLAMP), 센싱 노드(SN), 센스 앰프(SA), 인에이블 신호 생성부(EN), 커패시터(C_SA) 등을 포함한다.
저항성 메모리 셀(MC), 클램핑부(V_CLAMP), 센싱 노드(SN), 센스 앰프(SA), 인에이블 신호 생성부(EN) 각각에 대한 설명은 위에서 설명한 것과 실질적으로 동일하다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는 커패시터(C_SA)를 포함한다. 커패시터(C_SA)는 센싱 노드(SN)에 연결되어 센스 앰프(SA)와 접속된다.
여기에서는, 제3 실시예에 따른 비휘발성 메모리 장치(3)의 리드 리트라이 동작 방법에 대해 구체적으로 설명한다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC) 양단의 전압을 고정하여 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 고정하고, 커패시터(C_SA)의 커패시터 용량을 변경하여 리드 리트라이 동작을 수행할 수 있다.
또는, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC) 양단의 전압을 고정하여 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 고정하고, 기준 전압 레벨(V_REF)을 변경하여 리드 리트라이 동작을 수행할 수 있다.
또는, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC) 양단의 전압을 고정하여 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 고정하고, 커패시터(C_SA)의 디스차징(discharging) 시작 시점으로부터 저항성 메모리 셀(MC)에 저장된 데이터를 리드하는 시점까지의 센싱 시간(T_SA)을 변경하여, 리드 리트라이 동작을 수행할 수 있다.
또는, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는, 저항성 메모리 셀(MC)에 저장된 데이터의 리드 동작 중에 리드 패일(read fail)이 발생한 경우(즉, 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우)에, 저항성 메모리 셀(MC) 양단의 전압 차이를 변경하여 저항성 메모리 셀(MC)에 흐르는 전류(I_CELL)를 변경한 후, 리드 리트라이 동작을 수행할 수 있다. 특히, 클램핑부(V_CLAMP)가 저항성 메모리 셀(MC)에 제공하는 클램핑 바이어스를 변경하여, 저항성 메모리 셀(MC) 양단의 전압 차이를 변경할 수 있다.
도 23은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치에서 셀 저항 산포를 예시적으로 나타낸 그래프이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명한 부분과 실질적으로 동일한 것은 생략하기로 한다.
도 23을 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치(4)는, 저항성 메모리 셀(MC)이 멀티비트 셀일 수 있다. 저항성 메모리 셀(MC)은 제1 데이터 내지 제4 데이터(S, R1, R2, R3) 중 어느 하나를 저장할 수 있다. 도 23에는 바이어스 또는 파워의 노이즈(noise)의 영향으로 SET 상태 및 RESET 상태의 셀 저항 산포가 모두 왼쪽 방향으로 이동한 경우를 예시적으로 나타내었다.
제1 데이터 내지 제4 데이터(S, R1, R2, R3) 각각은 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 대응될 수 있다. 제1 내지 제4 저항 레벨(L1, L2, L3, L4) 순서로, 저항값이 증가할 수 있다.
이하에서는, 본 발명의 다른 실시예에 따른 메모리 시스템에 대해 설명한다.
도 24는 본 발명의 다른 실시예에 따른 메모리 시스템의 일부를 나타낸 블록도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 메모리 시스템을 설명한 부분과 실질적으로 동일한 것은 생략하기로 한다.
도 24를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(2)은, 메모리 장치(200) 내부에 로직부(240), 코어부(250) 등을 포함한다.
로직부(240)는 코어부(250)에 리드 리트라이 동작 신호(READ RETRY CMD)를 제공하며, 코어부(250)는 리드/라이트 동작을 수행한다.
여기에서, 로직부(240)는 메모리 장치(200)의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에, 코어부(250)에 리드 리트라이 동작 신호(READ RETRY CMD)를 제공할 수 있다.
즉, 본 발명의 다른 실시예에 따른 메모리 시스템(2)은, 메모리 시스템(1)과 달리, 메모리 컨트롤러(100)가 메모리 장치(200)로 리드 리트라이 동작 신호를 제공하는 것이 아니라, 메모리 장치(200) 내부 동작에 의해 리드 리트라이 동작이 수행된다.
이하에서는, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에 대해 설명한다.
도 25는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 순차적으로 나타낸 흐름도이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 우선, 리드 동작을 시작한다(S100).
그리고, 복수 개의 저항성 메모리 셀에 저장된 데이터의 리드 동작 중에 기 설정된 임계값 이상의 리드 패일 비트 값 발생 여부를 센싱한다(S110).
그리고, 리드 패일 비트 값이 임계값 이상인 경우에 리드 리트라이 동작을 수행한다(S120).
여기에서, 리드 리트라이 동작을 수행하는 방법이 다양하다. 첫째로, 복수 개의 저항성 메모리 셀 양단의 전압 차이를 변경하여 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경한 후 리드 리트라이 동작이 수행될 수 있다.
둘째로, 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 기준 전류 레벨을 변경하여 리드 리트라이 동작이 수행될 수 있다.
셋째로, 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경하여 복수 개의 저항성 메모리 셀 양단의 전압을 변경한 후, 리드 리트라이 동작이 수행될 수 있다.
넷째로, 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 커패시터 용량을 변경하여 리드 리트라이 동작이 수행될 수 있다.
다섯째로, 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 기준 전압 레벨을 변경하여 리드 리트라이 동작이 수행될 수 있다.
여섯째로, 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고, 복수 개의 저항성 메모리 셀에 각각 커플링된 복수 개의 커패시터의 디스차징 시작 시점으로부터 복수 개의 저항성 메모리셀에 저장된 데이터를 리드하는 시점까지의 센싱 시간을 변경하여 리드 리트라이 동작이 수행될 수 있다.
이어서, 리드 리트라이 동작 후, 리드 동작을 완료한다(S130).
이하에서는, 본 발명의 몇몇 실시예에 따른 메모리 시스템의 응용 예에 대하여 설명한다.
도 26은 도 4의 메모리 시스템의 응용 예를 설명하기 위한 블록도이다. 설명의 편의를 위해, 도 4와의 차이점을 중점으로 하여 설명하기로 한다.
도 26을 참조하면, 메모리 시스템의 응용 예(2000)는 메모리 컨트롤러(2100; memory controller) 및 메모리 장치(2200; memory device)를 포함한다.
메모리 장치(2200)는 복수의 메모리 칩들을 포함하여 구성될 수 있다. 복수의 메모리 칩들은 복수의 그룹으로 분할될 수 있다. 복수의 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2100)와 인터페이싱할 수 있다. 예를 들어, 복수의 메모리 칩들의 각 그룹은 제1 내지 제l 채널들(CH1~CHl)을 통해 메모리 컨트롤러(2100)와 인터페이싱할 수 있다.
도 26의 메모리 시스템의 응용예(2000)에서 복수의 메모리 칩들은 도 4를 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다. 복수의 메모리 칩들은 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
도 26에서는, 하나의 채널에 복수의 메모리 칩들이 연결되는 것으로 도시하였으나, 하나의 채널에 하나의 메모리 칩이 연결되도록 변형될 수도 있다.
예를 들어, 도 4 및 도 26을 참조하여 설명한 메모리 시스템들(1, 2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
도 27은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 27을 참조하면, 사용자 시스템(3000)은 호스트(3100; host) 및 솔리드 스테이트 드라이브(3200; SSD)를 포함한다.
솔리드 스테이트 드라이브(3200)는 SSD 컨트롤러(3210; SSD controller), 메모리 장치(3220, memory device), 및 버퍼 메모리(3230; buffer memory)를 포함한다.
SSD 컨트롤러(3210)는 호스트(3100)와 인터페이싱하도록 구성될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 요청에 응답하여 메모리 장치(3220)를 액세스할 수 있다. SSD 컨트롤러(3210)는 호스트(3100)로부터 수신되는 데이터를 버퍼 메모리(3230)에 전달할 수 있다.
메모리 장치(3220)는 솔리드 스테이트 드라이브(3200)의 저장 매체로서 제공될 수 있다. 메모리 장치(3220)는 복수의 메모리 칩들을 포함하여 구성될 수 있다. 복수의 메모리 칩들은 도 4를 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다. 복수의 메모리 칩들은 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
버퍼 메모리(3230)는 SSD 컨트롤러(3210)로부터 전달받은 데이터를 임시 저장할 수 있다. 메모리 장치(3220)의 프로그램 동작시, 버퍼 메모리(3230)는 임시 저장된 데이터를 메모리 장치(3220)에 전달할 수 있다.
도 27에서는 버퍼 메모리(3230)가 SSD 컨트롤러(3210)의 외부에 위치하는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 버퍼 메모리(3230)는 SSD 컨트롤러(3210)의 내부 구성 요소로 제공될 수도 있다.
도 28은 비휘발성 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 28을 참조하면, 메모리 카드(4000)는 카드 인터페이스(4100; card I/F), 카드 컨트롤러(4200; card controller), 메모리 장치(4300; memory device)를 포함한다.
카드 인터페이스(4100)는 복수의 핀으로 구성되어, 호스트와 인터페이싱할 수 있다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함될 수 있으나, 이에 한정되는 것은 아니다. 핀의 수는 메모리 카드(4000)의 종류에 따라 다양하게 변형될 수 있다.
카드 컨트롤러(4200)는 호스트의 요청에 응답하여 메모리 장치(4300)에 데이터를 기입하거나, 메모리 장치(4300)로부터 데이터를 독출하도록 구성될 수 있다.
메모리 장치(4300)는 도 4를 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다. 메모리 장치(4300)는 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
예를 들어, 메모리 카드(4000)는 PC 카드(personal computer memory card international association; PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 다양한 메모리 카드들 중 하나의 메모리 카드로 구성될 수 있다.
도 29는 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 29를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100; CPU), 램(5200; RAM), 사용자 인터페이스(5300; user interface). 메모리 시스템(5400) 및 전원 공급 장치(5500; power supply)를 포함한다.
메모리 시스템(5400)은 시스템 버스(5600)를 통해서, 중앙 처리 장치(5100), 램(5200), 사용자 인터페이스(5300) 및 전원 공급 장치(5500)에 연결될 수 있다.
메모리 시스템(5400)은 도 4를 참조하여 설명한 메모리 시스템(1)과 실질적으로 동일하게 구성될 수 있다. 메모리 시스템(5400)은 도 26을 참조하여 설명한 메모리 시스템의 응용 예(2000)와 실질적으로 동일하게 구성될 수도 있다. 사용자 인터페이스(5300)을 통해 제공되거나, 중앙 처리 장치(5100)에 의해 처리된 데이터가 메모리 시스템(5400)에 저장될 수 있다.
도 29에서는 메모리 장치(5420)가 메모리 컨트롤러(5410)를 통해 시스템 버스(5600)에 연결되는 것으로 도시하였으나, 메모리 장치(5410)는 시스템 버스(5600)에 직접 연결되도록 변형될 수 있다.
한편, 컴퓨팅 시스템(5000)은 도 4 및 도 26을 참조하여 설명한 메모리 시스템들(1, 2000)을 모두 포함하도록 구성될 수도 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 상기 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 메모리 시스템 100: 메모리 컨트롤러
110: 호스트 인터페이스 120: 프로세서
130: 버퍼 메모리 140: 메모리 인터페이스
200: 메모리 장치 210: 제어 로직
220: 메모리 셀 영역 230: 페이지 버퍼
240: 로직부 250: 코어부

Claims (20)

  1. 저항성 메모리 셀;
    센싱 노드; 및
    상기 센싱 노드에 연결되어, 상기 센싱 노드의 전압 레벨과 기준 전압 레벨의 차이, 또는 상기 센싱 노드의 전류 레벨과 기준 전류 레벨의 차이를 센싱하는 센스 앰프를 포함하되,
    상기 저항성 메모리 셀에 저장된 데이터의 리드(read) 동작 중 리드 패일(read fail)이 발생한 경우에, 상기 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 저항성 메모리 셀에 흐르는 전류를 변경한 후, 리드 리트라이(read retry) 동작을 수행하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 저항성 메모리 셀과 상기 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하는 제1 클램핑부를 더 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 클램핑 바이어스를 변경하여 상기 저항성 메모리 셀 양단의 전압 차이를 변경하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 리드 리트라이 동작은,
    상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 기준 전류 레벨을 변경하여 수행되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 리드 리트라이 동작은,
    상기 저항성 메모리 셀에 흐르는 전류를 변경하여 상기 저항성 메모리 셀 양단의 전압을 변경한 후, 수행되는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 센싱 노드에 연결되어 상기 센스 앰프와 접속되는 커패시터와,
    상기 저항성 메모리 셀과 상기 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제2 클램핑 바이어스를 제공하는 제2 클램핑부를 더 포함하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 리드 리트라이 동작은,
    상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 커패시터의 커패시터 용량을 변경하여 수행되는 비휘발성 메모리 장치.
  8. 제 6항에 있어서,
    상기 리드 리트라이 동작은,
    상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 기준 전압 레벨을 변경하여 수행되는 비휘발성 메모리 장치.
  9. 제 6항에 있어서,
    상기 리드 리트라이 동작은,
    상기 저항성 메모리 셀 양단의 전압을 고정하여 상기 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 커패시터의 디스차징(discharging) 시작 시점으로부터 상기 저항성 메모리 셀에 저장된 데이터를 리드하는 시점까지의 센싱 시간을 변경하여 수행되는 비휘발성 메모리 장치.
  10. 제 6항에 있어서,
    상기 제2 클램핑 바이어스를 변경하여 상기 저항성 메모리 셀 양단의 전압 차이를 변경하는 비휘발성 메모리 장치.
  11. 복수 개의 저항성 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 복수 개의 저항성 메모리 셀과 각각 연결되는 제1 내지 제n 센싱 노드; 및
    상기 제1 내지 제n 센싱 노드에 연결되어, 상기 제1 내지 제n 센싱 노드 각각의 전압 레벨과 기준 전압 레벨의 차이, 또는 상기 제1 내지 제n 센싱 노드 각각의 전류 레벨과 기준 전류 레벨의 차이를 센싱하는 센스 앰프를 포함하되,
    상기 n은 2이상의 자연수이고,
    상기 복수 개의 저항성 메모리 셀에 저장된 데이터의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에, 상기 복수 개의 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경한 후, 리드 리트라이(read retry) 동작을 수행하는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 리드 리트라이 동작은,
    상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 기준 전류 레벨을 변경하여 수행되는 비휘발성 메모리 장치.
  13. 제 11항에 있어서,
    상기 리드 리트라이 동작은,
    상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경하여 상기 복수 개의 저항성 메모리 셀 양단의 전압을 변경한 후, 수행되는 비휘발성 메모리 장치.
  14. 제 11항에 있어서,
    상기 제1 내지 제n 센싱 노드에 각각 연결되어 상기 센스 앰프와 접속되는 복수 개의 커패시터를 더 포함하는 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 리드 리트라이 동작은,
    상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 복수 개의 커패시터의 커패시터 용량을 변경하여 수행되는 비휘발성 메모리 장치.
  16. 제 14항에 있어서,
    상기 리드 리트라이 동작은,
    상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 기준 전압 레벨을 변경하여 수행되는 비휘발성 메모리 장치.
  17. 제 14항에 있어서,
    상기 리드 리트라이 동작은,
    상기 복수 개의 저항성 메모리 셀 양단의 전압을 고정하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 고정하고,
    상기 복수 개의 커패시터의 디스차징 시작 시점으로부터 상기 복수 개의 저항성 메모리셀에 저장된 데이터를 리드하는 시점까지의 센싱 시간을 변경하여 수행되는 비휘발성 메모리 장치.
  18. 저항성 메모리 소자;
    상기 저항성 메모리 소자 내부에 위치하고, 리드/라이트 동작을 수행하도록 제어하는 코어부; 및
    상기 코어부에 리드 리트라이 동작 신호를 제공하는 로직부를 포함하되,
    상기 로직부는, 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에 상기 리드 리트라이 동작 신호를 제공하는 메모리 시스템.
  19. 저항성 메모리 소자; 및
    상기 저항성 메모리 소자에 리드 리트라이 동작 신호를 제공하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는, 상기 저항성 메모리 소자의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값이 발생한 경우에 상기 리드 리트라이 동작 신호를 제공하는 메모리 시스템.
  20. 복수 개의 저항성 메모리 셀에 저장된 데이터의 리드 동작 중 기 설정된 임계값 이상의 리드 패일 비트 값 발생 여부를 센싱하고,
    상기 리드 패일 비트 값이 상기 임계값 이상인 경우에 리드 리트라이 동작을 수행하는 것을 포함하되,
    상기 리드 리트라이 동작은, 상기 복수 개의 저항성 메모리 셀 양단의 전압 차이를 변경하여 상기 복수 개의 저항성 메모리 셀에 흐르는 전류를 변경한 후 수행되는 비휘발성 메모리 장치의 구동 방법.
KR1020140041289A 2014-04-07 2014-04-07 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법 KR102187116B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10977117B2 (en) 2018-04-27 2021-04-13 SK Hynix Inc. Memory device, a memory system and an operating method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10438658B2 (en) * 2014-12-26 2019-10-08 Intel Corporation Refresh logic to refresh only memory cells having a first value
US9767879B2 (en) * 2015-02-17 2017-09-19 Texas Instruments Incorporated Setting of reference voltage for data sensing in ferroelectric memories
KR102619682B1 (ko) * 2016-12-13 2023-12-28 삼성전자주식회사 메모리 장치 및 그 동작 방법
CN111316357B (zh) * 2017-11-02 2022-03-15 纽蒙有限公司 用于阻变存储器阵列的参考电压发生器
TWI649749B (zh) * 2018-05-22 2019-02-01 華邦電子股份有限公司 找出電阻式隨機存取記憶體的最佳操作條件的方法
CN108986865B (zh) * 2018-06-29 2020-06-19 长江存储科技有限责任公司 非易失性存储系统及其读取方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060034112A1 (en) * 2003-09-19 2006-02-16 Samsung Electronics Co., Ltd. Data read circuit for use in a semiconductor memory and a method therefor
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
KR20100116725A (ko) * 2009-04-23 2010-11-02 삼성전자주식회사 상변화 메모리 장치 및 메모리 시스템
US20110066899A1 (en) * 2009-09-17 2011-03-17 Samsung Electronics Co., Ltd. Nonvolatile memory system and related method of performing erase refresh operation
KR20120020217A (ko) * 2010-08-27 2012-03-08 주식회사 하이닉스반도체 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 읽기방법
KR20120035064A (ko) * 2010-10-04 2012-04-13 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
KR20140054715A (ko) * 2012-10-29 2014-05-09 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR20140091961A (ko) * 2013-01-14 2014-07-23 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7423901B2 (en) 2006-03-03 2008-09-09 Marvell World Trade, Ltd. Calibration system for writing and reading multiple states into phase change memory
KR101367659B1 (ko) 2007-07-12 2014-02-25 삼성전자주식회사 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법
KR100944322B1 (ko) 2008-08-04 2010-03-03 주식회사 하이닉스반도체 상 변화 메모리 장치
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
KR101094904B1 (ko) 2009-09-30 2011-12-15 주식회사 하이닉스반도체 기준전압 생성 회로 및 방법, 이를 이용한 상변화 메모리 장치 및 리드 방법
KR101772019B1 (ko) 2010-09-14 2017-08-28 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법
US8467237B2 (en) 2010-10-15 2013-06-18 Micron Technology, Inc. Read distribution management for phase change memory
KR101224259B1 (ko) 2010-12-30 2013-01-21 한양대학교 산학협력단 고속 감지 증폭기 및 고속 감지 증폭기의 동작 방법
KR20120096212A (ko) 2011-02-22 2012-08-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 컨트롤러, 및 이들의 동작 방법
KR20130034522A (ko) 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
KR20130045495A (ko) 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101835605B1 (ko) 2011-11-24 2018-03-08 삼성전자 주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 리드 방법
KR20130084901A (ko) 2012-01-18 2013-07-26 삼성전자주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 리드 방법
US20130185612A1 (en) 2012-01-18 2013-07-18 Samsung Electronics Co., Ltd. Flash memory system and read method of flash memory system
US9202562B2 (en) 2012-04-18 2015-12-01 Advanced Integrated Memory Inc. Method to reduce read error rate for semiconductor resistive memory

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060034112A1 (en) * 2003-09-19 2006-02-16 Samsung Electronics Co., Ltd. Data read circuit for use in a semiconductor memory and a method therefor
KR100809334B1 (ko) * 2006-09-05 2008-03-05 삼성전자주식회사 상변화 메모리 장치
KR20100116725A (ko) * 2009-04-23 2010-11-02 삼성전자주식회사 상변화 메모리 장치 및 메모리 시스템
US20110066899A1 (en) * 2009-09-17 2011-03-17 Samsung Electronics Co., Ltd. Nonvolatile memory system and related method of performing erase refresh operation
KR20120020217A (ko) * 2010-08-27 2012-03-08 주식회사 하이닉스반도체 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 읽기방법
KR20120035064A (ko) * 2010-10-04 2012-04-13 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
KR20140054715A (ko) * 2012-10-29 2014-05-09 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR20140091961A (ko) * 2013-01-14 2014-07-23 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10977117B2 (en) 2018-04-27 2021-04-13 SK Hynix Inc. Memory device, a memory system and an operating method thereof

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