KR20140091961A - 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템이 제공된다. 상기 비휘발성 메모리 장치는 저항성 메모리 셀; 상기 저항성 메모리 셀에 대응되는 레퍼런스 저항; 상기 레퍼런스 저항에 전기적으로 연결되고, 상기 레퍼런스 저항의 저항값에 따라서, 출력값의 트랜지션(transition) 시점이 변경되는 레퍼런스 센스 앰프; 및 상기 출력값의 트랜지션 시점이 기설정된 리프레시 필요 구간 내에 있을 때, 상기 저항성 메모리 셀에 대한 상기 리프레시 요청신호를 출력하는 리프레시 요청신호 생성부를 포함한다.

Description

저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템{Nonvolatile memory device using variable resistive element and memory system comprising the same}
본 발명은 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하려는 과제는, 리프레시 동작을 통해서 리드 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 리프레시 동작을 통해서 리드 신뢰성이 향상된 메모리 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)는 저항성 메모리 셀; 상기 저항성 메모리 셀에 대응되는 레퍼런스 저항; 상기 레퍼런스 저항에 전기적으로 연결되고, 상기 레퍼런스 저항의 저항값에 따라서, 출력값의 트랜지션(transition) 시점이 변경되는 레퍼런스 센스 앰프; 및 상기 출력값의 트랜지션 시점이 기설정된 리프레시 필요 구간 내에 있을 때, 상기 저항성 메모리 셀에 대한 상기 리프레시 요청신호를 출력하는 리프레시 요청신호 생성부를 포함한다.
여기서, 컨트롤러는 상기 리프레시 요청신호를 제공받고, 상기 저항성 메모리 셀의 데이터와 어드레스를 저장한다. 상기 비휘발성 메모리 장치가 레디 상태일 때, 상기 컨트롤러는 상기 저장한 데이터와 상기 어드레스를 상기 비휘발성 메모리 장치에 제공하여 리프레시 동작을 수행한다.
또한, 상기 리프레시 필요 구간은 테스트 동작을 통해서 미리 결정될 수 있다.
한편, 상기 저항성 메모리 셀에 전기적으로 연결되고, 상기 저항성 메모리 셀에 저장된 데이터에 따라서, 출력값의 트랜지션 시점이 변경되는 노말 센스 앰프를 더 포함하고, 상기 레퍼런스 센스 앰프의 출력값이 트랜지션될 때, 상기 노말 센스 앰프는 센싱 동작을 수행한다. 상기 저항성 메모리 셀과 제1 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하고, 상기 제1 클램핑 바이어스는 시간에 따라 변경되는 제1 클램핑부를 더 포함하고, 상기 저항성 메모리 셀에 제1 데이터가 저장된 경우, 상기 제1 클램핑 바이어스의 제공시작 시점부터 제1 시간 후에, 상기 노말 센스 앰프의 출력값은 트랜지션되고, 상기 저항성 메모리 셀에 상기 제1 데이터와 다른 제2 데이터가 저장된 경우, 상기 제1 클램핑 바이어스의 제공시작 시점부터 상기 제1 시간과 다른 제2 시간 후에, 상기 노말 센스 앰프의 출력값은 트랜지션된다. 상기 레퍼런스 저항과 제2 센싱 노드 사이에 연결되고, 상기 레퍼런스 저항에 제2 클램핑 바이어스를 제공하고, 상기 제2 클램핑 바이어스는 시간에 따라 변경되는 제2 클램핑부를 더 포함한다. 상기 제1 클램핑 바이어스와 상기 제2 클램핑 바이어스는 서로 동일할 수 있다.
상기 저항성 메모리 셀을 포함하는 메모리 셀 어레이는 크로스 포인트 구조일 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면(aspect)은 저항성 메모리 셀; 상기 저항성 메모리 셀에 대응되고, 레퍼런스 전류가 흐르는 레퍼런스 저항; 및 상기 레퍼런스 전류와 기설정된 기준 전류를 비교하여, 비교 결과에 따라서 상기 저항성 메모리 셀에 대한 리프레시 요청신호를 생성하는 리프레시 요청신호 생성부를 포함할 수 있다.
상기 기준 전류는, 테스트 동작을 통해서 미리 결정될 수 있다. 상기 제1 보상 전류와 상기 제2 보상 전류는 서로 동일할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 메모리 시스템의 일 면은, 저항성 메모리 셀와, 상기 저항성 메모리 셀에 대응되는 레퍼런스 저항와, 상기 레퍼런스 저항에 전기적으로 연결되고, 상기 레퍼런스 저항의 저항값 또는 사용기간에 따라서 출력값의 트랜지션(transition) 시점이 변경되는 레퍼런스 센스 앰프와, 상기 출력값의 트랜지션 시점을 기초로 리프레시 요청신호를 출력하는 리프레시 요청신호 생성부를 포함하는 비휘발성 메모리 장치; 및 상기 리프레시 요청신호를 제공받아, 상기 저항성 메모리 셀을 리프레시하는 컨트롤러를 포함한다.
상기 리프레시 요청신호 생성부는 상기 출력값의 트랜지션 시점이 기설정된 리프레시 필요 구간 내에 있을 때, 상기 리프레시 요청신호를 출력한다. 상기 리프레시 필요 구간은, 테스트 동작을 통해서 미리 결정된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 3 및 도 4는 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 저항성 메모리 셀의 저항 분포를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 7은 도 6의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 8은 도 6의 레퍼런스부의 예시적인 타이밍도이다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다.
도 11은 도 6의 레퍼런스부의 예시적인 회로도이다.
도 12는 도 6의 리프레시 구간 마스크 신호(RPM)를 결정하는 과정을 설명하기 위한 도면이다.
도 13 및 도 14는 도 6의 리프레시 요청신호 생성부가 리프레시 요청신호를 생성하는 동작을 설명하기 위한 도면이다.
도 15 내지 도 17은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용할 수 있는 클램핑 바이어스의 예이다.
도 18a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 18b는 도 18a의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 19 내지 도 23은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 27는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 28는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다.
도 29는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다.
도 30은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
도 31은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "연결된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 연결된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 연결된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 메모리 시스템은 다수의 메모리 장치(11_1~11_m, 단, m은 자연수), 컨트롤러(21)을 포함할 수 있다.
다수의 메모리 장치(11_1~11_m)와 컨트롤러(21)는 컨트롤 라인(control lines)과 입출력 데이터 라인(I/O data lines)을 통해서 서로 연결된다. 예를 들어, 컨트롤러(21)는 컨트롤 라인을 통해서 다수의 메모리 장치(11_1~11_m)에 각종 커맨드(예를 들어, 라이트 커맨드, 리드 커맨드 등)를 제공할 수 있다. 또한, 컨트롤러(21)는 다수의 메모리 장치(11_1~11_m)와 입출력 데이터 라인을 통해서 데이터를 주고 받을 수 있다.
도면에서는 예시적으로, 다수의 메모리 장치(11_1~11_m)이 서로 컨트롤 라인, 데이터 입출력 라인을 공유하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 다수의 메모리 장치(11_1~11_m)가 데이터 입출력 라인만 공유하고, 컨트롤 라인은 공유하지 않을 수 있다.
한편, 다수의 메모리 장치(11_1~11_m)는 다양한 종류의 메모리를 포함할 수 있다. 다수의 메모리 장치(11_1~11_m)는 예를 들어, DRAM과 같은 휘발성 메모리 장치, NAND 플래시, NOR 플래시와 같은 비휘발성 메모리 장치를 포함할 수 있다. 또한, PRAM, RRAM, MRAM과 같은 저항체를 이용한 비휘발성 메모리 장치(즉, 저항성 메모리 장치)를 포함할 수 있다.
특히, 후술하겠으나, 본 발명의 몇몇 실시예에 따른 메모리 시스템에서, 컨트롤러(21)는 저항성 메모리 장치가 리프레시 동작(예를 들어, 오토 리프레시(auto refresh) 또는 선택적 리프레시(selective refresh))을 수행하도록 제어할 수 있다. 즉, 저항성 메모리 장치가 턴온된 후에, 일정시간을 카운팅하여 특정시간마다 전체 저항성 메모리 셀을 오토 리프레시 할 수 있다. 또는, 컨트롤러(21)는 저항성 메모리 장치로부터 리프레시 요청신호(FLAGR)를 제공받고, 적절한 타이밍에 저항성 메모리 장치가 선택적 리프레시 동작을 하도록 제어할 수 있다. 선택적 리프레시 동작에 대해서는, 도 5 내지 도 18b를 이용하여 자세히 후술하도록 한다.
도 2는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(1_1~1_16)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 본 발명의 실시예들에서는, 메모리 블록이 8개씩 배치된 경우를 예로 들었으나, 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)은 2개의 메모리 뱅크(1_1~1_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 본 발명의 실시예들에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2개의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1개 또는 4개의 메모리 뱅크 등에 대응하여 배치되어도 무방하다.
주변 회로 영역(3)에는 상기 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부가 배치될 수 있다.
도 3 및 도 4는 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 상기 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다.
또는, 메모리 셀 어레이는 도 4에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 3에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 저항성 메모리 셀의 저항 분포를 설명하기 위한 도면이다. 도 5에서는 예시적으로 2비트의 데이터가 저장되는 멀티 비트셀을 도시하였으나, 이에 한정되지 않는다. 즉, 3비트 이상의 데이터가 저장되는 멀티 비트셀에 적용할 수도 있다. 도 5에서, x축은 저항이고, y축은 셀의 개수이다.
우선, 라이트 동작 직후(ts)에는, 제1 데이터(S) 내지 제4 데이터(R3) 각각이 순서대로 배치된다. 또한, 제1 데이터(S)과 제2 데이터(R1) 사이에 레퍼런스 저항(R01)이 배치되고, 제2 데이터(R1)과 제3 데이터(R2) 사이에 레퍼런스 저항(R12)이 배치되고, 제3 데이터(R2)과 제4 데이터(R3) 사이에 레퍼런스 저항(R23)이 배치된다. 후술하겠으나, 이러한 레퍼런스 저항(R01, R12, R23)은 리드 동작시 데이터를 구분하는 기준값으로 사용할 수 있다.
이어서, 화살표(a1~a5)를 보면, 라이트 동작 후 시간이 지남에 따라서, 제1 데이터(S) 내지 제4 데이터(R3) 및 레퍼런스 저항(R01, R12, R23)이 움직이는 것을 알 수 있다. 이러한 현상을 저항 드리프트(R drift)라고 한다.
예를 들어, 라이트 동작 후 제1 시간(tRPS)이 경과하면, 제1 데이터(S) 내지 제4 데이터(R3), 레퍼런스 저항(R01, R12, R23) 사이의 간격이 벌어지고, 일정하지 않음을 알 수 있다.
또한, 라이트 동작 후 제2 시간(tRPE)이 경과하면, 제1 데이터(S) 내지 제4 데이터(R3), 레퍼런스 저항(R01, R12, R23)의 간격이 더 벌어졌음을 알 수 있다. 또한, 제1 데이터(S) 내지 제4 데이터(R3), 레퍼런스 저항(R01, R12, R23)의 분포 폭(distribution width)도 넓어지고, 일정하지 않음을 알 수 있다.
이와 같이, 라이트 동작 후 시간이 경과함에 따라 또는 시간, 온도 등의 동작 환경 변경에 따라, 저항 드리프트 현상이 벌어질 수 있다. 이러한 저항 드리프트 현상은 제1 데이터(S) 내지 제4 데이터(R3), 레퍼런스 저항(R01, R12, R23)의 간격 및 분포 폭을 변경시키기 때문에, 리드 동작의 신뢰성을 떨어뜨릴 수 있다. 후술하는 것과 같이, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서는, 리프레시 동작(예를 들어, 오토 리프레시 또는 선택적 리프레시)를 이용하여 리드 동작의 신뢰성을 향상할 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 7은 도 6의 비휘발성 메모리 장치의 예시적인 회로도이다. 편의상, 도 7에서는 하나의 제1 센스 앰프(180_1), 하나의 레퍼런스부(110_1)만을 도시한다.
우선, 도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 저항성 메모리 셀(170), 제1 센싱 노드(SN1), 제1 보상부(140), 제1 클램핑부(160), 제1 센스 앰프(또는, 노말 센스 앰프)(180_1~180_n, 단, n은 자연수), 레퍼런스부(110_1~110_n), 리프레시 요청신호 생성부(410) 등을 포함할 수 있다.
도시된 저항성 메모리 셀(170)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기서, 저항성 메모리 셀(170)이 PRAM인 경우에는, 저항성 메모리 셀(170)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다. 여기서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 저항성 메모리 셀이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
제1 보상부(140)는 제1 센싱 노드(SN1)에 제1 보상 전류(Ib)를 제공한다. 구체적으로, 보상부(140)는 선택된 저항성 메모리 셀(170)을 관통하여 흐르는 셀 전류(Ic)에 의해 발생하는 제1 센싱 노드(SN1)의 레벨 감소를 보상하기 위해, 제1 센싱 노드(SN1)에 제1 보상 전류(Ib)를 제공한다. 이러한 제1 보상부(140)는 도시된 바와 같이, 전원 전압(VDD)과 제1 센싱 노드(SN1) 사이에 연결된 PMOS 트랜지스터(MP1)와, 전원 전압(VDD)과 접지 전압 사이에 연결된 PMOS 트랜지스터(MP2)와 소오스(S1)를 포함할 수 있다. 2개의 PMOS 트랜지스터(MP1, MP2)는 게이트가 서로 연결되어 있고, 전류 미러(current mirror) 형태일 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 저항성 메모리 셀(170)에 멀티비트가 저장되어 있더라도, 리드 구간 동안, 제1 보상 전류(Ib)는 일정할 수 있다. 예를 들어, 저항성 메모리 셀(170)에 제1 데이터(도 5의 S 참조)가 저장되는지 검토할 때의 제1 보상 전류(Ib)와, 제3 데이터(도 5의 R2 참조)가 저장되었는지 검토할 때의 제1 보상 전류(Ib)는 서로 동일할 수 있다.
제1 클램핑부(160)는 저항성 메모리 셀(170)과 제1 센싱 노드(SN1) 사이에 연결되고, 비트 라인의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 저항성 메모리 셀(170)의 상변화 물질의 상이 변화할 수 있기 때문이다. 제1 클램핑부(160)는 도시된 바와 같이, 저항성 메모리 셀(170)과 제1 센싱 노드(SN1) 사이에 연결된 NMOS 트랜지스터(MN1)와, OP 앰프(OP1)를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 클램핑부(160)는 저항성 메모리 셀(170)에 클램핑 바이어스(VCMP(t))를 제공한다. 특히, 클램핑 바이어스(VCMP(t))는 리드 구간 동안, 시간에 따라 변경된다. 클램핑 바이어스(VCMP(t))의 형상은 여러가지일 수 있다. 예를 들어, 클램핑 바이어스(VCMP(t))는 시간에 따라 증가할 수 있다. 또는, 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수 있고, 또는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수 있다.
다수의 제1 센스 앰프(180_1~180_n)는 제1 센싱 노드(SN1)에 연결되고, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 다수의 제1 센스 앰프(180_1~180_n) 각각은 서로 다른 시점에서 활성화되는 인에이블 신호(REF1~REFn)에 응답하여 센싱동작을 수행한다. 인에이블 신호(REF1~REFn)은 다수의 제1 센스 앰프(180_1~180_n)의 출력값일 수 있다.
구체적으로, 제1 센스 앰프(180_1~180_n)는 제1 센싱 노드(SN1)의 레벨과 기준 레벨(VR)을 비교하여, 비교 결과를 출력한다. 제1 센스 앰프(180_1~180_n)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다. 다수의 제1 센스 앰프(180_1~180_n) 각각은, 대응되는 데이터를 리드하기 위한 것일 수 있다. 예를 들어, 제1 센스 앰프(180_1)는 제2 데이터(R1)를 리드하기 위한 것이고, 제1 센스 앰프(180_2)는 제3 데이터(R2)를 리드하기 위한 것일 수 있다.
한편, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 센스 앰프(180_1~180_n)는 저항성 메모리 셀(170)에 저장된 데이터에 따라서, 제1 센스 앰프(180_1~180_n)의 출력값(SOUT1~SOUTn)이 트랜지션(transition)되는 시점이 달라진다.
예를 들어, 저항성 메모리 셀(170)에 제2 데이터(예를 들어, R1)가 저장된 경우, 클램핑 바이어스(VCMP(t))의 제공시작 시점부터 제1 시간(도 9의 A 참조) 후에, 제1 센스 앰프(180_1)의 출력값(SOUT1)은 트랜지션(transition)될 수 있다(예를 들어, H상태에서 L상태로 트랜지션될 수 있다). 반면, 저항성 메모리 셀(170)에 제2 데이터(예를 들어, R1)와 다른 제3 데이터(예를 들어, R2)가 저장된 경우, 클램핑 바이어스(VCMP(t))의 제공시작 시점부터 상기 제1 시간과 다른 제2 시간(도 10의 B 참조) 후에, 제1 센스 앰프(180_n)의 출력값(SOUTn)은 트랜지션될 수 있다. 이러한 구체적인 동작에 대해서는, 도 9 및 도 10을 이용하여 자세히 후술한다.
다수의 레퍼런스부(110_1~110_n)는 리드 구간 동안 각각 다른 시점에서 활성화되는 인에이블 신호(REF1~REFn)를 생성하여, 다수의 제1 센스 앰프(180_1~180_n)를 제어할 수 있다. 레퍼런스부(110_1~110_n)에 대해서는 도 8 및 도 11을 이용하여 자세히 후술한다.
리프레시 요청신호 생성부(410)는 다수의 인에이블 신호(REF1~REFn)와, 리프레시 구간 마스크 신호(RPM)를 제공받아, 저항성 메모리 셀(170)이 리프레시가 필요한지 여부를 나타내는 리프레시 요청신호(FLAGR)를 제공한다.
후술하겠으나, 리프레시 구간 마스크 신호(RPM)는 리프레시 필요 구간을 나타내는 신호이다. 이러한 리프레시 필요 구간은 테스트 동작을 통해서 미리 결정될 수 있다. 즉, 리프레시 필요 구간은 리드 동작에 들어가기 이전에 미리 설정되는 값일 수 있다. 리프레시 구간 마스크 신호(RPM)을 결정하는 과정은 도 12를 이용하여 후술한다.
또한, 인에이블 신호(REF1~REFn)가 리프레시 구간 마스크 신호(RPM)와 오버랩될 때(즉, 인에이블 신호(REF1~REFn)가 기설정된 리프레시 필요 구간 내에 있을 때), 리프레시 요청신호(FLAGR)가 생성될 수 있다. 이러한 과정은 도 13 및 도 14를 이용하여 후술한다.
한편, 컨트롤러(도 1의 21 참조)는 리프레시 요청신호(FLAGR)를 제공받고, 대응되는 저항성 메모리 셀(170)의 데이터와 어드레스를 저장한다. 컨트롤러(21)는 적절한 타이밍에(예를 들어, 비휘발성 메모리 장치가 레디(ready) 상태일 때) 저장했던 데이터와 어드레스를 비휘발성 메모리 장치에 제공하면서, 비휘발성 메모리 장치가 리프레시 동작을 하도록 제어할 수 있다. 즉, 비휘발성 메모리 장치는 저장했던 어드레스에 대응되는 저항성 메모리 셀에, 저장했던 데이터를 다시 라이트하게 된다.
도 8은 도 6의 레퍼런스부의 예시적인 타이밍도이다.
도 8을 참조하면, t1 시점에서, 제1 레퍼런스부(110_1)의 제1 레퍼런스 출력신호(REF1)는 활성화된다. t2 시점에서, 제2 레퍼런스부(110_2)의 제2 레퍼런스 출력신호(REF2)는 활성화된다. 또한, tn 시점에서, 제n 레퍼런스부(110_n)의 제n 레퍼런스 출력신호(REFn)는 활성화된다.
각 레퍼런스부(110_1~110_n)에는 서로 다른 저항값의 레퍼런스 저항을 포함할 수 있다. 각 레퍼런스 출력신호(REF1~REFn)의 활성화 시점은 레퍼런스 저항의 저항값에 따라 달라질 수 있다. 예시적인 레퍼런스부(110_1)의 구성은 도 11에 도시되어 있다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 타이밍도이다. 도 9 및 도 10은 노말 리드(normal read) 동작에 관한 것으로, 라이트 동작 직후(도 5의 ts일 때)에 리드 동작을 수행할 경우를 설명한 것일 수 있다.
도 9는 저항성 메모리 셀(170)에 제2 데이터(R1)가 저장되어 있는 경우의 타이밍도이다.
도 9를 참조하면, t0시점부터 리드 동작이 시작된다. 클램핑 바이어스(VCMP(t))가 인에이블된다. 도시된 것과 같이, 클램핑 바이어스(VCMP(t))의 최초값은 저항성 메모리 셀(170)의 억세스 소자(D)의 문턱전압(VTHD)일 수 있다. 제1 보상 전류(Ib)는 일정한 상태를 유지하고, 클램핑 바이어스(VCMP(t))는 시간에 따라서 증가한다. 클램핑 바이어스(VCMP(t))가 증가함에 따라서, 저항성 메모리 셀(170)을 관통하는 셀 전류(Ic)가 증가하기 시작한다. 한편, 제1 보상 전류(Ib)가 셀 전류(Ic)보다 클 때, 제1 센스 앰프(180_1)의 출력값(SOUT1)은 로직 하이를 유지한다.
이어서, t1 시점이 되면, 증가하던 셀 전류(Ic)는 제1 보상 전류(Ib)만큼 증가하고, 결국 제1 보상 전류(Ib)보다 커지게 된다. 따라서, 제1 센싱 노드(SN1)의 레벨이 변화하기 시작한다. 이 때, 인에이블 신호(REF1)가 활성화 상태가 된다.
인에이블 신호(REF1)에 응답하여 제1 센스 앰프(180_1)는 인에이블되어, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 따라서, 제1 센스 앰프(180_1)의 출력값(SOUT1)은 로직 하이에서 로직 로우로 트랜지션한다.
여기서, 저항성 메모리 셀(170)에 제2 데이터(R1)가 저장되어 있는 경우, 클램핑 바이어스(VCMP(t))의 제공시작 시점(t0)부터 제1 시간(A) 후에, 제1 센스 앰프(180_1) 출력값(SOUT1)은 트랜지션(transition)된다.
도 10은 저항성 메모리 셀(170)에 제3 데이터(R2)가 저장되어 있는 경우의 타이밍도이다. 도 9를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 10을 참조하면, t0시점부터 리드 동작이 시작된다. 제1 보상 전류(Ib)는 일정한 상태를 유지하고, 클램핑 바이어스(VCMP(t))는 시간에 따라서 증가한다. 클램핑 바이어스(VCMP(t))가 증가함에 따라서, 셀 전류(Ic)가 증가하기 시작한다. 하지만, 제1 보상 전류(Ib)가 셀 전류(Ic)보다 크기 때문에, 제1 센스 앰프(180_2)의 출력값(SOUT2)은 로직 하이를 유지한다.
이어서, t1 시점이 되어도, 제1 보상 전류(Ib)가 셀 전류(Ic)보다 크다. 따라서, 제1 센스 앰프(180_2)의 출력값(SOUT2)은 로직 하이를 유지한다.
이어서, t2 시점이 되면, 증가하던 셀 전류(Ic)는 제1 보상 전류(Ib)만큼 증가하고, 결국 제1 보상 전류(Ib)보다 커지게 된다. 따라서, 제1 센싱 노드(SN1)의 레벨이 변화하기 시작한다. 이 때, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2)는 활성화 상태가 된다. 인에이블 신호(REF2)에 응답하여 제1 센스 앰프(180_2)는 인에이블되어, 제1 센싱 노드(SN1)의 레벨 변화를 센싱한다. 따라서, 제1 센스 앰프(180_2)의 출력값(SOUT2)은 로직 하이에서 로직 로우로 트랜지션한다.
여기서, 저항성 메모리 셀(170)에 제3 데이터(R2)가 저장되어 있는 경우, 클램핑 바이어스(VCMP(t))의 제공시작 시점(t0)부터 제2 시간(B) 후에, 제1 센스 앰프(180_2)의 출력값(SOUT2)은 트랜지션(transition)된다.
도 9 및 도 10에서 설명한 것과 같이, 노말 리드 동작 중에, 제1 센싱 노드(SN1)의 레벨 변화되는 시점에 맞추어서, 다수의 인에이블 신호(REF1~REFn)가 순차적으로 활성화 상태가 된다. 이러한 인에이블 신호(REF1~REFn)를 생성하기 위해서, 레퍼런스부(110_1~110_n)는 각각 서로 다른 저항값을 갖는 레퍼런스 저항을 포함할 수 있다. 레퍼런스 저항은 저항성 메모리 셀일 수 있다. 도 5를 이용하여 설명한 것과 같이, 라이트 동작 후 소정 시간이 지나면, 저항성 메모리 셀(170)이 열화되어, 저항성 메모리 셀(170)의 저항값이 변경될 수 있다. 따라서, 이러한 변경을 고려하여 다수의 인에이블 신호(REF1~REFn)를 활성화하기 위해서, 레퍼런스 저항으로 저항성 메모리 셀을 이용할 수 있다. 저항성 메모리 셀을 포함하는 레퍼런스부를 도 11을 이용하여 설명한다.
도 11은 도 6의 레퍼런스부의 예시적인 회로도이다.
도 11을 참조하면, 레퍼런스부(예를 들어, 110_1)은 레퍼런스 저항(RR1), 제2 센싱 노드(SN2), 제2 클램핑부(260), 제2 보상부(240), 제2 센스 앰프(또는 레퍼런스 센스 앰프)(280) 등을 포함할 수 있다.
레퍼런스 저항(예를 들어, RR1)은 저항성 메모리 셀(170)과 동일한 구성일 수 있다. 즉, 레퍼런스 저항(RR1)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
제2 보상부(240)는 제2 센싱 노드(SN2)에 제2 보상 전류(Ib2)를 제공할 수 있다. 제2 보상부(240)는 전원 전압(VDD)과 제2 센싱 노드(SN2) 사이에 연결된 PMOS 트랜지스터(MP3)를 포함하고, PMOS 트랜지스터(MP3)의 게이트는 제1 보상부(140)의 노드(N2)에 연결된다. 즉, 제1 보상부(140)의 PMOS 트랜지스터(MP1, MP2), 제2 보상부(240)의 PMOS 트랜지스터(MP3)는 동일한 노드에 연결될 수 있다. 따라서, 제1 보상 전류(Ib)와 제2 보상 전류(Ib2)는 동일할 수 있다. 즉, 멀티비트가 저장된 저항성 메모리 셀(170)에 저장된 데이터를 리드하는 동안, 제1 보상 전류(Ib)과 제2 보상 전류(Ib2)는 일정할 수 있다.
제2 클램핑부(260)는 레퍼런스 저항(RR1)과 제2 센싱 노드(SN2) 사이에 연결된다. 제2 클램핑부(260)는 NMOS 트랜지스터(MN2)와, OP 앰프(OP2)를 포함할 수 있다. 여기서, 제2 클램핑부(260)는 레퍼런스 저항(RR1)에 클램핑 바이어스(VCMP(t))를 제공한다. 클램핑 바이어스(VCMP(t))는 리드 구간동안, 시간에 따라 변경된다. 예를 들어, 클램핑 바이어스(VCMP(t))는 시간에 따라 증가할 수 있다. 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수도 있고, 또는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수도 있다.
제2 센스 앰프(280)는 제2 센싱 노드(SN2)에 연결되어, 제2 센싱 노드(SN2)의 레벨 변화를 센싱한다. 구체적으로, 제2 센스 앰프(280)는 제2 센싱 노드(SN2)의 레벨과 기준 레벨(VR)을 비교하여, 인에이블 신호(REF1)를 출력한다.
도 12는 도 6의 리프레시 구간 마스크 신호(RPM)를 결정하는 과정을 설명하기 위한 도면이다. 비휘발성 메모리 장치를 제조한 후(또는 제조 과정에서) 도 12에서 설명하는 테스트 과정을 통해서 리프레시 구간 마스크 신호(RPM)을 결정할 수 있다.
도 10을 이용하여 설명한 것과 같이, 라이트 동작(ts) 직후에는, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2)는, t2시점에서 활성화된다. 즉, 인에이블 신호(REF2)는 클램핑 바이어스(VCMP(t))의 제공시작 시점(t0)부터 제2 시간(B) 후에 활성화된다.
하지만, 시간이 경과함에 따라, 저항 드리프트에 의해서 레퍼런스 저항(R12)가 증가한다. 시간이 경과하면, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2)의 활성화 시점도 변하게 된다.
그런데, 라이트 동작 직후에 제1 시간(tRPS)까지는 리프레시 동작이 불필요하다. 반면, 제1 시간(tRPS) 이후에는 리프레시 동작이 필요하다. 반면, 제1 시간(tRPS)보다 큰 제2 시간(tRPE)이 넘어가면, 리프레시 동작이 불필요하다. 즉, 리프레시 동작을 하더라도, 데이터를 복구하기 어렵기 때문이다.
따라서, 제1 시간(tRPS)에서 제2 시간(tRPE)까지의 구간은, 리프레시 필요 구간이 된다. 즉, 제1 시간(tRPS)은 리프레시가 필요한 시작 시점이고, 제2 시간(tRPE)는 리프레시가 더 이상 필요하지 않은 시점이다. 이러한 제1 시간(tRPS) 및 제2 시간(tRPE)는 테스트 동작을 통해서 알아낼 수 있다.
여기서, 도 12를 참조하면, 라이트 동작 후 제1 시간(tRPS)에서, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2(tRPS))는 t5시점에서 활성화될 수 있다. 여기서, t5 시점은 t2시점(도 10 참조)보다 늦을 수 있다.
또한, 라이트 동작 후 제2 시간(tRPE)에서, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2(tRPE))는 t6시점에서 활성화될 수 있다. 여기서, t6 시점은 t2시점 및 t5시점보다 늦을 수 있다.
리프레시 구간 마스크 신호(RPM)는 인에이블 신호(REF2(tRPS))와 인에이블 신호(REF2(tRPE))를 이용하여 생성할 수 있다. 예를 들어, 리프레시 구간 마스크 신호(RPM)는 인에이블 신호(REF2(tRPS))의 활성화 시점에서 같이 활성화되고, 인에이블 신호(REF2(tRPE))의 활성화 시점에서 비활성화될 수 있다.
도 13 및 도 14는 도 6의 리프레시 요청신호 생성부가 리프레시 요청신호를 생성하는 동작을 설명하기 위한 도면이다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 인에이블 신호(REF1~REFn)가 리프레시 구간 마스크 신호(RPM)와 오버랩될 때(즉, 인에이블 신호(REF1~REFn)가 기설정된 리프레시 필요 구간 내에 있을 때), 리프레시 요청신호(FLAGR)가 생성될 수 있다.
먼저 도 13을 참조하면, 라이트 동작 후 제3 시간(ta)이 지난 후에, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2(ta))는 예를 들어, t7시점에서 활성화될 수 있다. 그런데, 인에이블 신호(REF2(ta))의 활성화 시점(t7)은 리프레시 구간 마스크 신호(RPM)와 오버랩되지 않는다. 즉, 아직 리프레시가 불필요하다. 따라서, 리프레시 요청신호(FLAGR(ta))는 활성화되지 않는다.
이어서 도 14를 참조하면, 라이트 동작 후 제4 시간(tb)이 지난 후에, 레퍼런스 저항(R12)에 대응되는 인에이블 신호(REF2(tb))는 예를 들어, t8시점에서 활성화될 수 있다. 그런데, 인에이블 신호(REF2(tb))의 활성화 시점(t8)은 리프레시 구간 마스크 신호(RPM)와 오버랩된다. 즉, 리프레시가 필요하기 때문에, 리프레시 요청신호(FLAGR(tb))가 활성화된다. 컨트롤러(21)는 리프레시 요청신호(FLAGR(tb))를 제공받고, 저항성 메모리 셀의 데이터와 어드레스를 저장한다.
도 15 내지 도 17은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용할 수 있는 클램핑 바이어스의 예이다.
도 15에서와 같이, 클램핑 바이어스(VCMP(t))는 시간에 따라 계단 형태로 증가할 수 있다.
도 16에서와 같이, 클램핑 바이어스(VCMP(t))는 구간별로 기울기가 다를 수 있다. 예를 들어, t0 에서 t1 사이에서 클램핑 바이어스(VCMP(t))의 기울기는 θ1이고, t1에서 t2 사이에서 클램핑 바이어스(VCMP(t))의 기울기는 θ2이고, t2에서 t3 사이에서 클램핑 바이어스(VCMP(t))의 기울기는 θ3일 수 있다. θ1 보다 θ2가 크고, θ2보다 θ3가 클 수 있으나, 이에 한정되지 않는다.
도 17에서와 같이, 클램핑 바이어스(VCMP(t))는 시간에 따라 k차 함수(단, k는 자연수) 형태로 증가할 수 있다. 도 17에서는 예시적으로 클램핑 바이어스(VCMP(t))가 2차 함수 형태로 증가하는 것을 도시하였으나, 이에 한정되지 않는다.
도 18a는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 18b는 도 18a의 비휘발성 메모리 장치의 예시적인 회로도이다. 편의상, 도 18b에서는 하나의 제1 보상부(140_1), 스위치(SW1), 하나의 레퍼런스부(1110_1)만을 도시한다. 또한, 도 6 및 도 7을 이용하여 설명한 것과 실질적으로 동일한 것은 생략한다.
도 18a 및 도 18b를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 저항성 메모리 셀(170), 제1 센싱 노드(SN1), 제1 보상부(140_1~140_n), 다수의 스위치(SW1~SWn), 제1 클램핑부(160), 제1 센스 앰프(180), 다수의 레퍼런스부(1110_1~1110_n), 리프레시 요청신호 생성부(410) 등을 포함할 수 있다.
제1 센싱 노드(SN1)는 제1 보상부(140_1~140_n)로부터 제1 보상 전류(Ib)가 흘러 들어오고, 셀 전류(Ic)가 흘러나간다. 저항성 메모리 셀(170)에 셀 전류(Ic)가 흐르게 된다.
제1 클램핑부(160)는 저항성 메모리 셀(170)과 제1 센싱 노드(SN1) 사이에 연결되고, 비트 라인의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 여기서, 제1 클램핑 바이어스(VCMP)는 시간에 따라 변경되지 않고 일정할 수 있다.
리드 동작시, 다수의 스위치(SW1~SWn) 중 어느 하나(예를 들어, SW1)가 선택적으로 턴온될 수 있다. 따라서, 다수의 제1 보상부(140_1~140_n) 중 어느 하나(예를 들어, 140_1)가 제1 센싱 노드(SN1)에 전기적으로 연결될 수 있다. 즉, 리드하고자 하는 데이터에 따라서, 선택적으로 다수의 제1 보상부(140_1~140_n) 중 어느 하나를 선택한다.
또한, 다수의 레퍼런스부(1110_1~1110_n)는 다수의 제1 보상부(140_1~140_n)와 서로 연결될 수 있다. 도시된 것과 같이, 다수의 레퍼런스부(1110_1~1110_n)는 다수의 제1 보상부(140_1~140_n)가 서로 일대일로 매칭될 수 있다.
도 18b에 도시된 것과 같이, 레퍼런스부(1110_1)는 레퍼런스 저항(RR11), 제3 센싱 노드(SN3), 제3 보상부(1140_1), 제3 클램핑부(401) 등을 포함한다. 레퍼런스 저항(R11)에 레퍼런스 전류(Ic3)가 흐르게 된다.
제1 보상부(140_1)와 제3 보상부(1140_1)가 서로 미러링(mirroring) 구조를 갖고 있기 때문에, 제1 보상 전류(Ib)와 제3 보상 전류(Ib3)는 서로 동일할 수 있다.
리프레시 요청신호 생성부(410)는 레퍼런스 전류(Ic3)와 기설정된 기준 전류(Ist)를 비교하여, 비교 결과에 따라서 저항성 메모리 셀에 대한 리프레시 요청신호(FLAGR)를 생성한다.
저항 드리프트로 인해서, 레퍼런스 저항(R11)이 커질 수 있다. 레퍼런스 저항(R11)이 커지면 레퍼런스 전류(Ic3)가 작아질 수 있다. 따라서, 리프레시 요청신호 생성부(410)는 레퍼런스 전류(Ic3)가 기설정된 기준 전류(Ist)보다 작으면, 리프레시가 필요한 것으로 판단하고 리프레시 요청신호(FLAGR)를 생성할 수 있다. 기준 전류는 테스트 동작을 통해서 미리 결정될 수 있다. 즉, 기준 전류를 리드 동작에 들어가기 전에 미리 설정되는 값일 수 있다.
도 19 내지 도 23은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 여기서, 도 19 내지 도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 사용하는 메모리 시스템에 관한 것이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 19를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(1202), 스피커(speaker)(1203), 마이크로폰(microphone)(1204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(1206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(1210), 무선 신호를 전달하거나 받기 위한 RF 회로(1211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 비휘발성 메모리 장치(1207), ROM(1208), SRAM(1209)를 포함할 수 있다. 비휘발성 메모리 장치(1207)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(1208)은 프로그램을 저장할 수 있고, SRAM(1209)은 시스템 컨트롤 마이크로컴퓨터(1212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(1212)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 20는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 20를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(1221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(1222), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)을 적어도 하나 포함할 수 있다. 컨트롤러(1222)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(1222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(1207), 인터페이스부(1221)와 커플링되어 있다.
도 21은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 21을 참조하면, 디지털 스틸 카메라는 바디(1301), 슬롯(1302), 렌즈(303), 디스플레이부(1308), 셔터 버튼(1312), 스트로브(strobe)(1318) 등을 포함한다. 특히, 슬롯(1308)에는 메모리 카드(1331)가 삽입될 수 있고, 메모리 카드(1331)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1207)를 적어도 하나 포함할 수 있다.
메모리 카드(1331)가 접촉형(contact type)인 경우, 메모리 카드(1331)가 슬롯(1308)에 삽입될 때 메모리 카드(1331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(1331)가 비접촉형(non-contact type)인 경우, 메모리 카드(1331)는 무선 신호를 통해서 메모리 카드(1331)와 통신하게 된다.
도 22은 도 20의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 22을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 23를 참조하면, 이미지 센서 시스템은 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 비휘발성 메모리 장치(1354)는 버스(1352)를 통해서 서로 통신한다. 이미지 센서(1332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 예시적 블록도이다.
도시된 것과 같이, 메모리(3010)은 메모리 컨트롤러(3020)과 커플링된다. 메모리(3010)은 전술한 실시예들 중 어느 것이어도 무방하다. 메모리 컨트롤러(3020)는 메모리(3010)의 동작 제어를 위해 입력 신호를 제공한다. 예를 들어, 메모리 컨트롤러(3020)은 커맨트(CMD)와 어드레스 신호를 보낼 수 있다. 메모리 컨트롤러(3020)는 메모리 인터페이스, 호스트 인터페이스, ECC회로, CPU(central processing unit), 버퍼 메모리 등을 포함할 수 있다. 메모리 인터페이스는 데이터를 버퍼 메모리로부터 메모리(3010)으로 전송할 수 있고, 메모리(3010)으로부터 데이터를 읽어 버퍼 메모리로 전송할 수도 있다. 또한, 메모리 인터페이스는 커맨드 또는 어드레스를 외부 호스트로부터 메모리(3010)으로 전송할 수 있다.
호스트 인터페이스는 외부 호스트와 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) 등을 통해서 통신할 수 있다.
본 발명의 실시예들에 따른 메모리 시스템은, ECC회로를 가질 수 있다. ECC회로는 메모리(3010)에 전송되는 데이터를 이용하여 패러티 비트를 생성할 수 있다. 생성된 패러티 비트는 메모리(3010)의 특정 영역에 데이터와 함께 저장될 수 있다. ECC 회로는 메모리(3010)에서 리드되는 데이터의 에러를 감지한다. 만약 감지된 에러가 수정가능하면, ECC회로는 데이터를 수정한다.
CPU는 호스트 인터페이스 또는 메모리 인터페이스를 통해서 외부 호스트 또는 메모리(3010)을 제어한다. CPU는 메모리를 구동하는 펌웨어에 따라서, 라이트, 리드, 이레이즈 동작을 제어할 수 있다.
버퍼 메모리는 외부 소스트로부터 제공된 라이트 데이터 또는 메모리(3010)로부터 리드된 데이터를 일시적으로 저장한다. 또한, 버퍼 메모리는 메모리(3010)에 저장될 메타 데이터 또는 캐쉬 데이터를 저장할 수 있다. 갑작스런 파워 오프 동작 중에, 버퍼 메모리에 저장되어 있는 메타 데이터 또는 캐쉬 데이터는 메모리(3010)에 저장될 수 있다. 버퍼 데이터는 DRAM 또는 SRAM 일 수 있다.
도 25은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 다른 예시적 블록도이다. 도 24의 메모리 시스템과 실질적으로 동일하다. 다른 점은, 메모리(3010), 메모리 컨트롤러(3020)은 카드(3130)에 임베디드된다는 점이다. 예를 들어, 카드(3130)은 플래쉬 메모리 카드일 수 있다. 즉, 카드(3130)는 디지털 카메라, 퍼스널 컴퓨터 등과 같은 소비자 전자 기기에 사용되는 스탠다드 제품일 수 있다. 메모리 컨트롤러(3020)는 다른 장치(외부 장치)로부터 제공된 제어 신호에 따라서 메모리(3010)를 제어할 수 있다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 도시된 것과 같이, 메모리(3010)은 호스트 시스템(3210)에 커플링될 수 있다. 호스트 시스템(3210)는 퍼스널 컴퓨터, 디지털 카메라 등과 같은 프로세싱 시스템일 수 있다. 호스트 시스템(3210)은 지울 수 있는 저장 장치로서 메모리(3010)을 사용할 수 있다. 전술한 것과 같이, 호스트 시스템(3210)은 메모리(3010)를 제어하기 위해 입력 신호를 제공할 수 있다. 예를 들어, 호스트 시스템(3210)은 커맨드(CMD)와 어드레스 신호를 제공할 수 있다.
도 27는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 호스트 시스템(3210)과 카드(3130)이 커플링된다. 호스트 시스템(3210)이 제어 신호를 카드(3130)에 제공하여, 메모리 컨트롤러(3020)가 메모리(3010)을 제어하도록 한다.
도 28는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 메모리 시스템의 또 다른 예시적 블록도이다. 메모리(3010)는 컴퓨터 시스템(3410) 내의 CPU(3120)에 저장된다. 예를 들어, 컴퓨터 시스템(3410)는 퍼스널 컴퓨터, PDA 등일 수 있다. 메모리(3010)는 버스 등을 통해서 CPU(3120)과 직접 연결될 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 SCM(storage class memory)으로 사용될 수 있다. SCM은 비휘발성 특성과 억세스 특성을 동시에 지닌 일반적 메모리 컨셉을 의미한다. SCM은 데이터 저장 영역 및 프로그램 동작 영역으로 사용될 수 있다.
전술한 PRAM, RRAM, MRAM 등의 저항체를 이용한 비휘발성 메모리 장치는 SCM으로 사용될 수 있다. 이러한 SCM은 플래쉬 메모리를 대신하여 데이터 저장 메모리로 사용될 수도 있고, SRAM을 대신하여 메인 메모리로 사용될 수 있다. 하나의 SCM은 플래쉬 메모리와 SRAM을 대체할 수 있다.
도 29는 SCM이 사용된 메모리 시스템을 도시한 예시적 블록도이다. 메모리 시스템(4100)은 CPU(4110), SDRAM(4120), 플래시 메모리를 대신하여 사용된 SCM(4130)을 포함한다.
메모리 시스템(4100)에서, SCM(4130)의 데이터 억세스 스피드는 플래시 메모리의 스피드보다 빠르다. 예를 들어, PC 환경에서, CPU(4110)은 4GHz로 동작할 때, SCM의 일종인 PRAM의 억세스 속도는 플래시의 억세스 속도보다 약 32배 빠르다. 따라서, 메모리 시스템(4100)은 플래쉬 메모리를 장착한 메모리 시스템보다 더 빠른 스피드 억세스 이득(higher-speed access gain)을 얻을 수 있다.
도 30은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4200)은 CPU(4210), SDRAM을 대신하여 사용된 SCM(4220), 플래쉬 메모리(4230)을 포함한다.
메모리 시스템(4200)에서, SCM(4220)의 파워 사용은 SDRAM의 파워 사용보다 작다. 컴퓨터 시스템의 메인 메모리에 의해 사용된 에너지는, 전체 시스템에서 사용되는 에너지의 약 40% 정도이다. 그러므로, 많은 사람들이 메인 메모리에서 사용되는 에너지를 줄이기 위한 노력한다. SCM은 동적 에너지 사용을 평균적으로 약 53% 절감할 수 있고, 전력 누수로 인한 에너지 사용을 평균적으로 약 73% 절감할 수 있다. 그 결과, 메모리 시스템(4200)은 SDRAM을 장착한 메모리 시스템보다 에너지를 절감할 수 있다.
도 31은 SCM이 사용된 메모리 시스템을 도시한 다른 예시적 블록도이다. 메모리 시스템(4300)은 CPU(4310), SDRAM 및 플래쉬 메모리를 대신하여 사용된 SCM(4320)을 포함한다. SCM(4320)은 SDRAM 대신 메인 메모리로 사용되고, 플래쉬 메모리 대신 데이터 저장 메모리로 사용된다. 이러한 메모리 시스템(4300)은 데이터 억세스 스피드, 로우 파워, 스페이스 활용, 비용 등에서 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11_1~11_m: 메모리 장치 21: 컨트롤러
140: 제1 보상부 160: 제1 클램핑부
170: 저항성 메모리 셀 180_1~180_n: 제1 센스 앰프
410: 리프레시 요청신호 생성부

Claims (10)

  1. 저항성 메모리 셀;
    상기 저항성 메모리 셀에 대응되는 레퍼런스 저항;
    상기 레퍼런스 저항에 전기적으로 연결되고, 상기 레퍼런스 저항의 저항값에 따라서, 출력값의 트랜지션(transition) 시점이 변경되는 레퍼런스 센스 앰프; 및
    상기 출력값의 트랜지션 시점이 기설정된 리프레시 필요 구간 내에 있을 때, 상기 저항성 메모리 셀에 대한 상기 리프레시 요청신호를 출력하는 리프레시 요청신호 생성부를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    컨트롤러는 상기 리프레시 요청신호를 제공받고, 상기 저항성 메모리 셀의 데이터와 어드레스를 저장하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 비휘발성 메모리 장치가 레디 상태일 때, 상기 컨트롤러는 상기 저장한 데이터와 상기 어드레스를 상기 비휘발성 메모리 장치에 제공하여 리프레시 동작을 수행하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 리프레시 필요 구간은 테스트 동작을 통해서 미리 결정되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 저항성 메모리 셀에 전기적으로 연결되고, 상기 저항성 메모리 셀에 저장된 데이터에 따라서, 출력값의 트랜지션 시점이 변경되는 노말 센스 앰프를 더 포함하고,
    상기 레퍼런스 센스 앰프의 출력값이 트랜지션될 때, 상기 노말 센스 앰프는 센싱 동작을 수행하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 저항성 메모리 셀과 제1 센싱 노드 사이에 연결되고, 상기 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하고, 상기 제1 클램핑 바이어스는 시간에 따라 변경되는 제1 클램핑부를 더 포함하고,
    상기 저항성 메모리 셀에 제1 데이터가 저장된 경우, 상기 제1 클램핑 바이어스의 제공시작 시점부터 제1 시간 후에, 상기 노말 센스 앰프의 출력값은 트랜지션되고,
    상기 저항성 메모리 셀에 상기 제1 데이터와 다른 제2 데이터가 저장된 경우, 상기 제1 클램핑 바이어스의 제공시작 시점부터 상기 제1 시간과 다른 제2 시간 후에, 상기 노말 센스 앰프의 출력값은 트랜지션되는 비휘발성 메모리 장치.
  7. 제 6항에 있어서,
    상기 레퍼런스 저항과 제2 센싱 노드 사이에 연결되고, 상기 레퍼런스 저항에 제2 클램핑 바이어스를 제공하고, 상기 제2 클램핑 바이어스는 시간에 따라 변경되는 제2 클램핑부를 더 포함하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 제1 클램핑 바이어스와 상기 제2 클램핑 바이어스는 서로 동일한 비휘발성 메모리 장치.
  9. 저항성 메모리 셀;
    상기 저항성 메모리 셀에 대응되고, 레퍼런스 전류가 흐르는 레퍼런스 저항; 및
    상기 레퍼런스 전류와 기설정된 기준 전류를 비교하여, 비교 결과에 따라서 상기 저항성 메모리 셀에 대한 리프레시 요청신호를 생성하는 리프레시 요청신호 생성부를 포함하는 비휘발성 메모리 장치.
  10. 저항성 메모리 셀와, 상기 저항성 메모리 셀에 대응되는 레퍼런스 저항와, 상기 레퍼런스 저항에 전기적으로 연결되고, 상기 레퍼런스 저항의 저항값 또는 사용기간에 따라서 출력값의 트랜지션(transition) 시점이 변경되는 레퍼런스 센스 앰프와, 상기 출력값의 트랜지션 시점을 기초로 리프레시 요청신호를 출력하는 리프레시 요청신호 생성부를 포함하는 비휘발성 메모리 장치; 및
    상기 리프레시 요청신호를 제공받아, 상기 저항성 메모리 셀을 리프레시하는 컨트롤러를 포함하는 메모리 시스템.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116270A (ko) * 2014-04-07 2015-10-15 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
US9536605B2 (en) 2014-10-29 2017-01-03 Samsung Electronics Co., Ltd. Resistive memory device and operating method
KR20180063956A (ko) * 2016-12-02 2018-06-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102173441B1 (ko) * 2014-02-04 2020-11-03 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR102487550B1 (ko) * 2018-06-29 2023-01-11 삼성전자주식회사 메모리 장치 및 그 동작 방법
KR102661099B1 (ko) * 2018-11-08 2024-04-29 삼성전자주식회사 전송 소자를 포함하는 불휘발성 메모리 장치
KR20220151056A (ko) * 2021-05-04 2022-11-14 삼성전자주식회사 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202383A (ja) * 2005-01-19 2006-08-03 Elpida Memory Inc メモリ装置及びそのリフレッシュ方法
KR20070102235A (ko) * 2006-04-14 2007-10-18 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
KR20090100884A (ko) * 2008-03-21 2009-09-24 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
KR20120126434A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 센싱 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4164241B2 (ja) 2001-02-15 2008-10-15 株式会社ルネサステクノロジ 半導体装置
EP1473739A1 (en) 2003-04-29 2004-11-03 Dialog Semiconductor GmbH Flash memory with pre-detection for data loss
JP4322645B2 (ja) 2003-11-28 2009-09-02 株式会社日立製作所 半導体集積回路装置
US8531863B2 (en) * 2005-05-20 2013-09-10 Adesto Technologies Corporation Method for operating an integrated circuit having a resistivity changing memory cell
EP1843356A1 (en) 2006-04-03 2007-10-10 STMicroelectronics S.r.l. Method and system for refreshing a memory device during reading thereof
US7474579B2 (en) 2006-12-20 2009-01-06 Spansion Llc Use of periodic refresh in medium retention memory arrays
US7940552B2 (en) 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR101308549B1 (ko) 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
JP5057517B2 (ja) 2007-12-06 2012-10-24 スパンション エルエルシー 半導体装置及びその制御方法
US20090190409A1 (en) 2008-01-28 2009-07-30 Rok Dittrich Integrated Circuit, Cell Arrangement, Method for Operating an Integrated Circuit and for Operating a Cell Arrangement, Memory Module
JP5607870B2 (ja) * 2008-04-25 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 電流センス回路及びこれを備えた半導体記憶装置
US7978508B2 (en) 2009-01-20 2011-07-12 Ovonyx, Inc. Reduction of drift in phase-change memory via thermally-managed programming
KR101064377B1 (ko) 2009-05-28 2011-09-14 한양대학교 산학협력단 다이오드로 구성된 셀을 가지는 비휘발성 메모리
US8406033B2 (en) * 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
DE112009005413B4 (de) 2009-12-02 2018-11-29 Micron Technology, Inc. Verfahren zur Aktualisierung für nichtflüchtige Speicher und Nichtflüchtiger-Speicher-Vorrichtung
KR101772019B1 (ko) * 2010-09-14 2017-08-28 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법
US8804412B2 (en) * 2011-03-30 2014-08-12 SK Hynix Inc. Semiconductor memory apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202383A (ja) * 2005-01-19 2006-08-03 Elpida Memory Inc メモリ装置及びそのリフレッシュ方法
KR20070102235A (ko) * 2006-04-14 2007-10-18 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
KR20090100884A (ko) * 2008-03-21 2009-09-24 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
KR20120126434A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 센싱 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116270A (ko) * 2014-04-07 2015-10-15 삼성전자주식회사 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
US9536605B2 (en) 2014-10-29 2017-01-03 Samsung Electronics Co., Ltd. Resistive memory device and operating method
KR20180063956A (ko) * 2016-12-02 2018-06-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치

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