KR102215359B1 - 비휘발성 메모리 장치와 그 센싱 방법 - Google Patents

비휘발성 메모리 장치와 그 센싱 방법 Download PDF

Info

Publication number
KR102215359B1
KR102215359B1 KR1020140099083A KR20140099083A KR102215359B1 KR 102215359 B1 KR102215359 B1 KR 102215359B1 KR 1020140099083 A KR1020140099083 A KR 1020140099083A KR 20140099083 A KR20140099083 A KR 20140099083A KR 102215359 B1 KR102215359 B1 KR 102215359B1
Authority
KR
South Korea
Prior art keywords
memory cell
resistive memory
word line
sensing
resistive
Prior art date
Application number
KR1020140099083A
Other languages
English (en)
Other versions
KR20160015992A (ko
Inventor
박무희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140099083A priority Critical patent/KR102215359B1/ko
Priority to US14/687,409 priority patent/US9478302B2/en
Publication of KR20160015992A publication Critical patent/KR20160015992A/ko
Priority to US15/273,108 priority patent/US9728254B2/en
Application granted granted Critical
Publication of KR102215359B1 publication Critical patent/KR102215359B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1677—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Abstract

비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는, 제1 워드 라인에 연결된 제1 저항성 메모리 셀, 상기 제1 워드 라인과 다른 제2 워드 라인에 연결된 제2 저항성 메모리 셀, 센싱 노드와 상기 제1 저항성 메모리 셀 사이에 연결되고, 상기 제1 저항성 메모리 셀에 클램핑 바이어스를 제공하는 클램핑부, 상기 제2 저항성 메모리 셀에 연결되어 기준 전류를 제공하는 기준 전류 제공부, 및 상기 센싱 노드에 연결되고, 상기 센싱 노드의 레벨 변화를 센싱하는 센스 앰프를 포함하되, 상기 제1 워드 라인이 인에이블(enable)되는 경우에, 상기 제2 워드 라인은 디스에이블(disable)된다.

Description

비휘발성 메모리 장치와 그 센싱 방법{Nonvolatile memory device and method for sensing the same}
본 발명은 비휘발성 메모리 장치와 그 센싱 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치(저항성 메모리 장치)에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory or PCM: Phase Change Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등이 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고, 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 저항성 메모리 소자를 포함하는 메모리 장치에서, 리드 레이턴시(read latency)를 향상시키고, 고속 센싱(sensing)을 구현하며, 프리차징(precharging) 속도를 개선시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 리드 레이턴시(read latency)를 향상시키고, 고속 센싱(sensing)을 구현하며, 프리차징(precharging) 속도를 개선시킬 수 있는 비휘발성 메모리 장치의 센싱 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 워드 라인에 연결된 제1 저항성 메모리 셀, 상기 제1 워드 라인과 다른 제2 워드 라인에 연결된 제2 저항성 메모리 셀, 센싱 노드와 상기 제1 저항성 메모리 셀 사이에 연결되고, 상기 제1 저항성 메모리 셀에 클램핑 바이어스를 제공하는 클램핑부, 상기 제2 저항성 메모리 셀에 연결되어 기준 전류를 제공하는 기준 전류 제공부, 및 상기 센싱 노드에 연결되고, 상기 센싱 노드의 레벨 변화를 센싱하는 센스 앰프를 포함하되, 상기 제1 워드 라인이 인에이블(enable)되는 경우에, 상기 제2 워드 라인은 디스에이블(disable)된다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀은 제1 비트 라인에 연결되고, 상기 제2 저항성 메모리 셀은 상기 제1 비트 라인과 다른 제2 비트 라인에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 비트 라인과 상기 제2 비트 라인은 상보(complementary) 관계일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀에 프리차지 전압을 제공하는 프리차지 전압부를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압부는, 상기 제1 저항성 메모리 셀에 복수 회의 프리차지 전압을 제공할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압부는, 상기 제1 저항성 메모리 셀에 제1 프리차지 전압을 제공하는 제1 서브 프리차지 전압부와, 제2 프리차지 전압을 제공하는 제2 서브 프리차지 전압부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀에 상기 제1 프리차지 전압이 제공되는 시간보다 상기 제2 프리차지 전압이 제공되는 시간이 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 기준 전류 제공부는, 전류 미러 회로를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 비트 라인에 연결된 제1 저항성 메모리 셀, 상보 비트 라인에 연결된 제2 저항성 메모리 셀, 상기 제1 저항성 메모리 셀에 연결된 센싱 노드(sensing node), 상기 제2 저항성 메모리 셀에 연결된 기준 노드(reference node), 상기 비트 라인에 연결되고, 상기 제1 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하는 제1 클램핑부, 상기 기준 노드와 상기 제2 저항성 메모리 셀에 연결되고, 기준 전류를 제공하는 기준 전류 제공부, 및 상기 센싱 노드와 상기 기준 노드에 연결되고, 상기 기준 전류 제공부의 동작에 따라 결정된 상기 기준 노드의 기준 레벨과 상기 센싱 노드의 센싱 레벨을 비교하는 센스 앰프를 포함한다.
본 발명의 몇몇의 실시예에서, 상기 센스 앰프는, 상기 센싱 노드와 상기 기준 노드의 레벨 차이를 증폭시키는 제1 증폭 회로와, 상기 증폭된 상기 센싱 노드와 상기 기준 노드의 레벨 차이를 가속 증폭시키는 제2 증폭 회로를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 증폭 회로는 상기 센싱 노드와 상기 기준 노드 사이에 크로스 커플된(cross-coupled) PMOS 트랜지스터 쌍이고, 상기 제2 증폭 회로는, 상기 센싱 노드와 상기 기준 노드 사이에 크로스 커플된 NMOS 트랜지스터 쌍, 또는 상기 PMOS 트랜지스터 쌍과 상기 NMOS 트랜지스터 쌍을 모두 포함하는 회로, 또는 전압 비교기로 동작하는 차동 증폭기 회로일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀에 프리차지 전압을 제공하는 프리차지 전압부를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압부는, 상기 제1 저항성 메모리 셀에 복수 회의 프리차지 전압을 제공할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압부는, 상기 제1 저항성 메모리 셀에 제1 프리차지 전압을 제공하는 제1 서브 프리차지 전압부와, 제2 프리차지 전압을 제공하는 제2 서브 프리차지 전압부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀에 상기 제1 프리차지 전압이 제공되는 시간보다 상기 제2 프리차지 전압이 제공되는 시간이 길 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압부는 상기 제1 및 제2 저항성 메모리 셀에 프리차지 전압을 제공하되, 상기 제2 저항성 메모리 셀에 제3 프리차지 전압을 제공하는 제3 서브 프리차지 전압부와, 제4 프리차지 전압을 제공하는 제4 서브 프리차지 전압부를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 상보 비트 라인에 연결되고, 상기 제2 저항성 메모리 셀에 제2 클램핑 바이어스를 제공하는 제2 클램핑부를 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는, 복수의 저항성 메모리 셀을 포함한 제1 및 제2 메모리 셀 어레이, 상기 제1 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 복수 개의 비트 라인, 상기 제2 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 복수 개의 상보 비트 라인, 상기 제1 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 제1 워드 라인, 상기 제2 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 제2 워드 라인, 상기 제1 및 제2 메모리 셀 어레이와 연결되어 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들을 센싱하는 복수 개의 센스 앰프를 포함하되, 상기 제1 워드 라인이 인에이블되는 경우에 상기 제2 워드 라인은 디스에이블되어, 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들을 센싱한다.
본 발명의 몇몇의 실시예에서, 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들에 대해, 프리차지 전압을 제공하는 프리차지 전압부를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압부는, 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들에 대해, 제1 프리차지 전압을 제공하는 제1 서브 프리차지 전압부와, 제2 프리차지 전압을 제공하는 제2 서브 프리차지 전압부를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들에 상기 제1 프리차지 전압이 제공되는 시간보다 상기 제2 프리차지 전압이 제공되는 시간이 길 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법은, 제1 워드 라인에 연결된 제1 저항성 메모리 셀과, 상기 제1 워드 라인과 다른 제2 워드 라인에 연결된 제2 저항성 메모리 셀을 준비하고, 상기 제1 저항성 메모리 셀에 클램핑 바이어스를 제공하고, 상기 제2 저항성 메모리 셀에 기준 전류를 제공하고, 상기 제1 저항성 메모리 셀과 연결된 센싱 노드의 레벨 변화를 센싱하는 것을 포함하되, 상기 제1 워드 라인이 인에이블(enable)되는 경우에, 상기 제2 워드 라인은 디스에이블(disable)된다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀은 제1 비트 라인에 연결되고, 상기 제2 저항성 메모리 셀은 상기 제1 비트 라인과 다른 제2 비트 라인에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 비트 라인과 상기 제2 비트 라인은 상보(complementary) 관계일 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀에 프리차지 전압을 제공하는 것을 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 프리차지 전압을 제공하는 것은, 상기 제1 저항성 메모리 셀에 복수 회의 프리차지 전압을 제공할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 저항성 메모리 셀에 제1 프리차지 전압과 제2 프리차지 전압을 제공하는 것을 더 포함하되, 상기 제1 프리차지 전압을 제공하는 시간보다 상기 제2 프리차지 전압을 제공하는 시간이 길 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 저항성 메모리 셀의 저항 분포를 설명하기 위한 도면이다.
도 6 및 도 7은 비휘발성 메모리 장치의 싱글 엔디드 센싱(single ended sensing) 방법을 설명하기 위한 회로도와 타이밍도이다.
도 8은 비휘발성 메모리 장치의 싱글 엔디드 센싱 구조를 간략히 나타낸 회로도이다.
도 9는 비휘발성 메모리 장치의 싱글 엔디드 센싱 구조에서 기준 전류와 저항 산포를 나타낸 그래프이다.
도 10은 차동 센싱(differential sensing) 구조를 간략히 나타낸 회로도이다.
도 11은 차동 센싱 구조에서 기준 셀과 저항 산포를 나타낸 그래프이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 13은 도 12의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 차동 센싱 구조에서 기준 셀과 저항 산포를 나타낸 그래프이다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 17은 프리차지 전압부를 구체적으로 도시한 블록도이다.
도 18은 도 16의 비휘발성 메모리 장치의 예시적인 회로도이다.
도 19는 종래의 프리차징 방법을 설명하기 위한 도면이다.
도 20은 본 발명에서의 프리차징 방법을 설명하기 위한 도면이다.
도 21은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 22는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 동작 순서를 설명하기 위한 타이밍도이다.
도 23은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 24는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 순차적으로 나타낸 흐름도이다.
도 25는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 순차적으로 나타낸 흐름도이다.
도 26은 본 발명에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 27은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 28은 비휘발성 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 29는 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명하다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 1에서는 설명의 편의를 위해서 16개의 메모리 뱅크로 구성된 비휘발성 메모리 장치를 예로 드나, 본 발명이 이에 한정되는 것은 아니다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 다수의 센스 앰프 및 라이트 드라이버(2_1~2_8), 주변 회로 영역(3)을 포함한다.
메모리 셀 어레이는 다수의 메모리 뱅크(1_1~1_16)로 구성될 수 있고, 각 메모리 뱅크(1_1~1_16)는 각각 다수의 메모리 블록(BLK0~BLK7)으로 구성될 수 있고, 각 메모리 블록(BLK0~BLK7)은 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 도 1에서는, 메모리 블록(BLK0~BLK7)이 8개씩 배치된 경우를 예로 들었으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 도면에는 자세히 도시하지 않았으나, 메모리 뱅크(1_1~1_16)에 대응하여 라이트/리드하려는 저항성 메모리 셀의 행 및 열을 각각 지정하는 로우 선택 회로 및 컬럼 선택 회로가 배치된다.
센스 앰프 및 라이트 드라이버(2_1~2_8)는 2열의 메모리 뱅크(1_1~1_16)에 대응하도록 배치되어, 대응하는 메모리 뱅크(1_1~1_16)에서의 리드 및 라이트 동작을 한다.
도 1에서는, 센스 앰프 및 라이트 드라이버(2_1~2_8)가 2열의 메모리 뱅크(1_1~1_16)에 대응되는 경우를 예로 들었으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 센스 앰프 및 라이트 드라이버(2_1~2_8)는 1열 또는 4열의 메모리 뱅크 등에 대응하도록 배치되어도 무방하다.
주변 회로 영역(3)에는 컬럼 선택 회로, 로우 선택 회로, 센스 앰프 및 라이트 드라이버(2_1~2_8) 등을 동작시키기 위한 다수의 로직 회로 블록과 전압 생성부 등이 배치될 수 있다.
도 2 및 도 3은 도 1의 메모리 셀 어레이를 설명하기 위한 도면들이다.
도 2를 참조하면, 메모리 셀 어레이는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다.
예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(MC)이 형성될 수 있다.
또는, 메모리 셀 어레이는 도 3에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다.
도 3에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 2에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서 사용되는 저항성 메모리 셀의 저항 분포를 설명하기 위한 도면이다.
먼저, 도 4를 참조하면, 저항성 메모리 셀은 멀티비트 셀일 수 있다. 저항성 메모리 셀은 제1 데이터 내지 제4 데이터(S, R1, R2, R3) 중 어느 하나를 저장할 수 있다. 도 4에 도시된 저항 분포는, 라이트 동작 직후의 분포일 수 있다.
제1 데이터(S) 내지 제4 데이터(R3) 각각은 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 대응될 수 있다. 제1 내지 제4 저항 레벨(L1, L2, L3, L4) 순서로, 저항값이 증가할 수 있다. 예를 들어, 제1 저항 레벨(L1)는 RL1보다 작고, 제2 저항 레벨(L2)는 RH1보다 크고 RL2보다 작고, 제3 저항 레벨(L3)는 RH2보다 크고 RL3보다 작고, 제4 저항 레벨(L4)는 RH3보다 크다. 여기서, RL1, RL2, RL3, RH1, RH2, RH3은, 라이트 동작시 라이트가 정확하게 이루어졌는지 확인하는 베리파이 리드(verify read) 동작시 사용되는 기준값일 수 있다.
한편, 도 5에 도시된 저항 분포는, 라이트 동작 후 소정 시간이 경과한 후의 분포일 수 있다. 즉, 제1 데이터(S) 내지 제4 데이터(R3) 각각은 제1 내지 제4 저항 레벨(DL1, DL2, DL3, DL4)에 대응될 수 있다. 도 4에 도시된 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 비해서, 도 5에 도시된 제1 내지 제4 저항 레벨(DL1, DL2, DL3, DL4)의 폭이 넓어졌음을 알 수 있다.
RN1은 제1 저항 레벨(DL1)과 제2 저항 레벨(DL2) 사이에 위치하는 저항값이고, RN2는 제2 저항 레벨(DL2)과 제3 저항 레벨(DL3) 사이에 위치하는 저항값이고, RN3은 제3 저항 레벨(DL3)과 제4 저항 레벨(DL4) 사이에 위치하는 저항값이다. 여기서, RN1 내지 RN3은, 노말 리드(normal read) 동작시 사용되는 기준값일 수 있다. 예를 들어, RN1 보다 작은 저항값을 갖는 저항성 메모리 셀은, 제1 데이터(S)를 저장하는 것으로 볼 수 있다.
도 6 및 도 7은 비휘발성 메모리 장치의 싱글 엔디드 센싱(single ended sensing) 방법을 설명하기 위한 회로도와 타이밍도이다. 도 8은 비휘발성 메모리 장치의 싱글 엔디드 센싱 구조를 간략히 나타낸 회로도이다. 도 9는 비휘발성 메모리 장치의 싱글 엔디드 센싱 구조에서 기준 전류와 저항 산포를 나타낸 그래프이다.
일반적으로, 저항성 메모리 소자를 포함한 비휘발성 메모리 장치에 있어서, 리드 동작 시의 센싱 방법으로서 싱글 엔디드 센싱(single ended sensing) 방법을 이용한다. 도 6 내지 도 9를 참조하면, PRAM의 싱글 엔디드 센싱 구조에 대하여 나타나 있다. 센싱 동작을 하는 경우에 파괴 독출(destructive read)이 발생하지 않도록 셀의 양단 전위는 저항성 메모리 소자의 문턱 전압(Vth) 이하로 유지되어야 한다. 그러므로, 클램핑 트랜지스터(M0)가 삽입되어 있다.
싱글 엔디드 센싱 구조에서, 기준 전압(VREF)은 외부의 고정된 전압을 이용하고 있다. 셀이 고저항인지 저저항인지 판별하기 위한 센싱 동작 시에, 우선 제1 스위치(S1)가 닫히고 프리차징(precharging) 동작이 수행된다. 프리차징 동작이 끝나고 난 후, 디벨롭(develop) 동작을 위해 제2 스위치(S2)가 닫히고 기준 전류(IREF)가 인가된다. 셀 저항이 고저항인 경우에는 SDL 노드의 전압은 기준 전압(VREF)보다 높은 전압으로 상승하여 비교기는 data(1)를 출력하고, 셀 저항이 저저항인 경우에는 SDL 노드의 전압은 기준 전압(VREF)보다 낮은 전압으로 하강하여 비교기는 data(0)을 출력한다.
이러한 싱글 엔디드 센싱 방법은, 셀 집적도(cell density)를 증가시킬수록, 세밀화된 셀 스케일링(cell scaling)이 구현될수록 비트 라인의 RC 성분이 커져서 센싱 속도가 감소되는 문제점이 있다.
도 10은 차동 센싱(differential sensing) 구조를 간략히 나타낸 회로도이다. 도 11은 차동 센싱 구조에서 기준 셀과 저항 산포를 나타낸 그래프이다.
도 10을 참조하면, 일반적으로, 센싱 속도를 개선하기 위해서 차동 센싱 방법을 이용한다. 이러한 차동 센싱 구조를 구현하기 위해서 저항성 메모리 셀중에 기준 셀(reference cell)을 이용한다. 다만, 도 11에서와 같이 기준 셀이 산포를 형성함으로 인해서 센싱 마진을 감소시켜 수율을 감소시키는 문제점이 있다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 13은 도 12의 비휘발성 메모리 장치의 예시적인 회로도이다. 도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 설명하기 위한 타이밍도이다. 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 차동 센싱 구조에서 기준 셀과 저항 산포를 나타낸 그래프이다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1)는, 제1 저항성 메모리 셀(100), 제2 저항성 메모리 셀(110), 클램핑부(200), 기준 전류 제공부(250), 센스 앰프(300) 등을 포함한다.
도시된 제1 저항성 메모리 셀(100)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기에서, 제1 저항성 메모리 셀(100)이 PRAM인 경우에는, 제1 저항성 메모리 셀(100)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
여기에서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 제1 저항성 메모리 셀(100)이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
그리고, 제2 저항성 메모리 셀(110)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 기준 전류(IREF)를 제공하기 위하여 선택된 저항성 메모리 셀을 도시한 것이다. 제2 저항성 메모리 셀(110)도 제1 저항성 메모리 셀(100)과 마찬가지로 PRAM인 경우에는, 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
위에서 설명한 것과 마찬가지로, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소 내지 4개의 원소를 화합한 다양한 종류의 물질을 사용할 수 있으며, 이러한 물질의 종류는 위에서 설명한 것과 동일하다. 제2 저항성 메모리 셀(110)도, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다.
제1 저항성 메모리 셀(100)은 제1 워드 라인(WL1)에 연결되고, 제2 저항성 메모리 셀(110)은 제2 워드 라인(WL2)에 연결될 수 있다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 서로 다른 워드 라인을 의미한다.
그리고, 제1 저항성 메모리 셀(100)은 제1 비트 라인(BL)에 연결되고, 제2 저항성 메모리 셀(110)은 제2 비트 라인(BLb)에 연결될 수 있다. 제1 비트 라인(BL)과 제2 비트 라인(BLb)은 서로 다른 비트 라인을 의미한다. 특히, 제1 비트 라인(BL)과 제2 비트 라인(BLb)은 상보(complementary) 관계일 수 있다.
클램핑부(200)는 제1 저항성 메모리 셀(100)과 센싱 노드(SN) 사이에 연결되고, 비트 라인의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 문턱 전압(Vth) 이하의 소정 레벨로 클램핑시키도록 클램핑 바이어스(VCMP1)를 제공한다. 문턱 전압(Vth) 이상의 레벨이 되면, 선택된 저항성 메모리 셀(170)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(200)는 도 13에서 도시된 바와 같이, 제1 저항성 메모리 셀(100)과 센싱 노드(SN) 사이에 연결된 NMOS 트랜지스터(M0)를 포함할 수 있다.
기준 전류 제공부(250)는 제2 저항성 메모리 셀(110)이 연결된 제2 비트 라인(BLb)에 연결되어, 제2 비트 라인(BLb)으로 기준 전류(IREF)를 제공한다. 또한, 기준 전류 제공부(250)는 도 13에 도시된 것과 같이, 전류 미러 회로(current mirror circuit)를 포함할 수 있다. 기준 전류 제공부(250)는 제2 저항성 메모리 셀(110)에 고정된 기준 전류(IREF)를 제공함으로써, 고정된 기준 전압(VREF)을 발생시킬 수 있다. 이는 센스 앰프(300)에서 제1 저항성 메모리 셀(100)을 센싱할 때의 기준 레벨이 된다.
센스 앰프(300)는 센싱 노드(SN)와 연결되며, 센싱 노드(SN)의 레벨 변화를 센싱한다. 특히, 센싱 노드(SN)는 제1 저항성 메모리 셀(100)과 연결되어, 센스 앰프(300)는 제1 저항성 메모리 셀(100)을 센싱하는 역할을 한다. 구체적으로, 센스 앰프(300)는 센싱 노드(SN)의 레벨과 기준 레벨을 비교하여, 비교 결과를 출력한다. 센스 앰프(300)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
다만, 본 발명의 비휘발성 메모리 장치(1)의 동작과 관련하여, 센스 앰프(300)는 제1 비트 라인(BL)에 연결된 제1 저항성 메모리 셀(100)과 제2 비트 라인(BLb)에 연결된 제2 저항성 메모리 셀(110)을 이용하여 기준 레벨로부터 센싱 레벨의 변화를 센싱하는바, 제1 저항성 메모리 셀(100)이 연결된 제1 워드 라인(WL1)이 인에이블(enable)되는 경우에, 제2 저항성 메모리 셀(110)이 연결된 제2 워드 라인(WL2)은 디스에이블(disable)되고, 센싱 동작을 수행한다.
이러한 센싱 동작에 따라, 허위 차동 센싱(pseudo differential sensing) 동작의 구현이 가능하다. PRAM 셀의 특성에 맞도록 파괴 독출(destructive read)이 발생하지 않도록 클램핑부(200)가 클램핑 바이어스(VCMP1)를 제공한다. 허위 차동 센싱(pseudo differential sensing) 동작을 구현하기 위해서, 제2 저항성 메모리 셀(110)을 따라 셀 전류가 흐르지 않도록 제2 워드 라인(WL2)을 오프시킨 비선택된 비트 라인(즉, 제2 비트 라인(BLb))을 이용한다. 그리고, 비선택된 비트 라인(즉, 제2 비트 라인(BLb))에서 커패시터 성분만 취하고, NMOS 트랜지스터(M1)를 삽입하여 클램핑 바이어스(VCMP2)를 제공하도록 하여, 외부에서 기준 전류(IREF) 량을 제어하도록 한다. 선택된 비트 라인(즉, 제1 비트 라인(BL))은, NMOS 트랜지스터(M1) 단으로 전류가 흐르지 않도록 제어하고, 제1 저항성 메모리 셀(100)이 기준 셀(reference cell)로 선택된 경우에만 NMOS 트랜지스터(M1) 단으로 전류가 흐르도록 제어한다.
도 14를 참조하면, 셀이 고저항인지 저저항인지 판별하기 위한 센싱 동작 시에, 우선 프리차징(precharging) 동작이 수행된다. 프리차징 동작이 끝나고 난 후, 디벨롭(develop) 동작을 위해 기준 전류(IREF)가 인가된다. 셀 저항이 고저항인 경우에는 SDL 노드의 전압은 기준 전압(VREF)보다 높은 전압으로 상승하고, 셀 저항이 저저항인 경우에는 SDL 노드의 전압은 기준 전압(VREF)보다 낮은 전압으로 하강한다.
도 15를 참조하면, 기준 셀(즉, 제2 저항성 메모리 셀(110))의 기준 레벨(RREF)을 이용하면서 차동 센싱(differential sensing) 방법을 이용할 수 있음을 알 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 비휘발성 메모리 장치에 대하여 설명하기로 한다.
도 16은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 17은 프리차지 전압부를 구체적으로 도시한 블록도이다. 도 18은 도 16의 비휘발성 메모리 장치의 예시적인 회로도이다. 도 19는 종래의 프리차징 방법을 설명하기 위한 도면이고, 도 20은 본 발명에서의 프리차징 방법을 설명하기 위한 도면이다. 설명의 편의상, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 16 내지 도 18을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(2)는, 제1 저항성 메모리 셀(100), 제2 저항성 메모리 셀(110), 클램핑부(200), 프리차지 전압부(210), 기준 전류 제공부(250), 센스 앰프(300) 등을 포함한다.
제1 저항성 메모리 셀(100), 제2 저항성 메모리 셀(110), 클램핑부(200), 기준 전류 제공부(250), 센스 앰프(300)에 관해서는 위에서 설명한 것과 실질적으로 동일하다.
프리차지 전압부(210)는 제1 저항성 메모리 셀(100)에 프리차지 전압(VPRE)을 제공한다. 구체적으로, 본 발명에 따른 비휘발성 메모리 장치(2)에서는, 프리차지 전압부(210)가 제1 저항성 메모리 셀(100)에 복수 회의 프리차지 전압(VPRE_1, VPRE_2)을 제공하며, 프리차지 전압부(210)는 제1 저항성 메모리 셀(100)에 제1 프리차지 전압(VPRE_1)을 제공하는 제1 서브 프리차지 전압부(211)와 제2 프리차지 전압(VPRE_2)을 제공하는 제2 서브 프리차지 전압부(212)를 포함한다.
이 때, 제1 서브 프리차지 전압부(211)가 제1 저항성 메모리 셀(100)에 제1 프리차지 전압(VPRE_1)을 제공하는 시간보다, 제2 서브 프리차지 전압부(212)가 제1 저항성 메모리 셀(100)에 제2 프리차지 전압(VPRE_2)을 제공하는 시간이 길다.
도 19 및 도 20을 참조하면, 본 발명에서와 같이, 제1 프리차지 전압(VPRE_1)을 제공하고, 제2 프리차지 전압(VPRE_2)을 제공하는 것이 BL 노드의 전압을 빠르게 프리차징시킬 수 있음을 알 수 있다. 프리차징 시간이 센싱 동작의 동작 시간에 영향을 미치기 때문에, 프리차징 동작이 빨리 완료된다면, 센싱 동작의 동작 시간을 감소시킬 수 있는 요인이 된다.
도 21은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 22는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 동작 순서를 설명하기 위한 타이밍도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 21 및 도 22를 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(3)는, 제1 저항성 메모리 셀(101), 제2 저항성 메모리 셀(111), 센싱 노드(SDL), 기준 노드(VREF), 제1 클램핑부(201), 제2 클램핑부(202), 기준 전류 제공부(251), 센스 앰프(300) 등을 포함한다.
도시된 제1 저항성 메모리 셀(101)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 도시한 것이다. 여기에서, 제1 저항성 메모리 셀(101)이 PRAM인 경우에는, 제1 저항성 메모리 셀(101)은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
그리고, 제2 저항성 메모리 셀(111)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 기준 전류(IREF)를 제공하기 위하여 선택된 저항성 메모리 셀을 도시한 것이다. 제2 저항성 메모리 셀(111)도 제1 저항성 메모리 셀(101)과 마찬가지로 PRAM인 경우에는, 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
제1 저항성 메모리 셀(101)은 제1 비트 라인(BL)에 연결되고, 제2 저항성 메모리 셀(111)은 제2 비트 라인(BLb)에 연결될 수 있다. 제1 비트 라인(BL)과 제2 비트 라인(BLb)은 상보 관계이다.
센싱 노드(SDL)는 센스 앰프(300)가 센싱 레벨을 감지하는 노드로서, 제1 저항성 메모리 셀(101)과 연결된다. 기준 노드(VREF)는 센스 앰프(300)가 제1 저항성 메모리 셀(101)을 센싱하기위해 기준 레벨을 제공받는 노드로서, 제2 저항성 메모리 셀(111)과 연결된다.
제1 클램핑부(201)는 제1 저항성 메모리 셀(101)과 센싱 노드(SDL) 사이에 연결되고, 제1 비트 라인(BL)의 레벨을 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 문턱 전압(Vth) 이하의 소정 레벨로 클램핑시키도록 클램핑 바이어스(VCMP)를 제공한다. 제1 클램핑부(201)는 NMOS 트랜지스터(M0)를 포함한다.
제2 클램핑부(202)는 제2 저항성 메모리 셀(111)과 기준 노드(VREF) 사이에 연결되고, 제2 비트 라인(BLb)을 클램핑 바이어스(VCMP’)로 클램핑시킨다. 구체적으로, NMOS 트랜지스터(M2)를 삽입하여 클램핑 바이어스(VCMP’)를 제공하도록 하여, 외부에서 기준 전류(IREF) 량을 제어하도록 한다.
기준 전류 제공부(251)는 제2 저항성 메모리 셀(111)이 연결된 제2 비트 라인(BLb)에 연결되어, 제2 비트 라인(BLb)으로 기준 전류(IREF)를 제공한다. 또한, 기준 전류 제공부(251)는 도 20에 도시된 것과 같이, 전류 미러 회로(current mirror circuit)를 포함할 수 있다. 기준 전류 제공부(251)는 제2 저항성 메모리 셀(111)에 고정된 기준 전류(IREF)를 제공함으로써, 고정된 기준 전압을 발생시킬 수 있다. 이는 센스 앰프(300)에서 제1 저항성 메모리 셀(101)을 센싱할 때의 기준 레벨이 된다.
센스 앰프(300)는 센싱 노드(SDL)와 기준 노드(VREF)에 연결되며, 기준 전류 제공부(251)의 동작에 따라 결정된 기준 노드(VREF)의 기준 레벨과 센싱 노드(SDL)의 센싱 레벨을 비교하여, 제1 저항성 메모리 셀(101)을 센싱한다. 센스 앰프(300)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
구체적으로, 센스 앰프(300)는 센싱 노드(SDL)와 기준 노드(VREF)의 레벨 차이를 제1 증폭(A1)시키는 제1 래치 회로(LA1)와 제1 래치 회로(LA1)의 동작이후에 증폭된 센싱 노드(SDL)와 기준 노드(VREF)의 레벨 차이를 제2 증폭(A2) 시키는 제2 래치 회로(LA2)를 포함할 수 있다.
제1 래치 회로(LA1)는 제1 비트 라인(BL)과 제2 비트 라인(BLb) 사이에 크로스 커플된(cross-coupled) PMOS 트랜지스터 쌍이고, 제2 래치 회로(LA2)는 제1 비트 라인(BL)과 제2 비트 라인(BLb) 사이에 크로스 커플된(cross-coupled) NMOS 트랜지스터 쌍일 수 있다.
크로스 커플된(cross-coupled) 트랜지스터 쌍이란, 제1 비트 라인(BL)과 제2 비트 라인(BLb) 사이에 접속되는 트랜지스터 쌍의 게이트들이 제1 비트 라인(BL)과 제2 비트 라인(BLb)에 교차하여 접속되며 트랜지스터 쌍의 공통 소스에 동일한 전압이 인가되는 구조를 의미한다.
이러한 제1 래치 회로(LA1)와 제2 래치 회로(LA2)의 동작에 의하여, 센싱 노드(SDL)와 기준 노드(VREF)의 레벨 차이가 증폭되어, 센싱 감도를 증가시킬 수 있다.
프리차지 전압부(213, 214, 215, 216)는 제1 저항성 메모리 셀(101)에 프리차지 전압(VPRE1, VPRE2)을 제공한다. 구체적으로, 본 발명에 따른 비휘발성 메모리 장치(3)에서는, 제1 저항성 메모리 셀(101)에 제1 프리차지 전압(VPRE1)을 제공하는 제1 서브 프리차지 전압부(213)와 제2 프리차지 전압(VPRE2)을 제공하는 제2 서브 프리차지 전압부(214)를 포함하고, 제2 저항성 메모리 셀(111)에 제1 프리차지 전압(VPRE1)을 제공하는 제3 서브 프리차지 전압부(215)와 제2 프리차지 전압(VPRE2)을 제공하는 제4 서브 프리차지 전압부(216)를 포함한다.
이 때, 제1 서브 프리차지 전압부(213)가 제1 저항성 메모리 셀(101)에 제1 프리차지 전압(VPRE1)을 제공하는 시간보다, 제2 서브 프리차지 전압부(214)가 제1 저항성 메모리 셀(101)에 제2 프리차지 전압(VPRE2)을 제공하는 시간이 길고, 제3 서브 프리차지 전압부(215)가 제2 저항성 메모리 셀(111)에 제1 프리차지 전압(VPRE1)을 제공하는 시간보다, 제4 서브 프리차지 전압부(216)가 제2 저항성 메모리 셀(111)에 제2 프리차지 전압(VPRE2)을 제공하는 시간이 길다.
도 21 및 도 22를 참조하면, 비휘발성 메모리 장치(3)에서, 우선 S1/S4 스위치가 닫히고 제1 프리차징 동작이 수행된다. 제1 프리차징 동작이 끝나고 난 후, S2/S5 스위치가 닫히고 제2 프리차징 동작이 수행된다. 이 후, 제1 신호(ENb_EQ)가 인가되어 센싱 노드(SDL)와 기준 노드(VREF)의 레벨 차이를 제1 증폭(A1)시키고, 제2 신호(EN_AMP)가 인가되어 증폭된 센싱 노드(SDL)와 기준 노드(VREF)의 레벨 차이를 제2 증폭(A2)(즉, 가속 증폭) 시킨다.
도 23은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 23을 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치(4)는, 제1 메모리 셀 어레이(10), 제2 메모리 셀 어레이(20), 복수 개의 비트 라인(BL0~BL3), 복수 개의 상보 비트 라인(BLb0~BLb3), 제1 워드 라인(WL1), 제2 워드 라인(WL2), 센스 앰프(30) 등을 포함한다.
제1 및 제2 메모리 셀 어레이(10, 20)는 각각 복수 개의 저항성 메모리 셀을 포함한다. 저항성 메모리 셀은 위에서 설명한 것과 실질적으로 동일하다.
복수 개의 비트 라인(BL0~BL3)은 제1 메모리 셀 어레이(10)에 포함된 저항성 메모리 셀들과 연결되고, 복수 개의 상보 비트 라인(BLb0~BLb3)은 제2 메모리 셀 어레이(20)에 포함된 저항성 메모리 셀들과 연결된다.
제1 워드 라인(WL1)은 제1 메모리 셀 어레이(10)의 저항성 메모리 셀들과 연결되고, 제2 워드 라인(WL2)은 제2 메모리 셀 어레이(20)의 저항성 메모리 셀들과 연결된다.
센스 앰프(30)는 하나의 비트 라인(BL0)과 상보 비트 라인(BLb0)에 연결되어, 제1 메모리 셀 어레이(10)에 포함된 저항성 메모리 셀들을 센싱한다. 위에서 설명한 것과 마찬가지로, 제1 워드 라인(WL1)이 인에이블되는 경우에, 제2 워드 라인(WL2)은 디스에이블되어, 제1 메모리 셀 어레이(10)에 포함된 저항성 메모리 셀들을 동시에 센싱할 수 있다.
도 23에는 구체적으로 도시되지 않았으나, 비휘발성 메모리 장치(4)에서도 제1 메모리 셀 어레이(10)에 포함된 저항성 메모리 셀들에 대해, 프리차지 전압을 제공하는 프리차지 전압부를 포함하며, 제1 프리차지 전압을 제공하는 제1 서브 프리차지 전압부와 제2 프리차지 전압을 제공하는 제2 서브 프리차지 전압부를 포함할 수 있다. 이 때에도 마찬가지로, 제1 프리차지 전압이 제공되는 시간보다 제2 프리차지 전압이 제공되는 시간이 길 수 있다.
이하에서는, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 센싱 방법에 대하여 설명한다.
도 24는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 순차적으로 나타낸 흐름도이다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법은, 우선, 제1 워드 라인(WL1)에 연결된 제1 저항성 메모리 셀(100)과, 제1 워드 라인(WL1)과 다른 제2 워드 라인(WL2)에 연결된 제2 저항성 메모리 셀(110)을 준비한다(S100).
제1 저항성 메모리 셀(100)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 리드하기 위해 선택된 저항성 메모리 셀을 의미하고, 제2 저항성 메모리 셀(110)은 메모리 셀 어레이 내의 다수의 저항성 메모리 셀 중에서 기준 전류(IREF)를 제공하기 위하여 선택된 저항성 메모리 셀을 의미한다.
제1 저항성 메모리 셀(100)은 제1 비트 라인(BL)에 연결되고, 제2 저항성 메모리 셀(110)은 제2 비트 라인(BLb)에 연결될 수 있다. 제1 비트 라인(BL)과 제2 비트 라인(BLb)은 서로 다른 비트 라인을 의미한다. 특히, 제1 비트 라인(BL)과 제2 비트 라인(BLb)은 상보(complementary) 관계일 수 있다.
이어서, 제1 저항성 메모리 셀(100)에 클램핑 바이어스(VCMP1)를 제공한다(S110). 즉, 제1 저항성 메모리 셀(100)에 연결된 제1 비트 라인(BL)을 리드하기 적절한 범위 내로 클램핑시킨다.
이어서, 제2 저항성 메모리 셀(110)에 기준 전류(IREF)를 제공한다(S120). 즉, 제2 저항성 메모리 셀(110)이 연결된 제2 비트 라인(BLb)에 연결되어, 제2 비트 라인(BLb)으로 기준 전류(IREF)를 제공한다. 제2 저항성 메모리 셀(110)에 고정된 기준 전류(IREF)를 제공함으로써, 고정된 기준 전압(VREF)을 발생시킬 수 있다.
이어서, 제1 저항성 메모리 셀(100)과 연결된 센싱 노드(SN)의 레벨 변화를 센싱한다(S130). 센싱 노드(SN)는 제1 저항성 메모리 셀(100)과 연결되어, 센스 앰프(300)는 제1 저항성 메모리 셀(100)을 센싱하는 역할을 한다. 구체적으로, 센스 앰프(300)는 센싱 노드(SN)의 레벨과 기준 레벨을 비교하여, 비교 결과를 출력한다. 센스 앰프(300)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다.
다만, 제1 저항성 메모리 셀(100)이 연결된 제1 워드 라인(WL1)이 인에이블(enable)되는 경우에, 제2 저항성 메모리 셀(110)이 연결된 제2 워드 라인(WL2)은 디스에이블(disable)되고, 센싱 동작을 수행한다.
도 25는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 순차적으로 나타낸 흐름도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 센싱 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 25를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 센싱 방법은, 제1 워드 라인(WL1)에 연결된 제1 저항성 메모리 셀(100)과, 제1 워드 라인(WL1)과 다른 제2 워드 라인(WL2)에 연결된 제2 저항성 메모리 셀(110)을 준비하고(S100), 제1 저항성 메모리 셀(100)에 제1 프리차지 전압(VPRE_1)과 제2 프리차지 전압(VPRE2)을 제공하는 것(S105)을 더 포함한다.
구체적으로, 제1 저항성 메모리 셀(100)에 제1 프리차지 전압(VPRE_1)을 제공하는 시간보다, 제2 프리차지 전압(VPRE_2)을 제공하는 시간이 길다.
이어서, 제1 저항성 메모리 셀(100)에 클램핑 바이어스(VCMP1)를 제공하고(S110), 제2 저항성 메모리 셀(110)에 기준 전류(IREF)를 제공하고(S120), 제1 저항성 메모리 셀(100)과 연결된 센싱 노드(SN)의 레벨 변화를 센싱한다(S130).
도 26은 본 발명에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 응용 예를 설명하기 위한 블록도이다.
도 26을 참조하면, 메모리 시스템의 응용 예(2000)는 메모리 컨트롤러(2100; memory controller) 및 메모리 장치(2200; memory device)를 포함한다.
메모리 장치(2200)는 복수의 메모리 칩들을 포함하여 구성될 수 있다. 복수의 메모리 칩들은 복수의 그룹으로 분할될 수 있다. 복수의 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2100)와 인터페이싱할 수 있다. 예를 들어, 복수의 메모리 칩들의 각 그룹은 제1 내지 제l 채널들(CH1~CHl)을 통해 메모리 컨트롤러(2100)와 인터페이싱할 수 있다.
도 26의 메모리 시스템의 응용예(2000)에서 복수의 메모리 칩들은 위에서 설명한 비휘발성 메모리 장치(1~4)와 실질적으로 동일하게 구성될 수 있다. 복수의 메모리 칩들은 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
도 26에서는, 하나의 채널에 복수의 메모리 칩들이 연결되는 것으로 도시하였으나, 하나의 채널에 하나의 메모리 칩이 연결되도록 변형될 수도 있다.
예를 들어, 도 26을 참조하여 설명한 메모리 시스템들(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
도 27은 솔리드 스테이트 드라이브를 포함하는 사용자 시스템을 설명하기 위한 블록도이다.
도 27을 참조하면, 사용자 시스템(3000)은 호스트(3100; host) 및 솔리드 스테이트 드라이브(3200; SSD)를 포함한다.
솔리드 스테이트 드라이브(3200)는 SSD 컨트롤러(3210; SSD controller), 메모리 장치(3220, memory device), 및 버퍼 메모리(3230; buffer memory)를 포함한다.
SSD 컨트롤러(3210)는 호스트(3100)와 인터페이싱하도록 구성될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 요청에 응답하여 메모리 장치(3220)를 액세스할 수 있다. SSD 컨트롤러(3210)는 호스트(3100)로부터 수신되는 데이터를 버퍼 메모리(3230)에 전달할 수 있다.
메모리 장치(3220)는 솔리드 스테이트 드라이브(3200)의 저장 매체로서 제공될 수 있다. 메모리 장치(3220)는 복수의 메모리 칩들을 포함하여 구성될 수 있다. 복수의 메모리 칩들은 위에서 설명한 비휘발성 메모리 장치(1~4)와 실질적으로 동일하게 구성될 수 있다. 복수의 메모리 칩들은 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
버퍼 메모리(3230)는 SSD 컨트롤러(3210)로부터 전달받은 데이터를 임시 저장할 수 있다. 메모리 장치(3220)의 프로그램 동작시, 버퍼 메모리(3230)는 임시 저장된 데이터를 메모리 장치(3220)에 전달할 수 있다.
도 27에서는 버퍼 메모리(3230)가 SSD 컨트롤러(3210)의 외부에 위치하는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 버퍼 메모리(3230)는 SSD 컨트롤러(3210)의 내부 구성 요소로 제공될 수도 있다.
도 28은 비휘발성 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 28을 참조하면, 메모리 카드(4000)는 카드 인터페이스(4100; card I/F), 카드 컨트롤러(4200; card controller), 메모리 장치(4300; memory device)를 포함한다.
카드 인터페이스(4100)는 복수의 핀으로 구성되어, 호스트와 인터페이싱할 수 있다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함될 수 있으나, 이에 한정되는 것은 아니다. 핀의 수는 메모리 카드(4000)의 종류에 따라 다양하게 변형될 수 있다.
카드 컨트롤러(4200)는 호스트의 요청에 응답하여 메모리 장치(4300)에 데이터를 기입하거나, 메모리 장치(4300)로부터 데이터를 독출하도록 구성될 수 있다.
메모리 장치(4300)는 위에서 설명한 비휘발성 메모리 장치(1~4)와 실질적으로 동일하게 구성될 수 있다. 메모리 장치(4300)는 메인 프로그램 동작의 제1 프로그램 동작시, 페이지 버퍼에 백업된 복수의 페이지 데이터를 이용하여 수행할 수 있다.
예를 들어, 메모리 카드(4000)는 PC 카드(personal computer memory card international association; PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 다양한 메모리 카드들 중 하나의 메모리 카드로 구성될 수 있다.
도 29는 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 29를 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100; CPU), 램(5200; RAM), 사용자 인터페이스(5300; user interface). 메모리 시스템(5400) 및 전원 공급 장치(5500; power supply)를 포함한다.
메모리 시스템(5400)은 시스템 버스(5600)를 통해서, 중앙 처리 장치(5100), 램(5200), 사용자 인터페이스(5300) 및 전원 공급 장치(5500)에 연결될 수 있다.
메모리 시스템(5400)은 도 23을 참조하여 설명한 메모리 시스템의 응용 예(2000)와 실질적으로 동일하게 구성될 수도 있다. 사용자 인터페이스(5300)을 통해 제공되거나, 중앙 처리 장치(5100)에 의해 처리된 데이터가 메모리 시스템(5400)에 저장될 수 있다.
도 29에서는 메모리 장치(5420)가 메모리 컨트롤러(5410)를 통해 시스템 버스(5600)에 연결되는 것으로 도시하였으나, 메모리 장치(5410)는 시스템 버스(5600)에 직접 연결되도록 변형될 수 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 상기 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 저항성 메모리 셀 110: 제2 저항성 메모리 셀
200: 클램핑부 210: 프리차지 전압부
250: 기준 전류 제공부 300: 센스 앰프

Claims (10)

  1. 제1 워드 라인에 연결된 제1 저항성 메모리 셀;
    상기 제1 워드 라인과 다른 제2 워드 라인에 연결된 제2 저항성 메모리 셀;
    센싱 노드와 상기 제1 저항성 메모리 셀 사이에 연결되고, 상기 제1 저항성 메모리 셀에 클램핑 바이어스를 제공하는 클램핑부;
    상기 제2 저항성 메모리 셀에 연결되어 상기 제2 저항성 메모리 셀에 기준 전류를 제공하는 기준 전류 제공부;
    상기 센싱 노드에 연결되고, 상기 센싱 노드의 레벨 변화를 센싱하는 센스 앰프; 및
    상기 제1 워드 라인이 인에이블(enable)되는 경우에, 상기 제2 워드 라인은 디스에이블(disable)되도록 조절하여 센싱 동작을 수행하는 컨트롤러를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 저항성 메모리 셀은 제1 비트 라인에 연결되고, 상기 제2 저항성 메모리 셀은 상기 제1 비트 라인과 다른 제2 비트 라인에 연결된 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 비트 라인과 상기 제2 비트 라인은 상보(complementary) 관계인 비휘발성 메모리 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 비트 라인에 연결된 제1 저항성 메모리 셀;
    상보 비트 라인에 연결된 제2 저항성 메모리 셀;
    상기 제1 저항성 메모리 셀에 연결된 센싱 노드(sensing node);
    상기 제2 저항성 메모리 셀에 연결된 기준 노드(reference node);
    상기 비트 라인에 연결되고, 상기 제1 저항성 메모리 셀에 제1 클램핑 바이어스를 제공하는 제1 클램핑부;
    상기 기준 노드와 상기 제2 저항성 메모리 셀에 연결되고, 기준 전류를 제공하는 기준 전류 제공부;
    상기 센싱 노드와 상기 기준 노드에 연결되고, 상기 기준 전류 제공부의 동작에 따라 결정된 상기 기준 노드의 기준 레벨과 상기 센싱 노드의 센싱 레벨을 비교하는 센스 앰프; 및
    상기 제1 저항성 메모리 셀에 제1 프리차지 전압을 제공하는 제1 서브 프리차지 전압부 및 제2 프리차지 전압을 제공하는 제2 서브 프리차지 전압부를 포함하고,
    상기 제1 저항성 메모리 셀에 상기 제1 프리차지 전압이 제공되는 시간보다 상기 제2 프리차지 전압이 제공되는 시간이 긴 비휘발성 메모리 장치.
  9. 복수의 저항성 메모리 셀을 포함한 제1 및 제2 메모리 셀 어레이;
    상기 제1 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 복수 개의 비트 라인;
    상기 제2 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 복수 개의 상보 비트 라인;
    상기 제1 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 제1 워드 라인;
    상기 제2 메모리 셀 어레이의 저항성 메모리 셀들과 연결된 제2 워드 라인;
    상기 제1 및 제2 메모리 셀 어레이와 연결되어 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들을 센싱하는 복수 개의 센스 앰프; 및
    상기 제1 워드 라인이 인에이블되는 경우에 상기 제2 워드 라인은 디스에이블되도록 조절하여, 상기 제1 메모리 셀 어레이에 포함된 저항성 메모리 셀들을 센싱하는 컨트롤러를 포함하는 비휘발성 메모리 장치.
  10. 제1 워드 라인에 연결된 제1 저항성 메모리 셀과, 상기 제1 워드 라인과 다른 제2 워드 라인에 연결된 제2 저항성 메모리 셀을 준비하고,
    상기 제1 저항성 메모리 셀에 클램핑 바이어스를 제공하고,
    상기 제2 저항성 메모리 셀에 기준 전류를 제공하고,
    상기 제1 저항성 메모리 셀과 연결된 센싱 노드의 레벨 변화를 센싱하는 것을 포함하되,
    컨트롤러는 상기 제1 워드 라인이 인에이블(enable)되는 경우에, 상기 제2 워드 라인은 디스에이블(disable)되도록 조절하여 센싱 동작을 수행하는 비휘발성 메모리 장치의 센싱 방법.
KR1020140099083A 2014-08-01 2014-08-01 비휘발성 메모리 장치와 그 센싱 방법 KR102215359B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140099083A KR102215359B1 (ko) 2014-08-01 2014-08-01 비휘발성 메모리 장치와 그 센싱 방법
US14/687,409 US9478302B2 (en) 2014-08-01 2015-04-15 Nonvolatile memory device and method for sensing the same
US15/273,108 US9728254B2 (en) 2014-08-01 2016-09-22 Nonvolatile memory device and method for sensing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140099083A KR102215359B1 (ko) 2014-08-01 2014-08-01 비휘발성 메모리 장치와 그 센싱 방법

Publications (2)

Publication Number Publication Date
KR20160015992A KR20160015992A (ko) 2016-02-15
KR102215359B1 true KR102215359B1 (ko) 2021-02-15

Family

ID=55180717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140099083A KR102215359B1 (ko) 2014-08-01 2014-08-01 비휘발성 메모리 장치와 그 센싱 방법

Country Status (2)

Country Link
US (2) US9478302B2 (ko)
KR (1) KR102215359B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102215359B1 (ko) * 2014-08-01 2021-02-15 삼성전자주식회사 비휘발성 메모리 장치와 그 센싱 방법
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
WO2017155544A1 (en) * 2016-03-11 2017-09-14 Hewlett Packard Enterprise Development Lp Hardware accelerators for calculating node values of neural networks
KR102643713B1 (ko) 2016-10-26 2024-03-06 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
KR102563767B1 (ko) * 2017-02-24 2023-08-03 삼성전자주식회사 메모리 장치 및 그 동작 방법
US10461126B2 (en) 2017-08-16 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory circuit and formation method thereof
DE102018103694B4 (de) * 2018-02-20 2022-08-11 Infineon Technologies Ag Leseverstärker-Schaltkreis, Speichervorrichtung, Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle und Verfahren zum Betreiben einer Speichervorrichtung
JP6576510B1 (ja) * 2018-05-25 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのテスト読書き方法
KR20220014546A (ko) * 2020-07-29 2022-02-07 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040095825A1 (en) 2002-11-14 2004-05-20 Renesas Technology Corp. Nonvolatile memory device with sense amplifier securing reading margin
US20060050584A1 (en) * 2004-09-07 2006-03-09 Dietmar Gogl Current sense amplifier
KR100707305B1 (ko) 2005-12-21 2007-04-12 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170243A (en) 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
JP3509364B2 (ja) 1996-01-11 2004-03-22 ヤマハ株式会社 半導体記憶装置
US6288575B1 (en) 1999-08-24 2001-09-11 Micron Technology, Inc. Pseudo-differential current sense amplifier with hysteresis
US6678198B2 (en) 2001-03-16 2004-01-13 Broadcom Corporation Pseudo differential sensing method and apparatus for DRAM cell
US6937528B2 (en) * 2002-03-05 2005-08-30 Micron Technology, Inc. Variable resistance memory and method for sensing same
US6574129B1 (en) 2002-04-30 2003-06-03 Hewlett-Packard Development Company, L.P. Resistive cross point memory cell arrays having a cross-couple latch sense amplifier
US7221605B2 (en) 2004-08-31 2007-05-22 Micron Technology, Inc. Switched capacitor DRAM sense amplifier with immunity to mismatch and offsets
NO324029B1 (no) * 2004-09-23 2007-07-30 Thin Film Electronics Asa Lesemetode og deteksjonsanordning
US7379333B2 (en) 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
EP1915759B1 (en) 2005-07-04 2018-09-19 Micron Technology, Inc. Low power multiple bit sense amplifier
KR100674983B1 (ko) 2005-07-13 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
KR100690914B1 (ko) 2005-08-10 2007-03-09 삼성전자주식회사 상변화 메모리 장치
KR100838363B1 (ko) 2005-10-20 2008-06-13 주식회사 하이닉스반도체 센스앰프 회로
JP4791806B2 (ja) 2005-11-21 2011-10-12 株式会社東芝 半導体記憶装置及びそのデータ書き込み方法
KR100745601B1 (ko) * 2005-11-30 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7509588B2 (en) 2005-12-30 2009-03-24 Apple Inc. Portable electronic device with interface reconfiguration mode
JP2008084439A (ja) 2006-09-27 2008-04-10 Toshiba Microelectronics Corp 半導体記憶装置
US20080101110A1 (en) * 2006-10-25 2008-05-01 Thomas Happ Combined read/write circuit for memory
US7636264B2 (en) 2007-02-09 2009-12-22 Atmel Corporation Single-ended sense amplifier for very low voltage applications
KR100871711B1 (ko) 2007-05-03 2008-12-08 삼성전자주식회사 싱글-엔디드 시그널링과 차동 시그널링을 지원하는 다중위상 송/수신 회로 및 차동 시그널링에서 싱글-엔디드시그널링 전환을 위한 클럭킹 방법
US7535783B2 (en) * 2007-10-01 2009-05-19 International Business Machines Corporation Apparatus and method for implementing precise sensing of PCRAM devices
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US8327066B2 (en) 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
US7920407B2 (en) 2008-10-06 2011-04-05 Sandisk 3D, Llc Set and reset detection circuits for reversible resistance switching memory material
US20100117141A1 (en) 2008-11-13 2010-05-13 Samsung Electronics Co., Ltd. Memory cell transistors having limited charge spreading, non-volatile memory devices including such transistors, and methods of formation thereof
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
KR101057725B1 (ko) * 2008-12-31 2011-08-18 주식회사 하이닉스반도체 멀티 레벨 셀 데이터 센싱 장치 및 그 방법
US8488381B2 (en) 2009-02-02 2013-07-16 Samsung Electronics Co., Ltd. Non-volatile memory device having vertical structure and method of operating the same
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101504338B1 (ko) 2009-03-04 2015-03-23 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20100099961A (ko) 2009-03-04 2010-09-15 삼성전자주식회사 불휘발성 메모리 장치 및 그 동작 방법
KR101482639B1 (ko) 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
KR20100111990A (ko) 2009-04-08 2010-10-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 데이터 랜덤화 방법
KR101624969B1 (ko) 2009-05-26 2016-05-31 삼성전자주식회사 메모리 시스템 및 그것의 배드 블록 관리 방법
KR101635504B1 (ko) 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101682662B1 (ko) 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
US8498141B2 (en) 2010-03-24 2013-07-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US8488357B2 (en) 2010-10-22 2013-07-16 Magic Technologies, Inc. Reference cell architectures for small memory array block activation
US8611132B2 (en) 2011-04-29 2013-12-17 Qualcomm Incorporated Self-body biasing sensing circuit for resistance-based memories
KR20140002184A (ko) 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102056853B1 (ko) * 2013-01-18 2020-01-22 삼성전자주식회사 저항성 메모리 장치 및 그에 따른 동작 제어방법
US9240226B2 (en) * 2013-08-05 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor storage device
KR102215359B1 (ko) * 2014-08-01 2021-02-15 삼성전자주식회사 비휘발성 메모리 장치와 그 센싱 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040095825A1 (en) 2002-11-14 2004-05-20 Renesas Technology Corp. Nonvolatile memory device with sense amplifier securing reading margin
US20060050584A1 (en) * 2004-09-07 2006-03-09 Dietmar Gogl Current sense amplifier
KR100707305B1 (ko) 2005-12-21 2007-04-12 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법

Also Published As

Publication number Publication date
US9728254B2 (en) 2017-08-08
KR20160015992A (ko) 2016-02-15
US20160035432A1 (en) 2016-02-04
US20170011796A1 (en) 2017-01-12
US9478302B2 (en) 2016-10-25

Similar Documents

Publication Publication Date Title
US10937519B2 (en) Memory devices, memory systems and methods of operating memory devices
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
US9728252B2 (en) Resistive memory device with temperature compensation, resistive memory system, and operating method thereof
US8107275B2 (en) Nonvolatile memory device using variable resistive element
KR102154296B1 (ko) 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치
KR102245129B1 (ko) 멀티레벨 셀을 포함하는 크로스 포인트 메모리 장치 및 크로스 포인트 메모리 장치의 동작방법
KR102023358B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR102187116B1 (ko) 비휘발성 메모리 장치와 이를 포함하는 메모리 시스템, 및 비휘발성 메모리 장치의 구동 방법
US9583189B2 (en) Memory device, operating and control method thereof
KR102429905B1 (ko) 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
KR102024523B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR102030330B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
CN110910931A (zh) 存储器设备
KR102563767B1 (ko) 메모리 장치 및 그 동작 방법
US11238927B2 (en) Memory device having program current adjustible based on detected holding voltage
KR102504836B1 (ko) 보상 회로를 구비하는 저항성 메모리 장치
US10998038B2 (en) Memory device and method of operating the same
US9224441B2 (en) Nonvolatile memory device using variable resistive element and memory system having the same
KR102081590B1 (ko) 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR20100123149A (ko) 저항체를 이용한 반도체 메모리 장치
KR20100013125A (ko) 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성메모리 셀의 프로그램 방법
KR102656527B1 (ko) 메모리 장치
KR20180108302A (ko) 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant