DE102018103694B4 - Leseverstärker-Schaltkreis, Speichervorrichtung, Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle und Verfahren zum Betreiben einer Speichervorrichtung - Google Patents

Leseverstärker-Schaltkreis, Speichervorrichtung, Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle und Verfahren zum Betreiben einer Speichervorrichtung Download PDF

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Abstract

Leseverstärker-Schaltkreis zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle, wobei die resistive Speicherzelle ein erstes resistives Speicherzellenelement aufweist, mittels eines zweiten resistiven Speicherzellenelements, welches Teil der resistiven Speicherzelle oder ein Speicherzellen-externes Referenz-Speicherzellenelements ist, der Leseverstärker-Schaltkreis aufweisend:eine Schalterstruktur;ein erstes Speicherelement;ein zweites Speicherelement;einen Steuerschaltkreis, der eingerichtet ist, die Schalterstruktur derart zu steuern, dassin einer ersten Phase eine an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung dem ersten Speicherelement zugeführt wird und eine an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung dem zweiten Speicherelement zugeführt wird;in einer zweiten Phase eine an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung bereitgestellt wird und eine an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung bereitgestellt wird;einen Auswerteschaltkreis, der eingerichtet ist, unter Verwendung der in der ersten Phase den Speicherelementen zugeführten Spannungen oder davon abgeleiteter Werte und der in der zweiten Phase bereitgestellten Spannungen oder davon abgeleiteter Werte einen Zustandswert der resistiven Speicherzelle zu ermitteln, wobei die in der ersten Phase den Speicherelementen zugeführten Spannungen oder davon abgeleiteten Werte und die in der zweiten Phase bereitgestellten Spannungen oder davon abgeleiteten Werte dem Auswerteschaltkreis gleichzeitig bereitgestellt werden.

Description

  • Verschiedene Ausführungsformen betreffen im Allgemeinen einen Leseverstärker-Schaltkreis, eine Speichervorrichtung, ein Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle und ein Verfahren zum Betreiben einer Speichervorrichtung.
  • Zum Auslesen eines gespeicherten Werts, z.B. eines Bitwerts, in einem elektronischen Speicher wird üblicherweise entweder ein Referenzsignal verwendet, welches zwischen den beiden Zuständen liegt, welche die ‚0‘ und die ‚1' repräsentieren, oder es wird ein komplementäres Bit verwendet. Beim Nutzen des komplementären Bits werden zwei Speicherzellen bzw. Speicherzellenelemente in zueinander komplementäre Zustände gebracht. Der Zustand ,0' kann dann beispielsweise durch die Kombination ,0', , 1‘ repräsentiert sein, der Zustand , 1' durch die umgekehrte Kombination , 1', ,0'. Beim Auslesen brauchen dann die beiden Zustände nur miteinander verglichen zu werden, auf ein Referenzsignal kann verzichtet werden.
  • In 1A bis 1D sind die Zustände veranschaulicht als Häufigkeitsverteilungen eines jeweiligen Zustandswerts (Strom I in 1A, 1C, 1D und Widerstand R in 1B; allgemein können z.B. Vt, R, I, t für den Zustandswert genutzt werden), welche bei Speicherzellen, welche in die beiden jeweiligen Speicherzustände programmiert wurden (hier mit 1 bzw. 0 bezeichnet) angetroffen werden. Die Häufigkeitsverteilungen zeigen üblicherweise eine breite Verteilung. Dass die beiden Verteilungen nicht überlappen, sondern durch eine Lücke (als Lesefenster bezeichnet) voneinander getrennt sind, ermöglicht es, anhand des Zustandswerts - entweder in Bezug auf einen im Lesefenster angeordneten Referenzwert (Iref in 1C) oder im Vergleich zweier komplementärer Zustandswerte miteinander - einer ausgelesenen Zelle eindeutig einen Speicherwert zuzuordnen. Dies gelingt umso zuverlässiger und schneller, je größer das Lesefenster ist.
  • Das Lesefenster kann charakterisiert werden durch einen Faktor k=(b-a)/a, welcher auch als relatives Lesefenster bezeichnet wird. Dabei ist a der höchste Wert, der für die näher an Null liegende Verteilung erwartet bzw. angetroffen wird, und b der niedrigste Wert, der für die weiter entfernt von Null liegende Verteilung erwartet bzw. angetroffen wird.
  • Bisher waren, wie in 1C dargestellt ist, Faktoren von mehr als 6 üblich.
  • Bei jüngst entwickelten Speichervorrichtungen (z.B. MRAM) ist das Lesefenster und damit die Lücke zwischen den komplementären Bits bzw. zwischen dem Bit und dem Referenzbit extrem klein. Dies ist in 1D für einen beispielhaften MRAM-Speicher dargestellt, für welchen der Faktor k=0,05 ist.
  • Gleichzeitig sollen allerdings auch Zugriffszeiten, um ein Bit auszulesen, weiter und weiter reduziert werden.
  • Bislang ist kein Leseverstärker in der Lage, bei einem so kleinen Lesefester innerhalb einer akzeptablen Zeit (z.B. < 20 ns) auszulesen.
  • Die US 2016/0035432 A1 offenbart eine nichtflüchtige Speichervorrichtung, welche bei einem Lesevorgang zum Auslesen einer ersten Speicherzelle einen Referenzstrom an eine zweite Speicherzelle bereitstellt.
  • Die US 5,498,984 offenbart einen Leseverstärker, welcher eine Stärke und eine Polarität eines Stroms erfasst, welcher von einer Vorrichtung zu einer anderen fließt.
  • In den Zeichnungen beziehen sich ähnliche Bezugszeichen üblicherweise auf dieselben Teile in allen unterschiedlichen Ansichten, wobei der Übersichtlichkeit wegen teilweise darauf verzichtet wird, sämtliche einander entsprechenden Teile in allen Figuren mit Bezugszeichen zu versehen. Teile derselben oder ähnlicher Art können zur Unterscheidung zusätzlich zu einem gemeinsamen Bezugszeichen mit einer nachgestellten Ziffer oder einem nachgestellten Buchstaben versehen sein. Die Zeichnungen sollen nicht notwendigerweise eine maßstabgetreue Wiedergabe darstellen, sondern die Betonung liegt vielmehr auf einem Veranschaulichen der Prinzipien der Erfindung. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung mit Bezug auf die folgenden Zeichnungen beschrieben, in denen:
    • 1A bis 1D Speicherzellen Zustände als Häufigkeitsverteilungen eines jeweiligen Zustandswerts zeigt;
    • 2A einen Leseschaltkreis zum Auslesen eines Zustandswerts einer Speicherzelle gemäß dem Stand der Technik zeigt;
    • 2B einen Leseschaltkreis zum Auslesen eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 3A einen Leseschaltkreis zum Auslesen eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 3B eine Speichervorrichtung gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 4 einen Vergleich von Montecarlo-Simulationen für Auslesevorgänge unter Verwendung des Leseschaltkreises aus 2B und des Leseschaltkreises aus 3A zeigt;
    • 5 einen Leseschaltkreis zum Auslesen eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 6 einen Auswerteschaltkreis zum Auswerten eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 7A und 7B einen Auswerteschaltkreis zum Auswerten eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen in einer ersten Phase (7A bzw. einer zweiten Phase (7B) zeigt;
    • 8 einen Auswerteschaltkreis zum Auswerten eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 9 einen Auswerteschaltkreis zum Auswerten eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 10 einen Auswerteschaltkreis zum Auswerten eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 11 einen Leseverstärker-Schaltkreis zum Ermitteln eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 12 ein Blockschema eines Leseverstärker-Schaltkreises zum Ermitteln eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt;
    • 13 ein Flussdiagramm eines Verfahrens zum Ermitteln eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die begleitenden Zeichnungen, die als Beispiel durch Veranschaulichung bestimmte Details und Ausführungen zeigen, in denen die Erfindung in die Praxis umgesetzt werden kann.
  • Das Wort „beispielhaft“ wird hierin in der Bedeutung von „als ein Beispiel, ein Exemplar oder eine Veranschaulichung dienend“ verwendet. Alle hierin als „beispielhaft“ beschriebenen Ausführungsformen oder Ausgestaltungen sind nicht notwendigerweise als bevorzugt oder vorteilhaft anderen Ausführungsformen oder Ausgestaltungen gegenüber zu deuten.
  • Es werden ein Leseverstärker-Schaltkreis gemäß Anspruch 1, eine Speichervorrichtung gemäß Anspruch 9, ein Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle gemäß Anspruch 11 und ein Verfahren zum Betreiben einer Speichervorrichtung gemäß Anspruch 22 bereitgestellt. Weitere Ausführungsformen sind in den Unteransprüchen beschrieben.
  • Ein neues Mess- bzw. Erfassungskonzept für Zustandswerte von Speicherzellen wird bereitgestellt, welches eine höhere Geschwindigkeit und eine verbesserte Genauigkeit im Vergleich zu allen bekannten Möglichkeiten bietet.
  • Ein schneller und genau arbeitender Leseverstärker zum Auslesen von Speichern ist unerlässlich für neuere Speichervorrichtungen wie beispielsweise MRAM, RRAM, PCRAM oder CBRAM.
  • In verschiedenen Ausführungsbeispielen wird ein Leseverstärkerschaltkreis bereitgestellt, welcher Anforderungen hinsichtlich eines Lesefensters und einer Zugriffszeit erfüllt.
  • Sollten Zeitvorgaben weniger anspruchsvoll sein, kann eine Genauigkeit des Leseverstärkers sogar noch weiter erhöht sein. Bislang existiert noch keine geeignetere Lösung zum genauen Auslesen der genannten Arten von Speichervorrichtungen bei kleinem Lesefenster mit hoher Geschwindigkeit.
  • Beim vorgeschlagenen Leseverstärker werden die bekannten Beschränkungen hinsichtlich Geschwindigkeit und Genauigkeit überwunden, indem (bis zu) acht Aspekte innerhalb eines einzigen Schaltkreises kombiniert werden. Diese Aspekte sind:
    • 1) Vermeiden von ungleichen Messpfaden
    • 2) Verbesserung des Signal-zu-Rauschen-Verhältnisses
    • 3) Optimierung des Betriebspunkts
    • 4) Minimierung der Anzahl verwendeter Vorrichtungen
    • 5) Offset-Kompensation
    • 6) Crosstalk-Minimierung
    • 7) Reduktion von Spannungsversorgungseinflüssen und
    • 8) Rauschenverringerung
  • Es wird postuliert, dass dabei Absolutwerte irrelevant sind, sondern es nur auf Verhältnisse ankommt.
  • In verschiedenen Ausführungsbeispielen kann der Leseverstärker-Schaltkreis so gestaltet bzw. das zugehörige Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle so ausgeführt werden, dass nicht sämtliche acht Aspekte verwirklicht sind, sondern, soweit technisch unabhängig verwirklichbar, beispielsweise nur ein oder mehrere Aspekte. Jeder weitere hinzugefügte Aspekt verbessert allerdings zusätzlich zumindest eine Genauigkeit beim Ermitteln des Zustandswerts der resistiven Speicherzelle. Ein optimales Ergebnis kann bei Verwirklichung aller acht Aspekte erzielt werden.
  • Die acht Aspekte/Prinzipien und Maßnahmen, welche zu ihrer Umsetzung vorgeschlagen werden, sind in der folgenden Tabelle stichpunktartig zusammengefasst:
    Eingearbeitetes Prinzip Maßnahme
    Vermeiden von ungleichen Messpfaden Serielle Messung über denselben Pfad
    Verbesserung des Signal-zu-Rauschen-Verhältnisses Doppelte Messung
    Optimierung des Betriebspunkts Selbstjustierung von Spannungen
    Minimierung der Anzahl verwendeter Verringerung der Anzahl verwendeter
    Vorrichtungen Vorrichtungen
    Offset-Kompensation Hinzufügen von Anpassungsströmen
    Crosstalk-Minimierung Crosstalk-Minimierung
    Reduktion von Spannungsversorgungseinflüssen GND-Referenz aller internen Level
    Unterdrückung von Störeinflüssen keine externe Referenz
  • Im Folgenden werden die einzelnen Aspekte näher erläutert unter Bezugnahme auf die Figuren, wobei in 3B eine Speichervorrichtung 334 gemäß verschiedenen Ausführungsbeispielen dargestellt ist, in 11 und 12 Leseverstärker-Schaltkreise 202 gemäß verschiedenen Ausführungsbeispielen, welche Teil der Speichervorrichtung 334 sein können, in 2B, 3A und 5 Leseschaltkreise 202a bzw. 202b, welche Teil des Leseverstärker-Schaltkreises 202 sein können, und in 7A, 7B, 8 9 und 10 jeweils einen Auswerteschaltkreis 202c, welcher Teil des Leseverstärker-Schaltkreises 202 sein kann.
  • 1) Vermeiden von ungleichen Messpfaden
  • 2A zeigt einen der einfachsten Leseschaltkreise 200 zum Auslesen eines Zustandswerts (hier beispielhaft der Widerstand Rcell) einer Speicherzelle 201, welche gemäß dem Stand der Technik gegenwärtig genutzt werden, um ein Ausgangssignal Uout als Eingangssignal eines Auswerteschaltkreises bereitzustellen.
  • Der Leseschaltkreis 200 weist zwei unabhängige Transistoren 208, 210 und einen Schalter 206 auf. Ein Biasstrom wird definiert durch eine Steuerspannung Ux am Transistor 210, und eine Messspannung wird als Uy am Steueranschluss des Transistors 208 bereitgestellt. Das Ausgangssignal Uout ist eine Funktion des Zellwiderstands Rcell, wobei der Transistor 208 als Verstärker wirkt, der Änderungen der etwa am mit UR markierten Punkt abfallenden, ebenfalls vom Zellwiderstand Rcell abhängigen Spannung UR verstärkt, so dass Uout eine höhere Empfindlichkeit hat als UR.
  • Bei Verwendung des Leseschaltkreises 200 (oder eines ähnlichen Schaltkreises) würde zum Auslesen einer Referenzzelle oder einer komplementären Speicherzelle gemäß dem Stand der Technik ein eigener Schaltkreis verwendet. Das kann dazu führen, dass wegen unterschiedlicher Eigenschaften der beiden Schaltkreise (insbesondere beim Passieren unterschiedlicher Transistoren) ein Messfehler ins Messsignal eingebracht wird.
  • In verschiedenen Ausführungsbeispielen kann bei einem Leseverstärkerschaltkreis 202 (für ein Ausführungsbeispiel, bei welchem alle acht Aspekte berücksichtigt sind, siehe 10, 11 oder 12) ein Leseschaltkreis 202a bereitgestellt werden, wie er in 2B beispielhaft dargestellt ist.
  • Dabei ist die Messvorrichtung, d.h. der Leseschaltkreis 202a, zum Ermitteln eines Unterschieds zwischen einem Zustandswert eines Speicherzellenelements 204 (im Folgenden als erstes resistives Speicherzellenelement 204 bezeichnet) und eines komplementären Speicherzellenelements oder eines externen Referenz-Speicherzellenelements 212 (im Folgenden als zweites resistives Speicherzellenelement 212 bezeichnet) immer dieselbe (bzw. derselbe). Bei einem Bereitstellen eines Messwerts U0 bezüglich des ersten Speicherzellenelements 204 kann derselbe Abschnitt 228 des Leseschaltkreises 202a genutzt werden wie bei einem Bereitstellen eines Messwerts UI bezüglich des zweiten Speicherzellenelements 212. Der beiden Messvorgängen gemeinsame Abschnitt 228 kann einen ersten Transistor 216 aufweisen. Der Leseschaltkreis 202a kann so gestaltet sein, dass zwischen dem jeweiligen Speicherzellenelement 204, 212 und einem zugehörigen Ausgang, an welchem ein zugeordnetes Ausgangssignal (U0 bzw. U1) bereitgestellt wird, keine Transistoren angeordnet sind, welche nicht im gemeinsamen Abschnitt 228 liegen.
  • Um das Nutzen eines gemeinsamen Abschnitts 228 zu ermöglichen, können die beiden Messvorgänge nacheinander ausgeführt werden. Zur Veranschaulichung wird im Folgenden die Bezeichnung TA für einen ersten Zeitabschnitt verwendet, in welchem der erste Messvorgang ausgeführt wird, und die Bezeichnung TB für einen zweiten Zeitabschnitt verwendet, in welchem der zweite Messvorgang ausgeführt wird.
  • Um ein gleichzeitiges Bereitstellen beider Messergebnisse U0 und U1 an einen Auswerteschaltkreis 202c, welcher einen oder mehrere Komparatoren aufweisen kann und deshalb auch als Komparator-Schaltkreis 202c bezeichnet werden kann, zu ermöglichen, kann das erste Messergebnis U0 während TA zwischengespeichert werden. Während TB wird das Messergebnis U1 ermittelt, und das gespeicherte Messergebnis U0 wird gemeinsam mit U1 bereitgestellt.
  • Der Leseschaltkreis 202a (und ebenfalls der unten beschriebene Leseschaltkreis 202b) kann eine Schalterstruktur 214 und einen Steuerschaltkreis 332 (siehe 3B) aufweisen. Der Steuerschaltkreis 332 kann eingerichtet sein, die Schalterstruktur 214 (beispielsweise die beiden in 2B schematisch dargestellten Schalter) so zu steuern (zur Position TA), dass in der ersten Phase TA eine an dem ersten resistiven Speicherzellenelement 204 anliegende elektrische Spannung oder eine davon abgeleitete (z.B. verstärkte) Spannung U0 einem ersten Speicherelement 218 zugeführt wird. Der entsprechende Pfad, welcher einen ersten Teil 222 des Leseschaltkreises 202a bildet, ist in 2B grau hinterlegt angedeutet. Der Steuerschaltkreis 332 kann ferner eingerichtet sein, die Schalterstruktur 214 (beispielsweise die beiden in 2B schematisch dargestellten Schalter) so zu steuern (zur Position TB), dass in der zweiten Phase TB eine an dem zweiten resistiven Speicherzellenelement 212 anliegende elektrische Spannung oder eine davon abgeleitete (z.B. verstärkte) Spannung UI bereitgestellt wird. Von dem entsprechenden Pfad ist der Übersicht halber nur derjenige Abschnitt 228 angedeutet, welcher dem ersten Teil 222 und dem Pfad gemeinsam ist. Dieser Abschnitt 228 ist in 2B als Rahmen angedeutet. Der erste Transistor 216 (der einzige Transistor dieses beispielhaften Leseschaltkreises 202a) kann Teil des Abschnitts 228 sein.
  • U1 - U0 ist hierbei (nur) ein Maß für eine Differenz der Widerstände R1 und R0, d.h. für R1 - R0.
  • Das Ergebnis ist bei einer Messung unter Verwendung des Leseschaltkreises 202a lediglich dann gültig, wenn Ibias und Uy während einer Zugriffszeit Taccess, welche eine Summe aus TA und TB ist (also Taccess = TA + TB) konstant sind.
  • Eine absolute Konstanz kann von Ibias und Uy während der Zugriffszeit Taccess kann typischerweise nicht gewährleistet sein oder Schwankungen können sogar üblich sein, beispielsweise bei einer nach einem Einschalten der Vorrichtung noch nicht eingeschwungenen Schaltung. Zufällige Schwankungen von Ibias und Uy während der Zugriffszeit Taccess können sich in den Messergebnissen U0 und U1 als Rauschen bemerkbar machen. Einem Verbessern des Signal-zu-Rauschen-Verhältnisses dient der nachfolgend erläuterte zweite Aspekt.
  • 2) Verbesserung des Signal-zu-Rauschen-Verhältnisses
  • In verschiedenen Ausführungsbeispielen wird zum Verbessern des Signal-zu-Rauschen-Verhältnisses eine doppelte Messung ausgeführt. Hierbei wird jeder Messvorgang (womit das Ermitteln der Messergebnisse U0 bzw. U1 gemeint ist) doppelt ausgeführt. Das heißt, es gibt jeweils ein Messergebnis U0 bzw. U1 aus der ersten Phase (als U0(TA) bzw. U1(TA) bezeichnet) und jeweils ein Messergebnis U0 bzw. U1 aus der zweiten Phase (als U0(TB) bzw. U1(TB) bezeichnet). Die erste und die zweite Messung werden dabei mittels zweier unabhängiger (oder zutreffender: vertauschter) Messpfade ausgeführt. Damit können Störungen eliminiert werden und eine Empfindlichkeit verdoppelt werden.
  • Die Messergebnisse werden dabei wie folgt ausgewertet (voneinander abgezogen), wobei die Auswertung beispielsweise im Auswerteschaltkreis 202c erfolgen kann, welcher im Zusammenhang mit 6 bis 12 näher erläutert ist:
  • [ U 1 ( T B ) − U 0 ( T A ) ] − [ U 0 ( T B ) − U 1 ( T A ) ] = 2 [ U 1 − U 0 ]
    Figure DE102018103694B4_0001
  • Verkürzend wird im Folgenden auch die Schreibweise U0A für U0(TA) usw. verwendet.
  • Dass einander ähnliche Störungen bei diesem Messverfahren eliminiert werden können, kann wie folgt veranschaulicht werden (dabei stellt US die Störung dar, z.B. verursacht durch eine Bias-Änderung):
  • [ U 1 ( T B ) − U 0 ( T A ) ] − [ U 0 ( T B ) − U 1 ( T A ) ] = 2 [ U 1 − U 0 ]
    Figure DE102018103694B4_0002
  • Wie man sieht, hebt sich die Störung Us, welche nur einen der beiden Zeitpunkte (TA oder TB), aber beide zu diesem Zeitpunkt durchgeführten Messungen betrifft, gegenseitig auf.
  • Der Messpfad wird also verdoppelt, um eine höhere Empfindlichkeit zu erreichen und um einen Einfluss von während TB gegenüber TA geänderten Messbedingungen, welche eine vergleichbare Wirkung auf beide Pfade haben, zu eliminieren. In einer beispielhaften Ausführungsform eines Leseschaltkreises 202b, wie sie in 3A dargestellt ist, kann lediglich eine Kombination der zwei Differenzen erfasst werden.
  • Ein Ausführungsbeispiel zum Verwirklichen der doppelten Messung ist in 3A dargestellt. Beim Leseschaltkreis 202b gemäß der 3A kann der Steuerschaltkreis 332 (siehe 3B) eingerichtet sein, die Schalterstruktur 214 (beispielsweise die vier in 3A schematisch dargestellten Schalter) so zu steuern (zur Position „TA“), dass in der ersten Phase TA eine an dem ersten resistiven Speicherzellenelement 204 anliegende oder eine davon abgeleitete elektrische Spannung U0A einem ersten Speicherelement 218 zugeführt wird (der entsprechende Pfad, welcher einen ersten Teil 222 des Leseschaltkreises 202b bildet, ist in 3A dunkelgrau hinterlegt angedeutet) und eine an dem zweiten resistiven Speicherzellenelement 212 anliegende oder eine davon abgeleitete elektrische Spannung U1A einem zweiten Speicherelement 220 zugeführt wird (ein entsprechender Pfad, welcher einen zweiten Teil 224 des Leseschaltkreises 202b bildet, ist in 3A hellgrau hinterlegt angedeutet). Der Steuerschaltkreis 332 kann ferner eingerichtet sein, die Schalterstruktur 214 (beispielsweise die vier in 3A schematisch dargestellten Schalter) so zu steuern (zur Position „TB“), dass in der zweiten Phase TB eine an dem ersten resistiven Speicherzellenelement 204 anliegende oder eine davon abgeleitete elektrische Spannung U0B bereitgestellt wird und eine an dem zweiten resistiven Speicherzellenelement 212 anliegende oder eine davon abgeleitete elektrische Spannung U1B bereitgestellt wird.
  • In der zweiten Phase TB können ferner die in der ersten Phase in dem ersten Speicherelement 218 gespeicherte Spannung U0A und die in dem zweiten Speicherelement 220 gespeicherte Spannung V1A bereitgestellt werden.
  • Das erste und das zweite Speicherelement 218, 220 können beispielsweise Kondensatoren aufweisen oder sein.
  • Dabei kann, wie oben in Zusammenhang mit dem Leseschaltkreis 202a beschrieben, zum Bereitstellen der an dem zweiten resistiven Speicherzellenelement 212 anliegenden oder der davon abgeleiteten elektrischen Spannung in der zweiten Phase TB ein Pfad genutzt werden, von dem in 3A der Übersicht halber nur derjenige Abschnitt 228 angedeutet ist, welcher dem ersten Teil 222 und dem Pfad gemeinsam ist. Dieser Abschnitt 228 des ersten Teils 222 ist in 3A als Rahmen angedeutet. Der erste Transistor 216 kann Teil des Abschnitts 228 sein.
  • Auf vergleichbare Weise kann zum Bereitstellen der an dem ersten resistiven Speicherzellenelement 204 anliegenden oder der davon abgeleiteten elektrischen Spannung in der zweiten Phase TB ein weiterer Pfad genutzt werden, von dem in 3A der Übersicht halber nur derjenige Abschnitt 226 angedeutet ist, welcher dem zweiten Teil 224 und dem weiteren Pfad gemeinsam ist. Dieser Abschnitt 226 ist in 3A als Rahmen angedeutet. Der Abschnitt 226 kann einen zweiten Transistor 217 aufweisen.
  • Wie in 3B dargestellt ist, können der Leseschaltkreis 202a oder der Leseschaltkreis 202b Teil der Speichervorrichtung 334 sein, beispielsweise einer MRAM-, RRAM-, PCRAM- oder CBRAM-Speichervorrichtung.
  • In der Speichervorrichtung 334 kann der Leseschaltkreis 202a bzw. 202b Teil des Leseverstärkerschaltkreises 202 sein. Der Leseverstärkerschaltkreis 202 kann ferner den Auswerteschaltkreis 202c aufweisen, sowie einen Steuerschaltkreis 332. In verschiedenen Ausführungsbeispielen kann die Speichervorrichtung 334 zusätzlich zum Leseverstärkerschaltkreis 202 einen oder mehrere weitere Leseverstärkerschaltkreise 203 aufweisen. Die Speichervorrichtung 334 kann ferner einen Datenspeicher 336 aufweisen, welcher zumindest die Speicherzelle mit dem ersten Speicherzellenelement 204 und das zweite Speicherzellenelement 212 aufweist. Ferner kann der Datenspeicher 336 mindestens ein weiteres Speicherzellenelement 205 aufweisen. Die Speichervorrichtung 334 kann ferner eine Ansteuerung 330, z.B. einen Ansteuerschaltkreis 330 aufweisen, welcher eingerichtet sein kann für eine allgemeine Ansteuerung des Datenspeichers 336 und des Leseverstärkerschaltkreises 202 bzw. 203, beispielsweise mittels Adressierens des Datenspeichers 336 und Ansprechens des entsprechenden Leseverstärkerschaltkreises 202 bzw. 203, und ggf. für weitere übliche Ansteuervorgänge.
  • 4 zeigt einen Vergleich von Montecarlo-Simulationen für Auslesevorgänge unter Verwendung des Leseschaltkreises aus 2B (in 400a und 400b) und des Leseschaltkreises aus 3A (in 400c). Dabei wurde ein Auftreten von Störsignalen simuliert, welche bei Verwendung von nur jeweils einem Spannungswert pro Speicherzellenelement (U1B - U0A bei Ansicht 400a und U0B - U1A bei Ansicht 400b) zu einer fehlerhaften Auswertung führen können. Im Gegensatz dazu kann die Verwendung aller vier der bei Verwendung eines in 3A gezeigten Leseschaltkreises 202b bereitgestellten Spannungswerte gemäß [U1B - U0A] - [U0B - U1A] ein fehlerfreies Ermitteln des Zustandswerts der Speicherzelle ermöglichen.
  • 3) Optimierung des Betriebspunkts
  • Eine höchste Messempfindlichkeit bezüglich der bereitgestellten Spannung UB kann erreicht werden, wenn der Leseschaltkreis 202a bzw. 202b selbstjustierend gestaltet ist. Das ist in 5 veranschaulicht, welche einen selbstjustierenden Leseschaltkreis 202a zum Auslesen eines Zustandswerts einer Speicherzelle 204 gemäß verschiedenen Ausführungsbeispielen zeigt.
  • Der Leseschaltkreis 202a aus 5 ist als Abwandlung des Leseschaltkreises 202a aus 2B dargestellt. Ebenso ist es möglich, den Aspekt der Optimierung des Betriebspunkts beim Leseschaltkreis 202b aus 3A zu verwirklichen. Das ist beispielhaft in 11 dargestellt. Dementsprechend entspricht die ausgegebene Spannung UA aus 5 der Spannung U0 aus 2B und der Spannung U0A aus 11, und die ausgegebene Spannung UB aus 5 der Spannung U1 aus 2B und der Spannung U1B aus 11.
  • Die Transistoren im Leseschaltkreis 202a bzw. 202b können zweckmäßig entsprechend ihrer Position und Funktion im Leseschaltkreis 202a bzw. 202b ausgewählt werden, beispielsweise unter Beachtung einer Polarität der im Betrieb an ihnen anliegenden Spannung. Wird, wie im Ausführungsbeispiel in 2B (siehe dazu auch 5), eine positive Versorgungsspannung VDD an den Drain-Ausgang 216G des ersten Transistors 216 angelegt, kann der erste Transistor 216 beispielsweise ein n-Kanal-Feldeffekttransistor oder ein Transistor vom NPN-Typ sein.
  • Für die Selbstjustierung können während TA beim Messen der am ersten Speicherzellenelement 204 anliegenden oder der davon abgeleiteten Spannung UA (bzw. des entsprechenden Widerstands R0) ein Gate (allgemein ein Steueranschluss) 216S und ein Drain (allgemein ein gesteuerter Anschluss) 216G kurzgeschlossen sein, so dass ein Betriebspunkts des ersten Transistors 216 dahingehend optimiert ist, dass ein optimales Drain-Niveau sichergestellt ist. Denn bei dieser Gestaltung ist der erste Transistor 216 während des Bereitstellens bzw. Speicherns der am ersten Speicherzellenelement 204 anliegenden oder der davon abgeleiteten Spannung UA/U0/U0A eingerichtet, im Sättigungsbereich zu arbeiten, womit er als Verstärker und als Spannungsbegrenzer für das Speicherzellenelement 204 wirkt. Anders ausgedrückt kann in der ersten Phase TA der Steueranschluss 216S des ersten Transistors 216 mit dem einen gesteuerten Anschluss 216G des ersten Transistors 216 elektrisch leitend verbunden sein, und in der zweiten Phase TB der Steueranschluss 216S des ersten Transistors 216 vom gesteuerten Anschluss 216G des ersten Transistors 216 getrennt sein.
  • Sofern der Widerstand R1 des zweiten Speicherzellenelements 212 nahe an dem Widerstand R0 des ersten Speicherzellenelements 204 ist, was, wie eingangs beschrieben, insbesondere bei neuen resistiven Speichervorrichtungen der Fall ist, welche ein sehr kleines relatives Lesefenster aufweisen, kann der erste Transistor 216 auch während TB noch im optimalen Betriebspunkt sein, oder nur unwesentlich davon entfernt.
  • In vergleichbarer Weise kann der zweite Transistor 217, der Teil des zweiten Teils 224 bzw. des zweiten Abschnitts 226 ist, selbstjustiert sein. Z.B. kann in der ersten Phase TA ein Steueranschluss 217S des zweiten Transistors 217 mit dem einen gesteuerten Anschluss 217G des zweiten Transistors 217 elektrisch leitend verbunden sein, und in der zweiten Phase TB der Steueranschluss 217S des zweiten Transistors 217 vom gesteuerten Anschluss 217G des zweiten Transistors 217 getrennt sein.
  • 4) Minimierung der Anzahl verwendeter Vorrichtungen
  • Die folgenden Ausführungen zu den Aspekten 4 bis 8 beziehen sich auf beispielhafte Auswerteschaltkreise 202c in Verbindung mit dem Leseschaltkreis 202b. Sie sind allerdings auch mutatis mutandis auf eine Kombination des Auswerteschaltkreises 202c mit dem Leseschaltkreis 202a anwendbar.
  • Jeder Transistor im Leseverstärkerschaltkreis 202, d.h. nicht nur im Leseschaltkreis 202b, sondern auch im Auswerteschaltkreis 202c, dem die Messignale U0A, U1A, U0B und U1B vom Leseschaltkreis 202a bzw. 202b bereitgestellt werden, kann einen Offset beisteuern, welcher ein ermitteltes Ergebnis (das vom Auswerteschaltkreis 202c bereitgestellte Ergebnis ist als Uout bezeichnet) verfälschen kann und damit eine Genauigkeit des Ergebnisses Uout verringern kann.
  • Dementsprechend kann gemäß verschiedenen Ausführungsbeispielen eine Anzahl von im Auswerteschaltkreis 202c verwendeten Transistoren minimiert sein.
  • 6 zeigt (oben als Blockdiagramm, unten als Schaltplan) einen Auswerteschaltkreis 202c zum Auswerten eines Zustandswerts einer Speicherzelle 204 gemäß verschiedenen Ausführungsbeispielen. Wie anhand des Blockdiagramms erkennbar ist, werden im Auswerteschaltkreis 202c vier Komparatoren 660, 662, 664 und 666 genutzt, die lediglich zehn Transistoren aufweisen, um anhand der vom Leseschaltkreis 202b bereitgestellten Messwerte U1B, U0A, U0B und U1A das Ausgangssignal Uout zu erzeugen. Im Folgenden werden die Funktionen der Komparatoren 660, 662, 664 und 666 im Auswerteschaltkreis 202c beschrieben. Eine beispielhafte Verschaltung der einzelnen Schaltkreiselemente, insbesondere der Transistoren, ist den Schaltplänen von 6 bis 11 zu entnehmen.
  • Im Auswerteschaltkreis 202c dienen ein erster, zweiter und dritter Komparator 660, 662, 664 einem Vergleichen der bereitgestellten Messwerte U1B, U0A, U0B und U1A derart (wie in der Formel oben und in 6 beschrieben), dass vom dritten Komparator 664 bereits ein Zustandswert der resistiven Speicherzelle 204 als Zwischenergebnis bereitgestellt wird. Dieses wird mittels eines als Verstärker 666 genutzten vierten Komparators 666 zum nutzbaren Ausgangssignal Uout verstärkt, wobei der Komparator 666 so eingerichtet sein kann, dass sich ein Verstärkungsfaktor a ergibt, so dass 2[U1 - U0]*a = Uout.
  • Für das Vergleichen kann entsprechend dem Ausführungsbeispiel aus 6 (und den nachfolgenden Figuren; um die Übersichtlichkeit zu verbessern, sind nicht alle Elemente des Auswerteschaltkreises 202c bzw. des Leseverstärkers 202 in allen Figuren beschriftet; eine Zuordnung der Beschriftungen über die Figuren hinweg sollte jedoch leicht fallen) der erste Komparator 660 eingerichtet sein, in der zweiten Phase TB die an dem zweiten resistiven Speicherzellenelement 212 anliegende oder die davon abgeleitete elektrische Spannung U1B zu vergleichen mit der in der ersten Phase TA dem ersten Speicherelement 218 zugeführten Spannung U0A. Dafür kann in der zweiten Phase TB einem Steueranschluss 660T1S eines dritten Transistors 660T1 (diese Bezeichnung und weitere dient einer Unterscheidung vom ersten Transistor 216 des Leseschaltkreises 202a, 202b) des ersten Komparators 660 die Spannung U1B bereitgestellt werden, und einem Steueranschluss 660T2S eines vierten Transistors 660T2 des ersten Komparators 660 kann die Spannung U0A bereitgestellt werden, wobei der dritte Transistor 660T1 und der vierte Transistor 660T2 parallel zueinander geschaltet sein können.
  • Ferner kann entsprechend dem Ausführungsbeispiel aus 6 der zweite Komparator 660 eingerichtet sein, in der zweiten Phase TB die an dem ersten resistiven Speicherzellenelement 204 anliegende oder die davon abgeleitete elektrische Spannung U0B zu vergleichen mit der in der ersten Phase TA dem zweiten Speicherelement 220 zugeführten Spannung U0B. Dafür kann in der zweiten Phase TB einem Steueranschluss 662T1S eines fünften Transistors 662T1 des zweiten Komparators 662 die Spannung U1A bereitgestellt werden, und einem Steueranschluss 662T2S eines sechsten Transistors 662T2 des zweiten Komparators 662 kann die Spannung U0B bereitgestellt werden, wobei der fünfte Transistor 662T1 und der sechste Transistor 662T2 parallel zueinander geschaltet sein können
  • Der dritte Komparator 664 kann eingerichtet sein, in der zweiten Phase TB ein Vergleichsergebnis des ersten Komparators 660 mit einem Vergleichsergebnis des zweiten Komparators 662 zu vergleichen. Dafür können ein gesteuerter Anschluss 664T1G und ein Steueranschluss 664T1S eines siebten Transistors 664 und ein Steueranschluss e664T2S eines achten Transistors 664T2 verbunden sein mit dem gesteuerten Anschluss 660TIG des dritten Transistors 660T 1 und dem gesteuerten Anschluss 662T1G des fünften Transistors 662T1, und ein gesteuerter Anschluss 664T2G des achten Transistors 664T2 kann verbunden sein mit dem gesteuerten Anschluss 660T2G des vierten Transistors 660T2 und dem gesteuerten Anschluss 662T2G des sechsten Transistors 662T2.
  • Die Transistoren im Auswerteschaltkreis 202c können zweckmäßig entsprechend ihrer Position und Funktion im Auswerteschaltkreis 202c ausgewählt werden, beispielsweise unter Beachtung einer Polarität der an ihnen im Betrieb anliegenden Spannung. In den Ausführungsbeispielen in 6 bis 11 können die Transistoren 660T1 und 660T2 des ersten Komparators 660 und Transistoren 662T1, 662T2 des zweiten Komparators 662 beispielsweise p-Kanal-Feldeffekttransistoren sein, und die Transistoren 664T1 und 664T2 des dritten Komparators 664 können n-Kanal-Feldeffekttransistoren sein, oder umgekehrt.
  • Allerdings kann, wie oben beschrieben, trotz einer minimierten Anzahl von Transistoren, jeder der Transistoren des Auswerteschaltkreises leicht unterschiedliche Eigenschaften haben und damit zu einer Offsetspannung (auch als Offset bezeichnet) beitragen, welche eine Genauigkeit des Ergebnisses beeinträchtigen kann.
  • 5) Offset-Kompensation
  • Dementsprechend kann in verschiedenen Ausführungsbeispielen der Auswerteschaltkreis 202c eingerichtet sein, eine Offset-Kompensation vorzunehmen.
  • 7A und 7B zeigen einen Auswerteschaltkreis 202c zum Auswerten eines Zustandswerts einer Speicherzelle 204 gemäß verschiedenen Ausführungsbeispielen, wobei der Auswerteschaltkreis 202c eingerichtet ist, eine Offset-Kompensation vorzunehmen. Dies ist dadurch veranschaulicht, dass der Auswerteschaltkreis in 7A in der ersten Phase TA (gekennzeichnet als 202c TA) und in der zweiten Phase TB (gekennzeichnet als 202c TB) gezeigt ist.
  • In verschiedenen Ausführungsbeispielen können die Komparatoren 660, 662, 664 und 666, welche zur Differenzbildung wie oben beschrieben für das Ermitteln des Zustandswerts der Speicherzelle eingerichtet sind, Offset-kompensiert sein.
  • Dafür können, wie in 7A dargestellt, während TA Kompensationswerte identifiziert und gespeichert werden, welche während TB angewendet werden können. Zum Speichern kann der Auswerteschaltkreis 202c ein drittes Speicherelement 772 aufweisen, beispielsweise einen Kondensator.
  • Wie beispielsweise anhand von 3A ersichtlich ist, können während TA diejenigen Ausgänge, welche die zu vergleichenden Eingabewerte U1B, U0A für den ersten Komparator 660 bereitstellen, kurzgeschlossen sein: Sind die Schalter 214 in der Stellung TA, ist U1B gleich U0A. Entsprechend können während TA diejenigen Ausgänge, welche die zu vergleichenden Eingabewerte U0B, U1A für den zweiten Komparator 662 bereitstellen, kurzgeschlossen sein: Sind die Schalter 214 in der Stellung TA, ist U0B gleich U1A. Anders ausgedrückt kann während der ersten Phase TA die an dem ersten resistiven Speicherzellenelement 204 anliegende oder die davon abgeleitete elektrische Spannung U0A sowohl dem Steueranschluss 660T1S des dritten Transistors 660T1 als auch dem Steueranschluss 660T2S des vierten Transistors 660T2 zugeführt werden, und die an dem zweiten resistiven Speicherzellenelement 212 anliegende oder die davon abgeleitete elektrische Spannung U1A sowohl dem Steueranschluss 662T1S des fünften Transistors 662T1 als auch dem Steueranschluss 662T2S des sechsten Transistors 662T2 zugeführt werden, wobei der dritte und der vierte Transistor 660T1, 660T2 Teil des ersten Komparators 660 sind, und wobei der fünfte und der sechste Transistor 662T1, 662T2 Teil des zweiten Komparators 662 sind.
  • Ohne Offsets sollten Spannungen US und UP an den entsprechend bezeichneten Positionen gleich sein. Denn eine Leitung, an welcher UP anliegt, ist mit dem gesteuerten Anschluss 660T1G des ersten Komparators 660 und dem gesteuerten Anschluss 662T1G des zweiten Komparators 662 verbunden, und eine weitere Leitung, an welcher US anliegt, ist mit dem gesteuerten Anschluss 660T2G des ersten Komparators 660 und dem gesteuerten Anschluss 662T2G des zweiten Komparators 662 verbunden.
  • Liegt jedoch ein Offset vor, zeigt sich dieser in einer Differenz zwischen US und UP. Anders ausgedrückt kann in der ersten Phase ein Vergleichsergebnis des ersten Komparators 660, abgesehen von einer Offsetspannung, gleich einem Vergleichsergebnis des zweiten Komparators 662 sein.
  • Die Steuerschaltkreis 332 kann eingerichtet sein, einen Schalter (nicht dargestellt) derart zu steuern, dass während TA der Offset, z.B. der Spannungsunterschied zwischen US und UP, gespeichert wird, und während TB dem zu verstärkenden Zwischenergebnis ein vom Offset abhängiger zusätzlicher Strom beigesteuert wird, welcher geeignet ist, US und UP einander anzugleichen, so dass unter Verwendung der vom dritten Speicherelement 772 bereitgestellten gespeicherten Offsetspannung in der zweiten Phase TB, in welcher der Zustandswert der resistiven Speicherzelle 204 ermittelt wird, die Offsetspannung teilweise kompensiert wird.
  • Anders ausgedrückt kann die Offsetspannung während der ersten Phase TA einen Spannungsunterschied zwischen einer Kombination aus dem gesteuerten Anschluss 660T1G des dritten Transistors 660T1 und dem gesteuerten Anschluss 662T1G des fünften Transistors 662T1 einerseits und einer Kombination aus einem gesteuerten Anschluss 660T2G des vierten Transistors 660T2 und einem gesteuerten Anschluss 662T2G des sechsten Transistors 662T2 andererseits bildet. Dafür kann der Auswerteschaltkreis 202c einen entsprechend eingerichteten ersten Offset-Kompensatorschaltkreis 770 aufweisen.
  • Wie in 8 dargestellt ist, welche wiederum einen Auswerteschaltkreis 202c zum Auswerten eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt, kann eine Offset-Kompensation für alle Verstärker, also zusätzlich zur Kompensation für die Offsets, welche in dem ersten, dem zweiten und dem dritten Komparator 660, 662, 664 mittels des Offset-Kompensatorschaltkreises 770 auch für den vierten Komparator 666 bereitgestellt sein oder werden, beispielsweise mittels eines weiteren Offset-Kompensatorschaltkreises 880.
  • 6) Crosstalk-Minimierung
  • Schwankt an Eingangsknoten, beispielsweise an einem Eingang zum vierten Komparator (Verstärker) 666, das bereitgestellte Signal stark, kann dies einen Ausgabewert beeinträchtigen.
  • Mittels einer Schwankungsbegrenzung kann in verschiedenen Ausführungsbeispielen ein Einfluss auf die sensiblen Eingangsknoten verringert werden.
  • 9 und 10 zeigen jeweils einen Auswerteschaltkreis 202c zum Auswerten eines Zustandswerts einer Speicherzelle 204 gemäß verschiedenen Ausführungsbeispielen, welche jeweils einen Schwankungsbegrenzungsschaltkreis 990 aufweisen.
  • Der beispielhafte Schwankungsbegrenzungsschaltkreis 990 kann einen neunten Transistor 994 und einen zehnten Transistor 992 aufweisen. Die Transistoren 992, 992 können entsprechend ihrer Position im Schwankungsbegrenzungsschaltkreis 990 gewählt werden. Beispielsweise kann der neunte Transistor 994 ein n-Kanal-Transistor sein, und der zehnte Transistor 992 kann ein p-Kanal-Transistor sein.
  • Der Schwankungsbegrenzungsschaltkreis 990 kann eingerichtet sein, das Zwischenergebnis (das dem vierten Komparator 666 vom dritten Komparator 664 zugeführte Vergleichsergebnis) auf einen vorgegebenen Spannungsbereich um eine Schaltspannung des vierten Komparators 666 herum zu beschränken, wobei eine Erdungsspannung und eine Versorgungsspannung (z.B. VDD) nicht Teil des vorgegebenen Spannungsbereichs sind.
  • Beispielsweise kann der Schwankungsbegrenzungsschaltkreis 990 so eingerichtet sein, dass wenn US unter die Schaltspannung des vierten Komparators 666 fällt, der neunte Transistor (z.B. der n-Kanal-Transistor) aktiviert wird, und US daran gehindert wird, weiter zu fallen.
  • Dasselbe kann in der umgekehrten Richtung für den zehnten Transistor gelten. Das heißt, der Schwankungsbegrenzungsschaltkreis 990 kann ferner so eingerichtet sein, dass wenn US über die Schaltspannung des vierten Komparators 666 steigt, der zehnte Transistor (z.B. der p-Kanal-Transistor) aktiviert wird, und US daran gehindert wird, weiter zu steigen.
  • 10 zeigt den um den Schwankungsbegrenzungsschaltkreis 990 ergänzten Auswerteschaltkreis aus 8.
  • 7) Reduktion von Spannungsversorgungseinflüssen
  • Externe Spannungszuführungen können Schwankungen unterworfen sein. Deshalb kann, wie in 11 dargestellt ist, welche einen Leseverstärker-Schaltkreis 202 zum Ermitteln eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt, der sowohl den Leseschaltkreis 202b als auch den Auswerteschaltkreis 202c aufweist, der Leseverstärker-Schaltkreis 202 so eingerichtet sein, dass sich alle internen Niveaus auf die Erdungsspannung GND beziehen, und nur Biasströme/-spannungen von einer (externen) Spannungsversorgung bereitgestellt werden.
  • 8) Unterdrückung von Störeinflüssen
  • Wie anhand von 11 ebenfalls ersichtlich ist, ist der Leseverstärker-Schaltkreis 202 außerdem unabhängig von externen Referenzen, welche ansonsten durch Ungenauigkeiten und Interferenzen/Wechselwirkungen zum Rauschen beitragen würden.
  • Ein Abgleichen der Biasströme I1bias, I2bias usw. ist in verschiedenen Ausführungsbeispielen nicht erforderlich.
  • 12 zeigt in einem Blockschema einen Leseverstärker-Schaltkreises zum Ermitteln eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen, bei welchem die oben ausgeführten acht Aspekte gemeinschaftlich verwirklicht sind.
  • 13 zeigt ein Flussdiagramm 1300 eines Verfahrens zum Ermitteln eines Zustandswerts einer Speicherzelle gemäß verschiedenen Ausführungsbeispielen zeigt.
  • Das Verfahren kann aufweisen: Ermitteln und Zwischenspeichern einer an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung und einer an einem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung, in einer ersten Phase, wobei das zweite resistive Speicherzellenelement Teil der resistiven Speicherzelle oder ein Speicherzellen-externes Referenz-Speicherzellenelement ist (in 1310), nachfolgendes Ermitteln einer an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung und einer an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung, in einer zweiten Phase (in 1320) und Ermitteln des Zustandswerts der resistiven Speicherzelle unter Verwendung der zwischengespeicherten Spannungen oder davon abgeleiteter Werte und der nachfolgend bereitgestellten Spannungen oder davon abgeleiteter Werte (in 1330).
  • Im Folgenden sind mehrere Ausführungsbeispiele beschrieben.
  • Ausführungsbeispiel 1 stellt einen Leseverstärker-Schaltkreis bereit zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle, wobei die resistive Speicherzelle ein erstes resistives Speicherzellenelement aufweist, mittels eines zweiten resistiven Speicherzellenelements, welches Teil der resistiven Speicherzelle oder ein Speicherzellen-externes Referenz-Speicherzellenelements ist. Der Leseverstärker-Schaltkreis kann aufweisen: eine Schalterstruktur, ein erstes Speicherelement, ein zweites Speicherelement, einen Steuerschaltkreis, der eingerichtet ist, die Schalterstruktur derart zu steuern, dass in einer ersten Phase eine an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung dem ersten Speicherelement zugeführt wird und eine an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung dem zweiten Speicherelement zugeführt wird, und dass in einer zweiten Phase eine an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung bereitgestellt wird und eine an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung bereitgestellt wird, und einen Auswerteschaltkreis, der eingerichtet ist, unter Verwendung der in der ersten Phase den Speicherelementen zugeführten Spannungen oder davon abgeleiteter Werte und der in der zweiten Phase bereitgestellten Spannungen oder davon abgeleiteter Werte einen Zustandswert der resistiven Speicherzelle zu ermitteln.
  • Ausführungsbeispiel 2 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 1, wobei das erste Speicherzellenelement und das zweite Speicherzellenelement zueinander komplementäre Zustandswerte aufweisen.
  • Ausführungsbeispiel 3 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 oder 2, wobei in der ersten Phase ein erster Teil des Leseverstärker-Schaltkreises eingerichtet ist zum Zuführen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das erste Speicherelement und ein zweiter Teil des Leseverstärker-Schaltkreises, der vom ersten Teil verschieden ist, eingerichtet ist zum Zuführen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das zweite Speicherelement, und wobei in der zweiten Phase ein Abschnitt des zweiten Teils eingerichtet ist zum Bereitstellen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung und ein Abschnitt des ersten Teils eingerichtet ist zum Bereitstellen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung.
  • Ausführungsbeispiel 4 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 bis 3, wobei der erste Teil des Leseverstärker-Schaltkreises einen ersten Transistor aufweist, wobei in der ersten Phase ein Steueranschluss des ersten Transistors mit einem gesteuerten Anschluss des ersten Transistors elektrisch leitend verbunden ist und in der zweiten Phase der Steueranschluss des ersten Transistors vom gesteuerten Anschluss des ersten Transistors getrennt ist.
  • Ausführungsbeispiel 5 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 bis 4, wobei der zweite Teil des Leseverstärker-Schaltkreises einen zweiten Transistor aufweist, wobei in der ersten Phase ein Steueranschluss des zweiten Transistors mit dem einen gesteuerten Anschluss des zweiten Transistors elektrisch leitend verbunden ist, und in der zweiten Phase der Steueranschluss des zweiten Transistors vom gesteuerten Anschluss des zweiten Transistors getrennt ist.
  • Ausführungsbeispiel 6 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 4 oder 5, wobei in der ersten Phase der erste Transistor und/oder der zweite Transistor so eingerichtet ist, dass er im Sättigungsbereich betrieben wird.
  • Ausführungsbeispiel 7 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 bis 6, wobei der Auswerteschaltkreis aufweist: einen ersten Komparator, der eingerichtet ist, in der zweiten Phase die an dem zweiten resistiven Speicherzellenelement anliegende elektrischen Spannung oder die davon abgeleitete Spannung zu vergleichen mit der in der ersten Phase dem ersten Speicherelement zugeführten Spannung, und einen zweiten Komparator, der eingerichtet ist, in der zweiten Phase die an dem ersten resistiven Speicherzellenelement anliegende elektrischen Spannung oder die davon abgeleitete Spannung zu vergleichen mit der in der ersten Phase dem zweiten Speicherelement zugeführten Spannung.
  • Ausführungsbeispiel 8 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 7, wobei der erste Komparator und der zweite Komparator zueinander parallel geschaltet sind.
  • Ausführungsbeispiel 9 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 7 oder 8, wobei der Auswerteschaltkreis ferner einen dritten Komparator aufweist, der eingerichtet ist, in der zweiten Phase ein Vergleichsergebnis des ersten Komparators mit einem Vergleichsergebnis des zweiten Komparators zu vergleichen.
  • Ausführungsbeispiel 10 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 bis 9, wobei Transistoren des ersten Komparators und die Transistoren des zweiten Komparators p-Kanal-Feldeffekttransistoren sind und Transistoren des dritten Komparators n-Kanal-Feldeffekttransistoren sind, oder umgekehrt.
  • Ausführungsbeispiel 11 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 bis 10, wobei das erste und/oder das zweite Speicherelement einen Kondensator aufweist oder daraus besteht.
  • Ausführungsbeispiel 12 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 6 bis 11, wobei der Auswerteschaltkreis derart eingerichtet ist, dass in der ersten Phase ein Vergleichsergebnis des ersten Komparators, abgesehen von einer Offsetspannung, gleich einem Vergleichsergebnis des zweiten Komparators ist.
  • Ausführungsbeispiel 13 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 12, wobei der Auswerteschaltkreis ferner einen Kompensationsschaltkreis mit einem dritten Speicherelement aufweist, welcher eingerichtet ist, in der ersten Phase die Offsetspannung in dem dritten Speicherelement zu speichern.
  • Ausführungsbeispiel 14 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 13, wobei der Auswerteschaltkreis ferner eingerichtet ist, unter Verwendung der vom dritten Speicherelement bereitgestellten gespeicherten Offsetspannung in der zweiten Phase die Offsetspannung teilweise zu kompensieren.
  • Ausführungsbeispiel 15 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 13 oder 14, wobei das dritte Speicherelement einen Kondensator aufweist oder daraus besteht.
  • Ausführungsbeispiel 16 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 6 bis 15, wobei während der ersten Phase die an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder die davon abgeleitete Spannung sowohl einem Steueranschluss eines dritten Transistors als auch einem Steueranschluss eines vierten Transistors zugeführt wird, und die an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder die davon abgeleitete Spannung sowohl einem Steueranschluss eines fünften Transistors als auch einem Steueranschluss eines sechsten Transistors zugeführt wird, wobei der dritte und der vierte Transistor Teil des ersten Komparators sind, und wobei der fünfte und der sechste Transistor Teil des zweiten Komparators sind.
  • Ausführungsbeispiel 17 ist ein Leseverstärker-Schaltkreis s gemäß Ausführungsbeispiel 16, wobei während der zweiten Phase die an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder die davon abgeleitete Spannung dem Steueranschluss des dritten Transistors zugeführt wird, die dem ersten Speicherelement vom ersten Speicherzellenelement zugeführte Spannung dem Steueranschluss des vierten Transistors zugeführt wird, die dem zweiten Speicherelement vom zweiten Speicherzellenelement zugeführte Spannung dem Steueranschluss des fünften Transistors zugeführt wird und die an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder die davon abgeleitete Spannung dem Steueranschluss des sechsten Transistors zugeführt wird.
  • Ausführungsbeispiel 18 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 15 bis 17, wobei die Offsetspannung während der ersten Phase einen durch die Ungleicheit der Bauteile bedingten Spannungsunterschied am Ende einer Komparatorkette darstellt, welche vom ersten Komparator, vom zweiten Komparator und vom dritten Komparator gebildet ist.
  • Ausführungsbeispiel 19 ist ein Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 8 bis 18, wobei der dritte Komparator in Reihe zu den parallel geschalteten Komparatoren geschaltet ist.
  • Ausführungsbeispiel 20 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 19, wobei der Auswerteschaltkreis ferner einen vierten Komparator aufweist, welcher in Reihe geschaltet ist zum dritten Komparator und zu den parallel geschalteten Komparatoren.
  • Ausführungsbeispiel 21 ist ein Leseverstärker-Schaltkreis gemäß Ausführungsbeispiel 20, wobei der Auswerteschaltkreis ferner einen Spannungsbegrenzer aufweist, welcher eingerichtet ist, ein dem vierten Komparator vom dritten Komparator zugeführtes Vergleichsergebnis auf einen vorgegebenen Spannungsbereich um eine Schaltspannung des vierten Komparators herum zu beschränken, wobei eine Erdungsspannung und eine Versorgungsspannung nicht Teil des vorgegebenen Spannungsbereichs sind.
  • Ausführungsbeispiel 22 stellt eine Speichervorrichtung bereit. Die Speichervorrichtung kann einen Leseverstärker-Schaltkreis gemäß einem der Ausführungsbeispiele 1 bis 21 aufweisen.
  • Ausführungsbeispiel 23 ist eine Speichervorrichtung gemäß Ausführungsbeispiel 22, wobei der Leseverstärker-Schaltkreis eingerichtet ist zum Ermitteln des Zustandswerts der resistiven Speicherzelle und zum Ermitteln eines Zustandswerts mindestens einer weiteren Speicherzelle mit einem weiteren ersten Speicherzellenelement, wobei der Steuerschaltkreis ferner eingerichtet ist, die Schalterstruktur derart zu steuern, dass für genau eine Speicherzelle die erste Phase und die zweite Phase verwirklicht werden, wobei die genau eine Speicherzelle ausgewählt ist aus einer Mehrzahl von Speicherzellen, die die Speicherzelle und die mindestens eine weiteren Speicherzelle aufweist.
  • Ausführungsbeispiel 24 ist eine Speichervorrichtung gemäß Anspruch 22 oder 23, wobei die Speicherzelle eine Dynamic Random Access Memory (DRAM-)Speicherzelle oder eine Magnetic Random Access Memory (MRAM-)Speicherzelle ist.
  • Ausführungsbeispiel 25 stellt ein Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle, die ein erstes resistives Speicherzellenelement aufweist, bereit. Dabei kann das Verfahren aufweisen: Ermitteln und Zwischenspeichern einer an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung und einer an einem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung, in einer ersten Phase, wobei das zweite resistive Speicherzellenelement Teil der resistiven Speicherzelle oder ein Speicherzellen-externes Referenz-Speicherzellenelement ist, nachfolgendes Ermitteln einer an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung und einer an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung, in einer zweiten Phase, Ermitteln des Zustandswerts der resistiven Speicherzelle unter Verwendung der zwischengespeicherten Spannungen oder davon abgeleiteter Werte und der nachfolgend bereitgestellten Spannungen oder davon abgeleiteter Werte.
  • Ausführungsbeispiel 26 ist ein Verfahren gemäß Ausführungsbeispiel 25, wobei das erste Speicherzellenelement und das zweite Speicherzellenelement so eingerichtet sind, dass sie jeweils zueinander komplementäre Zustandswerte aufweisen.
  • Ausführungsbeispiel 27 ist ein Verfahren gemäß einem der Ausführungsbeispiele 25 oder 26, wobei die resistive Speicherzelle mit einem Leseverstärker-Schaltkreis verbunden ist, wobei das Verfahren ferner aufweist: Umschalten des Leseverstärker-Schaltkreises zwischen der ersten Phase und der zweiten Phase von einem ersten Zustand in einen zweiten Zustand, wobei in der ersten Phase ein erster Teil des Leseverstärker-Schaltkreises eingerichtet ist zum Zuführen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das erste Speicherelement und ein zweiter Teil des Leseverstärker-Schaltkreises, der vom ersten Teil verschieden ist, eingerichtet ist zum Zuführen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das zweite Speicherelement, und wobei in der zweiten Phase ein Abschnitt des zweiten Teils eingerichtet ist zum Bereitstellen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung und ein Abschnitt des ersten Teils eingerichtet ist zum Bereitstellen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung.
  • Ausführungsbeispiel 28 ist ein Verfahren gemäß einem der Ausführungsbeispiele 25 bis 27, wobei der erste Teil des Leseverstärker-Schaltkreises einen ersten Transistor aufweist, das Verfahren ferner aufweisend: elektrisch leitendes Verbinden eines Steueranschlusses des ersten Transistors mit einem gesteuerten Anschluss des ersten Transistors in der ersten Phase, und Trennen des Steueranschlusses des ersten Transistors vom gesteuerten Anschluss des ersten Transistors in der zweiten Phase.
  • Ausführungsbeispiel 29 ist ein Verfahren gemäß Ausführungsbeispiel 28, ferner aufweisend: Betreiben des ersten Transistors im Sättigungsbereich in der ersten Phase.
  • Ausführungsbeispiel 30 ist ein Verfahren gemäß einem der Ausführungsbeispiele 25 bis 29, ferner in der zweiten Phase aufweisend: erstes Vergleichen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung mit der in der ersten Phase dem ersten Speicherelement zugeführten Spannung, und zweites Vergleichen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung mit der in der ersten Phase dem zweiten Speicherelement zugeführten Spannung.
  • Ausführungsbeispiel 31 ist ein Verfahren gemäß Ausführungsbeispiel 30, wobei das erste Vergleichen und das zweite Vergleichen gleichzeitig ausgeführt werden.
  • Ausführungsbeispiel 32 ist ein Verfahren gemäß Anspruch 30 oder 31, ferner in der zweiten Phase aufweisend: drittes Vergleichen eines Vergleichsergebnisses des ersten Vergleichs mit einem Vergleichsergebnis des zweiten Vergleichs.
  • Ausführungsbeispiel 33 ist ein Verfahren gemäß einem der Ausführungsbeispiele 30 bis 32, wobei der Leseverstärker-Schaltkreis einen ersten Komparator und einen zweiten Komparator aufweist, das erste Vergleichen mittels des ersten Komparators ausgeführt wird und das zweite Vergleichen mittels des zweiten Komparators ausgeführt wird, wobei das Verfahren ferner in der ersten Phase aufweist: Ermitteln und Speichern einer Offsetspannung des ersten Komparators und des zweiten Komparators.
  • Ausführungsbeispiel 34 ist ein Verfahren gemäß Ausführungsbeispiel 33, wobei der Auswerteschaltkreis ferner einen Kompensationsschaltkreis aufweist, wobei das Verfahren ferner aufweist: teilweises Kompensieren der gespeicherten Offsetspannung in der zweiten Phase.
  • Ausführungsbeispiel 35 ist ein Verfahren gemäß einem der Ausführungsbeispiele 33 oder 34, wobei der erste Komparator einen dritten Transistor und einen vierten Transistor aufweist, und der zweite Komparator einen fünften Transistor und einen sechsten Transistor aufweist, wobei das Verfahren ferner während der ersten Phase aufweist: Zuführen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung sowohl an einen Steueranschluss des dritten Transistors als auch an einen Steueranschluss des vierten Transistors, und Zuführen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung sowohl an einen Steueranschluss des fünften Transistors als auch an einen Steueranschluss des sechsten Transistors.
  • Ausführungsbeispiel 36 ist ein Verfahren gemäß Ausführungsbeispiel 35, ferner während der zweiten Phase aufweisend: Zuführen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an den Steueranschluss des dritten Transistors; Zuführen der dem ersten Speicherelement vom ersten Speicherzellenelement zugeführten Spannung an den Steueranschluss des vierten Transistors; Zuführen der dem zweiten Speicherelement vom zweiten Speicherzellenelement zugeführten Spannung an den Steueranschluss des fünften Transistors; und Zuführen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an den Steueranschluss des sechsten Transistors.
  • Ausführungsbeispiel 37 ist ein Verfahren gemäß einem der Ausführungsbeispiele 35 oder 38, wobei die Offsetspannung während der ersten Phase einen durch die Ungleichheit der Bauteile bedingten Spannungsunterschied am Ende einer Komparatorkette darstellt, welche vom ersten Komparator, vom zweiten Komparator und vom dritten Komparator gebildet ist.
  • Ausführungsbeispiel 38 ist ein Verfahren gemäß einem der Ausführungsbeispiele 32 bis 37, ferner aufweisend: Verstärken eines Ergebnisses des dritten Vergleichs.
  • Ausführungsbeispiel 39 ist ein Verfahren gemäß Ausführungsbeispiel 32 und einem der Ausführungsbeispiele 33 bis 38, wobei der Leseverstärker-Schaltkreis einen dritten Komparator aufweist, wobei der dritte Komparator in Reihe geschaltet ist zum ersten Komparator und dem zweiten Komparator, welche parallel zueinander geschaltet sind, und wobei das dritte Vergleichen mittels des dritten Komparators ausgeführt wird.
  • Ausführungsbeispiel 40 ist ein Verfahren gemäß Anspruch 38 oder 39, wobei der Leseverstärker-Schaltkreis ferner einen vierten Komparator aufweist, welcher in Reihe geschaltet ist zum dritten Komparator und zu den parallel geschalteten Komparatoren, und wobei das Verstärken des Ergebnisses des dritten Vergleichs mittels des vierten Komparators ausgeführt wird.
  • Ausführungsbeispiel 41 ist ein Verfahren gemäß einem der Ausführungsbeispiele 38 bis 40, ferner aufweisend: vor dem Verstärken und/oder während des Verstärkens des Ergebnisses des dritten Vergleichs, Beschränken des dem vierten Komparator vom dritten Komparator zugeführten Vergleichsergebnisses auf einen vorgegebenen Spannungsbereich um eine Schaltspannung des vierten Komparators herum, wobei eine Erdungsspannung und eine Versorgungsspannung nicht Teil des vorgegebenen Spannungsbereichs sind.
  • Ausführungsbeispiel 42 stellt ein Verfahren zum Betreiben einer Speichervorrichtung bereit. Das Verfahren kann aufweisen: ein Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle gemäß einem der Ausführungsbeispiele 25 bis 41.
  • Ausführungsbeispiel 43 ist ein Verfahren gemäß Ausführungsbeispiel 42, wobei der Leseverstärker-Schaltkreis eingerichtet ist zum Ermitteln des Zustandswerts der resistiven Speicherzelle und zum Ermitteln eines Zustandswerts mindestens einer weiteren Speicherzelle mit einem ersten Speicherzellenelement, das Verfahren ferner aufweisend: Schalten derart, dass für genau eine Speicherzelle die erste Phase und die zweite Phase verwirklicht werden, wobei die genau eine Speicherzelle ausgewählt ist aus einer Mehrzahl von Speicherzellen, die die Speicherzelle und die mindestens eine weitere Speicherzelle aufweist.
  • Ausführungsbeispiel 44 ist ein Verfahren gemäß Ausführungsbeispiel 42 oder 43, wobei die Speicherzelle eine Dynamic Random Access Memory (DRAM-)Speicherzelle oder eine Magnetic Random Access Memory (MRAM-)Speicherzelle ist.
  • Manche der Ausführungsbeispiele sind im Zusammenhang mit Vorrichtungen beschrieben, und manche der Ausführungsbeispiele sind im Zusammenhang mit Verfahren beschrieben. Weitere vorteilhafte Ausgestaltungen des Verfahrens ergeben sich aus der Beschreibung der Vorrichtung und umgekehrt.

Claims (23)

  1. Leseverstärker-Schaltkreis zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle, wobei die resistive Speicherzelle ein erstes resistives Speicherzellenelement aufweist, mittels eines zweiten resistiven Speicherzellenelements, welches Teil der resistiven Speicherzelle oder ein Speicherzellen-externes Referenz-Speicherzellenelements ist, der Leseverstärker-Schaltkreis aufweisend: eine Schalterstruktur; ein erstes Speicherelement; ein zweites Speicherelement; einen Steuerschaltkreis, der eingerichtet ist, die Schalterstruktur derart zu steuern, dass in einer ersten Phase eine an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung dem ersten Speicherelement zugeführt wird und eine an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung dem zweiten Speicherelement zugeführt wird; in einer zweiten Phase eine an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung bereitgestellt wird und eine an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder eine davon abgeleitete Spannung bereitgestellt wird; einen Auswerteschaltkreis, der eingerichtet ist, unter Verwendung der in der ersten Phase den Speicherelementen zugeführten Spannungen oder davon abgeleiteter Werte und der in der zweiten Phase bereitgestellten Spannungen oder davon abgeleiteter Werte einen Zustandswert der resistiven Speicherzelle zu ermitteln, wobei die in der ersten Phase den Speicherelementen zugeführten Spannungen oder davon abgeleiteten Werte und die in der zweiten Phase bereitgestellten Spannungen oder davon abgeleiteten Werte dem Auswerteschaltkreis gleichzeitig bereitgestellt werden.
  2. Leseverstärker-Schaltkreis gemäß Anspruch 1, wobei in der ersten Phase ein erster Teil des Leseverstärker-Schaltkreises eingerichtet ist zum Zuführen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das erste Speicherelement und ein zweiter Teil des Leseverstärker-Schaltkreises, der vom ersten Teil verschieden ist, eingerichtet ist zum Zuführen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das zweite Speicherelement, und wobei in der zweiten Phase ein Abschnitt des zweiten Teils eingerichtet ist zum Bereitstellen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung und ein Abschnitt des ersten Teils eingerichtet ist zum Bereitstellen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung.
  3. Leseverstärker-Schaltkreis gemäß einem der Ansprüche 1 oder 2, wobei der erste Teil des Leseverstärker-Schaltkreises einen ersten Transistor aufweist, wobei in der ersten Phase ein Steueranschluss des ersten Transistors mit einem gesteuerten Anschluss des ersten Transistors elektrisch leitend verbunden ist und in der zweiten Phase der Steueranschluss des ersten Transistors vom gesteuerten Anschluss des ersten Transistors getrennt ist.
  4. Leseverstärker-Schaltkreis gemäß einem der Ansprüche 1 bis 3, wobei der Auswerteschaltkreis aufweist: einen ersten Komparator, der eingerichtet ist, in der zweiten Phase die an dem zweiten resistiven Speicherzellenelement anliegende elektrische Spannung oder die davon abgeleitete Spannung zu vergleichen mit der in der ersten Phase dem ersten Speicherelement zugeführten Spannung, und einen zweiten Komparator, der eingerichtet ist, in der zweiten Phase die an dem ersten resistiven Speicherzellenelement anliegende elektrische Spannung oder die davon abgeleitete Spannung zu vergleichen mit der in der ersten Phase dem zweiten Speicherelement zugeführten Spannung.
  5. Leseverstärker-Schaltkreis gemäß Anspruch 4, wobei der Auswerteschaltkreis ferner einen dritten Komparator aufweist, der eingerichtet ist, in der zweiten Phase ein Vergleichsergebnis des ersten Komparators mit einem Vergleichsergebnis des zweiten Komparators zu vergleichen.
  6. Leseverstärker-Schaltkreis gemäß einem der Ansprüche 4 oder 5, wobei der Auswerteschaltkreis derart eingerichtet ist, dass in der ersten Phase ein Vergleichsergebnis des ersten Komparators, abgesehen von einer Offsetspannung, gleich einem Vergleichsergebnis des zweiten Komparators ist.
  7. Leseverstärker-Schaltkreis gemäß Anspruch 6, wobei der Auswerteschaltkreis ferner einen Kompensationsschaltkreis mit einem dritten Speicherelement aufweist, welcher eingerichtet ist, in der ersten Phase die Offsetspannung in dem dritten Speicherelement zu speichern.
  8. Leseverstärker-Schaltkreis gemäß Anspruch 7, wobei der Auswerteschaltkreis ferner eingerichtet ist, unter Verwendung der vom dritten Speicherelement bereitgestellten gespeicherten Offsetspannung in der zweiten Phase die Offsetspannung teilweise zu kompensieren.
  9. Speichervorrichtung, aufweisend: einen Leseverstärker-Schaltkreis gemäß einem der Ansprüche 1 bis 8.
  10. Speichervorrichtung gemäß Anspruch 9, wobei der Leseverstärker-Schaltkreis eingerichtet ist zum Ermitteln des Zustandswerts der resistiven Speicherzelle und zum Ermitteln eines Zustandswerts mindestens einer weiteren Speicherzelle mit einem weiteren ersten Speicherzellenelement wobei der Leseverstärker-Schaltkreis eingerichtet ist, mittels des Steuerschaltkreises die Schalterstruktur derart zu steuern, dass für genau eine Speicherzelle die erste Phase und die zweite Phase verwirklicht werden, wobei die genau eine Speicherzelle ausgewählt ist aus einer Mehrzahl von Speicherzellen, die die Speicherzelle und die mindestens eine weitere Speicherzelle aufweist.
  11. Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle, die ein erstes resistives Speicherzellenelement aufweist, das Verfahren aufweisend: Ermitteln und Zwischenspeichern einer an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung und einer an einem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung, in einer ersten Phase, wobei das zweite resistive Speicherzellenelement Teil der resistiven Speicherzelle oder ein Speicherzellen-externes Referenz-Speicherzellenelement ist; nachfolgendes Ermitteln einer an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung und einer an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder einer davon abgeleiteten Spannung, in einer zweiten Phase; Ermitteln des Zustandswerts der resistiven Speicherzelle unter Verwendung der zwischengespeicherten Spannungen oder davon abgeleiteter Werte und der nachfolgend bereitgestellten Spannungen oder davon abgeleiteter Werte, wobei die zwischengespeicherten Spannungen oder davon abgeleiteten Werte und die nachfolgend bereitgestellten Spannungen oder davon abgeleiteten Werte gleichzeitig bereitgestellt werden.
  12. Verfahren gemäß Anspruch 11, wobei die resistive Speicherzelle mit einem Leseverstärker-Schaltkreis verbunden ist, wobei das Verfahren ferner aufweist: Umschalten des Leseverstärker-Schaltkreises zwischen der ersten Phase und der zweiten Phase von einem ersten Zustand in einen zweiten Zustand, wobei in der ersten Phase ein erster Teil des Leseverstärker-Schaltkreises eingerichtet ist zum Zuführen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das erste Speicherelement und ein zweiter Teil des Leseverstärker-Schaltkreises, der vom ersten Teil verschieden ist, eingerichtet ist zum Zuführen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung an das zweite Speicherelement, und wobei in der zweiten Phase ein Abschnitt des zweiten Teils eingerichtet ist zum Bereitstellen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung und ein Abschnitt des ersten Teils eingerichtet ist zum Bereitstellen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung.
  13. Verfahren gemäß einem der Ansprüche 11 oder 12, wobei der erste Teil des Leseverstärker-Schaltkreises einen ersten Transistor aufweist, das Verfahren ferner aufweisend: elektrisch leitendes Verbinden eines Steueranschlusses des ersten Transistors mit einem gesteuerten Anschluss des ersten Transistors in der ersten Phase, und Trennen des Steueranschlusses des ersten Transistors vom gesteuerten Anschluss des ersten Transistors in der zweiten Phase.
  14. Verfahren gemäß einem der Ansprüche 11 bis 13, ferner in der zweiten Phase aufweisend: erstes Vergleichen der an dem zweiten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung mit der in der ersten Phase dem ersten Speicherelement zugeführten Spannung, und zweites Vergleichen der an dem ersten resistiven Speicherzellenelement anliegenden elektrischen Spannung oder der davon abgeleiteten Spannung mit der in der ersten Phase dem zweiten Speicherelement zugeführten Spannung.
  15. Verfahren gemäß Anspruch 14, wobei das erste Vergleichen und das zweite Vergleichen gleichzeitig ausgeführt werden.
  16. Verfahren gemäß Anspruch 14 oder 15, ferner in der zweiten Phase aufweisend: drittes Vergleichen eines Vergleichsergebnisses des ersten Vergleichs mit einem Vergleichsergebnis des zweiten Vergleichs.
  17. Verfahren gemäß einem der Ansprüche 14 bis 16, wobei der Leseverstärker-Schaltkreis einen ersten Komparator und einen zweiten Komparator aufweist, das erste Vergleichen mittels des ersten Komparators ausgeführt wird und das zweite Vergleichen mittels des zweiten Komparators ausgeführt wird, wobei das Verfahren ferner in der ersten Phase aufweist: Ermitteln und Speichern von Offsetspannungen des ersten Komparators, des zweiten Komparators und des dritten Komparators.
  18. Verfahren gemäß Anspruch 17, wobei der Auswerteschaltkreis ferner einen Kompensationsschaltkreis aufweist, wobei das Verfahren ferner aufweist: teilweises Kompensieren der gespeicherten Offsetspannungen in der zweiten Phase.
  19. Verfahren gemäß Anspruch 16 und einem der Ansprüche 17 oder 18, wobei der Leseverstärker-Schaltkreis einen dritten Komparator aufweist, wobei der dritte Komparator in Reihe geschaltet ist zum ersten Komparator und dem zweiten Komparator, welche parallel zueinander geschaltet sind, und wobei das dritte Vergleichen mittels des dritten Komparators ausgeführt wird.
  20. Verfahren gemäß Anspruch 19, wobei der Leseverstärker-Schaltkreis ferner einen vierten Komparator aufweist, welcher in Reihe geschaltet ist zum dritten Komparator und zu den parallel geschalteten Komparatoren, und wobei das Verstärken des Ergebnisses des dritten Vergleichs mittels des vierten Komparators ausgeführt wird.
  21. Verfahren gemäß einem der Ansprüche 19 oder 20, ferner aufweisend: vor dem Verstärken und/oder während des Verstärkens des Ergebnisses des dritten Vergleichs, Beschränken des dem vierten Komparator vom dritten Komparator zugeführten Vergleichsergebnisses auf einen vorgegebenen Spannungsbereich um eine Schaltspannung des vierten Komparators herum, wobei eine Erdungsspannung und eine Versorgungsspannung nicht Teil des vorgegebenen Spannungsbereichs sind.
  22. Verfahren zum Betreiben einer Speichervorrichtung, aufweisend: ein Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle gemäß einem der Ansprüche 11 bis 21.
  23. Verfahren gemäß Anspruch 22, wobei der Leseverstärker-Schaltkreis eingerichtet ist zum Ermitteln des Zustandswerts der resistiven Speicherzelle und zum Ermitteln eines Zustandswerts mindestens einer weiteren Speicherzelle mit einem ersten Speicherzellenelement, das Verfahren ferner aufweisend: Schalten derart, dass für genau eine Speicherzelle die erste Phase und die zweite Phase verwirklicht werden, wobei die genau eine Speicherzelle ausgewählt ist aus einer Mehrzahl von Speicherzellen, die die Speicherzelle und die mindestens eine weitere Speicherzelle aufweist.
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