DE3781193T2

DE3781193T2 - Leseverstaerker.

Info

Publication number: DE3781193T2
Application number: DE8787303533T
Authority: DE
Inventors: Mitsuo Soneda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-04-24
Filing date: 1987-04-22
Publication date: 1993-03-18
Anticipated expiration: 2007-04-23
Also published as: CA1262477A; EP0243169A2; CN1010446B; CN87103121A; US4802130A; DE3781193D1; EP0243169A3; JPS62252597A; ATE79690T1; EP0243169B1; KR870010548A

Description

Die vorliegende Erfindung bezieht sich auf Leseverstärker. Leseverstärker, die nach der Erfindung ausgebildet sind, können beispielsweise zum Verstärken von erfaßten Informationssignalen benutzt werden, die auf Bitleitungen von betreffenden Speicherzellen in einem Speicher auftreten.
In Rechnersystemen, Informationsverarbeitungssystemen und Steuersystemen ist es notwendig, digitale Daten zu speichern und diese, falls dies erwünscht ist, wiederzugewinnen. In einem Halbleiterspeicher wird eine Anordnung von Speicherzellen oder -elementen benutzt, um Daten zu speichern, wobei jede Speicherzelle ein Bit der Daten hält. Wenn Information wahlfrei in jede Speicherzelle eingegeben oder aus dieser entnommen wird, wie es erforderlich ist, wird die Anordnung als Speicher mit wahlfreiem Zugriff (RAM) bezeichnet und kann ein statischer RAM (SRAM) oder ein dynamischer RAM (DRAM) sein. Die einzelnen Speicherzellen werden durch Daten-Eingabe- und -Ausgabeleitungen adressiert, wobei jede Speicherzelle im allgemeinen zwei Ausgabe-Bitleitungen zum Angeben des Vorliegens eines "0"- oder "1"-Bit hat, das aus der Speicherzelle ausgelesen wird. Die "0"- und "1"-Bits sind durch unterschiedliche Spannungen repräsentiert, die wenn sie in den Speicherzellen gespeichert sind, sehr klein sein können, und es können sich Fehler akkumulieren, die dazu führen, die Differenz zwischen den betreffenden Spannungen zu verringern. Daher ist es vorteilhaft, Leseverstärker einzusetzen, die mit den Ausgabe- Bitleitungen verbunden sind und die betreibbar sind, um die Spannungen genauer zu erfassen, die auf den Bitleitungen auftreten, und das digitale Bit, das durch diese angegeben ist, zu halten, um ein genaueres Auslesen zu ermöglichen.
Ein vorteilhaftes Ausführungsbeispiel eines derartigen Leseverstärkers enthält kreuzgekoppelte Feldeffekt-Transistoren, wovon jeder eine erste stromführende Elektrode (Source- oder Drain-Elektrode), die mit einer betreffenden der Bitleitungen verbunden ist, so wie eine Gate-Elektrode hat, die mit der anderen der Bitleitungen verbunden ist. Zweite stromführende Elektroden (Drain- oder Source-Elektroden) der Transistoren sind zusammengeschaltet, um ein Steuersignal aufzunehmen, das das Einschalten der Transistoren gestattet oder verhindert. Falls beispielsweise NMOS-Transistoren benutzt werden, wird jeder Transistor eingeschaltet, wenn die Differenz zwischen der Gate-Spannung und der Source-Spannung größer als die Schwellspannung des Transistors ist. Das zu erfassende Signal tritt nur auf einer der Bitleitungen auf, die dann eine Spannung führt, die höher oder niedriger als die in der anderen Bitleitung ist, und zwar abhängig von dem Wert des erfaßten Signals. Demzufolge wird, wenn das Steuersignal, welches an die zusammengeschalteten zweiten stromführenden Elektroden gelegt wird, erniedrigt wird, um einem der zwei Transistoren zu gestatten, sich einzuschalten, der Transistor, dessen Gate-Elektrode mit der Bitleitung verbunden ist, welche die höhere Spannung führt, zuerst eingeschaltet. Der andere Transistor wird danach in seinem ausgeschalteten Zustand gehalten, um die Information zu halten, die aus der Speicherzelle ausgelesen ist.
Indessen hängt die Empfindlichkeit eines derartigen Leseverstärkers in kritischer Weise von der Schwellspannung Vth jedes Feldeffekt-Transistors ab. Wenn die Schwellspannung des Transistors, welcher als erster eingeschaltet werden soll, deutlich größer als die Schwellspannung des anderen Transistors wird, kann es vorkommen, daß der andere Transistor statt des ersten Transistors eingeschaltet wird, was zu einem fehlerhaften Lesevorgang führt. Die Schwellspannung eines feldeffekt-Transistors verändert sich in bekannter Weise mit dessen Kanallänge, und die Entwicklung von VLSI-Integrations- und Miniaturisierungs-Techniken hat die Kanallängen ständig kürzer und die mögliche Streuung oder Differenz in den Schwellspannungen entsprechend ständig größer werden lassen. Die sich ergebende erhöhte Möglichkeit von Lesefehlern ist eine deutliche Begrenzung hin zu höherer Integration und Miniaturisierung.
Ein Artikel von Shunichi Suzuki et al mit dem Titel "Threshold Difference Compensated Sense Amplifier", veröffentlicht in IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-14, No. 6, DECEMBER 1979, offenbart (Fig. 2) einen Leseverstärker, der umfaßt:
erste und zweite Bitleitungen zum Aufnehmen erfaßter Signale, erste und zweite kreuzgekoppelte Feldeffekt-Transistoren, von denen jeder eine Gate-Elektrode und erste und zweite stromführende Elektroden hat,
kapazitive Elemente zum kapazitiven Koppeln der Gate Elektroden der ersten und zweiten Transistoren mit der zweiten bzw. der ersten Bitleitung,
ein erstes Schaltmittel zum trennbaren Verbinden der Gate- Elektroden der ersten und zweiten Transistoren mit den ersten stromführenden Elektroden des ersten bzw. des zweiten Transistors und
ein zweites Schaltmittel zum trennbaren Verbinden der ersten stromführenden Elektroden der ersten und zweiten Transistoren mit der ersten bzw. der zweiten Bitleitung,
wobei das erste und das zweite Schaltmittel und die zweiten stromführenden Elektroden der ersten und zweiten Transistoren auf betreffende Steuersignale zum Kompensieren des Leseverstärkers bezüglich jedweder Schwellspannungsdifferenz zwischen dem ersten und dem zweiten Transistor ansprechen.
Die vorliegende Erfindung schafft einen Leseverstärker, wie er zuvor angegeben ist und der dadurch gekennzeichnet ist, daß das zweite Schaltmittel betätigbar ist, um die ersten stromführenden Elektroden der ersten und zweiten Transistoren direkt mit der ersten bzw. der zweiten Bitleitung (d. h. nicht über die kapazitiven Elemente wie im Falle des in der zuvor genannten Druckschrift offenbarten Verstärkers) zu verbinden.
Demgemäß schafft die Erfindung einen Leseverstärker, der die Schwellspannungsdifferenz von kreuzgekoppelten Feldeffekt- Transistoren in diesen kompensiert.
Die vorliegende Erfindung kann so ausgeführt sein, daß ein Leseverstärker geschaffen wird, der zuverlässig ein ausgelesenes Signal in einem hochminiaturisierten Aufbau erfassen kann.
Vorzugsweise lädt das kapazitive Element auf Spannungen, die jedwede Streuung zwischen den Schwellspannungen des ersten und des zweiten Transistors kompensieren, während eines Vorladevorgangs des Leseverstärkers, der vor einem Lesevorgang des Leseverstärkers ausgeführt wird, vor und liefert dann die vorgeladenen Spannungen während des Lesevorgangs an die Gate- Elektroden der ersten und zweiten Transistoren.
Die Erfindung wird nun im folgenden anhand eines verdeutlichenden und nicht einschränkenden Beispiels mittels der Figuren beschrieben, in denen gleiche Bezugszeichen gleiche Teile oder Elemente bezeichnen.
Fig. 1 zeigt ein Prinzipschaltbild eines Leseverstärkers gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 2 zeigt ein Impuls/Zeit-Diagramm, das zur Erläuterung der Arbeitsweise des Leseverstärkers gemäß Fig. 1 benutzt wird.
Fig. 3 zeigt ein Prinzipschaltbild eines bereits vorgeschlagenen Leseverstärkers.
Fig. 4 zeigt ein Impuls/Zeit-Diagramm, das zur Erläuterung der Arbeitsweise des Leseverstärkers gemäß Fig. 3 benutzt wird.
Um Sinn und Zweck, der durch einen Leseverstärker nach der vorliegenden Erfindung erfüllt wird, welcher im folgenden anhand von Fig. 1 und Fig. 2 beschrieben wird, völlig verständlich zu machen, wird zunächst ein bereits vorgeschlagener Leseverstärker 10 anhand von Fig. 3 und Fig. 4 beschrieben. Wie in Fig. 3 gezeigt, hat der bereits vorgeschlagene Leseverstärker 10 erste und zweite Feldeffekt-Transistoren (FETs) M1 und M2, die in dem gezeigten Beispiel NMOS-Feldeffekt-Transistoren (n-Kanal-FETs) sind. Für den Fachmann ist ersichtlich, daß ein entsprechender Leseverstärker unter Benutzung von PMOS-Feldeffekt-Transistoren (p-Kanal-FETs) mit geeigneten Änderungen der Steuersignale, wie sie weiter unten beschrieben werden, realisiert werden könnte. Der erste Transistor M1 hat eine erste stromführende Elektrode SD11, die mit einer ersten Bitleitung BL1 verbunden ist, welche sich von einer Speicherzelle aus (nicht gezeigt) erstreckt. Dementsprechend hat der zweite Transistor M2 eine erste stromführende Elektrode SD21, die mit einer zweiten Bitleitung BL2 verbunden ist, welche sich von der Speicherzelle aus erstreckt. Die Transistoren M1 und M2 enthalten außerdem zweite stromführende Elektroden SD12 bzw. SD22, die zusammengeschaltet sind, um ein gemeinsames Steuersignal Φs aufzunehmen. Da die Transistoren M1 und M2 n-Kanal-FETs sind, sind die ersten stromführenden Elektroden SD11, SD21 die Drain-Elektroden, während die zweiten stromführenden Elektroden SD12, SD22 die Source-Elektroden sind.
Eine Gate-Elektrode G1 des Transistors M1 ist mit der Bitleitung BL2 verbunden, während eine Gate-Elektrode G2 des Transistors M2 mit der Bitleitung BL1 verbunden ist. Der Bitleitung BL1 wird eine Referenzspannung Vref durch einen Steuer-Transistor Mr1 zugeführt, der in Reaktion auf ein Steuersignal Φr ein- und ausgeschaltet wird. Die Referenzspannung Vref wird außerdem der Bitleitung BL2 durch einen zweiten Steuer-Transistor Mr2 zugeführt, der in gleicher Weise durch das Steuersignal Φr gesteuert wird. Die Steuer-Transistoren Mr1 und Mr2 sind vorteilhafterweise in derselben Technik wie die Transistoren M1, M2 aufgebaut und sind demzufolge im vorliegenden Falle n-Kanal-FETs.
Die Arbeitsweise des Leseverstärkers 10, der in Fig. 3 gezeigt ist, wird nun anhand von Fig. 4 beschrieben, wobei eine obere Kurve A das Steuersignal Φs, eine mittlere Kurve B eine Spannung VG1, welche an der Gate-Elektrode G1 des Transistors M1 auftritt, und eine untere Kurve C eine Spannung VG2, welche an der Gate-Elektrode G2 des Transistors M2 auftritt, angibt. Das Steuersignal Φr (nicht gezeigt) liegt anfänglich auf einem hohen Pegel, um die Transistoren Mr1 und Mr2 im EIN-Zustand zu halten, so daß die Referenzspannung Vref beiden Bitleitungen BL1 und BL2 eingeprägt wird. Bei diesem Beispiel sei angenommen, daß das Bit, das aus der Speicherzelle auszulesen ist, eine digitale "0" ist, die eine positive Lesespannung Vs hat und in die Bitleitung BL1 als Vref-Vs in Übereinstimmung mit den bekannten Prinzipien eingeprägt ist. Dem Leseverstärker 10 wird für Zwecke des Erfassens der Lesespannung Vs und zum Ausgeben beispielsweise an einem Verbindungspunkt O&sub1;, der in Fig. 3 gezeigt ist, eine niedrige Spannung VL zugeführt, die gleich einer Standardspannung für ein "0"-Bit in dem speziellen System ist und die als solche durch andere Schaltungselemente erkannt werden kann. In ähnlicher Weise wird der Leseverstärker 10 an dem Verbindungspunkt O&sub1; eine hohe Spannung VH ausgeben, die gleich einer Standardspannung für ein "1"-Bit in dem speziellen System ist, wenn eine Lesespannung Vs, welche ein gespeichertes "1"-Bit angibt, aus der Speicherzelle ausgelesen wird und sich in die Bitleitung BL1 als Vref + Vs einprägt, wie weiter unten erläutert wird.
Wie bekannt, schalten sich n-Kanal-FETs, wie die Transistoren M1 und M2, nur dann ein, wenn VGS > Vth ist, d. h. wenn die Gate/Source-Spannung VGS, welche gleich der Gate-Spannung VG minus die Source-Spannung Vs ist, größer als die Schwellspannung Vth des betreffenden Transistors ist. Die Schwellspannung Vth ist eine positive Spannung für n-Kanal-FETs und kann in dem Bereich von 2 bis 4 Volt liegen. Es sei ferner zunächst für dieses Beispiel angenommen, daß die Transistoren M1 und M2 dieselbe Schwellspannung Vth haben. Im Idealfall sollten alle Transistoren, die auf ein und demselben Silizium-Wafer während desselben Herstellungsprozesses gebildet werden, dieselbe Schwellspannung Vth haben, jedoch variieren die individuellen Schwellspannungen Vth über einem Wertebereich, der zu Lesefehlern führen kann, wie weiter unten erläutert wird.
Anfänglich liegt, wie durch die Kurve A in Fig. 4 gezeigt, das Steuersignal Φs auf der hohen Spannung VH, die höher als die Referenzspannung Vref ist. Die Spannung VG1 (Kurve B) ist die Spannung auf der Bitleitung BL2, d. h. Vref, während die Spannung VG2 (Kurve C) die Spannung auf der Bitleitung BL1 ist, d. h. Vref-Vs. Demzufolge haben die Gate/Source-Spannungen VGS1 und VGS2 der Transistoren M1 bzw. M2 die Beziehungen
VGS1 = VG1-Φs = Vref-VH < 0
VGS2 = VG2-Φs = Vref-Vs-VH < 0,
und es sind beide der Transistoren M1 und M2 ausgeschaltet.
Anschließend daran wird bei einem Zeitpunkt t ein Lesevorgang des Leseverstärkers 10 begonnen, und das Steuersignal Φs beginnt in Richtung auf VL abzufallen. Kurz danach, zu einem Zeitpunkt t&sub1;, wird das Steuersignal Φs auf einen Wert abgefallen sein, bei dem
VGS1 = Vref-Φs > Vth
ist, während
VGS2 = Vref-Vs-Φs < Vth
ist, so daß der Transistor M1 zuerst eingeschaltet wird, während der Transistor M2 ausgeschaltet bleibt. Wenn der Transistor M1 eingeschaltet ist, fließt Strom von der Elektrode SD11 zu der Elektrode SD12, so daß wenn sich das Steuersignal Φs fortlaufend verringert, die Spannung auf der Bitleitung BL1 nach VL abgesenkt wird, wie dies durch die Kurve C in Fig. 4 gezeigt ist. Darüber hinaus werden, da die Spannung auf der Bitleitung BL1 die Gate-Spannung VG2 ist, sowohl die Gate- Spannung VG2 als auch die Source-Spannung V (SD22) = Φs des Transistors M2 zusammen heruntergezogen, so daß die Gate/ Source-Spannung VGS2 niemals Vth übersteigt, und der Transistor M2 bleibt über den gesamte Lesevorgang hinweg ausgeschaltet. Demzufolge wird die Spannung auf der Bitleitung BL2 nicht heruntergezogen und verbleibt bei Vref, so daß der Transistor M1 eingeschaltet bleibt. Das Ergebnis davon ist, daß das digitale Bit "0" in dem Leseverstärker 10 gehalten wird, wobei der Transistor M1 eingeschaltet ist und der Transistor M2 ausgeschaltet ist. Dieser Zustand kann erfaßt werden, und die niedrige Spannung VL an der Elektrode SD11, welche mit dem Verbindungspunkt O&sub1; verbunden ist, kann zum Anlegen an weitere Schaltungselemente abgenommen werden.
Dementsprechend wird, wenn eine digitale "1" aus der Speicherzelle ausgelesen und in die Bitleitung BL1 als die Spannung Vref + Vs eingeprägt ist, die Verringerung des Steuersignals Φs hin zu der Spannung VL den Transistor M2 veranlassen, sich zuerst einzuschalten, da
VGS2 = VG2-Φs = Vref + Vs-Φs > VGS1 = Vref-Φs
ist. Nun ist es die Spannung an der Elektrode SD21, die herabgezogen wird, weil der Transistor M2 eingeschaltet ist, während der Transistor M1 in dem AUS-Zustand gehalten wird, wenn seine Gate/Source-Spannung VGS1 niemals Vth übersteigt. Am Ende des Lesevorgangs ist in dem Leseverstärker 10 der Transistor M1 ausgeschaltet und der Transistor M2 eingeschaltet, welcher Zustand demjenigen entgegengesetzt ist, der sich ergibt, wenn eine digitale "0" aus der Speicherzelle ausgelesen ist.
Die korrekte Arbeitsweise des Leseverstärkers 10 ist in kritischer Weise abhängig von den Werten der Schwellspannungen Vth der Transistoren M1 und M2, und zwar im Hinblick darauf, daß sicherzustellen ist, daß der richtige Transistor stets zuerst eingeschaltet wird. Wenn die zwei Schwellspannungen gleich sind, wird die ausgelesene Erfassungsspannung Vs korrekt erkannt, und zwar ohne Rücksicht auf den Wert der Lesespannung Vs. Indessen wird bei immer weitergehender Miniaturisierung und immer höherer Integration die Kanallänge L jedes FET immer kürzer, und daher wird die Wirkung der kleinen Differenzen in der Kanallänge L noch bedeutsamer. Die Schwellspannung Vth jedes FET ist abhängig von der Kanallänge L, und daher wird die Streuung betreffend die Schwellspannung vergrößert, wenn die Kanallänge L verringert wird, was das Risiko von Lesefehlern erhöht und dadurch eine weitere Miniaturisierung begrenzt.
Insbesondere muß, um bei dem Beispiel des Lesens einer digitalen "0" zu bleiben, der Transistor M1 stets vor dem Transistor M2 eingeschaltet werden, oder anders ausgedrückt besteht eine Bedingung für ein akkurates und zuverlässiges Lesen darin, daß die Beziehung
VGS2-Vth2 < VGS1-Vth1
besteht, wobei Vth2 und Vth1 die Schwellspannungen der Transistoren M2 bzw. M1 sind. Diese Bedingung muß stets erfüllt sein. Da VGS2 = Vref-Vs-Φs ist und VGS1 = Vref-Φs ist, kann die Bedingung für ein zuverlässiges Lesen in gleicher Weise ausgedrückt werden als
Vref-Vs-Vth2 < Vref-Vth1
oder
Vs > Vth1-Vth2 = ΔVth,
wobei ΔVth die Streuung der Schwellspannungen ist (Schwellwert-Streuungsspannung). Mit Erhöhen des Miniaturisierungsgrades erhöht sich die Streuungsspannung ΔVth wie zuvor ausgeführt, während die Lesespannung Vs, die proportional der elektrischen Ladung ist, welche in der Speicherzelle gespeichert ist und aus dieser ausgelesen wird, kleiner wird. Demzufolge wird die Wahrscheinlichkeit von Lesefehlern immer größer und ggf. unannehmbar.
Das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung, das im folgenden anhand von Fig. 1 und Fig. 2 beschrieben wird, beseitigt Lesefehler aufgrund einer Streuung der Schwellspannung Vth durch Kompensieren der Gate-Spannungen VG1 und VG2, die an die Gate-Elektroden G1 und G2 der Transistoren M1 und M2 gelegt werden, oder verringert die Lesefehler zumindest. Im einzelnen sind die Gate-Elektroden G1 und G2 und die Bitleitungen BL2 und BL1 jeweils kapazitiv miteinander verbunden, und eine Spannung, die der Schwellwert-Streuungsspannung ΔVth entspricht, wird während eines Vorladevorgangs vor dem Lesevorgang zum Kompensieren der Transistoren M1 und M2 akkumuliert, um einen hochgenauen und zuverlässigen Lesevorgang sicherzustellen. Zu diesem Zweck werden, wie in Fig. 1 gezeigt, während des Vorladevorgangs die Feldeffekt- Transistoren M1 und M2 in eine gemeinsame Drain-Schaltung gebracht, um sie wirksam als Dioden zu betreiben, und es sind Kondensatoren C1 und C2 zwischen die Gate-Elektroden G1 und G2 und die Bitleitungen BL2 bzw. BL1 geschaltet, die durch die derart gebildeten "Dioden" auf betreffende Vorladespannungen geladen werden. Während des Lesevorgangs sind die Transistoren M1 und M2 im herkömmlichen Sinne (verstärkend) oder in einer Weise, die anhand der Schaltung gemäß Fig. 3 beschrieben ist, wirksam, werden jedoch durch die Vorladespannungen kompensiert, die durch die betreffenden Kondensatoren C1 und C2 an die Gate-Elektroden G1, G2 gelegt werden, um die Wirkung irgendeiner Schwellwert-Streuungsspannung ΔVth zu beseitigen.
Im einzelnen ist während des Vorladevorgangs, wenn die Transistoren M1 und M2 in Dioden-Konfiguration geschaltet sind, die Spannung über der "Diode" von der Gate-Elektrode G1 zu der Source-Elektrode SD12 des Transistors M1 gleich der Schwellspannung Vth1, während die Spannung über der "Diode" von der Gate-Elektrode G2 zu der Source-Elektrode SD22 des Transistors M2 gleich der Schwellspannung Vth2 ist. Die Kondensatoren C1 und C2, die zwischen diese "Dioden" und die betreffenden Bitleitungen geschaltet sind, welche die Referenzspannung Vref annehmen, akkumulieren daher betreffende Ladungen gleich der Differenz zwischen der Referenzspannung Vref und der Spannung des Steuersignals Φs minus Vth1 bzw. Vth2. Danach entspricht, wenn die Transistoren M1 und M2 in deren im üblichen Sinne verstärkende Konfiguration zurückgeführt sind, die Differenz zwischen den zwei Vorladespannungen, die in den Kondensatoren akkumuliert ist, der Schwellwert-Streuungsspannung ΔVth = Vth1-Vth2 , so daß der Lesevorgang kompensiert wird.
Wie in Fig. 1 gezeigt, ist in einem Leseverstärker 11 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung der erste Kondensator C1 in Reihe zwischen die Gate- Elektrode G1 und die Bitleitung BL2 und der zweite Kondensator C2 in Reihe zwischen die Gate-Elektrode G2 und die Bitleitung BL1 geschaltet. Erste Schalter S12 und S22 verbinden die Drain-Elektrode SD11 trennbar mit der Bitleitung BL1 bzw. die Drain-Elektrode SD21 trennbar mit der Bitleitung BL2 vor den Verbindungen zwischen den Kondensatoren C2 und C1 und den Bitleitungen BL1 und BL2, so daß wenn die Schalter S12 und S22 offen sind, die Kondensatoren C1 und C2 immer noch mit den Bitleitungen BL2 und BL1 verbunden sind. Die ersten Schalter S12, S22 werden so betätigt, daß sie zusammen in Reaktion auf ein Steuersignal Φ&sub2; öffnen und schließen.
Bei dem Transistor M1 sind dessen Gate-Elektrode G1 und dessen Drain-Elektrode SD11 trennbar durch einen Schalter S11 vor der Reihenschaltung der Gate-Elektrode G&sub1; mit dem Kondensator C1 verbunden. Dementsprechend sind bei dem Transistor M2 dessen Gate-Elektrode G2 trennbar mit dessen Drain-Elektrode SD21 durch einen Schalter S21 vor der Reihenschaltung der Gate- Elektrode G2 mit dem Kondensator C2 verbunden. Die Schalter S11 und S21 sind derart mechanisch gekoppelt, daß sie in Reaktion auf ein Steuersignal Φ&sub1; zusammen öffnen und schließen. Wenn die Schalter S11 und S21 geschlossen sind, sind die Gate- und Drain-Elektroden der n-Kanal-FETs M1 und M2 in einer gemeinsamen Drain-Schaltung verbunden und wirken wie Dioden, wobei die Vorwärtsspannung von der Gate- zu der Source- Elektrode besteht. Die Schalter S11, S12, S21 und S22 können alle als Steuer-Transistoren ähnlich den Transistoren Mr1 und Mr2 aufgebaut sein und sind "offen", wenn sie ausgeschaltet sind und "geschlossen", wenn sie eingeschaltet sind. Es ist ersichtlich, daß abgesehen von den zugefügten Kondensatoren C1 und C2 und den Schaltern S11, S12, S21 und S22 der Leseverstärker 11, der die Erfindung enthält, ähnlich dem bereits zuvor vorgeschlagenen Leseverstärker 10 ist, der weiter oben anhand von Fig. 3 und Fig. 4 beschrieben ist und dessen entsprechenden Teile durch dieselben Bezugszeichen bezeichnet sind.
Die Arbeitsweise des Leseverstärkers 11 wird nun anhand von Fig. 2 beschrieben. Eine Spannung VA (E in Fig. 2) ist die Spannung an dem Verbindungspunkt zwischen dem Kondensator C1 und der Gate-Elektrode G1, während eine Spannung VB (E in Fig. 2) die Spannung an dem Verbindungspunkt zwischen dem Kondensator C2 und der Gate-Elektrode G2 ist. Vor einem Zeitpunkt t&sub0;, nämlich vor dem Vorladevorgang des Leseverstärkers 11, liegt das Steuersignal Φ&sub1; (A in Fig. 2) auf einem niedrigen Pegel, um die Schalter S11 und S21 zu öffnen. Das Steuersignal Φ&sub2; (B in Fig. 2) liegt auf einem hohen Pegel, um die Schalter S12 und S22 zu schließen. Das Steuersignal Φs (D in Fig. 2) liegt auf der hohen Spannung VH, so daß die Transistoren M1 und M2 ausgeschaltet sind, und das Steuersignal Φr (C in Fig. 2) liegt auf einem niedrigen Pegel, um die Steuer-Transistoren Mr1 und Mr2 auszuschalten. Wenn das Steuersignal Φr auf seinen hohen Pegel ansteigt, schaltet es die Steuer- Transistoren Mr1 und Mr2 ein, um die Referenzspannung Vref an die Bitleitungen BL1 und BL2 (F in Fig. 2) zu legen. Da die Transistoren M1 und M2 ausgeschaltet bleiben, sind die Spannungen VA und VB zu dieser Zeit undefiniert. Danach steigt zu dem Zeitpunkt t&sub0;, um den Vorladevorgang zu beginnen, das Steuersignal Φ&sub1; auf seinen hohen Pegel von seinem niedrigen Pegel aus an, um die Schalter S11 und S21 zu schließen und um dadurch die Gate-Elektroden G1 und G2 mit dem Bitleitungen BL1 und BL2 durch die geschlossenen Schalter S12 bzw. S22 zu verbinden. Demzufolge werden die Spannungen VA und VB beide auf die Referenzspannung Vref eingestellt.
Zu einem Zeitpunkt t&sub1; nimmt das Steuersignal Φ&sub2; von seinem hohen Pegel aus seinen niedrigen Pegel an, was die Schalter S12 und S22 öffnet, um die Verbindung zwischen den Drain-Elektroden SD11 und SD21 und den Bitleitungen BL1 bzw. BL2 zu unterbrechen. Dies versetzt die Transistoren M1 und M2 in deren Dioden-Schaltung, so daß sie vergleichbar mit Dioden arbeiten, die in Reihe mit den Kondensatoren C1 bzw. C2 geschaltet sind. Da die Spannungen auf den Bitleitungen BL1 und BL2 und die Spannungen VA und VB alle auf dem Pegel der Referenzspannung Vref liegen, werden die Kondensatoren C1 und C2 nicht geladen. Da das Steuersignal Φs nach wie vor auf der Spannung VH mit hohem Pegel liegt, der größer als die Referenzspannung Vref ist, werden die "Dioden" in Sperrichtung vorgespannt, und es fließt kein Strom.
Zu einem Zeitpunkt t&sub2; wird das Steuersignal Φs auf eine niedrige Spannung VL in einem Zwischenbereich verringert, die höher als die niedrige Spannung VL, jedoch niedriger als die Referenzspannung Vref ist, um so zu gestatten, daß die "Dioden" in Vorwärtsrichtung vorgespannt werden. Demzufolge werden Spannungen, die den Schwellspannungen Vth1 und Vth2 der Transistoren M1 bzw. M2 entsprechen, an die Kondensatoren C1 und C2 gelegt. Im einzelnen geht die Spannung VA an der Gate-Elektrode G1 auf eine Spannung VL' + Vth1, d. h. die Spannung VL' an der Anode der "Diode" plus die Diodenspannung Vth1. Dementsprechend geht die Spannung VB an der Gate-Elektrode G2 auf VL' + Vth2. Demzufolge ist die Spannungsdifferenz VC1 zwischen der Spannung VA an einem Anschluß des Kondensators C1 und der Spannung Vref an der Bitleitung BL2 an dem anderen Anschluß des Kondensators C1, d. h. die Spannung, auf welche sich der Kondensator C1 vorlädt, gegeben durch
VC1 = Vref-(VL + Vth1).
Dementsprechend ist die Spannungsdifferenz VC2 über den zwei Anschlüssen des Kondensators C2, d. h. die Spannung, auf welche sich der Kondensator C2 vorlädt, gegeben durch
VC2 = Vref-(VL + Vth2).
Wie leicht ersichtlich ist, beträgt die Größe der Differenz zwischen den zwei Vorladespannungen VC1 und VC2 Vth1-Vth2 , d. i. die Streuungs-Schwellspannung ΔVth.
Zu einem Zeitpunkt t&sub3; wird das Steuersignal Φs von VL' zu einem zwischenliegenden hohen Spannungspegel VH' hin geändert, der geringfügig niedriger als die hohe Spannung VH ist. Dies spannt die "Dioden" vorübergehend in Sperrichtung vor, während die Schalter S11, S21 geöffnet sind und die Schalter S12 und S22 geschlossen sind, wie dies weiter unten erläutert wird, um jedwede Rauschspannungsspitzen, die durch das öffnen und Schließen dieser Schalter erzeugt werden, an einem Entladen der Kondensatoren C1, C2 zu hindern. Falls Rauschspannungsspitzen auf andere Art und Weise von der Schaltung entfernt werden, ist diese Änderung des Steuersignals Φs unnötig.
Zu einem Zeitpunkt t&sub4; geht das Steuersignal Φs von seinem hohen Pegel zu seinem niedrigen Pegel über, um die Schalter S11 und S21 zu öffnen, um so die Gate-Elektrode G1 von der Drain-Elektrode SD11 des Transistors M1 bzw. die Gate-Elektrode G2 von der Drain-Elektrode SD21 des Transistors M2 zu trennen. Die Transistoren M1 und M2 verbleiben nicht länger in deren Diodenschaltungen und kehren zu der herkömmlichen Transistor-Betriebsweise zurück.
Zu einem Zeitpunkt t&sub5; geht das Steuersignal Φ&sub2; von seinem niedrigen Pegel zu seinem hohen Pegel über, um die Schalter S12 und S22 zum Verbinden der Drain-Elektrode SD11 des Transistors M1 mit der Bitleitung BL1 und zum Verbinden der Drain- Elektrode SD21 des Transistors M2 mit der Bitleitung BL2 wiederum zu schließen. Der Leseverstärker 11 ist nun identisch mit dem Leseverstärker 10 gemäß Fig. 3 mit Ausnahme des Vorhandenseins der Kondensatoren C1 und C2, die die Vorladespannungen VC1 bzw. VC2 aufweisen, geschaltet.
Zu einem Zeitpunkt t&sub6; geht das Steuersignal Φr von seinem hohen Pegel zu seinem niedrigen Pegel über, um die Steuer-Transistoren Mr1 und Mr2 auszuschalten und um die Zuführung der Referenzspannung Vref zu den Bitleitungen BL1 und BL2 abzuschalten. Während der Periode vom Zeitpunkt t&sub3; über den Zeitpunkt t&sub6; hinweg bis zu dem Beginn eines Lesevorgangs zu einem Zeitpunkt t&sub7; werden die Vorladespannungen VC1 = Vref -(VL' + Vth1) und VC2 = Vref-(VL' + Vth2) an den Kondensatoren C1 bzw. C2 ohne Veränderung beibehalten. Die Spannungen VC1 und VC2 werden während des Lesevorgangs an die Gate-Elektrode G1 bzw. G2 des Leseverstärkers 11, wie weiter unten beschrieben, gelegt.
Zu dem Zeitpunkt t&sub7; beginnt ein Lesevorgang, und die elektrische Ladung, die in einem kapazitiven Element der ausgewählten Speicherzelle gespeichert ist, tritt in Reaktion auf das Einschalten eines Zugriffs-Transistors (nicht gezeigt) an einer ausgewählten Leitung der auszulesenden Speicherzelle als eine Lesespannung Vs an der Bitleitung BL1 auf. In dem vorliegenden Beispiel sei angenommen, daß das Bit, welches in der Speicherzelle gespeichert ist, eine digitale "0" ist und so die Spannung auf der Bitleitung BL1 Vref-Vs ist, und zwar wie in dem Beispiel, das weiter oben in Verbindung mit dem bereits vorgeschlagenen Leseverstärker 10 beschrieben ist. Auf ähnliche Weise wird das Potential der Bitleitung BL2 auf Vref gehalten. Wie zuvor erläutert, würde, falls das Bit, welches in der Speicherzelle gespeichert ist, eine digitale "1" wäre, die Spannung, die in die Bitleitung BL1 eingeprägt ist, Vref + Vs sein.
Wenn die Spannung Vref-Vs an der Bitleitung BL1 auftritt, kann sich der Kondensator C2 nicht durch den Transistor M2 entladen, der durch die zwischenliegende hohe Spannung VH' des Steuersignals Φs in seinem ausgeschalteten Zustand gehalten wird, die an dessen Source-Elektrode SD22 auftritt. Daher kann sich die Spannung VC2 nicht ändern, um die Änderung in der Spannung an der Bitleitung BL1 von Vref nach Vref-Vs zu kompensieren. Auf diese Weise muß sich statt dessen die Spannung VB, welche an der Gate-Elektrode G2 auftritt, ändern. Im einzelnen gilt:
VB = Vref-Vs-[Vref-(VL' + Vth2)]
= VL' + Vth2-Vs.
Zur gleichen Zeit verbleibt die Spannung auf der Bitleitung BL2 auf Vref, so daß die Spannung VA an der Gate-Elektrode G1
VA = Vref-[Vref-(VL' + Vth1)]
= VL' + Vth1
beträgt.
In anderen Worten ausgedrückt heißt dies, daß die Spannungen VA und VB höher als die Spannungen sind, die in dem bereits vorgeschlagenen Leseverstärker 10 durch die betreffenden Schwellspannungen Vth1 und Vth2 auftreten würden. Daher werden die Gate-/Source-Spannungen VGS1 und VGS2, die bestimmen, wann die Transistoren M1 und M2 jeweils eingeschaltet werden, vollständig um die betreffenden Schwellspannungen Vth1 und Vth2 kompensiert, und der Leseverstärker 11 weist damit eine extrem hohe Empfindlichkeit auf. Demzufolge ist, wenn zu einem Zeitpunkt t&sub8; das Steuersignal Φs von der zwischenliegenden hohen Spannung VH' in Richtung auf die niedrige Spannung VL abgesenkt wird, um das Halten der Transistoren M1 und M2 zu beginnen, die Gate-/Source-Spannung VSD1 zwischen der Gate- Elektrode G1 und der Source-Elektrode SD12 gegeben durch
VGS1 = VA-Φs
= VL' + Vth1-Φs,
während die Gate-/Source-Spannung VGS2 zwischen der Gate-Elektrode G2 und der Source-Elektrode SD22 des Transistors M2 gegeben ist durch
VGS2 = VB-Φs
= VL'+ Vth2-Vs-Φs.
Es ist leicht ersichtlich, daß die Beziehung
VGS1 > VGS2
gleichwertig mit der Beziehung
VA-Φs-Vth1 > VB-Φs-Vth2
ist, welche ihrerseits gleichwertig mit
VL'-Φs > VL'-Φs-Vs
ist und für alle Werte des Steuersignals Φs von VH' zu VL gilt. Daher wird der Transistor M1 stets zuerst eingeschaltet sein, und die Wirkung der Streuung der Schwellspannungen Vth1 und Vth2 wird kompensiert. Danach wird in einer gleichen Weise wie in der beschriebenen Arbeitsweise des bekannten Leseverstärkers 10 dann, wenn der Transistor M1 eingeschaltet ist, die Spannung an der Drain-Elektrode SD11 auf die niedrige Spannung VL herabgezogen, wenn das Steuersignal Φs erniedrigt wird, so daß die niedrige Spannung VL und die Spannung VB in ähnlicher Weise herabgesetzt wird, da der Transistor M2 ausgeschaltet bleibt, so daß sich der Kondensator C2 nicht durch diesen entladen kann. Demzufolge wird die Spannung, die an der Bitleitung BL1 auftritt, auf die niedrige Spannung VL verringert, während die Spannung an der Bitleitung BL2 auf Vref gehalten wird, um den Haltevorgang zu beenden.
Der Leseverstärker 11 akkumuliert an den Kondensatoren C1 und C2 Vorladespannungen entsprechend der Schwellwert-Streuungsspannung ΔVth der Schwellspannungen Vth1 und Vth2 der Transistoren M1 und M2, so daß während des Lesevorgangs diese Schwellwert-Streuungsspannung ΔVth vollständig kompensiert wird. Demzufolge kann ein Herstellungsprozeß zum Herstellen großer Anzahlen von Chips, die Leseverstärker nach der vorliegenden Erfindung enthalten, auf einem einzigen Wafer mit der Sicherheit benutzt werden, daß selbst solche Leseverstärker, die deutliche Schwellspannungs-Streuungen aufweisen, in annehmbarer Weise funktionieren. Daher wird die Ausbeute eines solchen Prozesses, die definiert ist als die Anzahl von "guten" Chips auf dem Wafer geteilt durch die Gesamtzahl der Chips auf dem Wafer, erhöht. Des weiteren ist, da die Kompensation der Schwellwert-Streuungsspannung ΔVth dynamisch während jedes Vorladevorgangs vor jedem Lesevorgang durchgeführt wird, die fortdauernde Genauigkeit der Leseverstärker nicht so schwerwiegend von der Präzision in dem Herstellungsprozeß abhängig, so daß die Leseverstärker, die gemäß der vorliegenden Erfindung realisiert sind, eine hohe zeitabhängige Zuverlässigkeit, definiert als die Anzahl von Einrichtungen, die noch annehmbar nach einer Zeitperiode arbeiten, dividiert durch die Gesamtzahl der Einrichtungen, die ursprünglich hergestellt wurden, aufweisen.
Selbst wenn die Kapazität innerhalb jeder Speicherzelle verringert wird, beispielsweise um einen Faktor 5 oder 6, wenn eine weitere Miniaturisierung erreicht wird, ist ein zuverlässiges Arbeiten frei von Fehlfunktionen aufgrund der hohen Empfindlichkeit des Leseverstärkers, der nach der vorliegenden Erfindung realisiert ist, gegeben. Vorteilhafterweise kann ein ausgezeichnetes Ergebnis durch Anwenden des Leseverstärkers nach der vorliegenden Erfindung auf eine Speichereinrichtung erzielt werden, die unter Benutzung eines Silizium-auf-Isolator-(SOI-) Aufbaus hergestellt ist.
Obgleich die zuvor gegebene Beschreibung auf ein bevorzugtes Ausführungsbeispiel, das die NMOS-Technologie benutzt, gerichtet ist, ist ersichtlich, daß ein gleichwertiger Leseverstärker unter Benutzung der PMOS-Technologie mit geeigneter Umkehrung der Steuersignale und der Spannungs-Referenzpegel in Übereinstimmung mit herkömmlichen Prinzipien aufgebaut sein könnte.

Claims

1. Leseverstärker (11), der umfaßt:

erste und zweite Bitleitungen (BL1, BL2) zum Aufnehmen erfaßter Signale,

erste und zweite kreuzgekoppelte Feldeffekt-Transistoren (M1, M2), von denen jeder eine Gate-Elektrode (G1, G2) und erste und zweite stromführende Elektroden (SD11, SD12, SD21, SD22) hat,

kapazitive Elemente (C1, C2) zum kapazitiven Koppeln der Gate- Elektroden (G1, G2) der ersten und zweiten Transistoren (M1, M2) mit der zweiten bzw. der ersten Bitleitung (BL2, BL1),

ein erstes Schaltmittel (S11, S21) zum trennbaren Verbinden der Gate-Elektroden (G1, G2) der ersten und zweiten Transistoren (M1, M2) mit den ersten stromführenden Elektroden (SD11, SD21) des ersten bzw. des zweiten Transistors (M1, M2) und ein zweites Schaltmittel (S12, S22) zum trennbaren Verbinden der ersten stromführenden Elektroden (SD11, SD2l) der ersten und zweiten Transistoren (M1, M2) mit der ersten bzw. der zweiten Bitleitung (BL1, BL2),

wobei das erste und das zweite Schaltmittel (S11, S21, S12, S22) und die zweiten stromführenden Elektroden (SD12, 5D22) der ersten und zweiten Transistoren (M1, M2) auf betreffende Steuersignale (Φ&sub1;, Φ&sub2;, Φs) zum Kompensieren des Leseverstärkers (11) bezüglich jedweder Schwellspannungsdifferenz zwischen dem ersten und dem zweiten Transistor (M1, M2) ansprechen, dadurch gekennzeichnet, daß das zweite Schaltmittel (S12, S22) betätigbar ist, um die ersten stromführenden Elektroden (SD11, SD21) der ersten und zweiten Transistoren (M1, M2) direkt mit der ersten bzw. der zweiten Bitleitung (BL1, BL2) zu verbinden.

2. Leseverstärker nach Anspruch 1, bei dem die kapazitiven Elemente (C1, C2) wirksam sind, um Spannungen (VC1, VC2), die jedwede Streuung (ΔVth) zwischen den Schwellspannungen (Vth1, Vth2) der ersten und zweiten Transistoren (M1, M2) kompensieren, während einer Leseoperation des Leseverstärkers (11) an die Gate-Elektroden (G1, G2) zu legen.

3. Leseverstärker nach Anspruch 2, bei dem die ersten und zweiten Schaltmittel (S11, S21, S12, S22) auf die betreffenden Steuersignale (Φ&sub1;, Φ&sub2;) ansprechen, um die kapazitiven Elemente (C1, C2) auf vorgeladene Spannungen (VC1, VC2) vor der Leseoperation des Leseverstärkers (11) vorzuladen, wobei die kapazitiven Elemente (C1, C2) wirksam sind, um die vorgeladenen Spannungen (VC1, VC2) während der Leseoperation an die Gate- Elektroden (G1, G2) zu legen.

4. Leseverstärker nach Anspruch 3, bei dem die kapazitiven Elemente (C1, C2) aus einem ersten Kondensator (C1), der zwischen die Gate-Elektrode (G1) des ersten Transistors (M1) und die zweite Bitleitung (BL2) geschaltet ist, und aus einem zweiten Kondensator (C2), der zwischen die Gate-Elektrode (G2) des zweiten Transistors (M2) und die erste Bitleitung (BL1) geschaltet ist, bestehen.

5. Leseverstärker nach Anspruch 3 oder 4, bei dem die zweiten stromführenden Elektroden (SD12, SD22) der ersten und zweiten Transistoren (M1, M2) zusammengeschaltet sind, um ein gemeinsames Steuersignal (Φs) aufzunehmen, um das Einschalten der Transistoren (M1, M2) zu gestatten oder zu verhindern, und bei dem die vorgeladenen Spannungen (VC1, VC2) derart bestimmt sind, daß sich, wenn das gemeinsame Steuersignal (Φs) ein Einschalten gestattet, die Differenz zwischen der Spannung (VA), welche an der Gate-Elektrode (G1) des ersten Transistors (M1) auftritt, und der Schwellspannung (Vth1) desselben von der Differenz zwischen der Spannung (VB), welche an der Gate- Elektrode (G2) des zweiten Transistors (M2) auftritt, und der Schwellspannung (Vth2) desselben um einen Betrag unterscheidet, der gleich einem erfaßten Signal (Vs) ist, welches auf einer ausgewählten der Bitleitungen (BL1, BL2) auftritt, wodurch ein ausgewählter der ersten und zweiten Transistoren (M1, M2) stets vor dem anderen der Transistoren (M1, M2) in Abhängigkeit von dem erfaßten Signal (Vs) eingeschaltet wird.