DE112008000150T5

DE112008000150T5 - Leseverstärker mit Stufen zur Reduktion einer Kapazitätsfehlanpassung in einer Stromspiegellast

Info

Publication number: DE112008000150T5
Application number: DE112008000150T
Authority: DE
Inventors: Gabriele Pelli; Lorenzo Bedarida; Massimiliano Frulio; Davide Manfre
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2007-01-12
Filing date: 2008-01-15
Publication date: 2009-12-03
Also published as: WO2008089159A2; WO2008089159A3; US20080170454A1; TW200838124A; CN101681667B; CN101681667A; TWI349424B; US7522463B2

Abstract

Leseverstärkerschaltung zum Lesen eines Zustands einer Speicherzelle, umfassend:
eine erste Stufe, die einen von der Speicherzelle abgezweigten Zellenstrom und einen von einer Referenzzelle abgezweigten Referenzstrom empfängt;
eine zweite Stufe, die den Zellenstrom und den Referenzstrom empfängt; und
einen Komparator, der mit der ersten Stufe und der zweiten Stufe gekoppelt ist, wobei der Komparator ein Ausgangssignal zur Verfügung stellt, das den Zustand der Speicherzelle auf Basis einer Differenz der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannung angibt, wobei der durch den Komparator angegebene Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der ersten und der zweiten Stufe geliefert werden.

Description

Bereich der Erfindung
Die vorliegende Erfindung bezieht sich auf das Lesen von Daten aus einem Speicher, und insbesondere auf einen Leseschaltkreis für Speicherzellen, in denen ein Zellenstrom mit einem Referenzstrom verglichen wird.
Hintergrundtechnik
Ein Leseverstärker (sense amplifier) ist eine elektronische Schaltung, die typischerweise in einer Speicherkomponente in einer elektronischen Vorrichtung enthalten ist, und die das Auslesen des Zustands der Speicherzelle in dem Speicher bewerkstelligt. Dieser Lesevorgang hängt davon ab, wie viel Strom eine Speicherzelle unter wohldefinierten Vorspannungsbedingungen aufnimmt. Die Aufgabe eines Leseverstärkers ist, diese Strominformation in binäre Information umzuwandeln, die geeignet ist, als interne digitale Speicherdaten verwendet zu werden. Im einfachsten Fall besteht die binäre Information aus zwei Logikpegeln („1” oder „0”), die jeweils den Speicherzellzuständen entsprechen, in denen die Zelle unter wohldefinierten Vorspannungsbedingungen entweder Strom aufnimmt oder nicht.
Eine Weise, den Zustand der Zelle zu lesen, besteht darin, den Zellenstrom (I_cell) mit einem Referenzstrom (I_ref), der üblicherweise durch eine andere Zelle zur Verfügung gestellt wird, zu vergleichen, und die Prozesscharakteristik der Speicherzelle zu verfolgen. Die Referenzzelle nimmt üblicherweise einen Strom mit einem Wert zwischen dem Zellenstrom im logischen Zustand „1” und dem Zellenstrom im logischen Zustand „0” auf. Wenn die Speicherzelle im Zustand „0” z. B. keinen Strom aufnimmt, könnte die Referenzzelle die Hälfte des Zellenstroms im logischen Zustand „1” aufnehmen. Der Leseverstärker liest die Differenz zwischen dem Zellenstrom und dem Referenzstrom, wobei er diese Differenz in binäre Information umwandelt, die zur Verwendung durch die anderen Speicherchipschaltungen geeignet ist. Die Stromdifferenz kann z. B. positiv oder negativ sein, wenn die Zelle im Zustand „1” bzw. im Zustand „0” ist, so dass der Leseverstärker ein binäres Signal „1” bzw. „0” erzeugt.
1 illustriert ein konventionelles Schema für ein Leseverstärkersystem 10. Die Komponenten 500, 600, 530 und 630 sind nicht Bestandteile des Leseverstärkers selbst, sondern stellen in schematischer Weise das Zellenspeicherarray dar. Die Speicherzelle 500 ist eine Zelle, deren Zustand ermittelt werden soll, und die Referenzzelle 600 ist als Referenz vorgesehen. Diese Zellen sind typischerweise durch Bitleitungen 530 bzw. 630 mit der Leseverstärkerschaltung verbunden. Damit die Zellen 500 und 600 ihren Strom leiten können, müssen die Spannungen der Gates 510 und 610 und der Drains 520 und 620 auf einen geeigneten Spannungswert gebracht werden. Insbesondere die Drainspannungen werden durch die Leseverstärkerschaltung unter Verwendung der durch die Inverter 310 und 410 gebildete Rückkopplungskonfiguration eingestellt. In anderen Ausführungsformen können andere Verfahren verwendet werden, um die korrekte Polarisierung der Drainspannungen sicherzustellen. Die Inverter stellen sicher, dass ein geeigneter Spannungswert (z. B. ungefähr 1 V) sowohl an Knoten 540 und 640, als auch an den am Ende der Bitleitungen 530 und 630 platzierten Knoten 520 bzw. 620 eingestellt ist. Ein durch das Freigabesignal 710 gesteuertes Durchlassgatter 700 hält die Knoten 800 und 900 nur während einer „Ausgleichsphase” genannten anfänglichen transienten Periode auf dem gleichen Spannungswert. Während dieser Phase stellt der Transistor 200 die Spannung am Knoten 900 und, über das Durchlassgatter 700 mit dem Transistor 100, auch die Spannung am Knoten 800 ein. Da der Transistor 200 in einer Diodenkonfiguration vorliegt, besteht ein wohldefinierter Zusammenhang zwischen seiner Gate-Source-Spannung und dem Drainstrom: Ids = μ Cox W(Vgs – Vth)2/(2L) (1)wobei I_ds der Drain-Source-Strom, μ die Trägermobilität, C_ox die Gate-Oxidkapazität pro Einheitsfläche, W und L die Breite bzw. Länge des Transistors, V_gs die Gate-Source-Spannung und V_th die Schwellenspannung ist. Für ein gegebenes I_ds ist der Spannungswert am Knoten 900 festgelegt, da er mit V_gs des Transistors 200 in Gleichung (1) übereinstimmt.
Eine erste vereinfachte Analyse der Schaltung wird im Folgenden für „Gleichgewichtsbedingungen” vorgestellt, in denen sich alle Ströme und Spannungen eingependelt haben. Sobald dieser Zustand erreicht ist, nehmen die Transistoren 300 und 400 den Zellenstrom bzw. den Referenzstrom auf. Die Transistoren 100 und 200 bilden eine wohlbekannte Spiegelkonfiguration, d. h. der gesamte durch den Transistor 200 fließende Strom wird auf den Transistor 100 übertragen. Sobald das Durchlassgitter 700 abgeschaltet ist, liefert der Transistor 200 den Referenzzellenstrom durch den Transistor 400. Der Transistor 200 wiederum überträgt ihn durch den Transistor 100 auf die andere Seite der Schaltung. Der Knoten 800 empfängt den Referenzstrom vom Transistor 100 und den Zellenstrom von Transistor 300. Ausgehend von einer während der Ausgleichsphase durch den Transistor 200 fixierten Spannung entwickelt sich der Knoten 800 getrieben durch die Stromdifferenz (I_ref – I_cell) gemäß der folgenden einfachen Beziehung: ΔV800 = (Iref – Icell)ΔT/C800 (2)wobei ΔV₈₀₀ die Spannungsdifferenz ist, mit der die parasitäre Kapazität des Knotens 800 (als C₈₀₀ bezeichnet) durch die Stromdifferenz (I_ref – I_cell) nach der Zeit ΔT geladen oder entladen wird. C₈₀₀ ist die Summe der parasitären Kapazität des mit dem Knoten 800 gekoppelten Transistors plus der parasitären Kapazität des Verbindungsmetalls der Komponentenverbindung. Man beachte, dass I_ref und I_cell in Gleichung (2) als über die Zeit konstant angenommen sind, da in dieser vereinfachten Analyse davon ausgegangen wird, dass der Gleichgewichtszustand bereits erreicht wurde. Der Spannungspegel am Knoten 900 stellt den genauen Wert des Referenzstroms dar, da gemäß Gleichung (1) der Knotenwert direkt vom Wert I_ref abhängt, wohingegen der Spannungspegel des Knotens 800 genau den Wert des Zellenstroms darstellt, da der Knoten 800 gegenüber seinem Anfangswert und abhängig von dem Zellenstromwert geladen und entladen wird. Wenn, der Einfachheit halber, C₈₀₀ als C_out bezeichnet wird, so wird aus der Gleichung für V_out: ΔVout = (Iref – Icell)ΔT/Cout (3).
V_out hat ein positives Vorzeichen, wenn die Schaltung eine „0” ausliest, und ein negatives Vorzeichen, wenn sie eine „1” ausliest, und ihr Betrag nimmt mit der Zeit zu. Diese Spannungsdifferenz ist dazu geeignet, als Eingangssignal für den Komparator 1000 verwendet zu werden, der sie verstärkt, um ein Signal mit voller Amplitude (d. h. GND oder V_dd) zu erhalten. Die verstärkte Form des Signals liefert die erforderliche binäre Information, die für den internen binären Datenaustausch geeignet ist. Herkömmlicherweise entspricht das Vollamplitudensignal bei V_dd oder GND den Logikpegel „1” bzw. „0”.
Die obige Analyse gilt für den einfachen Fall, in dem nur Gleichgewichtsströme durch die Transistoren fließen. Leider kann es lange Zeit dauern, bis die Gleichgewichtsbedingungen erreicht sind, insbesondere, wenn hochkapazitive Bitleitungen die Zellen mit der Leseverstärkerschaltung verbinden und der Zellenstrom sehr niedrig ist. Während einer transienten Periode, die als „Vorladephase” bezeichnet wird (die beginnt, wenn der Strom vom Haupt porttransistor mit dem Laden der Bitleitung beginnt, und endet, wenn die Vorladeströme gegenüber den Zellenströmen vernachlässigbar werden), fließt ein Strom durch die Bitleitungen, um die Drains der Zellen auf das gewünschte Spannungsniveau (ungefähr 1 V) zu bringen. Diese Phase muss in der kürzest möglichen Zeit abgeschlossen sein; die Breite der Transistoren 100, 200, 300 und 400 muss daher groß genug sein, um den gesamten erforderlichen Ladestrom aus V_dd zur Verfügung zu stellen. Zu Beginn dieser Phase erreicht dieser Strom einen Spitzenwert, der proportional ist zum Bitleitungskapazitätswert, wonach der Strom auf Null abfällt und nur noch der Gleichgewichtsstrom durch die Transistoren 300 und 400 fließt. Sobald das Durchlassgatter 700 abgeschaltet ist, ändert sich der Knoten 800, wie durch Gleichung (2) dargestellt, mit einer Geschwindigkeit umgekehrt proportional zum Wert von C₈₀₀. Da die Transistoren 100 und 300 recht groß sein können, kann auch C₈₀₀ recht groß sein und der Knoten 800 kann sich nicht schnell genug ändern, um die gewünschte Leseleistungsfähigkeit des Systems zu erzielen. Darüber hinaus kann die Stromdifferenz (I_ref – I_cell) sehr klein sein, wodurch der Knoten 800 mit sehr kleiner Stärke betrieben wird. Schlussendlich kann dieses einfache Leseverstärkerschema ungeeignet sein, die Daten auf schnelle Weise zu lesen, insbesondere in dem Fall, in dem lange Bitleitungen die Zellen mit der Leseverstärkerschaltung verbunden und die Stromdifferenz (I_ref – I_cell) sehr klein ist.
Ein anderer Ansatz für ein Leseverstärkersystem 20 ist in 2 dargestellt. Dem System der 1 ist eine gefaltete Stufe (folded stage) hinzugefügt, um die Geschwindigkeit zu verbessern, mit der der Ausgangsknoten sich nach der Ausgleichsphase entwickelt. Die Transistoren 100 und 110 sowie die Transistoren 200 und 210 befinden sich in einer Spiegelkonfiguration, in der der durch die Transistoren 100 und 200 fließende Strom durch die Transistoren 110 bzw. 210 auf die gefaltete Stufe übertragen wird. Während der Ausgleichsphase stellt der Transistor 220 den Spannungswert am Knoten 910 gemäß Gleichung (1) ein und stellt außerdem über das Durchlassgatter 700 zusammen mit dem Transistor 120 die Spannung am Knoten 810 ein. Sobald der Gleichgewichtszustand erreicht ist, liefern die Transistoren 210 und 110 den Referenz- bzw. den Zellstrom an die gefaltete Stufe. Wenn das Durchlassgatter 700 abgeschaltet ist, empfängt der Knoten 810 den Zellenstrom über den Transistor 110 und, da die Transistoren 220 und 120 sich in einer Spiegelkonfiguration befinden, den Referenzstrom über den Transistor 120. Der Knoten 810 entwickelt sich daher getrieben durch die Stromdifferenz (I_cell – I_ref) wie durch die folgende Gleichung ausgedrückt: ΔV810 = (Icell – Iref)ΔT/C810 (4)
Die Entwicklungsgeschwindigkeit des Knotens 810 hängt vom Wert seiner Kapazität C₈₁₀ ab. Gleichung (4) ist ähnlich zu Gleichung (2), die das Verhalten des Schemas in 1 beschreibt; um eine Verbesserung gegenüber dem vorherigen Schema zu erzielen, muss C₈₁₀ daher recht viel kleiner sein als C₈₀₀ in Gleichung (2). Wenn die Verbindungsmetalle außer Acht gelassen werden, besteht der Hauptanteil an C₈₁₀ in der parasitären Kapazität der Transistoren 110 und 120, die mit dem Knoten 810 gekoppelt sind. Je kleiner diese Transistoren sind, desto kleiner ist die Kapazität dieses Knotens. Es ist allerdings nicht praktikabel, die Größe des Transistors 110 zu stark zu verkleinern, da er den Zellenstrom in der gefalteten Stufe überträgt: wenn z. B. 110 n mal kleiner wäre als 100, so wäre der in der gefalteten Stufe übertragene Strom n mal kleiner, da 110 und 110 zwei zu einem Spiegel verbundene Transistoren sind. Dies ist nicht empfehlenswert, da der Wert I_cell sehr klein sein könnte. Stattdessen ist es möglich, einen kleineren Transistor 120 vorzusehen, da dieser nicht den Vorladestrom zur Verfügung stellen muss, wie er durch die Transistoren in dem Hauptschaltungspfad zur Verfügung gestellt wird. Der Knoten 810 kann daher in der Kapazität viel kleiner sein als der Knoten 800 und, wenn das Durchlassgatter 700 abgeschaltet ist, kann der Knoten 810 sich schneller entwickeln als der Knoten 800 der Schaltung in 1. Wenn C₈₁₀ der Einfachheit halber als C_f,out bezeichnet wird, gilt für V_out: Vout = (Icell – Iref)ΔT/Cf,out (5)wobei C_f,out viel kleiner ist als C_out in Gleichung (3). V_out hat ein positives Vorzeichen, wenn die Schaltung „1” liest, und ein negatives, wenn sie eine „0” liest.
In dem Schema der 2 tritt jedoch eine andere Schwierigkeit auf, die das transiente Verhalten der gefalteten Stufe selbst betrifft. Während der Bitleitungsvorladephase liefern die Transistoren 100 und 200 den Zellen- und den Referenzstrom (I_cell und I_ref) an die Transistoren 110 bzw. 210 plus den zugehörigen Bitleitungsvorladestrom oder, in einem allgemeineren Fall, irgendwelche anderen transienten Ströme. Selbst wenn das Durchlassgatter 700 abgeschaltet ist, können der globale Strom von der Zellen- und der Referenzseite der Hauptschaltung aufgrund der ganzen oben genannten transienten Ströme über die Zeit variieren. Als Konsequenz muss der Transistor 220 kontinuierlich seine Vorspannungsbedingung anpassen, um den gelieferten Strom zu führen, wobei der gelieferte Strom an den spiegelverbundenen Transistor 120 übertragen wird. Seine Gate-Source-Spannung muss sich an den von Transistor 210 eingespeisten Strom gemäß Gleichung (1) anpassen. Des halb muss die parasitäre Kapazität des Knotens 910, genannt C₉₁₀, geladen oder entladen werden, um die richtige Vorspannungsbedingung zu erreichen. Dies erzeugt eine störende Stromkomponente, genannt I_C910, in Bezug auf den Ladungstransfer auf dem Knoten 910. Da sich die Transistoren 220 und 120 in einer Spiegelkonfiguration befinden, wird der Strom I_C910 am Knoten 810 eingespeist, der sich so, wie er durch diese Stromkomponente getrieben wird, entwickelt. Wenn die von der Zellen- und der Referenzseite der Hauptschaltung gelieferten globalen Ströme als I_cell,side (I_cell plus irgendwelche Transienten Ströme) bzw. I_ref,side (I_ref plus irgendwelche Transienten Ströme) bezeichnet werden, so wird aus der Gleichung für den Knoten 810: ΔV810 = ∫[Icell,side(t) – Iref,side(t) – IC910(t)]dt/C810 (6)
Bemerkenswerterweise ist das Integral von Gleichung (6) erforderlich, da alle Terme in der Gleichung über die Zeit variieren (wobei der Einfachheit halber die Tatsache unberücksichtigt wird, dass die Kapazität C₈₁₀ aufgrund der unterschiedlichen Vorspannungsbedingungen der Transistoren 110 und 120 ebenfalls zeitabhängig ist). Es sollte auch betont werden, dass das genaue Verhalten irgendwelcher transienter Ströme von der Hauptschaltung (inklusive der Transistoren 100 oder 200) und ihrer Auswirkungen auf die Leseleistungsfähigkeit außerhalb des Rahmens dieser Analyse ist. Ausgehend von der obigen Gleichung ist es möglich, die Analyse auf das Verhalten der gefalteten Schaltung unter dem Einfluss der kapazitiven Stromkomponente I_C910 zu fokussieren. Wie durch Gleichung (6) gezeigt wird, ist der letztgenannte Term die einzige Stromkomponente, die von der gefalteten Stufe selbst abhängt und die ein fehlerhaftes Datenlesen verursachen kann. Dieser Strom wird durch ein transientes Verhalten erzeugt und fällt im Gleichgewichtszustand auf Null ab. Diese störende Stromkomponente kann die von der Zelle ermittelten korrekten Dateninformationen zerstören. In der unten stehenden Analyse wird das Gleichgewichtsverhalten der Schaltung (ausgedrückt durch Gleichung (4) und im Folgenden als Zielverhalten dargelegt) mit dem durch Gleichung (6) ausgedrückten Verhalten verglichen.
In Abhängigkeit von dem Laden oder Entladen des Knotens 910 können zwei Fälle untersucht werden. Der Einfachheit halber und ohne Beschränkung der Allgemeinheit wird hier jedoch nur der Fall untersucht, in dem der Knoten 910 entladen wird. Der zusätzliche Strom, der zur Durchführung der Entladung erforderlich ist, wird durch den Transistor 220 zur Verfügung gestellt und dann auf den Knoten 810 durch den zu einem Spiegel verbundenen Transistor 120 übertragen. Im Ergebnis ist der Term I_C910 in Gleichung (6) positiv, was den Effekt einer Entladung des Knotens 810 nach sich zieht. Wenn eine „0” gelesen wird (I_cell < I_ref), wäre das Schaltungsverhalten im Gleichgewichtszustand eine Entladung des Knotens 810, wie dies durch Gleichung (4) ausgedrückt wird. In Gleichung (6) wird gezeigt, dass der Strom I_C910 beim Entladen dieses Knotens hilft. Demzufolge verursacht dieser Strom keinen gefährlichen Effekt beim Lesen einer „0”, vielmehr zieht der Lesevorgang einen Vorteil aus diesem störenden Strom. Wenn andererseits eine „1” gelesen wird (I_cell > I_ref) besteht das (nach wie vor durch Gleichung (4) beschriebene) Gleichgewichtsverhalten darin, den Knoten 810, getrieben durch die positive Stromdifferenz (I_cell – I_ref), zu laden. Stattdessen könnte, wie durch Gleichung (6) gezeigt, der Knoten 810 durch den Strom I_C910 entladen werden. Dies ist der Fall, wenn dieser Stromwert gegenüber der Stromdifferenz (I_cell – I_ref) nicht vernachlässigbar ist. Als Konsequenz kann der Term I_C910 das korrekte Verhalten der Schaltung ändern: während I_C910 größer ist als die Differenz (I_cell – I_ref), wird der Knoten 810 anfänglich entladen und erst nachdem der Knoten 910 dabei ist, sein Gleichgewichtswert zu erreichen (d. h. I_C910 < (I_cell – I_ref)), kann die Ladung des Knotens 810 korrekt beginnen, größer zu werden. Beim Lesen einer „1” kann das V_out-Signal demzufolge zu Beginn des transienten Verhaltens inkorrekt sein und einen „0”-Zustand angeben, und wird erst dann richtig, sobald der störende Strom fast abgeklungen ist.
Die mit dem störenden Strom verbundene Schwierigkeit wird insbesondere dann bedeutsam, wenn ein Leseverstärker dazu eingerichtet ist, eine sehr kleine Stromdifferenz zwischen den Zellen und dem Referenzstrom zu lesen. In diesem Fall kann der kapazitive Strom I_C910 in Tat nicht vernachlässigbar sein gegenüber dieser Differenz, was zu einer fehlerhaften Datenerfassung führt, solange bis er einen Wert von fast Null erreicht hat. Insbesondere umfasst diese Schwierigkeit den Fall, in dem der Absolutwert des Zellstroms sehr klein ist. Als direkte Konsequenz ist auch der Referenzstrom sehr klein, so dass ihre Differenz sehr klein ist.
Eine Möglichkeit, das fehlerhafte Lesen des Zellenzustands zu vermeiden, besteht darin, zu warten, bis der störende kapazitive Strom einen Wert von Null oder ungefähr Null erreicht hat. Die Zeit, die erforderlich ist, um auf diesen Effekt zu warten, kann jedoch in Anbetracht der gewünschten Leseleistungsfähigkeit von vielen System zu lang sein.
Demzufolge wäre eine Leseverstärkerschaltung, die die gefährlichen Effekte von störenden kapazitiven Strömen auf das Lesen des Zustands der Speicherzellen verringert oder auf hebt, selbst wenn ein derartiger Strom noch nicht vernachlässigbar oder Null ist, in vielen Anwendungen wünschenswert.
Zusammenfassung der Erfindung
Die Erfindung der vorliegenden Anmeldung bezieht sich auf eine Leseschaltung zum Lesen des Zustands von Speicherzellen, wobei ein Zellenstrom mit einem Referenzstrom verglichen wird. Gemäß einem Aspekt der Erfindung enthält eine Leseverstärkerschaltung zum Lesen eines Zustands einer Speicherzelle eine erste Stufe, die einen Zellenstrom empfängt, der von der Speicherzelle abgezweigt wird, und einen Referenzstrom, der von einer Referenzzelle abgezweigt wird, und eine zweite Stufe, die den Zellenstrom und den Referenzstrom empfängt. Ein Komparator, der mit der ersten und der zweiten Stufe gekoppelt ist, liefert auf Basis einer Differenz der durch die erste und die zweite Stufe gelieferten Spannungen ein Ausgangssignal, das den Zustand der Speicherzelle angibt, wobei der durch den Komparator angegebene Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch das transiente Verhalten der ersten und der zweiten Stufe geliefert werden.
Gemäß einem weiteren Aspekt der Erfindung enthält eine Schaltung zum Speicherlesen eine Speicherzelle mit einem Zustand, eine Referenzzelle und eine Hauptschaltung, die mit der Speicherzelle und der Referenzzelle gekoppelt ist und einen von der Speicherzelle abgezweigten Zellenstrom und einen von der Referenzzelle abgezweigten Referenzstrom liefert. Eine Leseverstärkerschaltung ist mit der Hauptschaltung gekoppelt und liefert ein Ausgangssignal, das den Zustand der Speicherzelle angibt, wobei der durch den Komparator angegebene Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der Schaltung der Leseverstärkerschaltung geliefert werden.
Gemäß einem weiteren Aspekt der Erfindung umfasst ein Verfahren zum Lesen eines Zustands einer Speicherzelle unter Verwendung einer Leseverstärkerschaltung die Schritte: Zurverfügungstellen einer ersten Stufe, die einen von der Speicherzelle abgezweigten Zellenstrom und einen von einer Referenzzelle abgezweigten Referenzstrom empfängt, und Zurverfügungstellen einer zweiten Stufe, die den Zellenstrom und den Referenzstrom empfängt. Ein Ausgabesignal eines Komparators wird zur Verfügung gestellt, wobei das Ausgangssignal den Zustand der Speicherzelle auf Basis eines Unterschieds der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannungen angibt. Der durch den Komparator angegebene Zustand ist im Wesentlichen unbeeinträchtigt von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der ersten und der zweiten Stufe geliefert werden.
Die vorliegende Erfindung stellt eine Leseverstärkerschaltung zum Speicherlesen zur Verfügung, die ein schnelles und genaues Auslesen des Zustands einer Speicherzelle ermöglicht, selbst während Perioden eines transienten und störenden Stromeffekts auf die Schaltung, indem derartige Stromeffekte auf die Schaltung aufgehoben werden, selbst während der transiente/störende Strom noch nicht vernachlässigbar oder Null ist.
Kurze Beschreibung der Zeichnungen
1 ist eine schematische Darstellung einer Leseverstärkerschaltung aus dem Stand der Technik;
2 ist eine schematische Darstellung einer anderen Ausführungsform einer herkömmlichen Leseverstärkerschaltung; und
3 ist eine schematische Darstellung einer Leseverstärkerschaltung der vorliegenden Erfindung.
Detaillierte Beschreibung
Die vorliegende Erfindung bezieht sich auf das Lesen von Daten aus einem Speicher und insbesondere auf eine Leseschaltung für Speicherzellen, in denen ein Zellenstrom mit einem Referenzstrom verglichen wird. Die folgende Beschreibung dient dazu, einen Fachmann in die Lage zu versetzen, die Erfindung nachzuvollziehen und anzuwenden, und wird im Kontext einer Patentanmeldung und ihrer Erfordernisse zur Verfügung gestellt. Vielfältige Abwandlungen der bevorzugten Ausführungsform und der darin beschriebenen generischen Prinzipien und Merkmale sind für den Fachmann leicht ersichtlich. Es ist daher nicht beabsichtigt, die vorliegende Erfindung auf die gezeigten Ausführungsformen zu beschränken, sondern ihr den größtmöglichen Umfang zuzubilligen, der mit den hierin beschriebenen Prinzipien und Merkmalen vereinbar ist.
Die vorliegende Erfindung wird hauptsächlich in Form von konkreten Schaltungen beschrieben, die in den konkreten Ausführungsformen vorgesehen sind. Der Fachmann wird jedoch leicht einsehen, dass diese Schaltung auch in anderen Implementierungen und Anwendungen funktioniert.
Um die Merkmale der vorliegenden Erfindung im Einzelnen zu beschreiben, wird auf 3 in Verbindung mit der unten stehenden Diskussion verwiesen.
3 ist eine schematische Ansicht eines Leseverstärkersystems 30 der vorliegenden Erfindung. Das Leseverstärkersystem ist in einer Schaltungsarchitektur zum Auslesen eines Speichers vorgesehen, wie z. B. eines nichtflüchtigen Speichers, insbesondere wird ein Zellenstrom mit einem Referenzstrom verglichen, um den Zustand der Speicherzellen auszulesen. Die vorliegende Erfindung beschreibt ein Schema für einen Leseverstärker, der die mit einer kapazitiven Stromkomponente in der gefalteten Stufe der herkömmlichen Implementierungen verbundenen Schwierigkeiten vermeidet. Die beschriebenen Transistoren sind p-Kanal- oder n-Kanal-Transistoren, wie in dem Beispiel der 3 gezeigt.
Das Leseverstärkersystem 30 enthält ein Zellenspeicherarray 40 und eine Leserverstärkerschaltung 42. Das Zellenspeicherarray 40 enthält eine Speicherzelle 500 und eine Referenzzelle 600. Die Speicherzelle 500 speichert die durch die Leseverstärkerschaltung 42 zu lesende Information. Der Drain 520 der Speicherzelle 500 ist mit der Leseverstärkerschaltung 42 durch eine Bitleitung 530 gekoppelt. In ähnlicher Weise ist der Drain 620 der Referenzzelle 600 mit der Leseverstärkerschaltung 42 durch eine Bitleitung 630 verbunden. Damit die Zellen 500 und 600 ihren Strom leiten, müssen die Spannungen der Gates 510 und 610 und die Drains 520 und 620 auf einen geeigneten Spannungswert gebracht werden. Insbesondere werden die Drainspannungen durch die Leseverstärkerschaltung 42 unter Verwendung der mit den Invertern 310 und 410 gebildeten Rückkopplungskonfiguration eingestellt. In alternativen Ausführungsformen können andere Verfahren verwendet werden, um die korrekte Polarisierung der Drainspannungen sicherzustellen. Ein Transistor 300 hat eine am Knoten 540 mit der Bitleitung 530 gekoppeltes Source, und der Inverter 310 ist mit seinem Gate gekoppelt. In ähnlicher Weise hat der Transistor 400 eine am Knoten 640 mit der Bitleitung 630 gekoppelte Source, und der Inverter 410 ist mit seinem Gate gekoppelt. Die Inverter 310 und 410 stellen sicher, dass ein geeigneter Spannungswert (z. B. ungefähr 1 V) sowohl einen Knoten 540 und 640, als auch an den am Ende der Bitleitung 530 bzw. 630 platzierten Knoten 520 bzw. 620 eingestellt ist.
Ein Transistor 100 hat ein mit dem Drain des Transistors 300 verbundenes Drain und seine Source ist mit V_dd verbunden. In ähnlicher Weise hat ein Transistor 200 ein mit dem Drain des Transistors 400 verbundenes Drain und seine Source ist mit V_dd verbunden. Im Folgenden enthält eine „Hauptschaltung” der Leseverstärkerschaltung 42 die Komponenten auf der Zellenseite, vom Transistor 100 bis zum Transistor 300, als auch die Komponenten auf der Referenzseite, vom Transistor 200 bis zum Transistor 400.
Die Leseverstärkerschaltung 42 hat zwei parallel gefaltete Stufen, wobei die Stufen einander ähnlich sind. Die Transistoren 100 und 200 werden verwendet, um den Stufen den Strom zur Verfügung zu stellen. Transistor 100 befindet sich mit den Transistoren 130 und 150 in einer Spiegelkonfiguration derart, dass das Gate des Transistors 100 mit den Gates der Transistoren 130 und 150 verbunden ist. Der Transistor 130 ist Teil einer ersten gefalteten Stufe (oder der „linken Stufe” in dem Konfigurationsbeispiel der 3), wohingegen der Transistor 150 Teil der zweiten gefalteten Stufe (oder der „rechten Stufe” in dem Konfigurationsbeispiel der 3) ist. In ähnlicher Weise befindet sich der Transistor 200 in einer Spiegelkonfiguration mit den Transistoren 230 und 250, derart, dass das Gate des Transistors 200 mit dem Gate der Transistoren 230 und 250 verbunden ist. Der Transistor 230 ist Teil der ersten Stufe, wohingegen der Transistor 250 Teil einer zweiten gefalteten Stufe ist. Der Zellenstrom wird durch die Transistoren 130 und 150 an die beiden gefalteten Stufen übertragen, wohingegen der Referenzstrom durch die Transistoren 230 und 250 an die beiden gefalteten Stufen übertragen wird. (Die linke und die rechte Stufe können auch als Teil einer gesamten, einzigen gefalteten Stufe betrachtet werden.)
In der linken Stufe ist der Drain des Transistors 130 mit dem Drain des Transistors 140 gekoppelt, der in einer Diodenkonfiguration verbunden ist. Das Gate des Transistors 140 ist mit dem Gate des Transistors 240 gekoppelt, und der Drain des Transistors 240 ist mit dem Drain des Transistors 230 gekoppelt. Ein Durchlassgatter 720 (mit einer Auswahlleitung 710) ist zwischen die Knoten 820 und 830 gekoppelt, die zwischen den Transistoren 130 und 140, bzw. zwischen den Transistoren 230 und 240 vorgesehen sind. Die Sources der Transistoren 130 und 230 sind mit V_dd gekoppelt, wohingegen die Sources der Transistoren 140 und 240 mit Masse gekoppelt sind.
In ähnlicher Weise ist in der rechten Stufe der Schaltung der Drain des Transistors 250 mit dem Drain des Transistors 260 verbunden, der in einer Diodenkonfiguration verbunden ist. Das Gate des Transistors 260 ist mit dem Gate des Transistors 160 gekoppelt, und der Drain des Transistors 130 ist mit dem Drain des Transistors 150 gekoppelt. Ein Durchlassgatter 730 (mit einer Auswahlleitung 710) ist zwischen die Knoten 930 und 920 gekoppelt, die zwischen den Transistoren 150 und 160, bzw. den Transistoren 250 und 260 vorgesehen sind. Die Sources der Transistoren 150 und 250 sind mit V_dd gekoppelt, wohingegen die Sources der Transistoren 160 und 260 mit Masse gekoppelt sind.
Ein Durchlassgatter 700 (mit Auswahlleitung 710) ist zwischen die Knoten 830 und 930 gekoppelt. Die Eingänge eines Komparators 1000 sind mit den beiden Seiten des Durchlassgatters 700 gekoppelt, d. h. mit den Knoten 830 und 930. Der Ausgang des Komparators 1000 liefert ein Vollamplitudensignal, das verwendet wird, um digitale Informationen in der Form einer „1” oder „0” zur Verfügung zu stellen. Das Durchlassgatter kann z. B. ein komplementäres Paar von Transistoren enthalten, die durch komplementäre Eingänge gekoppelt sind, z. B. ein n-Kanaltransistor mit seinem Gate als Freigabesignal 710, wobei sein Drain mit dem Knoten 830 und sein Source mit dem Knoten 930 gekoppelt sind, und einem p-Kanaltransistor mit seinem Gate als dem komplementären Signal des Freigabesignals 710, wobei sein Drain mit dem Knoten 830 und sein Source mit dem Knoten 930 gekoppelt sind.
In alternativen Ausführungsformen können andere Arten von Transistoren in der Schaltung verwendet werden. Zum Beispiel können PNP-Transistoren anstelle von PMOS und NPN anstelle von NMOS verwendet werden. In anderen Ausführungsformen können n-Kanaltransistoren anstelle von p-Kanaltransistoren und umgekehrt mit geeigneten Modifikationen an den Schaltungsverbindungen verwendet werden.
In 3 ist ein gefaltetes Schema in zwei parallele Stufen gedoppelt. Die rechte gefaltete Stufe der Schaltung (Transistoren 150, 160, 250 und 260) ist äquivalent zu der in 2 gezeigten gefalteten Stufenspiegelkonfiguration. Ihr transientes Verhalten wird daher nach wie vor durch Gleichung (6) beschrieben und sie leidet an den gleichen Schwierigkeiten, wie sie für das Schema der 2 beschrieben wurden. Durch Einsetzen der korrekten Ströme und Kapazitäten in Gleichung (6) erhält man für Knoten 930 die Gleichung: ΔV930 = ∫[Icell,side(t) – Iref,side(t) – IC920(t)]dt/C930 (7)
Unter der Annahme, dass der Knoten 920 sich in der transinten Periode entlädt, zieht die rechte Stufe der Schaltung aus 3 einen Vorteil aus dem störenden Strom I_C920, wenn ein „0”-Zustand aus der Speicherzelle 500 ausgelesen wird. Um einen „1”-Zustand aus der Speicherzelle korrekt auszulesen, sollte die kapazitive Stromkomponente I_C920 gegenüber der Differenz (I_cell – I_ref) vernachlässigbar sein.
Die parallele linke gefaltete Stufe der Schaltung ist identisch zu der rechten Stufe, mit Ausnahme, dass die Verbindung von der Hauptschaltung vertauscht ist, d. h. auf der gegenüberliegenden „Seite” der Stufe vorgesehen ist. So erhält z. B. der zu einer Diode verbun dene Transistor (Transistor 140 in der linken Stufe) den Strom von der Speicherzellenseite der Hauptschaltung, wohingegen der zu einer Diode verbundene Transistor 260 in der rechten Stufe den Strom von der Referenzseite der Hauptschaltung empfängt. Die Gleichung für den Ausgangsknoten 830 kann aus der Gleichung (6) erhalten werden, wenn die korrekten Terme eingesetzt werden, was zu der folgenden Gleichung führt: ΔV830 = ∫[Iref,side(t) – Icell,side(t) – IC820(t)]dt/C830 (8)
Ähnlich zu der Analyse für die Schaltungen in 2 kann das Verhalten des linken Teils der gefalteten Schaltung während ihrer transienten Periode analysiert werden. Der Einfachheit halber wird diese Analyse nur für den Fall durchgeführt, in dem der Knoten 820 sich entlädt, wenn die kapazitive Komponente I_C820 positiv ist. Beim Lesen eines „1”-Zustands (I_cell > I_ref) hat der Strom I_C820 das gleiche Vorzeichen wie der Zellenstrom, so dass er beim Entladen des Knotens 830 mithilft, solange er noch nicht gegenüber der Stromdifferenz (I_ref – I_cell) vernachlässigbar ist. Anfänglich kann der Knoten 830 entladen werden; nach der Entladung kann er durch die Stromdifferenz (I_ref – I_cell) korrekt geladen werden. Ähnlich zu der Erläuterung für die Schaltungen in 2 kann das V_out-Signal zu Beginn des transienten Verhaltens der linken gefalteten Stufe fehlerhaft sein, und erst dann richtig werden, wenn die kapazitive Stromkomponente I_C810 kleiner ist, als die Stromdifferenz (I_ref – I_cell).
Beachtenswerterweise haben die beiden parallelen Stufen der gefalteten Schaltung ein gegensätzliches Verhalten: z. B. liest die linke Stufe ohne Probleme eine „1” aus, während die rechte Stufe ohne Probleme eine „0” ausliest. Die Schaltung der vorliegenden Erfindung verbindet die beiden gefalteten Stufen, um ihr entgegengesetztes Verhalten auszunutzen. Dadurch übernimmt die Gesamtschaltungsfunktionalität die beste Leistung von den beiden Stufen, wobei ihre Schwächen ausgeglichen werden. Dieses Ergebnis zeigt sich durch Untersuchung der Gleichung für V_out: Vout = ∫[Iref,side(t) – Icell,side(t) – IC820(t)]dt/C830 – ∫[Icell,side(t) – Iref,side(t) – IC920(t)]dt/C930 (9)
In dieser Gleichung repräsentieren die beiden Terme I_C820 und I_C920 die potenziellen Störungen für die Leseoperation. Wenn die beiden Terme I_C820 und I_C920 und die beiden parasitären Kapazitätswerte C₈₃₀ und C₉₃₀ den gleichen Wert hätten, würden sich die beiden störenden Stromkomponenten gegenseitig aufheben. Es ist nicht schwierig, dieses Ziel durch den Layoutentwurf der vorliegenden Erfindung zu erreichen, da die beiden kapazitiven Stromkomponenten nur von den mit den Knoten 820 und 920 gekoppelten parasitären Kapazitätswerten abhängen. Wenn die Transistoren in der linken und der rechten Stufe die gleichen (oder im Wesentlichen die gleichen) physikalischen Abmessungen haben, und das Schaltungslayout so implementiert ist, dass die Verbindungsmetalle die gleiche (oder im Wesentlichen die gleiche) parasitäre Kapazität beinhalten, dann sind die beiden störenden Ströme I_C820 und I_C920 vom Wert her gleich (oder im Wesentlichen gleich), sowie auch die parasitären Kapazitäten C₈₂₀ und C₉₂₀. Mit C₈₃₀ = C₉₃₀ = C_out wird aus der Gleichung für V_out: Vout = 2∫[Iref,side(t) – Icell,side(t)]dt/Cout (10)
Gleichung (10) zeigt, dass nur die zellen- und die referenzseitigen Ströme übrigbleiben, um den Wert und das Vorzeichen von V_out festzulegen. Im Ergebnis hängt die Ausgangsspannung nicht länger von den kapazitiven Strömen ab, die durch das transiente Verhalten der diodenverbundenen Transistoren in den gefalteten Stufen erzeugt werden. Für eine korrekte und genau Leseoperation ist es nicht erforderlich, zu warten, bis diese Komponenten auf fast Null abgeklungen sind. Stattdessen ist es möglich, eine genaue Leseoperation selbst während der transienten Phase der gefalteten Stufe durchzuführen. Dies ermöglicht es der Schaltung, eine Leseoperation auf sehr schnelle Weise durchzuführen, verglichen mit der für herkömmliche Schemata erforderlichen Zeit. Aufgrund der Schaltungsarchitektur ist das Ausgangssignal gegenüber dem vorherigen Schema gedoppelt. Daher tritt die gleiche Spannungsdifferenz früher an den Komparatoreingängen auf, was ebenfalls eine schnellere Lesezeit erlaubt als herkömmliche Implementierungen.
Die Erfindung erlaubt ein schnelles und genaues Lesen von Zuständen einer Speicherzelle sogar während Perioden von transienten und störenden Stromeffekten auf der Schaltung, indem derartige Stromeffekte auf die Schaltung aufgehoben werden, selbst während der transiente/störende Strom noch nicht vernachlässigbar oder Null ist.
Obwohl die vorliegende Erfindung in Übereinstimmung mit den gezeigten Ausführungsformen beschrieben wurde, wird der Fachmann schnell erkennen können, dass Variationen an den Ausführungsformen möglich sind, und dass diese Variationen innerhalb des Geistes und Umfangs der vorliegenden Erfindung sein können. Dementsprechend können viele Abwandlungen durch den Fachmann vorgenommen werden, ohne vom Geist und Umfang der beigefügten Ansprüche abzuweichen.
Zusammenfassung
Leseverstärker mit Stufen zur Reduktion einer Kapazitätsfehlanpassung in einer Stromspiegellast
Eine Leseverstärkerschaltung zum Lesen des Zustands von Speicherzellen. Gemäß einem Aspekt der Erfindung enthält die Leseverstärkerschaltung eine erste Stufe, die einen von der Speicherzelle abgezweigten Zellenstrom und einen von einer Referenzzelle abgezweigten Referenzstrom empfängt, und eine zweite Stufe, die den Zellenstrom und den Referenzstrom empfängt. Ein Komparator, der mit der ersten Stufe und der zweiten Stufe gekoppelt ist, stellt ein Ausgangssignal zur Verfügung, das den Zustand der Speicherzelle auf Basis einer Differenz der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannungen angibt, wobei der durch den Komparator angegebene Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der ersten und der zweiten Stufe geliefert werden.

Claims

Leseverstärkerschaltung zum Lesen eines Zustands einer Speicherzelle, umfassend: eine erste Stufe, die einen von der Speicherzelle abgezweigten Zellenstrom und einen von einer Referenzzelle abgezweigten Referenzstrom empfängt; eine zweite Stufe, die den Zellenstrom und den Referenzstrom empfängt; und einen Komparator, der mit der ersten Stufe und der zweiten Stufe gekoppelt ist, wobei der Komparator ein Ausgangssignal zur Verfügung stellt, das den Zustand der Speicherzelle auf Basis einer Differenz der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannung angibt, wobei der durch den Komparator angegebene Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der ersten und der zweiten Stufe geliefert werden.
Leseverstärkerschaltung nach Anspruch 1, wobei die erste Stufe und die zweite Stufe ein entgegengesetztes Verhalten hinsichtlich der kapazitiven Stromkomponenten aufweisen, derart, dass die kapazitiven Stromkomponenten in dem von dem Komparator zur Verfügung gestellten Ausgangssignal aufgehoben sind.
Leseverstärkerschaltung nach Anspruch 1, wobei die zweite Stufe parallel zur ersten Stufe vorgesehen ist.
Leseverstärkerschaltung nach Anspruch 1, wobei die durch die erste Stufe zur Verfügung gestellte Spannung unbeeinträchtigt ist von den kapazitiven Stromkomponenten, wenn ein erster Zustand der Speicherzelle ausgelesen wird, und wobei die durch die zweite Stufe zur Verfügung gestellte Spannung unbeeinträchtigt ist von den kapazitiven Stromkomponenten, wenn ein zweiter Zustand der Speicherzelle ausgelesen wird, wobei der zweite Zustand von dem ersten Zustand verschieden ist.
Leseverstärkerschaltung nach Anspruch 1, des Weiteren umfassend eine Hauptschaltung, die mit der Speicherzelle und der Referenzzelle gekoppelt ist und den Zellenstrom und den Referenzstrom der ersten und der zweiten Stufe zur Verfügung stellt.
Leseverstärkerschaltung nach Anspruch 5, wobei die erste Stufe eine Verbindung zu der Hauptschaltung aufweist, die gegenüber einer Verbindung der zweiten Stufe mit der Hauptschaltung vertauscht ist.
Leseverstärkerschaltung nach Anspruch 6, wobei die erste Stufe einen diodenverbundenen Transistor enthält, der Strom von einer Zellenseite der Hauptschaltung empfängt, und die zweite Stufe einen diodenverbundenen Transistor enthält, der Strom von einer Referenzseite der Hauptschaltung empfängt.
Leseverstärkerschaltung nach Anspruch 5, wobei ein Transistor der Hauptschaltung, der den Zellenstrom zur Verfügung stellt, sich in einer Spiegelkonfiguration mit einem ersten Transistor der ersten Stufe und einem ersten Transistor der zweiten Stufe befindet, und wobei ein Transistor der Hauptschaltung, der den Referenzstrom zur Verfügung stellt, sich in einer Spiegelkonfiguration mit einem zweiten Transistor der ersten Stufe und einem zweiten Transistor der zweiten Stufe befindet.
Leseverstärkerschaltung nach Anspruch 1, wobei die kapazitiven Stromkomponenten zumindest zum Teil durch eine parasitäre Kapazität eines Knotens zwischen Transistoren in der ersten Stufe und eine parasitäre Kapazität eines Knotens zwischen Transistoren in der zweiten Stufe geliefert werden.
Leseverstärkerschaltung nach Anspruch 1, wobei ein Durchlassgatter zwischen unterschiedlichen Abschnitten der ersten Stufe vorgesehen ist, ein Durchlassgatter zwischen unterschiedlichen Abschnitten der zweiten Stufe vorgesehen ist, und ein Durchlassgatter die erste Stufe und die zweite Stufe verbindet.
Leseverstärkerschaltung nach Anspruch 2, wobei die Transistoren in der ersten Stufe und Transistoren in der zweiten Stufe im Wesentlichen die gleichen physikalischen Abmessungen haben.
Leseverstärkerschaltung nach Anspruch 2, wobei die parasitären Kapazitäten zwischen Komponenten in der ersten Stufe und zwischen Komponenten in der zweiten Stufe im Wesentlichen die gleichen sind.
Schaltung zum Lesen eines Speichers, umfassend: eine Speicherzelle mit einem Zustand; eine Referenzzelle; eine Hauptschaltung, die mit der Speicherzelle und der Referenzzelle gekoppelt ist, wobei die Hauptschaltung einen von der Speicherzelle abgezweigten Zellenstrom und einen von der Referenzzelle abgezweigten Referenzstrom zur Verfügung stellt; und eine Leseverstärkerschaltung, die mit der Hauptschaltung gekoppelt ist und ein Ausgangssignal liefert, das den Zustand der Speicherzelle angibt, wobei der durch den Komparator angegebene Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der Schaltkreise der Leseverstärkerschaltung geliefert werden.
Schaltung nach Anspruch 13, wobei die Leseverstärkerschaltung eine erste Stufe, die einen von der Speicherzelle abgezweigten Zellenstrom und einen von einer Referenzzelle abgezweigten Referenzstrom empfängt, und eine zweite Stufe, die den Zellenstrom und den Referenzstrom empfängt, enthält.
Schaltung nach Anspruch 14, wobei die Leseverstärkerschaltung einen Komparator enthält, der das Ausgangssignal zur Verfügung stellt, das den Zustand der Speicherzelle auf Basis einer Differenz der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannungen angibt, wobei das Ausgangssignal des Leseverstärkers auf einer Differenz der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannungen basiert.
Schaltung nach Anspruch 15, wobei die erste Stufe und die zweite Stufe ein hinsichtlich der kapazitiven Stromkomponenten entgegengesetztes Verhalten aufweisen, so dass die kapazitiven Stromkomponenten in dem durch den Komparator zur Verfügung gestellten Ausgangssignal aufgehoben sind.
Schaltung nach Anspruch 14, wobei die durch die erste Stufe zur Verfügung gestellte Spannung unbeeinträchtigt ist von kapazitiven Stromkomponenten, wenn ein erster Zustand der Speicherzelle gelesen wird, und wobei die durch die zweite Stufe zur Verfügung gestellte Spannung unbeeinträchtigt ist von kapazitiven Stromkomponenten, wenn ein zweiter Zustand der Speicherzelle gelesen wird, wobei der zweite Zustand von dem ersten Zustand verschieden ist.
Schaltung nach Anspruch 14, wobei die erste Stufe eine Verbindung zu der Hauptschaltung hat, die gegenüber einer Verbindung der zweiten Stufe zu der Hauptschaltung vertauscht ist.
Schaltung nach Anspruch 14, wobei ein Transistor der Hauptschaltung, der den Zellenstrom liefert, sich in einer Spiegelkonfiguration mit einem ersten Transistor der ersten Stufe und einem ersten Transistor der zweiten Stufe befindet, und wobei ein Tran sistor der Hauptschaltung, der den Referenzstrom liefert, sich in einer Spiegelkonfiguration mit einem zweiten Transistor der ersten Stufe und einem zweiten Transistor der zweiten Stufe befindet.
Schaltung nach Anspruch 13, wobei die kapazitiven Stromkomponenten zumindest zum Teil durch eine parasitäre Kapazität eines Knotens zwischen Transistoren in der ersten Stufe und eine parasitäre Kapazität eines Knotens zwischen Transistoren in der zweiten Stufe geliefert werden.
Verfahren zum Lesen eines Zustands einer Speicherzelle unter Verwendung einer Leseverstärkerschaltung, umfassend die Schritte: Zurverfügungstellen einer ersten Stufe, die einen von der Speicherzelle abgezweigten Zellenstrom und einen von einer Referenzzelle abgezweigten Referenzstrom empfängt; Zurverfügungstellen einer zweiten Stufe, die den Zellenstrom und den Referenzstrom empfängt; und Zurverfügungstellen eines Ausgangssignals von einem Komparator, wobei das Ausgangssignal den Zustand der Speicherzelle auf Basis einer Differenz der durch die erste Stufe und die zweite Stufe zur Verfügung gestellten Spannungen angibt, wobei der durch den Komparator angezeigte Zustand im Wesentlichen unbeeinträchtigt ist von kapazitiven Stromkomponenten, die durch ein transientes Verhalten der ersten und der zweiten Stufe geliefert werden.
Verfahren nach Anspruch 21, wobei die erste Stufe und die zweite Stufe ein hinsichtlich der kapazitiven Stromkomponente entgegengesetztes Verhalten aufweisen, derart, dass die kapazitiven Stromkomponenten in dem von dem Komparator zur Verfügung gestellten Ausgangssignal aufgehoben sind.
Verfahren nach Anspruch 21, wobei die von der ersten Stufe zur Verfügung gestellte Spannung unbeeinträchtigt ist von kapazitiven Stromkomponenten, wenn ein erster Zustand der Speicherzelle gelesen wird, und wobei die durch die zweite Stufe zur Verfügung gestellte Spannung unbeeinträchtigt ist von kapazitiven Stromkomponenten, wenn ein zweiter Zustand der Speicherzelle gelesen wird, wobei der zweite Zustand von dem ersten Zustand verschieden ist.
Verfahren nach Anspruch 21, des Weiteren umfassend den Schritt des Zurverfügungstellens einer Hauptschaltung, die mit der Speicherzelle und der Referenzzelle gekoppelt ist und den Zellenstrom und den Referenzstrom der ersten und der zweiten Stufe zur Verfügung stellt, wobei die erste Stufe eine Verbindung zu der Hauptschaltung hat, die gegenüber einer Verbindung der zweiten Stufe zu der Hauptschaltung vertauscht ist.
Verfahren nach Anspruch 21, wobei die kapazitiven Stromkomponenten zumindest zum Teil durch eine parasitäre Kapazität eines Knotens zwischen Transistoren in der ersten Stufe und durch eine parasitäre Kapazität eines Knotens zwischen Transistoren in der zweiten Stufe geliefert werden.