DE4124895A1 - Verfahren zum vorladen der eingangs/ausgangsleitungen einer speichervorrichtung - Google Patents

Verfahren zum vorladen der eingangs/ausgangsleitungen einer speichervorrichtung

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Description

Die vorliegende Erfindung bezieht sich auf eine Speichervorrichtung und speziell auf ein Verfahren zum Vorladen der Eingangs/Ausgangs-Leitungen der Speichervorrichtung.
Es gibt verschiedene Signalübertragungsleitungen in Halbleiterspeichervorrichtungen höherer Integration und Arbeitsgeschwindigkeit. Beispielsweise dienen die Eingangs/Ausgangs-Leitungen zum übertragen von Eingangs-/Ausgangsdaten als Pfad zum Erzeugen einer Datenauslesung über einen Ausgabepuffer aus einer ausgewählten Speicherzelle, und sie dienen üblicherweise als Pfad zum Zuführen äußerer Daten zu einer ausgewählten Speicherzelle. In den gegenwärtig verwendeten Speichervorrichtungen wird Information in Form von Bitpaaren übertragen, so daß die Eingangs/Ausgangsleitungen zum übertragen von Daten ebenfalls paarig entsprechend den Bitpaaren ausgeführt sind. Bei diesem Paar von Eingangs/Ausgangs-Leitungen repräsentiert eine der Leitungen eine Speicherzelleninformation, während die andere Leitung den Komplementärwert davon repräsentiert. Wenn Information der ausgewählten Speicherzelle an solchen Eingangs/Ausgangsleitungen in Form von Spannungen erscheint, ermittelt ein Sensorverstärker die Differenz zwischen den zwei Spannungen und verstärkt sie, wodurch es möglich ist, die Information gültig zu erkennen. Um die oben erwähnte Signalübertragung wirksam ausführen zu können, müssen die Übertragungsgeschwindigkeiten in den Bitleitungen der Speicheranordnung, sondern auch in den Eingangs/Ausgangsleitungen sehr groß sein, und man muß daher in Betracht ziehen, wie schnell die Eingangs/Ausgangsleitungen gesplittet werden.
Fig. 1 zeigt eine Spaltenschaltung einer Speichervorrichtung mit dem Verfahren zum ertragen von Information über Bitleitungen, einen Sensorverstärker und Eingangs/Ausgangsleitungen nach dem Auslesen von Information aus einer Speicherzelle einer Speichervorrichtung. Wie in der Zeichnung gezeigt ist, sind ein Sensorverstärker 20 vom p-Typ und ein Sensorverstärker 40 vom n-Typ zwischen eine Bitleitung BL und eine komplementäre Bitleitung geschaltet, die mit einer Speicherzellengruppe 10 verbunden sind, während ein getrenntes Tor 30 zwischen den Sensorverstärker 20 und den Sensorverstärker 40 geschaltet ist, der die Bitleitung BL bzw. die komplementäre Bitleitung mit der Speicherzellengruppe 10 verbindet.
Das getrennte Tor 30 wird gemäß den Trenntaktimpulsen ⌀ ISO gesteuert, während die Bitleitungen BL, über ein Spaltentor 50 mit den Eingangs/Ausgangs-Leitungen IO, verbunden werden, während das Spaltentor 50 gemäß dem Spaltenwählsignal CSL gesteuert wird, das von einem nicht gezeigten Spaltendecodierer abgegeben wird. Zwischen die Eingangs/Ausgangsleitung IO und die komplementäre Eingangs/Ausgangsleitung sind parallel eine erste Eingangs/Ausgangsleitungs-Vorladeschaltung 18 und eine zweite Eingangs/Ausgangsleitungs-Vorladeschaltung 19 geschaltet. Die erste Schaltung 18 enthält NMOS-Transistoren 13 und 14, die erste Vorladesignale ΦIOPR über ihre Gates aufnehmen, während die zweite Schaltung 19 drei NMOS-Transistoren 15, 16 und 17 enthält, die zweite Vorladesignale ΦIOP über ihre Gates aufnehmen. An eine Verbindung der Kanäle der zwei Transistoren 13 und 14 der ersten Vorladeschaltung 18 wird eine Eingangs/Ausgangsleitungs-Vorladespannung VIOPR eines Pegels von 1/2 Vcc zugeführt.
In der zweiten Vorladeschaltung 19 sind die Kanäle der NMOS-Transistoren 15 und 17 jeweils zwischen einen Versorgungsanschluß Vcc und die Eingangs/Ausgangsleitungen IO und geschaltet, während der Kanal des NMOS-Transistors 16 zwischen die Eingangs/Ausgangsleitungen IO, geschaltet ist. Ein Eingangs/Ausgangs-Sensorverstärker, der in der Zeichnung nicht dargestellt ist und in der Lage ist, die Potentialdifferenz zwischen den Eingangs/Ausgangsleitungen zu ermitteln und zu verstärken, ist mit den Eingangs/Ausgangsleitungen IO, verbunden. Es sei angemerkt, daß ein solcher Aufbau bekannt ist. Es sei ferner angemerkt, daß die Spaltenschaltung von Fig. 1 eine Grundschaltung zum Beschreiben der Vorladeverfahren der vorliegenden Erfindung ist.
Die Fig. 2A und 2B zeigen die üblichen Ausführungsformen zum Erzeugen der ersten und zweiten Vorladesignale ΦIOPR, ΦIOP. Bezug nehmend auf Fig. 2A erhält man das erste Vorladesignal ΦIOPR durch Invertieren eines Spaltenadreßsignals RAi. Bezugnehmend auf Fig. 2B wird die Impulsbreite eines Spaltenadreßübergangssignals durch drei Inverter 22, 23 und 24 und eine NDR-Schaltung 25 eingestellt, und der Signalausgang von der NOR-Schaltung 25 zusammen mit einem Spaltenfreigabesignal ΦYE werden einer NAND-Schaltung 26 zugeführt. Der Signalausgang von der NAND-Schaltung 26 wird einem Inverter 27 zugeführt, um das zweite Vorladesignal ΦIOP zu erzeugen. Aus den Fig. 2A und 2B geht hervor, daß üblicherweise das erste Vorladesignal ΦIOPR gemäß dem Spaltenadreßsignal RAi erzeugt wird. Es ist weiterhin augenscheinlich, daß das zweite Vorladesignal ΦIOP nur durch hohen Zustand freigegeben wird, wenn die Spaltenadresse übertragen wird, wenn das Spaltenfreigabesignal ΦYE auf hohen Zustand gebracht ist, um von der zweiten Vorladeschaltung 19 von Fig. 1 abgeleitet zu werden.
Der Betrieb der Spaltenschaltung von Fig. 1, der sich auf das übliche Eingangs/Ausgangs-Vorladeverfähren bezieht, wird nun unter Bezugnahme auf das in Fig. 2C dargestellte Betriebszeitdiagramm erläutert. Zunächst, da das erste Vorladesignal ΦIOPR auf hohem Zustand ist, bevor das Spaltenadreßtastsignal in hohen Zustand freigegeben wird, wird die Eingangs/Ausgangsleitungs-Vorladespannung VIOPR über die erste Vorladeschaltung 18 den Leitung IO, zugeführt, so daß die Eingangs/Ausgangsleitungen vorgeladen und auf den Pegel 1/2 Vcc gleichgemacht werden. Wenn anschließend das Signal auf niedrigen Zustand gebracht wird, und wenn das Spaltenadreßsignal RAi anliegt, dann wird das Signal ΦIOPR auf niedrigen Zustand gesperrt. Wenn die Information der Speicherzelle, die durch Eingabe des Spaltenadreßsignals RAi ausgewählt wird, an den Bitleitungen erscheint, werden die Fühltaktimpulse LA, freigegeben, so daß die Potentialdifferenz zwischen den Leitungen BL, gemäß ΔV0 verstärkt wird. In diesem Falle ist es bekannt, daß die Bitleitungen BL, auf einen Pegel von 1/2 Vcc gebracht werden.
Wenn die Bitleitungen so weit wie eine Potentialdifferenz von ΔV0 durch die Sensorverstärker 20 und 40 gesplittet werden, wird das Spaltenfreigabesignal ΦYE auf hohen Zustand freigemacht, so daß das Spaltenwählsignal CSL auf hohen Zustand freigegeben wird. Die Bitleitungen BL, , die entsprechend einer gegebenen Potentialdifferenz gesplittet sind, werden mit den Eingangs/Ausgangsleitungen IO, verbunden, die auf einen Pegel 1/3 Vcc mittels des ersten Vorladesignal ΦIOPR vorgeladen sind. Eine Ladungsteilung tritt zwischen den Eingangs/Ausgangsleitungen und den Bitleitungen auf, die durch das Spaltentor 50 angeschlossen sind.
Als Folge der Ladungsteilung fällt das Potential der Bitleitung, das höher als das Potential des Vorladepegels 1/2 Vcc ist, um ΔV1 ab, während das Potential der Bitleitung, das niedriger als das genannte Vorladepotential ist, um ΔV2 erhöht wird, wie Fig. 2C zeigt. Dementsprechend wird unmittelbar nach Anschluß zwischen das Paar Bitleitungen BL, und das Paar der Eingangs/Ausgangsleitungen IO, die Potentialdifferenz der Bitleitungen auf ΔV0-(ΔV1+ΔV2)=ΔV3 vermindert, sodann sind die Potentiale der Bitleitungen Vcc bzw. 0 Volt durch den Sensorverstärker 20 vom p-Typ und den Sensorverstärker 40 vom n-Typ. Die Eingangs/Ausgangsleitungen IO, werden in Übereinstimmung mit der Pegeländerung an den Bitleitungen ebenfalls gesplittet. Auf diese Weise wird jedoch, weil die Potentialdifferenz ΔV3, die am Anfang an den Eingangs/Ausgangsleitungen erscheint, niedrig ist, viel Zeit benötigt, um eine gewünschte Potentialdifferenz auszubilden, was zur Folge hat, daß der Gesamtlesezyklus von Daten entsprechend verlängert ist. D. h., wenn die Potentialdifferenz zwischen den Bitleitungen über das Spaltentor 50 auf die Eingangs/Ausgangsleitungen übertragen wird, sollte jede unerwünschte Potentialdifferenz auf ein Minimum vermindert werden.
Bei einem solchen Betriebsverhalten wird das zweite Vorladesignal ΦIOP, das die zweite Vorladeschaltung 19 steuert, nur dann freigegeben, wenn ein Übergang in der Spaltenadresse vorliegt, d. h. wenn das Spaltenadreßübergangssignal vom hohen Zustand auf niedrigen Zustand getriggert wird, wie oben beschrieben. Wenn demnach in Übereinstimmung mit dem Spaltenadreßtastsignal ohne Übergang der Spaltenadresse (TRAC-Zustand) zu Daten zugegriffen wird, dann wird das zweite Vorladesignal auf niedrigem Zustand gehalten. D.h. der zweite Vorladekreis 19 von Fig. 1 wird nicht betrieben, was zur Folge hat, daß die Splittungsgeschwindigkeit der Eingangs/Ausgangsleitungen in einem RAS-Aktivzyklus verzögert wird und daß ein Vorladespannungsanschluß 1/2 Vcc während des Vorladens der Eingangs/Ausgangsleitungen instabil wird.
Wenn weiterhin gemäß den üblichen Verfahren das -Signal auf hohen Zustand freigegeben wird, dann wird die Eingabe des Spaltenadreßsignals RAi beendet, d. h. das Spaltenadreßsignal RAi wird auf niedrigen Zustand freigegeben, und dementsprechend wird das erste Vorladesignal ΦIOPR auf hohen Zustand freigegeben mit der Folge, daß die Eingangs/Ausgangsleitungen IO, auf den Pegel 1/2 Vcc vorgeladen werden. Wenn unter dieser Bedingung der Eingangs/Ausgangsleitungs-Vorladespannungsanschluß VIOPR vom halben Pegel von Vcc und die Eingangs/Ausgangsleitungen IO, verbunden werden, dann fließt Strom von der Eingangs/Ausgangsleitung IO (oder ), die ein Potential größer als 1/2 Vcc hat, in den Vorladespannungsanschluß VIOPR, und dann fließt der Strom von dem Vorladespannungsanschluß VIOPR in die komplementäre Eingangs/Ausgangsleitung (oder IO), die ein Potential hat, das niedriger als der Vorladepegel ist. Dementsprechend entsteht das Problem, daß der charakteristische Pegel der Eingangs/Ausgangsleitungs-Vorladespannung VIOPR, d. h. der Wert 1/2 Vcc, instabil wird.
Es ist daher ein Ziel der vorliegenden Erfindung, ein Verfahren zum Vorladen von Eingangs /Ausgangsleitungen in einer Speichervorrichtung anzugeben, das eine große Splittgeschwindigkeit der Eingangs/Ausgangsleitungen unter Datenzugriffszustand durch ein -Signal (TRAC-Zustand) hat.
Es ist ein weiteres Ziel der Erfindung, ein Eingangs/Ausgangsleitungs-Vorladeverfahren anzugeben, bei dem der Vorladespannungsanschluß in einem stabilen Zustand gehalten werden kann, wenn die Eingangs/Ausgangsleitungen in dem -Vorladezyklus in der Speichervorrichtung vorgeladen werden.
Gemäß einem Aspekt der vorliegenden Erfindung findet das Verfahren nach der vorliegenden Erfindung an einer Halbleiterspeichervorrichtung Anwendung, die über Bitleitungen Information ausliest, die in Speicherzellen gespeichert sind in Übereinstimmung mit einer Wortleitung, die durch ein Adreßsignal ausgewählt wird, wobei Ausleseinformation über eine ausgewählte Spaltenleitung erzeugt wird und die Eingangs/Ausgangsleitungen auf einen vorbestimmten Pegel vorgeladen oder ausgeglichen werden, indem erste und zweite Vorladeschaltungen verwendet werden, die zwischen die Eingangs/Ausgangsleitungen geschaltet sind.
Um die obigen Ziele zu erreichen, enthält das Eingangs/Ausgangsleitungs-Vorladeverfahren gemäß der vorliegenden Erfindung die folgenden Schritte: Versorgen der ersten Vorladeschaltung mit einem ersten Vorladesignal in Übereinstimmung mit der Adresse zum Auswählen der Wortleitung während eines Zeitintervalls vor der Zuführung des Adreßsignals; Versorgen der zweiten Vorladeschaltung mit einem zweiten Vorladesignal in Übereinstimmung mit der Adresse und einem Signal zum Auswählen der Spaltenleitung während eines Zeitintervalls vom Empfang des Adreßsignals bis zum Zeitpunkt, zu dem das Signal zum Auswählen der Spaltenleitung freigegeben wird; Verbinden der Eingangs/Ausgangsleitungen mit der Bitleitung mit einer vorbestimmten Potentialdifferenz dazwischen in Übereinstimmung mit dem Signal zum Auswählen der Spaltenleitung; Versorgen der zweiten Vorladeschaltung mit dem zweiten Vorladesignal nach dem Sperren des Signals zum Auswählen der Spaltenleitungen; und Beenden der Zuführung des zweiten Vorladesignals, wenn das Adreßsignal abgeschlossen ist, und Versorgen der ersten Vorladeschaltung mit dem ersten Vorladesignal.
Zum besseren Verständnis der Erfindung und zur Erläuterung, wie diese in die Praxis umgesetzt wird, wird nun auf die begleitenden Zeichnungen Bezug genommen.
Fig. 1 zeigt eine Spaltenschaltung einer Speichervorrich­ tung;
Fig. 2A und 2B zeigen eine Schaltung zum Erzeugen eines Eingangs/Ausgangsleitungs-Vorladesignals gemäß dem üblichen Verfahren;
Fig. 2C zeigt Betriebszeitdiagramme gemäß dem konventionellen Verfahren;
Fig. 3A und 3B zeigen eine Schaltung zum Erzeugen eines Eingangs/Ausgangsleitungs-Vorladesignals in Übereinstimmung mit der vorliegenden Erfindung, und
Fig. 3C ist ein Betriebszeitdiagramm gemäß der vorliegenden Erfindung.
Das Eingangs/Ausgangs-Vorladeverfahren nach der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 3 erläutert. Zur Anwendung des Verfahrens nach der vorliegenden Erfindung wird eine Spaltenschaltung nach Fig. 1 als Grundlage genommen.
Fig. 3A zeigt eine Schaltung zum Erzeugen eines ersten Vorladesignals ΦIOPR zur Verwendung in dem Verfahren nach der vorliegenden Erfindung, und dieses Signal erhält man durch Invertieren des Spaltenadreßsignals RAi, wie in Fig. 2 gezeigt. Wie Fig. 3B zeigt, in der eine Schaltung zum Erzeugen eines zweiten Vorladesignals ΦIOP dargestellt ist, sind das Spaltenadreßsignal RAi und ein Spaltenfreigabesignal ΦYE, das durch einen Inverter 32 invertiert ist, logisch durch eine NAND-Schaltung 33 miteinander kombiniert, anders als im Falle von Fig. 2A, und dann wird das Signal, das von der NAND-Schaltung 33 abgegeben wird, durch einen Inverter 34 invertiert, um dadurch das zweite Vorladesignal ΦIOP zu erhalten.
Das zweite Vorladesignal ΦIOP gemäß der vorliegenden Erfindung kann auch mit Hilfe einer Schaltung erzeugt werden, die sich von der Torschaltung nach Fig. 3B unterscheidet. D.h. die Schaltung von Fig. 3B kann von einer Schaltung gebildet sein, die so gestaltet ist, daß sie freigegeben ist, wenn das Spaltenadreßsignal RAi und das Spaltenfreigabesignal ΦYE auf hohen bzw. niedrigen Zustand sind oder auf niedrigen bzw. hohen Zustand sind, wie in den Zeitdiagrammen von Fig. 3C gezeigt. Die nachfolgende Beschreibung geht von einem Zustand aus, bei dem die Potentialdifferenz zwischen einem Paar Bitleitungen BL, gleich ΔV0 ist, da Information von einer ausgewählten Speicherzelle durch Sensorverstärker 20 und 40 von Fig. 1 ermittelt und verstärkt wird. Die Prozeduren, die vor dem obigen Zustand aufgetreten sind, wurden bereits ausführlich erläutert, und der Fachmann benötigt daher keine weitere Erläuterung.
Bezug nehmend auf Fig. 3C, wenn das Spaltenadreßsignal RAi der Schaltung in hohem Zustand zugeführt wird, bevor das Spaltenfreigabesignal ΦYE auf hohen Zustand freigegeben wird, wird das erste Vorladesignal ΦIOPR auf niedrigen Zustand gesperrt, und daher wird ein Paar Eingangs/Ausgangsleitungen IO, von einem Vorladespannungsanschluß VIOPR des Pegels 1/2 Vcc abgekoppelt. Sodann wird das zweite Vorladesignal ΦIOP auf hohen Zustand freigegeben, und daher steigen die Potentiale der Eingangs/Ausgangsleitungen IO, , die auf einen Pegel von 1/2 Vcc ausgeglichen worden waren, auf den Pegel Vcc - Vtn. In diesem Falle ist Vtn die Schwellenwertspannung eines NMOS-Transistors 15 oder 17 in einer zweiten Vorladeschaltung 19, und der Pegel 1/2 Vcc wird erster Vorladepegel genannt und der Pegel Vcc - Vtn wird zweiter Vorladepegel genannt.
Wenn ein Spaltenfreigabesignal ΦYE auf hohen Zustand freigegeben wird in einem Zustand, bei dem die Eingangs/Ausgangsleitungen IO, auf den zweiten Vorladepegel ausgeglichen sind, dann wird das zweite Vorladesignal ΦIOP auf niedrigen Zustand gesperrt, und ein Spaltenwertsignal CSL wird gesperrt, so daß die Bitleitungen BL, , die eine Potentialdifferenz von ΔV0 haben, werden mit den Eingangs/Ausgangsleitungen IO, verbunden, die sich auf dem zweiten Vorladepegel befinden. Da der zweite Vorladepegel höher als jedes der Potentiale der Bitleitung BL und der komplementären Bitleitung ist, steigt das Potential jeder der Bitleitungen gegen den zweiten Vorladepegel an wegen der Teilung der Ladung mit den Eingangs/Ausgangsleitungen. D.h., wie in Fig. 3C gezeigt, das Potential der Bitleitung BL (oder der komplementären Bitleitung ) steigt um ΔV1′ an, und das Potential der komplementären Bitleitung BL (oder der Bitleitung ) steigt um ΔV2′ an. Daher wird die Potentialdifferenz zwischen der Eingangs/Ausgangsleitung IO und der komplementären Eingangs/Ausgangsleitung gleich ΔV3′, und obiger Wert ΔV3′ ist sehr viel höher als der konventionelle Wert ΔV3.
Danach wird aufgrund eines Eingangs/Ausgangssensorverstärkers, der in Fig. 1 nicht gezeigt ist und mit den Eingangs/Ausgangsleitungen IO, verbunden ist, die Potentialdifferenz zwischen den Eingangs/Ausgangsleitungen IO, auf einen Wert größer als ΔV3′ gesplittet. In dem Augenblick, in welchem die Bitleitungen mit den Eingangs /Ausgangsleitungen verbunden werden oder wenn die Ermittlung und Verstärkung für die Eingangs/Ausgangsleitungen beginnt, wird eine ausreichende Potentialdifferenz zwischen dem Paar Eingangs/Ausgangsleitungen gebildet, und daher wird die Datenzugriffsgeschwindigkeit über die Eingangs/Ausgangsleitungen größer als beim bekannten Verfahren, wie der Fachmann gleich erkennt.
Weiterhin werden gemäß dem Eingangs /Ausgangsleitungs- Vorladeverfahren nach der vorliegenden Erfindung die an den Eingangs/Ausgangsleitungen geladenen Daten ausreichend verstärkt und zum Datenausgabepuffer, der nicht dargestellt ist, übertragen, und dann wird das Spaltenfreigabesignal ΦYE auf niedrigen Zustand gesperrt, und als Folge wird das zweite Vorladesignal ΦIOP wieder auf hohen Zustand freigegeben. Das Paar gesplittete Eingangs/Ausgangsleitungen IO, wird auf eine Spannung um -Vcc ausgeglichen, weil die Ausgleichszeit sehr kurz ist. Wenn anschließend die Eingabe des Spaltenadreßsignals RAi auf niedrigem Zustand abgeschlossen wird, wird das zweite Vorladesignal ΦIOP auf niedrigen Zustand gesperrt, und das erste Vorladesignal ΦIOPR wird freigegeben, so daß die Eingangs/Ausgangsleitungen auf den ersten Vorladepegel ausgeglichen sein sollten.
Da unter dieser Bedingung die Eingangs/Ausgangsleitung IO und die komplementäre Eingangs/Ausgangsleitung auf eine Spannung um 1/2 Vcc ausgeglichen sind vor der Freigabe des Signals ΦIOPR, wird im Falle, daß das Signal ΦIOPR auf hohen Zustand freigegeben wird, die ausgeglichene Spannung fast gleich der Vorladespannung VIOPR, so daß der Strom in geringerer Größe von den Eingangs/Ausgangsleitungen zum Vorladespannungsanschluß VIOPR fließt, wodurch die Spannung am Anschluß VIOPR im Vergleich zu dem konventionellen Verfahren sehr viel stärker stabilisiert ist.

Claims (5)

1. Verfahren zum Vorladen und Ausgleichen von Eingangs/Ausgangsleitungen in einer Halbleiterspeichervorrichtung, die über Bitleitungen Information auslesen, die in einer Speicherzelle gespeichert sind, in Übereinstimmung mit einer Wortleitung, die durch ein vorbestimmtes Adreßsignal ausgewählt wird, wobei die Ausleseinformation über eine ausgewählte Spaltenleitung erzeugt wird und mit Aufladen und Ausgleichen der Eingangs/Ausgangsleitungen auf einen vorbestimmten Pegel durch Verwendung erster und zweiter Vorladeschaltungen, die mit den Eingangs/Ausgangsleitungen verbunden sind, umfassend die folgenden Schritte:
  • a) Versorgen der ersten Vorladeschaltung mit einem ersten Vorladesignal in Übereinstimmung mit dem Adreßsignal für die Auswahl der Wortleitung während eines Zeitintervalls vor dem Zuführen des Adreßsignals;
  • b) Versorgen der zweiten Vorladeschaltung mit einem zweiten Vorladesignal in Übereinstimmung mit dem Adreßsignal und einem Signal zum Auswählen der Spaltenleitung während eines Zeitintervalls vom Empfang des Adreßsignals bis zum Zeitpunkt, zu welchem das Signal zum Wählen der Spaltenleitung freigegeben wird;
  • c) Verbinden der Eingangs/Ausgangsleitungen mit den Bitleitungen bei einer vorbestimmten Potentialdifferenz dazwischen in Übereinstimmung mit dem Signal zum Auswählen der Spaltenleitung;
  • d) Versorgen der zweiten Vorladeschaltung mit dem zweiten Vorladesignal nach dem Sperren des Signals zum Auswählen der Spaltenleitungen, und
  • e) Beenden der Vorsorgung mit dem zweiten Vorladesignal, wenn die Adreßsignaleingabe abgeschlossen ist, und Versorgen der ersten Vorladeschaltung mit dem ersten Vorladesignal.
2. Verfahren nach Anspruch 1, bei dem die Eingangs/Ausgangsleitungen vorgeladen und auf einen ersten Spannungspegel während der Schritte a) und e) ausgeglichen werden.
3. Verfahren nach Anspruch 2, bei dem die Eingangs/Ausgangsleitungen vorgeladen und auf einen zweiten Spannungspegel während der Schritte b) und d) ausgeglichen werden.
4. Verfahren nach Anspruch 3, bei dem der erste Spannungspegel niedriger als der zweite Spannungspegel ist.
5. Verfahren nach Anspruch 1, bei dem die Potentialdifferenz in den Eingangs/Ausgangsleitungen während der Schritte c) und d) verstärkt wird.
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