IT1251009B - Procedimento per precaricare linee di ingresso/uscita di un dispositivo di memoria - Google Patents
Procedimento per precaricare linee di ingresso/uscita di un dispositivo di memoriaInfo
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Abstract
Procedimento per mantenere un livello stabile di precarica ed equalizzazione di linee di ingresso/uscita ed eseguire l'accesso a dati veloce durante il ciclo attivo di un segnale di selezione di indirizzi di riga. Nel dispositivo di memoria a semiconduttore inventivo leggendo attraverso linee di bit l'informazione memorizzata in una cella di memoria, producendo l'informazione letta attraverso una linea di colonna selezionata, e precaricando o equilizzando le linee di ingresso/uscita ad un livello predeterminato impiegando un primo e secondo circuiti di precarica collegati tra le linee di ingresso/uscita, un primo segnale di precarica in conformità con un indirizzo per selezionare una linea di parole è alimentato al primo circuito di precarica, durante un intervallo di tempo prima che il segnale di indirizzo sia applicato al primo circuito di precarica. Quindi, un secondo segnale di precarica in conformità con l'indirizzo e un segnale di selezione di linea di colonna è alimentato al secondo circuito di precarica, durante un intervallo di tempo dalla ricezione del segnale di indirizzo sino ad un momento in cui il segnale di selezione di linea di colonna viene abilitato, e le linee di ingresso/uscita sono collegate alle linee di bit con una differenza di potenziale predeterminata fra esse, in conformità con il segnale di selezione di linea di colonna. Successivamente, il secondo segnale di precarica è alimentato al secondo circuito di precarica, dopo che il segnale di selezione di linee di colonna è stato disabilitato, e quindi l'alimentazione del secondo segnale di precarica è completata quando è completato il segnale di indirizzo, ed il primo segnale di precarica è alimentato al primo circuito di precarica.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910008456A KR940001644B1 (ko) | 1991-05-24 | 1991-05-24 | 메모리 장치의 입출력 라인 프리차아지 방법 |
Publications (3)
Publication Number | Publication Date |
---|---|
ITMI912251A0 ITMI912251A0 (it) | 1991-08-13 |
ITMI912251A1 ITMI912251A1 (it) | 1993-02-13 |
IT1251009B true IT1251009B (it) | 1995-04-28 |
Family
ID=19314874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
ITMI912251A IT1251009B (it) | 1991-05-24 | 1991-08-13 | Procedimento per precaricare linee di ingresso/uscita di un dispositivo di memoria |
Country Status (7)
Country | Link |
---|---|
US (1) | US5262995A (it) |
JP (1) | JP2601583B2 (it) |
KR (1) | KR940001644B1 (it) |
DE (1) | DE4124895C2 (it) |
FR (1) | FR2676854B1 (it) |
GB (1) | GB2256071B (it) |
IT (1) | IT1251009B (it) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
KR960006271B1 (ko) * | 1993-08-14 | 1996-05-13 | 삼성전자주식회사 | 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치 |
US5402379A (en) * | 1993-08-31 | 1995-03-28 | Sgs-Thomson Microelectronics, Inc. | Precharge device for an integrated circuit internal bus |
US5706237A (en) * | 1996-10-08 | 1998-01-06 | International Business Machines Corporation | Self-restore circuit with soft error protection for dynamic logic circuits |
EP0944089A1 (en) * | 1998-03-16 | 1999-09-22 | Nec Corporation | Semiconductor memory device |
GB2338808B (en) | 1998-06-23 | 2002-02-27 | Mitel Semiconductor Ltd | Semiconductor memories |
JP3447640B2 (ja) | 1999-12-28 | 2003-09-16 | 日本電気株式会社 | 半導体記憶装置 |
KR100564569B1 (ko) * | 2003-06-09 | 2006-03-28 | 삼성전자주식회사 | 셀 누설 전류에 강한 프리차지 제어 회로를 갖는 메모리장치 및 비트라인 프리차아지 방법 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61110394A (ja) * | 1984-10-31 | 1986-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US4751680A (en) * | 1986-03-03 | 1988-06-14 | Motorola, Inc. | Bit line equalization in a memory |
KR890003488B1 (ko) * | 1986-06-30 | 1989-09-22 | 삼성전자 주식회사 | 데이터 전송회로 |
JPS6376193A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
JPH07105137B2 (ja) * | 1987-11-17 | 1995-11-13 | 日本電気株式会社 | 半導体メモリ |
US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
EP0608967A3 (en) * | 1989-02-18 | 1994-08-24 | Sony Corporation | Memory devices |
JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックram |
US5043945A (en) * | 1989-09-05 | 1991-08-27 | Motorola, Inc. | Memory with improved bit line and write data line equalization |
JP2607697B2 (ja) * | 1989-09-20 | 1997-05-07 | 株式会社日立製作所 | エレベータの制御装置 |
JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
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US5036492A (en) * | 1990-02-15 | 1991-07-30 | Advanced Micro Devices, Inc. | CMOS precharge and equalization circuit |
JP2781080B2 (ja) * | 1991-04-09 | 1998-07-30 | 三菱電機株式会社 | ランダムアクセスメモリ |
-
1991
- 1991-05-24 KR KR1019910008456A patent/KR940001644B1/ko not_active IP Right Cessation
- 1991-07-02 US US07/724,803 patent/US5262995A/en not_active Expired - Lifetime
- 1991-07-12 FR FR9108804A patent/FR2676854B1/fr not_active Expired - Lifetime
- 1991-07-26 DE DE4124895A patent/DE4124895C2/de not_active Expired - Lifetime
- 1991-08-13 IT ITMI912251A patent/IT1251009B/it active IP Right Grant
- 1991-08-19 GB GB9117858A patent/GB2256071B/en not_active Expired - Fee Related
- 1991-08-20 JP JP3231118A patent/JP2601583B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2601583B2 (ja) | 1997-04-16 |
ITMI912251A0 (it) | 1991-08-13 |
KR940001644B1 (ko) | 1994-02-28 |
DE4124895C2 (de) | 1995-01-19 |
FR2676854A1 (fr) | 1992-11-27 |
KR920022306A (ko) | 1992-12-19 |
GB2256071A (en) | 1992-11-25 |
JPH04349296A (ja) | 1992-12-03 |
ITMI912251A1 (it) | 1993-02-13 |
US5262995A (en) | 1993-11-16 |
GB9117858D0 (en) | 1991-10-09 |
DE4124895A1 (de) | 1992-11-26 |
GB2256071B (en) | 1995-08-02 |
FR2676854B1 (fr) | 1997-05-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
0001 | Granted | ||
TA | Fee payment date (situation as of event date), data collected since 19931001 |
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