KR950007119A - 반도체 집적회로 - Google Patents

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Abstract

본 발명은, 비트선 이퀼라이즈의 저전압 동작마진을 넓히는 것에 의해, 고신뢰성을 구비한 반도체 집적회로를 제공하는 것을 목적으로 한다.
차동형 증폭회로(S1), 제1전송수단(N1), 제2전송수단(N2), 제1및 제2전송수단(N1 및 N2)을 제어하는 제2신호(ΦT), 이퀼라이즈수단(E2)과, 제3 및 제4노드(BL0 및 BL0#)를 비트선쌍으로 하여 접속하는 복수의 메모리셀(C1, C2), 제2 및 제3신호(ΦT 및 EQL#)를 프리차지기간내에 전원전위(Vcc)로 하고, 메모리셀(C1, C2)로의 기록 혹은 독출하는 것이 활성화될 때 전원전위(Vcc) 이상으로 승압하며, 워드선(WL1, WL1)의 선택에 동기하여 제2신호(ΦT)를 전원전위(Vcc)로, 제3신호(EQL#)를 접지전위(Vss)에 각각 변위시키는 승압수단(10)을 갖추어 구성한다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로(DRAM)의 회로구성도.
제2도는 제1실시예에 따른 반도체 집적회로에서의 각부 신호 및 노드의 타이밍챠트.
제3도는 본 발명의 제2실시예에 따른 반도체 집적회로(분리감지 증폭기를 사용한 DRAM)의 회로구성도.

Claims (4)

  1. 제1노드(L1, L3. L5) 및 제2노드(L2, L4. L6)간에서 구동하는 차동형 증폭회로(S1, S2, S5)와, 이 차동형 증폭회로를 활성화시키는 제1신호(SAN#), 상기 제1노드(L1, L3. L5) 및 제3노드(BL0, BLaL~BLnL, BLaR, BLnR)를 접속하는 제1전송수단(N1, N9, N23, N16, N30), 상기 제2노드(L2, L4. L6)와 제4노드(BL0#, BLaL#~BLnL#, BLaR#, BLnR#)를 접속하는 제2전송수단(N2, N10, N24, N17, N31), 상기 제1전송수단(N1, N9, N23, N16, N30)및 제2전송수단(N2, N10, N24, N17, N31)을 제어하는 제2신호(ΦT, ΦTL, ΦTR), 상기 제3노드(BL0, BLaL~BLnL, BLaR, BLnR) 및 제4노드(BL0#, BLaL#~BLnL#, BLaR#, BLnR#)에 접속하되 이퀼라이즈수단(E2~E5), 이 이퀼라이즈수단을 제어하는 제3신호(EQL#, EQLL#, EQLR#), 상기 제3노므 및 제4노드를 메대모리에해 비트선쌍으로서 복수의 메모리 셀을 접속하고, 행어드레스에 의해 상기 메모리셀의 선택 제어를 행하는 워드선(WL0, WL1, WL0L, WL1L, WL0R, WL1R)과, 상기 비트선, 메모리셀 및, 워드선은 메모리셀 어레이를 구성하며, 그 메모리셀 어레이는 복수이고, 행어드레스에 의해 선택되며, 상기 제2신호 및 제3신호를 프리쟈지기간내에 전원전위로 하고, 상기 메모리셀로의 기록 혹은 독출이 활성화되는 때에 전원전압 이상으로 승압하며, 상기 워드선의 선택에 동기하여 상기 제2신호를 전원전위로, 상기 제3신호를 접지전위로 각각 변위시키는 승압수단을 갖추는 것을 특징으로 하는 반도체 집적회로.
  2. 제1노드(L3, L5) 및 (L4, S6)간에서 구동하는 차동형 증폭회로(S2, S5)와, 상기 차동형 증폭회로를 활성화시키는 제1신호(SAN#), 상기 제1노드와 제3노드(BLaL~BLnL)를 접속하는 제1전송수단(N9, N23), 상기 제2노드와 제4노드(BLaL#~BLnL#)를 접속하는 제2전송수단(N10, N24), 상기 제1노도와 제5노드(BLaR~BLnR)를 접속하는 제3전송수단(N16, N30), 상기 제2노도와 제6노드(BLaR#~BLnR#)를 접속하는 제4전송수단(N17, N31), 상기 제1 및 제2전송수단을 제어하는 제2신호(ΦTL), 상기 제3 및 제4전송수단을 제어하는 제5신호(ΦTR), 상기 제3및 제4노드에 접속되는 제1이퀼라이즈 수단(E2, E4), 상기 제5 및 제6노드에 접속되는 제2이퀼라이즈 수단(E3, E5), 상기 제1이퀼라이즈수단을 제어하는 제3신호(EQLL#), 상기 제2이퀼라이즈수단을 제어하는 제6신호(EQLR#), 상기 제3 혹은 제4노드간을 충전하는 제1재저장회로(S3, S6), 상기 제5 혹은 제6노드간을 충전하는 제2재저장회로(S4, S7), 상기 제1재저장회로를 활성화시키는 제4신호(SAPL), 상기 제2재저장회로를 활성화시키는 제7신호(SAPR), 상기 제3 및 제4노드리스터용 상기 제5및 제6노드를 각각 메모리에서의 비트선쌍으로서 복수의 메모리셀을 접속하고, 행어드레스에 의해 상기 메모리셀의 선택제어를 행하는 워드선, 상기 제2와, 제3, 제5 및, 제6 신호를 프라챠지기간내에 전원전압으로 하고, 상기 비트선과, 메모리셀 및, 워드선은 메모리셀 어레이를 구성하며, 그 메모리셀 어레이는 복수인 행어드레스에 의해 선택되고, 상기 제2와, 제3, 제5 및 제6신호를 상기 메모리셀로의 기록 혹은 독출이 활성화될 때에 전원전압 이상으로 승압하고, 상기 워드선의 선택에 동기하여 상기 행어드레스에 의해 선택된 메모리셀 어레이측의 상기 제2 또는 제5신호를 전원전위에 비선택된 메모리셀 어레이측의 상기 제2 또는 제5신호를 접지전위에, 상기 행어드레스에 의해 선택된 메모리셀 어레이측의 상기 제3 또는 제6신호를 접지전위로, 비선택된 메모리셀 어레이측의 상기 제3 또는 제6신호를 전원전위로, 각각 변위시켜 승압수단(10)을 갖춘 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 승압수단(10)은 이 행어드레스를 기초로 활성, 또는 비활성을 선택하여 제8신호(L9) 및 또는 제9신호(L10)을 출력하는 구동회로(11, 12)와, 상기 제8신호를 승압해서 상기 제2신호(ΦTL) 및 제6신호 (EQLL#)로서 출력하고, 더욱이 상기 제9신호를 승압하여 상기 제3신호(ΦTR) 및 제5신호(EQLR#)로서 출력하는 승압회로(13, 14)를 갖춘 것을 특징으로 하는 반도체 집적회로.
  4. 제3항에 있어서, 상기 승압수단(10)은, 상기 메모리셀로의 기록 혹은 독출이 활성화될 때에, 상기 제2신호(ΦTL) 및 제3신호(ΦTR), 또는 제5신호(EQLL#)의 승압전위를 전원전위와 트랜지스터의 임계치의 합의 전압값 이하로 억제하는 승압레벨 제어회로(15, 16)를 갖춘 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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