KR100207497B1 - 반도체장치의 신호 발생회로 - Google Patents

반도체장치의 신호 발생회로 Download PDF

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Abstract

본 발명은 반도체장치의 신호 발생회로에 관한 것이다. 본 발명에 따른 신호 발생회로는, 제1 및 제2제어신호에 응답하여 제1출력라인을 구동하는 제1드라이빙 수단과, 상기 제1제어신호의 반전신호 및 상기 제2제어신호의 반전신호에 응답하여 제2출력라인을 구동하는 제2드라이빙 수단과, 상기 제1출력라인 및 상기 제2출력라인 사이에 접속되고 제3제어신호에 응답하여 이들을 등화시키는 등화수단, 및 소정의 입력신호들에 응답하여 상기 제1, 제2제어신호와 이들의 반전신호들을 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 신호 발생회로는, 출력 드라이버에서 발생될 수 있는 DC전류 및 출력 부하의 충방전 전류를 감소시킴으로써 전력소모가 감소되고, 이의 출력신호가 비트라인 감지증폭기의 인에이블 신호로 사용되면 비트라인 감지증폭기에서의 센싱초기에 불명확한 센싱을 막을 수 있는 장점이 있다.

Description

반도체장치의 신호 발생회로
본 발명은 반도체장치의 신호 발생회로에 관한 것으로, 특히 반도체 메모리장치의 비트라인 감지증폭기 인에이블 신호 발생회로에 관한 것이다.
디램(DRAM)에 있어서 비트라인 감지증폭기는, 메모리셀을 엑세스(Access)한 후 메모리셀과 비트라인과의 전하공유(Charge Sharing)에 의해 비트라인에 발생된 작은 신호차를 증폭하는 것으로서, 디램 동작에 있어서 매우 중요한 부분이다. 따라서 상기 비트라인 감지증폭기를 인에이블시키는 인에이블 신호도 중요한 신호중의 하나이다.
종래의 비트라인 감지증폭기 인에이블 신호 발생회로는 단순한 인버터(Inverter)의 형태로 구성되어 있으며, 초기의 불명확한 센싱(Invalid Sensing)을 막기 위하여 그 출력신호의 경사를 눕히거나 또는 두 개의 드라이버, 즉 P형 감지증폭기의 드라이버 및 N형 감지증폭기의 드라이버를 시간차이를 두고 인에이블 하는 방법을 사용한다.
도 1은 디램에서 비트라인 감지증폭기를 포함하는 데이터 센싱회로의 회로도를 나타낸다.
도 1를 참조하면, P형 감지증폭기(1) 및 N형 감지증폭기(3)가 서로 이웃한 메모리 어레이(5,7)의 비트라인 쌍(BL,)에 접속된다. 또한 PMOS 드라이버 트랜지스터(P3,P4) 및 NMOS 드라이버 트랜지스터(N3,N4)가 상기 P형 감지증폭기(1) 및 N형 감지증폭기(3)에 각각 접속되며, N형 감지증폭기(3)를 인에이블하기 위한 인에이블 신호(LANG)가 NMOS 드라이버 트랜지스터(N3,N4)의 게이트에 입력되고, P형 감지증폭기(1)를 인에이블하기 위한 인에이블 신호(LAPG)가 PMOS 드라이버 트랜지스터(P3,P4)의 게이트에 입력된다. N5,N6,N7,N8은 비트라인 쌍(BL,)과 P형 감지증폭기(1) 및 N형 감지증폭기(3)를 분리하는 NMOS 분리 트랜지스터이고, PISOi 및 PISOj는 NMOS 분리 트랜지스터를 제어하는 제어신호이다.
도 2는 종래의 비트라인 감지증폭기 인에이블 신호 발생회로의 회로도를 나타낸다.
도 2를 참조하면, N형 감지증폭기에 대한 종래의 인에이블 신호 발생회로는, 제어신호(PNS) 및 메모리셀 블락 선택신호(BLSij)를 입력으로 하는 낸드게이트(ND1)와, 상기 낸드게이트(ND1)의 출력을 인버팅하여 인에이블 신호(LANG)를 출력하는 인버터(I1)로 구성된다. 또한 P형 감지증폭기에 대한 인에이블 신호 발생회로는, 제어신호(PPS) 및 메모리셀 블락 선택신호(BLSij)를 입력으로 하는 낸드게이트(ND2)와, 상기 낸드게이트(ND1)의 출력을 인버팅하는 인버터(I2)와, 상기 인버터(I2)의 출력을 인버팅하여 인에이블 신호(LAPG)를 출력하는 인버터(I3)로 구성된다.
또한 저항(R1)이 인버터(I1)의 PMOS 트랜지스터와 전원전압(VCC) 사이에 접속되고, 저항(R2)가 인버터(I3)의 NMOS 트랜지스터와 접지전압(VSS) 사이에 접속된다. 이는 비트라인 감지증폭기 인에이블 신호인 출력신호(LANG,LAPG)의 경사를 눕혀서, 비트라인 감지증폭기에서의 센싱초기에 불명확한(Invalid) 센싱을 방지하기 위해서이다.
그러나 상술한 종래의 비트라인 감지증폭기 인에이블 신호 발생회로는, DC 전류소모가 발생될 수 있으며 또한 비트라인 감지증폭기에서의 센싱초기에 불명확한 센싱을 야기시킬 수 있는 단점이 있다.
따라서 본 발명의 목적은 비트라인 감지증폭기에서의 센싱초기에 불명확한 센싱을 막고, 출력 드라이버에서 발생될 수 있는 DC전류 및 출력 부하(Loading)의 충방전(Charging Discharging) 전류를 감소시킴으로써 전력소모를 줄일 수 있는 신호 발생회로를 제공하는 데 있다.
도 1은 디램에서 비트라인 감지증폭기를 포함하는 데이터 센싱회로의 회로도
도 2는 종래의 비트라인 감지증폭기 인에이블 신호 발생회로의 회로도
도 3은 본 발명의 실시예에 따른 신호 발생회로의 회로도
도 4는 도 3 신호 발생회로의 제어신호들을 발생하는 제어신호 발생수단의 회로도
도 5는 도 3 및 도 4의 동작 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 신호 발생회로는, 제1 및 제2제어신호에 응답하여 제1출력라인을 구동하는 제1드라이빙 수단과, 상기 제1제어신호의 반전신호 및 상기 제2제어신호의 반전신호에 응답하여 제2출력라인을 구동하는 제2드라이빙 수단과, 상기 제1출력라인 및 상기 제2출력라인 사이에 접속되고 제3제어신호에 응답하여 이들을 등화시키는 등화수단, 및 소정의 입력신호들에 응답하여 상기 제1, 제2제어신호와 이들의 반전신호들을 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 제1드라이빙 수단은, 각각의 게이트에 상기 제1 및 제2제어신호가 접속되고 전원전압과 접지전압 사이에 직렬접속된 피모스 및 엔모스 구동 트랜지스터를 포함한다. 상기 제2드라이빙 수단은, 각각의 게이트에 상기 제1제어신호의 반전신호 및 상기 제2제어신호의 반전신호가 접속되고 전원전압과 접지전압 사이에 직렬접속된 피모스 및 엔모스 구동 트랜지스터를 포함한다. 상기 등화수단은, 일단이 상기 제1출력라인에 접속되고 타단이 상기 제2출력라인에 접속되며 상기 제3제어신호에 의해 제어되는 트랜스미션 게이트로 구성된다. 상기 제어신호 발생수단은, 소정의 제1입력신호 및 제2입력신호를 받아 낸드동작을 수행하여 상기 제1제어신호를 출력하는 제1논리수단과, 상기 제1제어신호를 반전시키는 제1반전수단과, 소정의 제3입력신호 및 상기 제2입력신호를 받아 낸드동작을 수행하여 상기 제2제어신호를 출력하는 제2논리수단과, 상기 제2제어신호를 반전시키는 제2반전수단과, 상기 제1제어신호 및 상기 제3입력신호를 받아 낸드동작을 수행하여 상기 제3제어신호를 출력하는 제3논리수단, 및 상기 제3제어신호를 반전시키는 제3반전수단을 포함한다.
따라서 본 발명에 따른 신호 발생회로는, 출력 드라이버에서 발생될 수 있는 DC전류 및 출력 부하의 충방전 전류를 감소시킴으로써 전력소모가 감소되고, 상기 제1 및 제2출력라인에 출력되는 출력신호가 비트라인 감지증폭기의 인에이블 신호로 사용되면 비트라인 감지증폭기에서의 센싱초기에 불명확한 센싱을 막을 수 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 신호 발생회로의 회로도를 나타낸다.
도 3을 참조하면, 본 발명의 실시예에 따른 신호 발생회로는, 제1 및 제2제어신호(CNT1,CNT2)에 응답하여 제1출력라인(LANG)을 구동하는 제1드라이빙 수단(1)과, 상기 제1제어신호의 반전신호() 및 상기 제2제어신호의 반전신호()에 응답하여 제2출력라인(LAPG)을 구동하는 제2드라이빙 수단(3)과, 상기 제1출력라인(LANG) 및 상기 제2출력라인(LAPG) 사이에 접속되고 제3제어신호 및 이의 반전신호(CNT3,)에 응답하여 이들을 등화시키는 등화수단(5)을 구비한다.
여기에서 상기 제1드라이빙 수단(1)은, 각각의 게이트에 상기 제1 및 제2제어신호(CNT1,CNT2)가 접속되고 전원전압(VCC)과 접지전압(VSS) 사이에 직렬접속된 제1피모스 및 제1엔모스 구동 트랜지스터(P5,N9)로 구성된다. 상기 제2드라이빙 수단(3)은, 각각의 게이트에 상기 제1제어신호의 반전신호() 및 상기 제2제어신호의 반전신호()가 접속되고 전원전압(VCC)과 접지전압(VSS) 사이에 직렬접속된 제2피모스 및 제2엔모스 구동 트랜지스터(P6,N10)로 구성된다. 상기 등화수단(5)은, 일단이 상기 제1출력라인(LANG)에 접속되고 타단이 상기 제2출력라인(LAPG)에 접속되며 상기 제3제어신호 및 이의 반전신호(CNT3,)에 의해 제어되는 트랜스미션 게이트(TM)로 구성된다. 또한 상기 제1출력라인(LANG)에 출력되는 신호는 도 1의 N형 감지증폭기(3)를 인에이블하기 위한 인에이블 신호로 사용되고, 상기 제2출력라인(LAPG)에 출력되는 신호는 P형 감지증폭기(1)를 인에이블하기 위한 인에이블 신호로 사용된다.
도 4는 도 3의 신호 발생회로의 제어신호들을 발생하는 제어신호 발생수단의 회로도를 나타낸다.
도 4를 참조하면, 상기 제어신호 발생수단은, 소정의 제1입력신호(PSD) 및 제2입력신호(BLSij)를 받아 낸드동작을 수행하여 상기 제1제어신호(CNT1)를 출력하는 제1논리수단인 낸드게이트(ND3)와, 상기 제1제어신호(CNT1)를 반전시키는 제1반전수단(I4)과, 소정의 제3입력신호(PS) 및 상기 제2입력신호(BLSij)를 받아 낸드동작을 수행하여 상기 제2제어신호(CNT2)를 출력하는 제2논리수단인 낸드게이트(ND4)와, 상기 제2제어신호(CNT2)를 반전시키는 제2반전수단(I5)과, 상기 제1제어신호(CNT1) 및 상기 제3입력신호(PS)를 받아 낸드동작을 수행하여 상기 제3제어신호(CNT3)를 출력하는 제3논리수단인 낸드게이트(ND5), 및 상기 제3제어신호(CNT3)를 반전시키는 제3반전수단(I6)을 포함한다.
도 5는 도 3 및 도 4의 동작 타이밍도로서, 도 5를 참조하여 도 3 및 도 4의 상세한 동작을 살펴보면 다음과 같다.
먼저 초기에 제3입력신호(PS)가 논리로우로 입력되고 제1입력신호(PSD)가 논리로우로 입력되면, 제1, 제2, 및 제3제어신호(CNT1,CNT2,CNT3)가 모두 논리하이가 된다. 이에 따라 제1드라이빙 수단(1)의 제1피모스 구동 트랜지스터(P5)와 제2드라이빙 수단(3)의 제2엔모스 구동 트랜지스터(N10)이 턴오프되고, 제1드라이빙 수단(1)의 제1엔모스 구동 트랜지스터(N9)와 제2드라이빙 수단(3)의 제2피모스 구동 트랜지스터(P6)가 턴온되며, 등화수단인 트랜스미션 게이트(TM)는 턴오프된다. 따라서 초기에 제1출력라인(LANG)에 출력되는 신호는 논리로우가 되고 제2출력라인(LAPG)에 출력되는 신호는 논리하이가 된다.
이후 제2입력신호(BLSij)가 논리하이로 인에이블되고 제3입력신호(PS)가 논리하이로 인에이블되면, 제2제어신호(CNT2)가 논리로우가 되고 또한 제1제어신호(CNT1)는 논리하이를 계속 유지하며 제3제어신호(CNT3)가 논리로우가 된다. 이에 따라 제1엔모스 구동 트랜지스터(N9)와 제2피모스 구동 트랜지스터(P6)가 턴오프되고, 등화수단인 트랜스미션 게이트(TM)는 턴온된다. 이때 제1피모스 구동 트랜지스터(P5)와 제2엔모스 구동 트랜지스터(N10)은, 제1제어신호(CNT1)가 계속 논리하이를 유지하므로, 계속 턴오프된 상태를 유지한다. 즉 상기 제1피모스 구동 트랜지스터(P5) 및 제1엔모스 구동 트랜지스터(N9)가 턴오프되는 구간과, 상기 제2피모스 구동 트랜지스터(P6) 및 제2엔모스 구동 트랜지스터(N10)가 턴오프되는 구간과, 상기 등화수단인 트랜스미션 게이트(TM)가 턴온되는 구간이 동시에 존재하게 된다.
따라서 초기에 논리로우로 있던 제1출력라인(LANG)의 신호와 논리하이로 있던 제2출력라인(LAPG)의 신호가 전하공유(Charge Sharing)되면서, 상기 제1 및 제2출력라인(LANG,LAPG)의 신호가 (1/2)VCC로 등화된다. 이에 따라 도 1에서의 비트라인 감지증폭기(1,3)가 초기 센싱을 하게 된다.
소정의 시간(t1) 이후에 제1입력신호(PSD)가 논리하이로 인에이블되면, 제1제어신호(CNT1)가 논리로우가 되고 제3제어신호(CNT3)가 논리하이가 된다. 이에 따라 제1피모스 구동 트랜지스터(P5)와 제2엔모스 구동 트랜지스터(N10)이 턴온되고 트랜스미션 게이트(TM)이 턴오프된다. 따라서 제1출력라인(LANG)의 신호가 논리하이, 즉 VCC 레벨로 이동하고, 제2출력라인(LAPG)의 신호가 논리로우, 즉 VSS 레벨로 이동한다. 이에 따라 도 1에서의 P형 감지증폭기(1)의 피모스 드라이버 트랜지스터(P3,P4)와 N형 감지증폭기(3)의 엔모스 드라이버 트랜지스터(N3,N4)가 충분히 턴온된다.
이후 제1입력신호(PSD)가 먼저 논리로우가 되면, 제3입력신호(PS)가 논리로우가 될 때 까지의 소정 시간(t2) 동안에는 상술한 t1 동안에서의 동작과 동일하게 동작하여, 전하공유(Charge Sharing)가 일어나면서 제1출력라인(LANG)의 신호와 제2출력라인(LAPG)의 신호가 (1/2)VCC로 등화된다.
상기 소정의 시간(t2) 이후에 제3입력신호(PS)가 논리로우가 되면, 제1, 제2, 및 제3제어신호(CNT1,CNT2,CNT3)가 모두 논리하이가 된다. 이에 따라 제1피모스 구동 트랜지스터(P5)와 제2엔모스 구동 트랜지스터(N10)이 턴오프되고 제1엔모스 구동 트랜지스터(N9)와 제2피모스 구동 트랜지스터(P6)가 턴온되며 또한 트랜스미션 게이트(TM)는 턴오프된다. 따라서 초기상태와 동일하게 제1출력라인(LANG)의 신호는 논리로우가 되고 제2출력라인(LAPG)의 신호는 논리하이가 되어, 도 1에서의 비트라인 감지증폭기(1,3)의 센싱동작이 끝나게 된다. 그러므로 제3입력신호(PS)와 제1입력신호(PSD)와의 시간차이(t1,t2)에 의해, 제1피모스 구동 트랜지스터(P5)와 제1엔모스 구동 트랜지스터(N9), 또는 제2피모스 구동 트랜지스터(P6)와 제2엔모스 구동 트랜지스터(N10)가 동시에 턴온되지 않으며 DC 전류가 발생하지 않는다.
따라서 본 발명에 따른 신호 발생회로는, 출력 드라이버에서 발생될 수 있는 DC전류 및 출력 부하의 충방전 전류를 감소시킴으로써 전력소모가 감소되고, 이의 출력신호가 비트라인 감지증폭기의 인에이블 신호로 사용되면 비트라인 감지증폭기에서의 센싱초기에 불명확한 센싱을 막을 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (7)

  1. 제1 및 제2제어신호에 응답하여 제1출력라인을 구동하는 제1드라이빙 수단;
    상기 제1제어신호의 반전신호 및 상기 제2제어신호의 반전신호에 응답하여 제2출력라인을 구동하는 제2드라이빙 수단;
    상기 제1출력라인 및 상기 제2출력라인 사이에 접속되고 제3제어신호에 응답하여 이들을 등화시키는 등화수단; 및
    소정의 입력신호들에 응답하여 상기 제1, 제2제어신호와 이들의 반전신호들을 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체장치의 신호 발생회로.
  2. 제1항에 있어서, 상기 제1드라이빙 수단은, 각각의 게이트에 상기 제1 및 제2제어신호가 접속되고 전원전압과 접지전압 사이에 직렬접속된 피모스 및 엔모스 구동 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치의 신호 발생회로.
  3. 제1항에 있어서, 상기 제2드라이빙 수단은, 각각의 게이트에 상기 제1제어신호의 반전신호 및 상기 제2제어신호의 반전신호가 접속되고 전원전압과 접지전압 사이에 직렬접속된 피모스 및 엔모스 구동 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치의 신호 발생회로.
  4. 제1항에 있어서, 상기 등화수단은, 일단이 상기 제1출력라인에 접속되고 타단이 상기 제2출력라인에 접속되며 상기 제3제어신호에 의해 제어되는 트랜스미션 게이트로 구성됨을 특징으로 하는 반도체장치의 신호 발생회로.
  5. 제1항에 있어서, 상기 제어신호 발생수단은, 소정의 제1입력신호 및 제2입력신호를 받아 낸드동작을 수행하여 상기 제1제어신호를 출력하는 제1논리수단과, 상기 제1제어신호를 반전시키는 제1반전수단과, 소정의 제3입력신호 및 상기 제2입력신호를 받아 낸드동작을 수행하여 상기 제2제어신호를 출력하는 제2논리수단과, 상기 제2제어신호를 반전시키는 제2반전수단과, 상기 제1제어신호 및 상기 제3입력신호를 받아 낸드동작을 수행하여 상기 제3제어신호를 출력하는 제3논리수단, 및 상기 제3제어신호를 반전시키는 제3반전수단을 포함하는 것을 특징으로 하는 반도체장치의 신호 발생회로.
  6. 제5항에 있어서, 상기 제1입력신호는 상기 제3입력신호가 논리하이로 인에이블된 다음 소정의 시간 후에 논리하이로 인에이블되고, 상기 제3입력신호가 논리로우로 디스에이블되기 소정의 시간 전에 논리로우로 디스에이블되도록 입력되는 것을 특징으로 하는 반도체장치의 신호 발생회로.
  7. 제1출력라인을 구동하기 위해, 전원전압과 접지전압 사이에 직렬연결되고 접속점에 상기 제1출력라인이 연결되는 제1PMOS 구동 트랜지스터 및 제1NMOS 구동 트랜지스터;
    제2출력라인을 구동하기 위해, 전원전압과 접지전압 사이에 직렬연결되고 접속점에 상기 제2출력라인이 연결되는 제2PMOS 구동 트랜지스터 및 제2NMOS 구동 트랜지스터; 및
    상기 제1출력라인 및 제2출력라인을 등화시키기 위해, 상기 제1출력라인 및 제2출력라인 사이에 접속되는 등화수단을 구비하고,
    상기 제1PMOS 구동 트랜지스터 및 제1NMOS 구동 트랜지스터가 턴오프되는 구간과, 상기 제2PMOS 구동 트랜지스터 및 제2NMOS 구동 트랜지스터가 턴오프되는 구간과, 상기 등화수단이 턴온되는 구간이 동시에 존재하는 것을 특징으로 하는 반도체장치의 신호 발생회로.
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