KR100763071B1 - 펄스 발생 회로 - Google Patents

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Abstract

본 발명은 펄스 발생 회로에 관한 것으로, 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 소정 시간 지연시키기 위한 지연 수단과, 상기 지연 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연 시키기 위한 제 1 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 지연 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어져 제 1 및 제 2 전위를 갖는 제어 신호를 이용하여 메모리 셀 센싱 회로의 메모리 셀 비트라인의 전위를 디스차지시키는 누설 트랜지스터를 구동시킴으로써 메모리 셀의 비트라인의 전위를 조절하여 센싱 노드의 오버슈트를 방지할 수 있고, 이에 따라 센싱 속도를 향상시킬 수 있는 펄스 발생 회로가 제시된다.
펄스 발생 회로, 센싱 회로, 비트라인, 디스차지, 오버슈트

Description

펄스 발생 회로{Pulse generator}
도 1은 일반적인 플래쉬 메모리 셀의 센싱 회로의 개략도.
도 2(a) 및 도 2(b)는 종래의 플래쉬 메모리 셀의 센싱 회로에서 비트라인 디스차지 트랜지스터를 구동시키기 위한 펄스 발생 회로도 및 파형도.
도 3은 본 발명의 제 1 실시 예에 따른 펄스 발생 회로도.
도 4는 본 발명에 따른 펄스 발생 회로의 파형도.
도 5는 본 발명의 제 2 실시 예에 따른 펄스 발생 회로도.
도 6은 본 발명의 제 3 실시 예에 따른 펄스 발생 회로도.
<도면의 주요 부분에 대한 부호의 설명>
I301 내지 I311 : 제 1 내지 제 11 인버터
31 : NAND 게이트 P31 : PMOS 트랜지스터
N31 : NMOS 트랜지스터
본 발명은 펄스 발생 회로에 관한 것으로, 특히 제 1 및 제 2 전위를 갖는 제어 신호를 이용하여 메모리 셀 센싱 회로의 메모리 셀 비트라인의 전위를 디스차지시키는 누설 트랜지스터를 구동시킴으로써 메모리 셀의 비트라인의 전위를 조절하여 센싱 노드의 오버슈트를 방지할 수 있고, 이에 따라 센싱 속도를 향상시킬 수 있는 제어 신호를 발생시키는 펄스 발생 회로에 관한 것이다.
도 1은 일반적인 플래쉬 메모리 셀의 센싱 회로를 개략적으로 나타낸 것으로, 그 구성을 개략적으로 설명하면 다음과 같다.
전원 단자(Vcc)와 메인 셀(M11)의 센싱 노드인 제 1 노드(Q11) 사이에 센싱 인에이블 바 신호(SAEB)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)와 제 1 센싱 기준 신호(SAREF)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 1 노드(Q11)와 제 3 노드(Q13) 사이에 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 접속된다. 한편, 전원 단자(Vcc)와 제 2 노드(Q12) 사이에 센싱 인에이블 바 신호(SAEB) 신호에 따라 구동되는 제 2 PMOS 트랜지스터(P12) 및 제 2 센싱 기준 신호(SBREF)에 따라 구동되는 제 3 NMOS 트랜지스터(N13)가 접속된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 3 노드(Q13)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 제어 신호(LEAK)에 따라 구동되는 제 6 NMOS 트랜지스터(N16)가 접속된다. 그 리고, 제 3 노드(Q13)와 접지 단자(Vss) 사이에 선택 신호(SEL)에 따라 구동되는 제 5 NMOS 트랜지스터(N15) 및 메모리 셀(M11)이 접속된다. 센스 증폭기(11)는 센싱 노드인 제 1 노드(Q11)의 전위와 기준 셀의 센싱 노드의 전위를 입력하여 비교하고 그 결과를 출력한다. 센스 증폭기(11)의 출력 신호는 제 1 및 제 2 인버터(I11 및 I12)를 통해 버퍼링되어 출력된다(SAOUT).
상기와 같이 구성된 플래쉬 메모리 셀의 센싱 회로의 구동 방법을 개략적으로 설명하면 다음과 같다.
센싱 인에이블 바 신호(SAEB)가 로우 상태로 인가되어 센싱 회로가 인에이블되면 도 2에 도시된 펄스 발생 회로에 의해 발생된 제어 신호(LEAK)가 하이 상태로 인가되어 제 6 NMOS 트랜지스터(N16)을 턴온시켜 제 3 노드(Q13), 즉 메모리 셀(M11)의 비트라인을 디스차지시킨다. 이때, 선택 신호(SEL)에 의해 제 5 NMOS 틀랜지스터(N15)가 턴온되어 메모리 셀(M11)이 선택되어야 한다. 그리고, 제어 신호(LEAK)가 로우 상태로 반전되어 제 6 NMOS 트랜지스터(N16)를 턴오프시키고, 계속적으로 로우 상태로 인가되는 센싱 인에이블 바 신호(SAEB)에 의해 제 1 및 제 2 PMOS 트랜지스터(P11 및 P12)가 턴온되고, 제 1 및 제 2 기준 신호(SAREF 및 SBREF)에 따라 제 1 및 제 3 NMOS 트랜지스터(N12 및 N13)가 턴온되면 전류 미러 동작에 의해 제 1 및 제 3 노드(Q11 및 Q13)로 전원이 공급된다. 이러한 전원이 공급되면 메모리 셀(M11)의 상태에 따라 제 1 노드(Q11)의 전위는 바뀌게 되고, 이러한 제 1 노드(Q11)의 전위와 상기 회로 구성과 동일한 구성을 갖는 기준 센싱 노드 의 전위를 센스 증폭기(11)에서 비교하고, 그 결과를 제 1 및 제 2 인버터(I11 및 I12)를 통해 출력하게 된다.
그런데, 메모리 셀(M11)의 상태를 센싱하기 위해 메모리 셀(M11)의 워드라인에 인가되는 전압이 느리게 올라가면 문턱 전압이 낮은 셀, 즉 프로그램되었거나 소거되지 않은 셀의 경우에는 센싱 노드의 전위가 불필요하게 높게 올라가게 되는 오버슈트(overshoot) 현상을 발생시킨다. 이로 인해 센스 증폭기는 잘못된 데이터를 출력하게 되고, 센싱 속도가 저하되게 된다.
상기에서 제어 신호(LEAK)는 도 2(a)에 도시된 펄스 발생 회로에 의해 발생된다. 펄스 발생 회로는 부스팅 신호(BOOST)와 이 신호가 제 1 내지 제 3 인버터(I21 내지 I23)를 통해 소정 시간 반전 지연된 신호(BOOSTDB)가 NAND 게이트(21)에 입력되어 논리 조합된 신호가 출력되고, NAND 게이트(21)의 출력 신호가 제 4 내지 제 6 인버터(I24 내지 I26)를 통해 소정 시간 반전 지연되어 제어 신호(LEAK)가 출력된다. 상기와 같은 펄스 발생 회로는 도 2(b)에 도시된 파형에 따라 구동되는데, 부스팅 신호(BOOST)와 이 신호가 소정 시간 반전 지연된 신호(BOOSTDB)가 동시에 하이 상태를 유지하는 구간에서 하이 상태의 제어 신호(LEAK)를 출력하게 된다.
본 발명의 목적은 메모리 셀의 워드라인에 인가되는 전압이 느리게 상승하더라도 메모리 셀의 상태에 따라 센싱 노드의 전위가 상승하는 것을 방지하여 센싱 오류를 방지할 수 있는 펄스 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 두 레벨의 펄스를 발생시킴으로써 센싱 회로의 메모리 셀 비트라인 전위가 과도하게 상승하는 것을 방지할 수 있는 펄스 발생 회로를 제공하는데 있다.
본 발명의 제 1 실시 예에 따른 펄스 발생 회로는 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 소정 시간 지연시키기 위한 지연 수단과, 상기 지연 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연 시키기 위한 제 1 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 지연 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제 2 실시 예에 따른 펄스 발생 회로는 제 1 신호 및 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연시키기 위한 제 1 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제 3 실시 예에 따른 펄스 발생 회로는 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과, 상기 논리 수단의 출력 신호를 반전시키기 위한 제 1 인버팅 수단과, 상기 제 1 인버팅 수단의 출력 신호를 반전시키켜 제어 신호를 출력하기 위한 제 2 인버팅 수단과, 상기 제어 신호를 소정 시간 반전 지연 시키기 위한 제 1 반전 지연 수단과, 상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과, 상기 제 1 인버팅 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 제 1 실시 예에 따른 펄스 발생 회로도이다.
부스팅 신호(BOOST)와 이 신호가 제 1 내지 제 3 인버터(I301 내지 I303)를 통해 소정 시간 반전 지연된 신호(BOOSTDB)를 NAND 게이트(31)에서 입력하고, 이들 신호를 논리 조합하여 출력한다. NAND 게이트(31)의 출력 신호는 제 4 내지 제 6 인버터(I304 내지 I306)를 통해 소정 시간 지연 및 반전되어 제어 신호(LEAK)로서 출력된다. 그리고, 전원 단자(Vcc)와 제어 신호(LEAK) 출력 단자 사이에 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)가 접속된다. NMOS 트랜지스터(N31)는 제 5 인버터(I305)의 출력 신호, 즉 NAND 게이트(31)의 출력 신호가 소정 시간 지연된 신호에 따라 구동된다. 또한, PMOS 트랜지스터(P31)는 제 6 인버터(I306)의 출력 신호, 즉 제어 신호(LEAK)가 제 7 내지 제 11 인버터(I307 내지 I311)를 통해 소정 시간 반전 지연된 신호에 따라 구동된다.
상기와 같이 구성되는 본 발명의 제 1 실시 예에 따른 펄스 발생 회로의 구동 방법을 도 4에 도시된 파형도를 이용하여 설명하면 다음과 같다.
부스팅 신호(BOOST)와 이 신호가 소정 시간 반전 지연된 신호(BOOSTDB)가 동시에 하이 상태를 유지하는 구간에서 NAND 게이트(31)는 로우 상태의 신호를 출력한다. 로우 상태를 유지하는 NAND 게이트(31)의 출력 신호는 제 4 내지 제 6 인버터(I304 내지 I306)를 통해 소정 시간 반전 지연되어 하이 상태의 제어 신호(LEAK)를 출력한다.
부스팅 신호(BOOST)가 하이 상태를 유지하고, 이 신호가 소정 시간 반전 지연된 신호(BOOSTDB)가 로우 상태로 천이되면 NAND 게이트(31)는 하이 상태의 신호를 출력한다. 하이 상태를 유지하는 NAND 게이트(31)의 출력 신호는 제 4 및 제 5 인버터(I304 및 I305)를 통해 소정 시간 지연되고, 이 신호에 의해 NMOS 트랜지스터(N31)가 턴온된다. 한편, 로우 상태로 출력되는 제 6 인버터(I306)의 출력 신호는 제 7 내지 제 11 인버터(I307 및 I311)를 통해 소정 시간 반전 지연되어 PMOS 트랜지스터(P31)를 턴온시킨다. 이에 따라 전원 전압(Vcc)이 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)를 통해 제어 신호(LEAK)로서 출력되는데, 제어 신호(LEAK)는 PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)의 문턱 전압만큼 강하되어 출력된다. 이렇게 하여 제 1 전위 및 제 2 전위의 이중 전위를 갖는 제어 신호가 출력된다.
이를 좀 더 자세히 설명하면, 앞서 언급한 NAND 게이트(31)의 하이 상태의 신호가 일정 시간동안 로우 상태의 신호로 변경되었다가 다시 하이 상태로 변경된다. 이때 일정 시간동안 로우 상태로 변경되었던 신호는 제 4 내지 제 6 인버터(I304 내지 I306)에 의해 반전 지연되어 출력되므로 제어 신호(LEAK)는 일정 시간 하이 레벨로 출력된다. 이때는 이전의 제어 신호(LEAK)의 로우 상태 신호에 의해 PMOS 트랜지스터(P31)가 턴 오프 되어 있으므로, 제어 신호(LEAK)는 하이 레벨 신호를 그대로 출력한다. 이후에 하이 레벨의 신호가 제 7 내지 제 11 인버터(I307 내지 I311)통해 반전 지연되면 PMOS 트랜지스터(P31)는 잠시동안 턴온 된다. 이때 이미 NMOS 트랜지스터(N31)도 턴 온 되어 있는 상태이기 때문에 전원전압(Vcc)가 제어 신호(LEAK)의 노드로 입력된다. 이때 입력되는 전원전압(Vcc)는 PMOS 트랜지스터(P31)와 NMOS 트랜지스터(N31)의 문턱전압값만큼 낮아진 전압으로 변경되어 제어 신호(LEAK)의 노드에 제공되므로 앞서 설명한 대로 하이 레벨, 즉 제 1 전위 였던 제어 신호가 제 2 전위의 낮은 전위의 신호로 변경되어 출력된다. 이후에는 다시 PMOS 트랜지스터(P31)가 턴 오프 되므로 제어 신호(PEAK)는 로우 레벨로 떨어진다.
상기와 같이 제 1 전위 및 제 2 전위의 이중 전위를 갖는 제어 신호가 출력되면 도 1의 센싱 회로에서 제 1 전위에 의해 메모리 셀의 비트라인을 디스차지시켜 비트라인을 초기화시킨다. 그리고, 제 2 전위에 의해 NMOS 트랜지스터를 통하여 일종의 의사 셀 전류(pseudo cell current)를 생성시켜 하이 상태의 메모리 셀을 센싱할 경우에 발생되는 비트라인의 오버슈트 현상을 방지할 수 있다. 한편, 제 2 전위는 제 1 전위에 비해 충분히 낮기 때문에 이로 인해 발생하는 의사 셀 전류는 메모리 셀의 전류보다 작아서 센싱에 방해가 되지 않는다.
도 5는 본 발명의 제 2 실시 예에 따른 펄스 발생 회로도이다.
부스팅 신호(BOOST)와 이 신호가 제 1 내지 제 5 인버터(I41 내지 I45)를 통해 소정 시간 반전 지연된 신호(BOOSTDB)를 NAND 게이트(41)에서 입력하여 논리 조합한다. NAND 게이트(41)의 출력 신호는 제 6 인버터(I46)를 통해 반전되어 제어 신호(LEAK)로서 출력된다. 그리고, 전원 단자(Vcc)와 제어 신호(LEAK)의 출력 단자 사이에 접속된 PMOS 트랜지스터(P41)는 제어 신호(LEAK)가 제 7 내지 제 9 인버터(I47 내지 I49)를 통해 소정 시간 반전 지연된 신호에 의해 구동된다.
도 6은 본 발명의 제 3 실시 예에 따른 펄스 발생 회로도이다.
부스팅 바 신호(BOOSTB)와 이 신호가 제 1 내지 제 3 인버터(I51 내지 I53) 를 통해 소정 시간 반전 지연된 신호(BOOSTD)를 NOR 게이트(51)에서 입력하여 논리 조합한다. NOR 게이트(51)의 출력 신호는 제 4 및 제 5 인버터(I54 및 I55)를 통해 소정 시간 반전되어 제어 신호(LEAK)로서 출력된다. 그리고, 전원 단자(Vcc)와 제어 신호(LEAK) 출력 단자 사이에 PMOS 트랜지스터(P51) 및 NMOS 트랜지스터(N51)가 직렬 접속된다. NMOS 트랜지스터(N51)는 제 4 인버터(I54)의 출력 신호에 따라 구동되고, PMOS 트랜지스터(P51)는 제어 신호(LEAK)가 제 6 내지 제 8 인버터(I56 내지 I58)를 통해 소정 시간 반전 지연된 신호에 의해 구동된다.
상술한 바와 같이 본 발명에 의하면 제 1 전위 및 제 2 전위의 이중 전위를 갖는 제어 신호를 발생시키는 펄스 발생 회로를 이용하여 센싱 회로의 메모리 셀 비트라인를 디스차지시키는 누설 트랜지스터를 구동시킴으로써 메모리 셀의 비트라인의 전위를 조절하여 센싱 노드의 오버슈트를 방지할 수 있고, 이에 따라 센싱 회로의 센싱 속도를 향상시킬 수 있다.

Claims (22)

  1. 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 소정 시간 지연시키기 위한 지연 수단과,
    상기 지연 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과,
    상기 제어 신호를 소정 시간 반전 지연 시키기 위한 제 1 반전 지연 수단과,
    상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과,
    상기 지연 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.
  2. 제 1 항에 있어서, 상기 제 2 신호는 상기 제 1 신호가 제 2 반전 지연 수단을 통해 소정 시간 반전 지연된 신호인 것을 특징으로 하는 펄스 발생 회로.
  3. 제 2 항에 있어서, 상기 제 2 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  4. 제 1 항에 있어서, 상기 논리 수단은 NAND 게이트를 포함하는 것을 특징으로 하는 펄스 발생 회로.
  5. 제 1 항에 있어서, 상기 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  6. 제 1 항에 있어서, 상기 제 1 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  7. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
  8. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
  9. 제 1 신호 및 제 2 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 반전시켜 제어 신호를 출력하기 위한 인버팅 수단과,
    상기 제어 신호를 소정 시간 반전 지연시키기 위한 제 1 반전 지연 수단과,
    상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.
  10. 제 9 항에 있어서, 상기 제 2 신호는 상기 제 1 신호가 제 2 반전 지연 수단에 의해 반전 지연된 신호인 것을 특징으로 하는 펄스 발생 회로.
  11. 제 10 항에 있어서, 상기 제 2 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  12. 제 9 항에 있어서, 상기 제 1 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  13. 제 9 항에 있어서, 상기 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
  14. 제 1 신호와 제 2 신호를 논리 조합하기 위한 논리 수단과,
    상기 논리 수단의 출력 신호를 반전시키기 위한 제 1 인버팅 수단과,
    상기 제 1 인버팅 수단의 출력 신호를 반전시키켜 제어 신호를 출력하기 위한 제 2 인버팅 수단과,
    상기 제어 신호를 소정 시간 반전 지연시키기 위한 제 1 반전 지연 수단과,
    상기 반전 지연 수단의 출력 신호에 따라 전원 전압을 공급하기 위한 제 1 스위칭 수단과,
    상기 제 1 인버팅 수단의 출력 신호에 따라 상기 제 1 스위칭 수단을 통해 공급된 상기 전원 전압을 상기 제어 신호 출력 단자로 공급하기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.
  15. 제 14 항에 있어서, 상기 제 2 신호는 상기 제 1 신호가 제 2 반전 지연 수단을 통해 소정 시간 반전 지연된 신호인 것을 특징으로 하는 펄스 발생 회로.
  16. 제 15 항에 있어서, 상기 제 2 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  17. 제 14 항에 있어서, 상기 논리 수단은 NOR 게이트를 포함하는 것을 특징으로 하는 펄스 발생 회로.
  18. 제 14 항에 있어서, 상기 제 1 반전 지연 수단은 다수의 인버터로 구성되는 것을 포함하는 것을 특징으로 하는 펄스 발생 회로.
  19. 제 14 항에 있어서, 상기 제 1 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
  20. 제 14 항에 있어서, 상기 제 2 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
  21. 제 1 및 제 2 신호를 논리 조합하여 제 1 출력 신호를 제 1 펄스로 출력하고, 제 2 출력 신호는 제어 신호로서 출력하기 위한 논리 수단과,
    상기 제 1 펄스의 반전 지연 신호 및 상기 제어 신호에 따라 제 2 펄스를 출력하기 위한 제어 수단을 포함하여 이루어져, 제 1 전위를 갖는 상기 제 1 펄스가 출력된 후 상기 제 1 펄스의 전위가 소정 전위 이하로 하강하기 이전에 제 2 전위를 갖는 상기 제 2 펄스를 출력하는 것을 특징으로 하는 펄스 발생 회로.
  22. 제 1 및 제 2 신호를 논리 조합하여 제 1 펄스를 출력하기 위한 논리 수단과,
    상기 제 1 펄스의 반전 지연 신호에 따라 제 2 펄스를 출력하기 위한 제어 수단을 포함하여 이루어져, 제 1 전위를 갖는 상기 제 1 펄스가 출력된 후 상기 제 1 펄스의 전위가 소정 전위 이하로 하강하기 이전에 제 2 전위를 갖는 상기 제 2 펄스를 출력하는 것을 특징으로 하는 펄스 발생 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706932B1 (ko) * 2006-08-25 2007-04-13 주식회사 수성엔지니어링 매달기식 교량 점검대
KR102286554B1 (ko) 2019-09-09 2021-08-06 한국건설기술연구원 슬립과 균열 발생을 억제하기 위한 텍스타일 보강 시멘트 복합체 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980017441A (ko) * 1996-08-30 1998-06-05 김광호 반도체장치의 신호 발생회로
KR0166829B1 (ko) * 1995-08-01 1999-03-20 문정환 펄스 신장 회로
KR20020055934A (ko) * 2000-12-29 2002-07-10 박종섭 파이프 래치 회로
KR20030049359A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 가변 펄스 발생 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0166829B1 (ko) * 1995-08-01 1999-03-20 문정환 펄스 신장 회로
KR19980017441A (ko) * 1996-08-30 1998-06-05 김광호 반도체장치의 신호 발생회로
KR20020055934A (ko) * 2000-12-29 2002-07-10 박종섭 파이프 래치 회로
KR20030049359A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 가변 펄스 발생 회로

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