KR100432576B1 - 데이터 출력 버퍼 회로를 갖는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 데이터 출력 버퍼 회로에 관한 것으로, 행 방향으로 배열되는 워드 라인들과, 열 방향으로 배열되는 비트 라인들이 교차되는 영역에 셀들이 형성되어 데이터를 저장하는 메모리 셀 어레이와; 상기 비트 라인들간의 전압차를 감지 및 증폭하여 데이터를 출력하는 감지 증폭기와; 외부로부터 칼럼 어드레스 천이 신호를 인가받고, 소정 폭을 갖는 펄스 신호를 발생하기 위한 펄스 신호 발생 수단과; 외부로부터 입력 신호들을 인가받고, 독출 제어 신호와 상기 펄스 신호를 인가받고, 상기 펄스 신호가 비활성화될 때, 같이 비활성화되는 제어 신호를 발생하기 위한 제어 신호 발생 수단과; 상기 감지 증폭기로부터 데이터를 전달받고, 외부로부터 인가된 제 1 제어 신호에 응답하여 인에이블되고, 상기 제어 신호 발생 수단으로부터 발생되는 비활성화되는 제 2 제어 신호에 응답하여 비활성화되어 데이터를 출력하는 데이터 출력 버퍼를 포함한다.

Description

데이터 출력 버퍼 회로를 갖는 반도체 메모리 장치{semiconductor memory device with data output buffer circuit}
본 발명은 반도체 메모리에 관한 것으로서, 구체적으로는 디램 장치(dynamic random access memory, DRAM)의 데이터 출력 버퍼 회로에 관한 것이다.
고속 디램에 있어서 데이터의 빠른 출력 동작은 무엇보다도 중요시 되어 왔다. 그래서 개발되어 나온 것이 EDO MODE 디램(Extended Data Out mode DRAM)으로서, 확장된 데이터를 출력하기 때문에 시간은 적게 걸리지만, 전압을 부스팅하여 데이터를 출력해야 한다. 상기 디램의 개략적인 구성이 도 1에 도시되어 있다.
도 1을 참고하면, 메모리 셀 어레이는 잘 알려진 바와 같이 메모리 셀에 데이터를 저장하고, 감지 증폭기는 메모리 셀 어레이의 비트 라인들간이 전압차를 감지 및 증폭하여 셀에 저장된 데이터를 출력한다. 데이터 출력 버퍼는 감지 증폭기를 통해 출력되는 데이터를 외부로 출력한다.
도 2는 데이터 출력 버퍼 회로의 구성을 보여주는 회로도이다.
도 2를 참고하면, 데이터 출력 버퍼 회로는 제 1 스위칭 회로(10), 제 2 스위칭 회로(20), 제 1 반전 회로(30), 제 1 래치 회로(40), 제 2 래치 회로(50), 제 1 데이터 전달 회로(60), 제 2 데이터 전달 회로(70), 제 2 반전 회로(80), 프리챠지 회로(90), 펌핑 회로(100), 전달 회로(110), 디스챠지 회로(120), 제 3 데이터 전달 회로(130), 그리고 출력 구동 회로(140)로 구성되어 있다. 제 1 및 제 2 스위칭 회로들(10, 20)은 반전 회로(30)의 입력 신호와 출력 신호에 응답하여 온오프됨에 따라 데이터들을 제 1 및 제 2 래치 회로(40)(50)의 DBD/RM BAR DBD 라인들에 전달한다. 그리고 데이터 전달 회로들(60, 70, 130)은 외부 제어 신호(PTRST)에응답하여 DBD/RM BAR DBD라인들로부터 전달된 데이터들을 조합하여 출력한다. 프리챠지 회로(90)는 제 1 노드를 소정레벨로 프리챠지 시키며, 펌핑 회로(100)는 제 1 데이터 전달 회로(60)의 출력 데이터를 반전시키는 제 2 반전 회로(80)의 출력단에 연결되는 제 1 노드에 따라 프리챠지된 제 2 노드를 소정 레벨로 부스팅 시킨다. 디스챠지 회로는 상기 제 2 데이터 전달 회로로부터 데이터를 인가받아 접지 레벨로 디스챠지하고, 전달 회로(110)는 전류 패스를 형성하여 제 2 노드의 전압을 전달하고, 상기 디스챠지 회로(120)와 함께 풀업 제어 신호(DOKP)를 출력한다. 그리고 제 3 데이터 전달 회로(130)는 데이터를 조합하여 반전시켜 풀다운 제어 신호(DOKN)를 출력한다. 출력 구동 회로는 풀업 제어 신호(DOKP)와 풀 다운 제어 신호(DOKN)와 함께 출력 구동 회로(140)를 구동 시킨다.
상기 펌핑 회로(100)의 양단인 제 1 노드와 제 2 노드 중 제 1 노드는 챠지 및 디스챠지되며, 제 2 노드는 내부 전원 전압 레벨로 프리챠지된다. 상기 제 1 노드가 ″H″ 가 되면, 펌핑 회로(80)의 부스팅 커패시터(boosting capacitor)에 의해 제 2 노드는 2VCC 만큼 상승된다. 그러면 전달 회로(110)는 도통되어 출력 구동 회로(140)로부터 ″H″의 데이터가 출력된다. 반면에 제 1 노드가 ″L″가 되어 디스챠지 되면, 2VCC레벨의 제 2 노드는 VCC레벨로 낮아진다. 그러나 이때, 상기 제 1 노드가 완전히 디스챠지 되지 않은 상태에서 다시 챠지되면 제 1 노드의 스윙폭이 작아져 부스팅 효율이 떨어지게 된다. 그러므로 제 2 노드는 2VCC 만큼 상승하지 못하게 됨에 따라 풀업 제어 신호(DOKP)의 전압레벨이 낮아져 출력 데이터(DOUT)의 전압 레벨이 강하되는 결과를 초래한다. 전압 레벨이 낮아진 출력데이터의 하이 출력 임계 전압 (VOH, voltage output high)는 SPEC를 만족하지 못함에 따라 오류가 발생되며, 상기 VOH 불량은 특정 EDO 모드의 셋-업때(set up time) 발생된다.
도 3A및 도 3B는 도 2에 인가되는 제어 신호 발생 회로도들이고, 도 4는 데이터 출력 버퍼 회로의 출력 타이밍도가 도시되어 있다.
도 2A로부터 발생되는 제 1 제어 신호(PCD)는 데이터 출력 버퍼 회로를 활성화시키며, 데이터 출력 버퍼 회로의 제 1 래치 회로(40)에는 ″H″가, 제 2 래치 회로(50)에는 ″L″가 래치되어 있다. 그리고 상기 칼럼 어드레스 스트로브 신호RM (BAR CAS )는 프리챠지되어 새로운 칼럼 어드레스 신호를 받아들이며, 상기 어드레스에 의해 DB는 프리챠지된다. 상기 칼럼 어드레스 스트로브 신호RM (BAR CAS )가 활성화될 때, 제 1 제어 신호(PCD)도 활성화됨에 따라 글리치(glitch)를 유발한다. 상기 쇼트 글치는 DBD/RM BAR DBD 라인에 데이터가 래치하고 있는 상태에서 DB/RM BAR DB으로 데이터가 인가됨으로써 DBD/RM BAR DBD 라인으로부터 현상태의 데이터가 아닌 다음 상태의 데이터가 출력되도록 한다.
글리치는 EDO 모드에서만 유발되며, 상기 글리치로 인해 제 1 노드는 충분히 디스챠지 못함으로써, 다음 어드레스에 의해 ″H ″의 데이터를 출력해야 할 때, 불완전하게 챠지되어 VOH의 불량이 발생된다. 상기와 같은 글리치는 칼럼 어드레스 스트로브 신호RM (BAR CAS )의 셋 업 시간(set up time)에 맞추어져 있어, 상기 칼럼 어드레스 스트로브 신호RM (BAR CAS )가 프리챠지되어도 이전 데이터를 유지하고 있다가, 칼럼 어드레스 스트로브 신호RM (BAR CAS )가 활성화될 때 다음 데이터가 출력된다.
도 5A 및 도 5B에는 데이터 패스가 진행되는 회로도들이 도시되어 있다.
제 1 비트 라인 감지부의 출력이 제 2 데이터 감지부에 인가되고, 제 2 데이터 감지부는 제 1 스위칭 회로에 인가되고, 상기 제 1 스위칭 회로는 칼럼 어드레스를 인가받아 활성화되는 FDBS를 인가받는다. 상기 제 1 스위칭 회로의 출력은 래치 회로들에 의해 래치된다. 래치된 신호는 반전 회로들을 거쳐 제 2 스위칭 회로에 인가된다. 제 2 스위칭 회로의 출력은 데이터 출력 버퍼에 인가되어 데이터가 외부로 전달된다. 이때 칼럼 어드레스 스트로브 신호RM (BAR CAS )가 프리챠지되어 새로운 어드레스 신호가 들어오면, FDB는 ″H″가 되어 DB/RM BAR DB라인들은 ″L″로 프리챠지된다. 그런 다음 칼럼 어드레스 스트로브 신호RM (BAR CAS )가 활성화됨에 따라 제어 신호(PCD)도 활성화되면, DBD/RM BAR DBD라인들은 현 상태와는 상관없이 상기 프리챠지된 DB/RM BAR DB라인의 레벨을 전달 받음으로써 글리치가 발생된다. 도 5B는 제 2 스위칭 회로만 제외하면 도 5A와 동일하므로 이하 설명을 생략한다.
이로써, DBD/RM BAR DBD라인들에 글리치가 입력되어 펌핑 회로의 노드가 불완전하게 디스챠지됨으로써 데이터의 하이 출력 임계 전압이 낮아지고, 데이터가 잘못 출력되는 문제점이 발생하였다.
따라서 본 발명의 목적은 글리치가 발생하여도 데이터 출력 버퍼 회로가 충분하게 디스챠지 할 수 있도록 시간을 제공하는데 있다.
도 1은 반도체 메모리 장치의 구성을 개략적으로 보여주는 회로도;
도 2는 도 1의 데이터 출력 버퍼 회로의 구성을 상세하게 보여주는 회로도;
도 3A 및 도 3B는 도 2에 인가되는 제어 신호 발생 회로도;
도 4는 종래의 기술에 따른 데이터 출력 버퍼 회로의 출력 타이밍도;
도 5A 및 도 5B는 데이터 패스를 보여주는 회로도;
도 6A는 본 발명의 실시예에 따른 제어 신호 발생 회로도;
도 6B는 도 6A에 인가되는 펄스 신호 발생 회로도;
도 7은 본 발명의 실시예에 따른 데이터 출력 버퍼 회로의 출력 타이밍도;
*도면의 주요부분에 대한 부호 설명
100 : 메모리 셀 어레이 200 : 감지 증폭기
300 : 데이터 출력 버퍼 400 : 제어 신호 발생부
500 : 펄스 신호 발생부
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 행 방향으로 배열되는 워드 라인들과, 열 방향으로 배열되는 비트 라인들이 교차되는 영역에 셀들이 형성되어 데이터를 저장하는 메모리 셀 어레이와; 상기 비트 라인들간의 전압차를 감지 및 증폭하여 데이터를 출력하는 감지 증폭기와; 외부로부터 칼럼 어드레스 천이 신호를 인가받고, 소정 폭을 갖는 펄스 신호를 발생하기 위한 펄스 신호 발생 수단과; 외부로부터 입력 신호들을 인가받고, 독출 제어 신호와 상기 펄스 신호를 인가받고, 상기 펄스 신호가 비활성화될 때, 같이 비활성화되는 제어 신호를 발생하기 위한 제어 신호 발생 수단과; 상기 감지 증폭기로부터 데이터를 전달받고, 외부로부터 인가된 제 1 제어 신호에 응답하여 인에이블되고, 상기 제어 신호 발생 수단으로부터 발생되는 비활성화되는 제 2 제어 신호에 응답하여 비활성화되어 데이터를 출력하는 데이터 출력 버퍼를 포함한다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 데이터 출력 버퍼는 상기 펄스 신호의 펄스 폭만큼 비활성화되는 특징을 갖는다.
이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 2 제어 신호는 상기 펄스 신호에 의해 비활성화 구간이 발생되는 특징을 갖는다.
(실시예)
이와 같은 회로에 의해서, 글리치가 발생되어도 데이터 출력 버퍼 회로에 디스챠지 시간을 제어하는 제어 신호를 인가할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 2 내지, 도 5A, 도 5B 내지, 도 6에 의거하여 상세히 설명한다.
도 2를 참고하면, 데이터 출력 버퍼 회로는 제 1 및 제 2 스위칭 회로(10)(20), 제 1 반전 회로(30), 제 1 및 제 2 래치 회로(40)(50), 제 1 및 제 2 데이터 전달 회로(60)(70), 제 2 반전 회로(80), 프리챠지 회로(90), 펌핑 회로(100), 전달 회로(110), 디스챠지 회로(120), 제 3 데이터 전달 회로(130), 그리고 출력 구동 회로(140)를 구비하고 있다. 상기 제 1 및 제 2 스위칭 회로(10)(20)는 제 1 제어 신호에 응답하여 DB/RM BAR DB라인들의 데이터를 제 1 및 제 2 래치 회로(40)(50)에 전달한다. 상기 제 1 및 제 2 래치 회로(40)(50)는 DB/RM BAR DB라인들로부터 전달된 데이터를 래치하며, 인버터들(2, 3)(4, 5)이 직렬 연결되어 있다. 제 1 및 제 2 데이터 전달 회로(40)(50)는 DBD라인에 전달된 데이터를 제 2 제어 신호(PTRST)와 조합하여 출력하는 낸드 게이트들(D1, D2)을 각각 구비하고 있다. 제 2 반전 회로는 상기 제 1 데이터 전달 회로(60)의 출력 신호를 반전시켜 제 1 노드를 챠지 및 디스챠지 시키고, 인버터(6)로 구성되어 있다.
제 2 프리챠지 회로(90)는 드레인과 게이트가 상호 접속된 NMOS 트랜지스터(M1)의 소오스와 연결되는 제 2 노드를 전원전압 레벨로 프리챠지 시킨다. 펌핑 회로(100)는 제 2 노드를 2VCC레벨로 상승시키는 모오스 커패시터를 구비하고 있다. 전달 회로(110)는 상기 제 2 노드의 전압을 전달받아 하이레벨의 풀업 제어 신호(DOKP)를 출력하며, 게이트가 낸드 게이트(D1)의 출력단에 접속된 PMOS 트랜지스터(M2)는 2 노드와 풀업 제어 신호 출력단에 전류 통로가 형성된다. 디스챠지 회로(120)는 상기 제 1 데이터 전달 회로(60)와 동일한 구성을 갖는 제 2 데이터 전달 회로(70)로부터 신호를 인가받아 접지 레벨로 디스챠지하여 로우레벨의 풀업 제어 신호(DOKP) 상기 디스챠지 회로(120)는 게이트가 제 2 데이터 전달 회로(70)의 낸드 게이트(D2)의 출력단에 접속되는 게이트를 갖는 NMOS 트랜지스터(M3)는 풀업 제어 신호 출력단에서 접지로 전류를 흘려 보낸다.
제 3 데이터 전달 회로(130)는RM BAR DBD 라인에 전달된 데이터를 제 2 제어 신호(PTRST)와 조합하고 반전하여 풀 다운 제어 신호(DOKN)를 출력하며 낸드 게이트(D3)와 인버터(7)가 직렬 연결되어 있다. 그리고 출력 구동 회로(140)는 상기 풀업 및 풀다운 제어 신호들에 의해 ″H″나 ″L″의 데이터를 출력한다. 상기 출력 구동 회로(140)는 게이트들에 각각 풀업 제어 신호(DOKP)와 풀다운 제어 신호(DOKN)가 인가되고, 전원 전압이 인가되는 단자와 접지 전압이 인가되는 단자 사이에 드레인과 소오스들이 직렬 연결되는 NMOS 트랜지스터들(M4, M5)을 구비하고 있다.
데이터 출력 버퍼 회로에 인가되는 제어 신호(PTRST)는 칼럼 어드레스 스트로브 신호RM (BAR CAS )에 의해 활성화되고, 칼럼 어드레스 스트로브 신호RM (BAR CAS )와 로우 어드레스 스트로브 신호가RM (BAR RAS )이 프리챠지 될 때 비활성화된다. 상기 제어 신호(PTRST)가 활성화되면, DB에 데이터가 인가되도록 하고, 제어 신호(PTRST)가 비활성화되면 DB에 인가된 데이터와는 상관없이 데이터 출력 버퍼 회로가 동작하지 않도록 한다. 상기 제어 신호(PTRST)는 칼럼 어드레스 스트로브 신호RM (BAR CAS )에 의해 한 번 인에이블(enable)되면 독출 동작 동안에 상기 칼럼 어드레스 스트로브 신호에 상관없이 계속 인에이블 상태를 유지한다.
도 6A는 데이터 출력 버퍼 회로에 인가되는 제어 신호 발생 회로도이고, 도 6B는 도 6A에 인가되는 펄스 신호 발생 회로도이다.
제어 신호 발생 회로도는 외부로부터 PR과 PEDO 신호들을 인가받아 이를 조합 및 반전하여 출력하는 낸드 게이트(D6)및 인버터(2)와 외부 제어 신호(PCD)에 의해 구동되는 구동 회로(3)를 구비하며, 게이트들이 각각 제 1 제어 신호(PCD)가 입력단과 인버터(32)의 출력단에 접속되어 소스와 드레인이 직렬 연결되는 트랜지스터들(M11, M12)을 포함하며, 상기 트랜지스터들(M11, M112)의 채널과 직렬 연결되는 트랜지스터들(M13, M14)도 포함한다. 그리고 상기 제어 신호 발생 회로는 상기 구동 회로(3)의 출력을 전달하는 전달 트랜지스터(M15)와 반전된 PR 신호와 구동 회로(3)로부터 발생된 신호를 인가받는 낸드 게이트(D7)와 인버터들(34, 35)이 래치를 이루는 래치 회로(4)와 독출 신호(PREAD)와 펄스 신호(PATS)를 인가받는 디스 에이블 제어 회로(270)와, 상기 래치 회로(4)와 디스 에이블 제어 회로(270)의 출력 신호를 조합하여 제 2 제어 신호(PTRST)를 출력하는 노어 게이트(N3)를 구비하고 있다.
도 6A는 어드레스 신호들의 토글(toggling)이 발생하면 일정 시간 동안 제어 신호(PTRST)가 비활성화된다. 이는 낸드 게이트(D8)가 독출 동작 신호(PREAD)가 인가될 때, 펄스 신호(PATS)를 인가 받음으로써 출력단의 노어 게이트(N3)를 통해 비활성화되는 제어 신호(PTRST)를 출력한다.
펄스 신호 발생 회로는 제 1 지연 회로(280), 제 1 반전 회로(290), 제 2 반전 회로(300), 제 1 조합 회로(310), 제 2 조합 회로(320), 제 3 조합 회로(330), 그리고 제 2 지연 회로(340)로 구성되어 있다. 상기 제 1 지연 회로(280)는 외부 칼럼 어드레스 천이 신호(CAPT)를 지연시키고, 직렬 연결된 복수개의 인버터들(36, 37, 38)을 구비하고 있다. 제 1 반전 회로(290)는 제 1 지연 회로(280)로부터 지연된 신호를 반전시키며 인버터(39)를 포함한다. 제 2 반전 회로(290)는 칼럼 어드레스 천이 신호(CAPT)를 반전시키는 인버터(40)를 포함하고, 제 1 조합 회로(310)는 상기 제 1 및 제 2 반전 회로의 신호를 조합하여 출력하는 낸드 게이트(D9)를 포함한다. 제 2 조합 회로(320)는 제 1 지연 회로(280)의 신호와 칼럼 어드레스 천이 신호(CAPT)를 조합하는 낸드 게이트(D10)며, 제 3 조합 회로(330)는 상기 제 1 및 제 2 낸드 게이트들(D9, D10)의 신호를 조합하여 출력하는 낸드 게이트(D11)를 구비한다. 그리고 제 2 지연 회로(340)는 상기 제 3 조합 회로(330)의 출력을 지연시켜 펄스 신호(PATS)를 발생하는 인버터들(41, 42)로 구성되어 있다.
도 6B에 도시된 바와 같이 상기 펄스 신호 발생 회로는 칼럼 어드레스 천이 신호(CATP)를 인가받아 자동으로 펄스 신호(PATS)를 출력한다. 도시되지 않았지만 상기 펄스 신호(PATS)는 DB 데이터의 프리챠지 시간에 맞추어져 있다. 그러므로 상기 제어 신호 발생 회로가 상기 펄스 신호(PATS)를 인가 받음으로써, 제어 신호(PTRST)는 비활성화되는 구간이 생기게 된다.
도 7에는 본 발명의 실시예에 따른 데이터 출력 버퍼 회로의 출력 타이밍도가 도시되어 있다.
도 7을 참고하면, 데이터 출력 버퍼 회로의 제 1 제어 신호(PCD)가 활성화될때, DBD/RM BAR DBD 라인에 글리치가 전달되어도 상기 제어 신호(PTRST)의 비활성화 구간으로 데이터 출력 버퍼 회로는 충분히 디스챠지시킬 수 있다. 다시 말하면 EDO 모드의 데이터 출력 버퍼 회로는 칼럼 어드레스(CATP)가 토글됨에 따라 자동으로 발생되는 펄스 신호(PATS)를 인가받아 발생된 제어 신호(PTRST)는 상기 펄스 신호(PATS)의 소정 폭에 해당되는 만큼 비활성화되어 데이터 출력 버퍼 회로를 비활성화 시킨다. 단, 이때의 제 1 및 제 2 스위칭 회로들(10)(20)이 오프되어 DB/RM BAR DB라인에 전달된 데이터는 래치 회로들(40, 50)에 래치되고, 데이터 출력 버퍼 회로를 소정 시간 동안 비활성화 시켜도 출력 데이터(OOUT)의 전압 레벨은 변하지 않는다. 그리고 상기 자동으로 발생되는 펄스 신호(PATS)는 DB 데이터가 셋팅될 때로 시점이 맞추어져 있다.
상기와 같이 데이터 출력 버퍼를 일정 기간 비활성화 시키는 것은 데이터를 칩 외부로부터 전달할 때, 데이터 출력 버퍼의 전체 천이를 막고 반만 천이하게 함으로써 데이터 출력의 오동작에 의해 발생될 수 있는 파워 노이즈를 줄일 수 있기 때문이다. 글리치가 발생하여도 상기 제어 신호(PTRST)와 펄스 신호(PATS)에 의해 제 1 노드는 충분한 시간 내에 디스챠지되어 그 다음에 ″H″로 챠지되면 제 2 노드는 2VCC만큼 상승된다. 상기 제 2 노드로 인해 전달 회로(110)는 턴온되어 ″H″의 풀업 제어 신호(DOKP)를 발생하며, 출력 구동 회로(140)로부터 ″H″의 데이터가 출력되도록 한다. 이때 출력 데이터(DOUT)는 상기 제 1 노드가 충분히 디스챠지 된 다음 챠지 되었기 때문에 출력 데이터의 ″H″의 전압 레벨은 종래처럼 낮아지지 않아 SPEC의 VOH를 만족하게 된다.
상기한 바와 같이, 제어 신호의 비활성화 구간에 의해 데이터 출력 버퍼 회로를 비활성화시킴으로써 글리치로 인한 데이터 출력 버퍼의 오동작을 방지할 수 있다.

Claims (3)

  1. 행 방향으로 배열되는 워드 라인들과, 열 방향으로 배열되는 비트 라인들이 교차되는 영역에 셀들이 형성되어 데이터를 저장하는 메모리 셀 어레이와;
    상기 비트 라인들간의 전압차를 감지 및 증폭하여 데이터를 출력하는 감지 증폭기와;
    외부로부터 칼럼 어드레스 천이 신호를 인가받고, 소정 폭을 갖는 펄스 신호를 발생하기 위한 펄스 신호 발생 수단과;
    외부로부터 입력 신호들을 인가받고, 독출 제어 신호와 상기 펄스 신호를 인가받고, 상기 펄스 신호가 비활성화될 때, 같이 비활성화되는 제어 신호를 발생하기 위한 제어 신호 발생 수단과;
    상기 감지 증폭기로부터 데이터를 전달받고, 외부로부터 인가된 제 1 제어 신호에 응답하여 인에이블되고, 상기 제어 신호 발생 수단으로부터 발생되는 비활성화되는 제 2 제어 신호에 응답하여 비활성화되어 데이터를 출력하는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 출력 버퍼는
    상기 펄스 신호의 펄스 폭만큼 비활성화되는 특징을 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 제어 신호는 상기 펄스 신호에 의해 비활성화 구간이 발생되는 특징을 갖는 반도체 메모리 장치.
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