KR0157287B1 - 반도체 메모리장치의 분리게이트 제어회로 - Google Patents

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Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]
본 발명은 반도체 메모리장치에 관한 것으로, 특히 비트라인 센스앰프를 인접하는 메모리블럭이 공유하는 반도체 메모리장치의 분리게이트 제어회로에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
반도체 메모리장치의 분리게이트 제어회로는 소정의 승압전압을 출력하게 되는데 이때 상기 승압전압노드에서는 전압이 강하되는 현상이 발생된다. 상기 분리게이트 제어회로에서 승압전압레벨의 강하는 한번의 액세스동작시 수회 일어나므로 다음 승압전압사용전까지 상기 승압 전압레벨을 재충전하는 것은 상당히 힘들며 이를 위하여 매우 큰 펌핑개패시터가 필요하게 된다. 또한, 상기 승압전압레벨이 강하되면 승압전압을 사용하는 다수의 내부회로들의 동작특성을 악화시키며, 심한 경우 리스토아동작을 제대로 수행할 수 없게 된다. 따라서 각 메모리블럭에 분리게이트 제어신호를 제어하기 위한 회로를 두고 제어신호에 의해 상기 분리게이트 제어신호를 국부적으로 상승시켜 승압전압 노드의 레벨다운을 최소화하여 반도체 메모리장치의 전반적인 성능을 개선하게 된다. 이때 분리게이트 제어회로의 내부동작에 의해서 소정의 바이폴라동작이 발생된다. 이때 발생되는 래치업현상은 반도체 메모리장치의 특성을 저하시키게 된다. 상기한 바이폴라동작을 방지하고 전압스윙을 줄여 반도체 메모리장치의 전반적인 특성을 향상시키는 것이 본 발명의 과제이다.
[발명의 해결방법의 요지]
소정의 선택된 메모리블럭의 블럭선택신호에 응답하여 소정의 제1승압전압을 출력하는 레벨시프터와, 상기 레벨시프터의 출력에 응답하여 프리아차지동작시 소정의 내부전원전압을 출력하고 액세스동작시 접지전압레벨을 출력하는 제1전송수단과, 상기 선택된 메모리블럭의 인접한 메모리블럭의 블럭선택신호들을 논리조합하여 소정의 제2승압전압을 만들도록 유도하는 구동수단과, 상기 구동수단의 출력에 응답하여 소정의 제2승압전압을 발생하는 승압수단과, 상기 승압수단의 출력을 출력단으로 전송하는 제2전송수단을 구비하는 반도체 메모리장치의 분리게이트 제어회로에 있어서, 상기 구동수단이 전원전압단자와 접지전압단자사이에 소정의 풀업 트랜지스터와 풀다운 트랜지스터가 직렬접속되고, 상기 풀다운 트랜지스터와 접지전압단자사이에 전압제어수단을 직렬접속하여 상기 구동수단의 출력단이 소정의 전압레벨이하로 강하되는 것을 방지하는 것을 특징으로 하는 반도체 메모리장치의 분리게이트 제어회로를 구현하므로서 상기 과제를 해결하게 된다.
[발명의 중요한 용도]
성능이 향상된 반도체 메모리장치.

Description

반도체 메모리장치의 분리게이트 제어회로.
제1도는 일반적인 반도체 메모리장치의 구성도.
제2도는 종래의 분리게이트 제어회로의 상세회로도.
제3도는 제2도를 구성하는 트랜지스터 MP1의 단면구조.
제4도는 본 발명의 실시예에 따른 분리게이트 제어회로의 상세회로도.
제5도는 제4도에 따른 동작타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 비트라인 센스앰프를 인접하는 메모리블럭이 공유하는 반도체 메모리장치의 분리게이트 제어회로에 관한 것이다.
반도체 메모리장치 특히, 디램에서 메모리셀 어레이는 흔히 다수의 메모리블럭들로 분할된다. 고집적화를 위한 방안으로 상기 분할된 메모리블럭중 인접하는 2개의 메모리블럭은 하나의 센스앰프를 공유하게 된다. 이러한 메모리블럭은 선택적으로 상기 센스앰프와 접속상태를 유지하게 된다. 이러한 센스앰프와 메모리블럭과의 선택적인 접속을 제어하는 것이 바로 분리게이트들로 인가되는 분리게이트 제어신호이다. 이러한 분리게이트 제어신호는 분리게이트 제어회로에서 발생되는데 그 과정을 첨부된 도면을 사용하여 이하에서 설명하겠다.
제1도는 일반적인 반도체 메모리장치의 구성을 보여주는 도면이다.
액세스동작시 셀데이타를 감지증폭하기 위한 센스앰프는 전술한 바와 같이 이웃하는 메모리블럭사이에 공유되며 분리게이트를 통하여 제어된다. 만일 메모리블럭 MBj이 선택되면 센스앰프들 1,2가 사용되며, 이를 위해서 분리게이트 제어신호 ISOj는 '로우'상태의 신호를 출력하게 된다. 또, 분리게이트 제어신호 ISOi, ISOk은 '하이'상태가 되어 상기 센스앰프들 1,2와 메모리블럭들 Mbi, MBk을 서로 분리시키게 된다.
분리게이트 제어신호 ISO는 파워가 공급된 후 프리차아지상태에서 칩내부의 동작전원전압 VDD레벨을 가지며, 동작상태에 따라 승압전압 VPP레벨 또는 접지전압 VSS레벨로 변환하게 된다. 제1도와 같이 메모리블럭 MBj이 선택된 경우라면, VPP레벨로 승압되는 것은 분리게이트 제어신호 ISOi, ISOk이며 VSS레벨로 강화되는 것은 분리게이트 제어신호 ISOj이다. 상기 분리게이트 제어신호 ISOi, ISOk을 승압하는 이유는 액세스 동작시 디벨로프(develop)된 신호전압의 강하를 방지하기 위해서이다. 승압전압 VPP는 칩내부에서 발생되는 내부승압전압이다.
제2도는 상기 제1도를 구성하는 종래의 분리게이트 제어회로의 상세회로도이다.
분리게이트 제어신호 ISO가 VDD에서 VPP레벨로 상승할 때 VPP단자로부터의 차아지(charge)의 소모가 발생된다. VPP의 상승은 다음과 같다. 즉, 칩내에 용량이 매우 큰 캐패시터를 위치시켜 동작전압이 인가되면 이 캐패시터에 차아지펌핑회로를 이용하여 VDD보다 높은 전압을 충전시켜 두었다가 분리게이트 제어신호가 활성화될 때 상기 캐패시터에 충전된 전하를 방전시킴으로써 상기 VPP의 상승이 이루어진다. 이 경우, VPP와 ISO와의 차아지셰어링이 일어나게 된다. 그 결과 VPP노드에 전압딥(voltage dip)이 생기게 된다. 상기 VPP는 분리게이트 제어회로뿐만 아니라 메모리셸의 액세스 트랜지스터의 게이트에도 인가되므로 상기 VPP레벨의 강하는 전반적인 반도체 메모리장치의 동작특성을 나쁘게 하는 요인으로 작용하게 된다. 예를 들면, 상기 VPP레벨이 강하되면 액세스동작에 이어서 실행되는 리스토아(restore)동작시 상기 리스토아동작을 충분하게 수행하지 못하게 된다. 따라서 VPP레벨의 강하시 빠르게 재충전(recharge)시켜 주어야 하는데, 이는 반도체 메모리장치에서 액티브킥커(active kicker)라는 회로를 통하여 실행된다. 상기 액티브킥커회로는 Application of a high-voltage pumped supply for power DRAM이라는 제목으로 기발표된 논문 1992, Symposium on VLSI Circuits Digest of Technicl Paper, pp104-105에 자세히 개시되어 있다.
그러나 상기 VPP레벨의 강하는 한번의 액세스동작시 수회 일어나므로 다음 VPP사용전까지 VPP 레벨을 재충전하는 것은 상당히 힘들며 이를 위하여 매우 큰 펌일캐패시터가 필요하게 된다. 또한, 상기 VPP레벨이 강하되면 VPP를 사용하는 다수의 내부회로들의 동작특성을 약화시키며, 심한 경우 리스토아동작을 제대로 수행할 수 없게 된다. 따라서 각 메모리블럭에 ISO신호를 제어하기 위한 회로를 두고 제어신호에 의해 ISO신호를 국부적으로 상으시켜 VPP노드의 레벨다운을 최소화하여 반도체 메모리장치의 전반적인 성능을 개선하게 된다. 이때 제2도에 나타난 것과 같이 블럭선택신호 PBLSj에 의해서 노드 G가 '하이'로 되어 VPP레벨로 되어 있던 ISOj가 VSS레벨로 강하될 때 ISOj레벨보다 높은 레벨을 유지하고 있는 노드 E가 먼저 '로우'가 되게 하면, 피모오스 트랜지스터 MP1이 제3도에서 보듯이 PISOj 노드와 엔웰(N-well)간의 순방향 바이어스에 의해 바이폴라동작을 일으키게 된다. 상기 바이폴라동작은 래치업을 발생시키는 주요인으로 반도체 메모리장치의 동작특성을 저하시키게 된다.
따라서 본 발명의 목적은 바이폴라동작을 방지하고 스윙동작을 줄여 고성능을 지니는 반도체 메모리장치의 분리게이트 제어회로를 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여 소정의 선택된 메모리블럭의 블럭선택신호에 응답하여 소정의 제1승압전압을 출력하는 레벨시프터와, 상기 레벨시프터의 출력에 응답하여 프리차아지동작시 소정의 내부전원전압을 출력하고 액세스동작시 접지전압레벨을 출력하는 제1전송수단과, 상기 선택된 메모리블럭의 인접한 메모리블럭의 블럭선택신호들을 논리조합하여 소정의 제2승압전압을 만들도록 유도하는 구동수단과, 상기 구동수단의 출력에 응답하여 소정의 제2승압전압을 발생하는 승압수단과, 상기 승압수단의 출력을 출력단으로 전송하는 제2전송수단을 구비하는 본 발명에 따른 반도체 메모리장치의 분리게이트 제어회로는,
상기 구동수단이 전원전압단자와 접지전압단자사이에 소정의 풀업 트랜지스터와 풀다운 트랜지스터가 직렬접속되고, 상기 풀다운 트랜지스터와 접지전압단자사이에 전압제어수단을 직렬접속하여 상기 구동수단의 출력단이 소정의 전압레벨이하로 강하되는 것을 방지하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리장치의 분리게이트 제어회로의 바람직한 실시예를 설명하겠다.
제4도는 본 발명의 실시예에 따른 분리게이트 제어회로의 상세회로도이고, 제5도는 제4도에 따른 동작타이밍도이다.
제1도에 나타난 것처럼 메모리블럭 MBj이 선택되면, 분리게이트 제어 신호 ISOj는 VSS레벨이 되고, 분리게이트 제어신호 ISOi, ISOk은 VPP레벨로 상승하게 된다. 나머지 분리게이트 제어신호들은 프리차아지상태를 유지하게 된다. 메모리블럭들이 프리차아지상태인 경우, 블럭선택신호 PBLSj는 '로우'가 되고, 블럭선택신호들 PBLSiBP와 PBLSkBP는 VPP레벨이 된다. 상기 블럭선택신호들은 로우어드레스에 의해서 발생되는 신호이다. 프리차아지시에 노드 A, B는 모두 '로우'이므로 노드 F가 '로우'로 되어 피모오스 트랜지스터 MP2에 의해서 분리게이트 제어신호 PISOj는 VDD레벨을 유지하게 된다. 노드 C는 VPP레벨이므로 엔모오스 트랜지스터 MN1에 의해서 노드 E는 VDD 레벨로 프리차아지되며 피모오스 트랜지스터들 MP1, MP2는 턴오프된다. 또한 노느 G는 '로우'이므로 엔모오스 트랜지스터 MN3도 턴오프된다. 로우어드레스 스트로브신호가 '로우'로 인에이블됨에 따라 로우어드레스가 래치되고 메모리블럭 MBj이 선택되었다고 가정하면, 노드 E는 계속 VDD레벨을 유지하고 노드 F는 '하이'가 되므로 피모오스 트랜지스터 MP3는 턴오프되고, 노드 C는 VPP레벨이므로 피모오스 트랜지스터들 MP1, MP2는 모두 턴오프상태를 유지하게 된다. 블럭선택신호 PBLSj가 인에이블되면 PBLSiBP는 '로우'가 되어 분리게이트 제어신호들 ISOi와 ISOk를 VPP레벨로 상승시키게 되며 노드 G는 VPP레벨이 되어 분리게이트 제어신호 ISOj를 '로우'로 강하시키게 된다. 이때 다시 이웃하는 메모리블럭 MBi이 선택되면 블럭선택신호 PBLSiBP에 의해서 노드 A는 VPP레벨로 상승하게 되며 노드 A와 노드 F의 전압레벨변화에 따라 피모오스 트랜지스터 MP3는 턴오프되며 노드 C는 VSS레벨이 되어 프리차아지 트랜지스터 MN1을 턴오프시켜 전압부스팅시 차아지를 엔모오스 트랜지스터 MN1의 턴온으로 인하여 차아지가 VDD로 방전되는 것을 방지하고 피모오스 트랜지스터 MP1을 턴온시켜 노드 D가 VDD로 상승하게 되면 부스팅된 차아지를 ISOj노드로 전달시키게 된다. 이것은 1차적으로 엔모오스 캐패시터 MC1을 이용해서 ISOj노드를 VDD+α의 값으로 상승시킨후 노드 C에 의해서 턴온되는 피모오스 트랜지스터 MP2에 의해서 VPP레벨로 상승된다. 전압부스팅에 의해서 엔모오스 캐패시터 MC1의 차아지가 VPP노드로 전달될 때 피모오스 트랜지스터 MP2도 턴온되지만 상기 피모오스 트랜지스터 MP2의 사이즈는 매우 작으므로 초기의 VPP노드 전압상승은 상기 엔모오스 캐패시터 MC1에 의해서 이루어진다.
VPP레벨을 유지하고 있는 ISOj는 다시 블럭선택신호 PBLSj의 '로우'와 PBLSiBP와 PBLSkBP의 '하이'에 의한 피모오스 트랜지스터 MP3가 턴온되면서 PISOj는 VPP레벨에서 VDD레벨로 전환하게 된다. 또한 노드 E는 블럭선택신호 PBLSiBP와 PBLSkBP에 의해서 노드 D가 '하이'에서 '로우'가 되면서 IVC레벨을 유지하게 된다. 이때 노드 C에 의해서 피모오스 트랜지스터 MP1이 턴오프되지만 노드 D가 '하이'에서 '로우'로 분리게이트 제어신호 ISOj보다 먼저 천이하면 소오스에 묶여 있는 백바이어스에 의해서 IVC레벨의 엔웰과 VPP레벨의 ISOj노드간에 바이폴라동작을 일으키게 된다. 이에 대한 해결방안으로 PISOj노드의 '하이'에서 '로우'천이시점보다 노드 E의 '하이'에서 '로우'시점을 늦게 전환시킴으로써 바이폴라동작을 방지하게 된다. 제4도의 점선부분으로 도시한 엔모오스 트랜지스터와 VSS단자 사이에 저항을 추가함으로써 해결할 수 있고, 다이오드를 추가하므로서 노드 D가 '하이'에서 '로우'로 천이할 때 노드 E가 Vtn(문턱전압)이하로 떨어지는 것을 방지할 수 있게 된다.

Claims (5)

  1. 소정의 선택된 메모리블럭의 블럭선택신호에 응답하여 소정의 제1승압 전압을 출력하는 레벨시프터와, 상기 레벨시프터의 출력에 응답하여 프리차아지동작시 소정의 내부전원전압을 출력하고 액세스동작시 접지전압레벨을 출력하는 제1전송수단과, 상기 선택된 메모리블럭의 인접한 메모리블럭의 블럭선택신호들을 논리조합하여 소정의 제2승압전압을 만들도록 유도하는 구동수단과, 상기 구동수단의 출력에 응답하여 소정의 제2승압전압을 발생하는 승압수단과, 상기 승압수단의 출력을 출력단으로 전송하는 제2전소수단을 구비하는 반도체 메모리장치의 분리게이트 제어회로에 있어서, 상기 구동수단이 전원전압단자와 접지전압단자사이에 소정의 풀업 트랜지스터와 풀다운 트랜지스터가 직렬접속되고, 상기 풀다운 트랜지스터와 접지전압단자사이에 전압제어수단을 직렬접속하여 상기 구동수단의 출력단이 소정의 전압레벨이하로 강하되는 것을 방지하는 것을 특징으로 하는 반도체 메모리장치의 분리게이트 제어회로.
  2. 제1항에 있어서, 상기 제1 및 제2전송수단이 피모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리장치의 분리게이트 제어회로.
  3. 제1항에 있어서, 상기 전압제어수단이 저항임을 특징으로 하는 반도체 메모리장치의 분리게이트 제어회로.
  4. 제1항에 있어서, 상기 전압제어수단이 다이오드임을 특징으로 하는 반도체 메모리장치의 분리게이트 제어회로.
  5. 제1항에 있어서, 상기 전압제어수단이 직렬접속된 다이오드와 저항임을 특징으로 하는 반도체 메모리장치의 분리게이트 제어회로.
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